CN106126433A

CN106126433A - 存储系统及其操作方法

Info

Publication number: CN106126433A
Application number: CN201510954640.0A
Authority: CN
Inventors: 严基杓
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2015-05-07
Filing date: 2015-12-17
Publication date: 2016-11-16
Also published as: KR20160132204A; US20160328155A1

Abstract

一种存储系统包括：多个块，每个块包括多个页；选择性复制单元，适用于判断牺牲块中包括的多个有效页中的每个中储存的数据是否具有预定模式，并将有效正常数据复制至空闲块；以及储存单元，适用于将有效模式数据的逻辑地址的映射信息更新为有效模式数据的预定模式。有效正常数据不具有预定模式。有效模式数据具有预定模式。

Description

存储系统及其操作方法

相关申请的交叉引用

本申请要求2015年5月7日向韩国知识产权局提交的申请号为10-2015-0063645的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

示例性实施例涉及一种半导体设计技术，更具体地，涉及一种能够支持垃圾收集操作的存储系统及其操作方法。

背景技术

计算环境范式已经转变为可以随时随地使用的无所不在的计算系统。因为这样，对便携式电子设备(诸如移动电话、数字相机和笔记本电脑)的使用已经快速增加。这种便携式电子设备通常使用具有存储器件(即，数据储存设备)的存储系统。数据储存设备在便携式电子设备之内被用作主存储设备或辅助存储设备。

因为数据储存设备不具有移动部件，所以数据储存设备提供优异的稳定性和耐久性，且以高信息访问速度和低功耗来运行。具有这些优点的数据储存设备的示例包括通用串行总线(USB)存储设备、具有各种接口的存储卡以及固态驱动器(SSD)。

发明内容

各种实施例针对一种能够在垃圾收集操作期间使有效数据的复制最小化的存储系统及其操作方法。

在一个实施例中，一种存储系统可以包括：多个块，每个块包括多个页；选择性复制单元，适用于判断牺牲块中包括的多个有效页中的每个有效页中储存的数据是否具有预定模式，并将有效正常数据复制至空闲块；以及储存单元，适用于将有效模式数据的逻辑地址的映射信息更新为有效模式数据的预定模式。有效正常数据可以不具有预定模式，且初始可以被储存在有效正常页中。有效模式数据可以具有预定模式，且初始可以被储存在有效模式页中。有效正常页和有效模式页可以被包括在多个有效页中。

存储系统还可以包括擦除操作单元，擦除操作单元适用于对牺牲块执行擦除操作。

储存单元还可以将有效正常数据的逻辑地址的映射信息更新为被复制至空闲块的有效正常页的物理地址。

选择性复制单元可以包括：选择操作部，适用于判断多个有效页中的每个有效页是有效正常页还是有效模式页，并根据判断的结果来选择性地使能判断结果信号；以及复制操作部，适用于响应于判断结果信号来将有效正常数据复制至空闲块。

选择操作部可以包括：模式储存部分，适用于储存预定模式；以及模式检测部分，适用于通过将储存在多个有效页的每个有效页中的数据与预定模式进行比较来判断所述多个有效页中的每个有效页是有效正常页还是有效模式页，并根据判断的结果来选择性地使能判断结果信号。

模式储存部分可以储存多个不同的预定模式，以及模式检测部分可以将储存在多个有效页的每个有效页中的数据的一部分与多个预定模式中的每个预定模式进行比较。

储存单元可以将多个预定模式之中的有效模式数据具有的一个预定模式与有效模式数据的逻辑地址一起储存。

存储系统还可以包括读取操作单元，读取操作单元适用于响应于具有有效模式数据的逻辑地址的读取命令而通过使用有效模式数据的预定模式来产生并输出数据。

读取操作单元可以通过反复连接有效模式数据的预定模式来产生数据。

在一个实施例中，一种用于操作存储系统的方法，所述存储系统包括多个块，每个块包括多个页，所述方法可以包括：判断牺牲块中包括的多个有效页中的每个有效页中储存的数据是否具有预定模式，并将有效正常数据复制至空闲块；以及将有效模式数据的逻辑地址的映射信息更新为有效模式数据的预定模式。有效正常数据可以不具有预定模式，且初始可以被储存在有效正常页中。有效模式数据可以具有预定模式，且初始可以被储存在有效模式页中。有效正常页和有效模式页可以被包括在所述多个有效页中。

该方法还可以包括：对牺牲块执行擦除操作。

该方法还可以包括：将有效正常数据的逻辑地址的映射信息更新为被复制至空闲块的有效正常页的物理地址。

判断和复制可以包括：判断多个有效页中的每个有效页是有效正常页还是有效模式页，并根据判断的结果来选择性地使能判断结果信号；以及响应于判断结果信号来将有效正常数据复制至空闲块。

可以通过将多个有效页的每个有效页中储存的数据与预定模式进行比较来执行判断。

可以存在多个预定模式，且预定模式可以彼此不同，以及比较步骤可以将多个有效页的每个有效页中储存的数据的一部分与多个预定模式中的每个预定模式进行比较。

更新步骤可以将多个预定模式中的有效模式数据具有的一个预定模式与有效模式数据的逻辑地址一起储存。

该方法还可以包括：响应于具有有效模式数据的逻辑地址的读取命令而通过使用有效模式数据的预定模式来产生并输出数据。

产生数据可以通过反复连接有效模式数据的预定模式来产生数据。

在一个实施例中，一种存储器控制器可以包括：判断装置，适用于判断存储器件之内的牺牲块中的有效数据是有效正常数据还是有效模式数据以允许存储器件将有效正常数据复制至存储器件之内的空闲块；映射管理装置，适用于将有效模式数据的逻辑地址的映射信息更新为有效模式数据的预定模式，以及将有效正常数据的逻辑地址的映射信息更新为被复制至空闲块的有效正常数据的物理地址；以及擦除装置，适用于允许存储器件对牺牲块执行擦除操作。有效正常数据可以不具有预定模式。有效模式数据可以具有预定模式。

根据实施例，在垃圾收集操作期间，当被设置为复制目标的牺牲块的有效页中储存的数据的值具有预定模式时，有效页的逻辑地址与物理地址之间的映射关系可以被更新为预定模式的物理地址而非复制有效页的数据。

对映射信息的更新可以消除将有效页的数据写入至空闲块，从而可以缩短垃圾收集操作的操作时间以及使要被复制至空闲块的有效页的数目最大化。

此外，由于对有效页的逻辑地址与预定模式之间的映射关系更新，有效页的数据可以被从预定模式输出，而无需对储存在存储单元中的数据的读取操作，这减少了垃圾收集操作之后用于读取操作的操作时间。

附图说明

图1是图示根据一个实施例的包括存储系统的数据处理系统的示图。

图2是图示图1中示出的存储系统中的存储器件的示图。

图3是图示根据一个实施例的存储器件中的存储块的电路图。

图4至图11是示意性地图示图2中示出的存储器件的示图。

图12是图示根据一个实施例的存储系统的垃圾收集操作的示意图。

图13A和图13B是图示图12中示出的选择性复制单元的操作的示意图。

图14是图示图12中示出的选择性复制单元的操作的流程图。

具体实施方式

下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来体现，而不应当被解释为局限于本文中所陈述的实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种示图和实施例中指代相同的部分。

附图不一定按比例，且在某些情况下，可能已经夸大了比例以清楚地示出实施例的特征。当一个元件被称作连接或耦接至另一个元件时，应当被理解为前者可以直接连接或耦接至后者，或者经由它们之间的中间元件来电连接或耦接至后者。此外，当描述为一物“包含”(或“包括”)或“具有”一些元件时，如果不存在特定的限制，则应当被理解为其可以包含(或包括)或具有仅那些元件，或者其可以包含(或包括)或具有其它元件以及那些元件。除非相反地指示，否则单数形式的术语可以包括复数形式。

图1是图示根据一个实施例的包括存储系统的数据处理系统的框图。

参见图1，数据处理系统100可以包括主机102和存储系统110。

主机102可以包括例如诸如移动电话、MP3播放器和膝上型电脑的便携式电子设备或诸如台式电脑、游戏机、电视和投影仪的电子设备。

存储系统110可以响应于来自主机102的请求来操作，具体地，储存要由主机102访问的数据。换言之，存储系统110可以被用作主机102的主存储系统或辅助存储系统。存储系统110可以根据要与主机102电耦接的主机接口的协议而用各种储存设备中的任意一种来实施。存储系统110可以用诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你-SD和微型SD、通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、紧凑式闪存(CF)卡、智能媒体(SM)卡、记忆棒等各种储存设备中的任意一种来实施。

用于存储系统110的储存设备可以用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器件或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)和电阻式RAM(RRAM)的非易失性存储器件来实施。

存储系统110可以包括存储器件150和控制器130，存储器件150储存要由主机102访问的数据，控制器130可以控制存储器件150中的数据储存。

控制器130和存储器件150可以集成在一个半导体设备中。例如，控制器130和存储器件150可以集成在一个半导体设备中并配置固态驱动器(SSD)。当存储系统110被用作SSD时，与存储系统110电耦接的主机102的操作速度可以显著增大。

控制器130和存储器件150可以集成在一个半导体设备中并配置存储卡。控制器130和存储卡150可以集成在一个半导体设备中并配置诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑式闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你-SD、微型SD和SDHC以及通用快闪储存(UFS)设备的存储卡。

又例如，存储系统110可以配置计算机、超移动个人电脑(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下发送和接收信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息处理网络的各种电子设备中的一种、RFID设备、或配置计算系统的各种组成元件中的一种。

存储系统110的存储器件150可以在电源中断时保持储存的数据，特别地，在写入操作期间储存从主机102提供的数据，并在读取操作期间将储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括多个存储单元，多个字线(WL)电耦接至该多个存储单元。存储器件150可以为非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。之后将参照图2至图11来详细描述存储器件150的结构和存储器件150的三维(3D)层叠结构。

存储系统110的控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。出于此目的，控制器130可以控制存储器件150的总体操作，诸如读取操作、写入操作、编程操作和擦除操作。

详细地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、与非(NAND)闪存控制器142和存储器144。

主机接口单元132可以处理从主机102提供的命令和数据，以及可以通过各种接口协议(诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行附接SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电路(IDE))中的至少一种来与主机102通信。

ECC单元138可以检测并校正在读取操作期间从存储器件150读取的数据中的错误。当错误位的数目大于或等于可校正错误位的阈值数目时，ECC单元138可以不校正错误位，而可以输出指示校正错误位失败的错误校正失败信号。

ECC单元138可以基于编码调制(诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格母(BCH)码、涡轮码、里德-索罗(RS)码、卷积码、递归系统码(RSC)、格形码调制(TCM)、组编码调制(BCM)等)来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或器件。

PMU 140可以提供并管理用于控制器130的电源，即，用于控制器130中包括的组成元件的电源。

NFC 142可以充当控制器130与存储器件150之间的存储器接口以允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，特别地，当存储器件150是NAND快闪存储器时，NFC 142可以产生用于存储器件150的控制信号并且在处理器134的控制下处理数据。

存储器144可以充当存储系统110和控制器130的工作存储器，以及储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用的用于读取操作、写入操作、编程操作和擦除操作的数据。

存储器144可以用易失性存储器来实施。存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用的用于读取操作和写入操作的数据。为了储存该数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

处理器134可以响应于来自主机102的写入请求或读取请求来控制存储系统110的常规操作以及针对存储器件150的写入操作或读取操作。处理器134可以驱动被称作快闪转换层(FTL)的固件以控制存储系统110的常规操作。处理器134可以用微处理器或中央处理单元(CPU)来实施。

管理单元(未示出)可以被包括在处理器134中，且可以执行存储器件150的坏块管理(bad block management)。管理单元可以找到存储器件150中包括的坏存储块(其不满足进一步使用的条件)，并对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，在写入操作期间，例如，在编程操作期间，可能因NAND逻辑功能的特性而出现编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可以被编程在新的存储块中。而且，是编程失败的结果的坏块严重降低了具有3D层叠结构的存储器件150的利用效率和存储系统100的可靠性，从而需要可靠的坏块管理。

图2是图示图1中示出的存储器件150的示意图。

参见图2，存储器件150可以包括多个存储块，例如，第零块210至第(N-1)块240。多个存储块210至240中的每个可以包括多个页，例如，2^M个页(2^M PAGES)。多个页中的每个可以包括多个存储单元，多个字线电耦接至该多个存储单元。

而且，存储器件150可以包括根据在每个存储单元中可以储存或表达的位数而作为单级单元(SLC,single level cell)存储块和多级单元(MLC,multi-level cell)存储块的多个存储块。SLC存储块可以包括用每个能够储存1位数据的存储单元来实施的多个页。MLC存储块可以包括用每个能够储存多位数据(例如，两位数据或更多位数据)的存储单元来实施的多个页。包括用每个能够储存3位数据的存储单元来实施的多个页的MLC存储块可以被定义为三级单元(TLC,triple level cell)存储块。

多个存储块210至240中的每个可以在写入操作期间储存从主机设备102提供的数据，以及可以在读取操作期间将储存的数据提供给主机102。

图3是图示图1中示出的多个存储块152至156中的一个的电路图。

参见图3，存储器件150的存储块152可以包括多个单元串340，多个单元串340分别电耦接至位线BL0至BLm-1。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可以串联地电耦接在选择晶体管DST与SST之间。各个存储单元MC0至MCn-1可以由每个多级单元储存多个位的数据信息的多级单元(MLC)来配置。串340可以分别电耦接至对应的位线BL0至BLm-1。以供参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示公共源极线。

虽然图3示出由NAND快闪存储单元配置的存储块152作为示例，但要注意的是，根据实施例的存储器件150的存储块152不局限于NAND快闪存储器，且可以由或非(NOR)快闪存储器、混合快闪存储器(在其中组合了至少两种存储单元)或one-NAND快闪存储器(在其中控制器内嵌在存储芯片中)来实现。半导体器件的操作特性不仅可以应用到其中电荷储存层由导电浮栅配置的快闪存储器件，还可以应用到其中电荷储存层由介电层配置的电荷俘获闪存(CTF)。

存储器件150的电压供应块310可以提供根据操作模式要被供应至各个字线的字线电压(例如，编程电压、读取电压和通过电压)以及要被供应至块体(例如，在其中形成存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压发生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据、在控制电路的控制下选择存储块中的一个或存储单元阵列的扇区中的一个、选择选中存储块的字线中的一个以及将字线电压提供给选中字线和未选中字线。

存储器件150的读/写电路320可以由控制电路控制，且可以根据操作模式来充当感测放大器或写入驱动器。在验证/正常读取操作期间，读/写电路320可以充当用于从存储单元阵列读取数据的感测放大器。而且，在编程操作期间，读/写电路320可以充当写入驱动器，该写入驱动器根据要被储存在存储单元阵列中的数据来驱动位线。读/写电路320可以在编程操作期间从缓冲器(未示出)接收要被写入存储单元阵列中的数据，以及可以根据输入数据来驱动位线。出于此目的，读/写电路320可以包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326，且在页缓冲器322、324和326的每个中可以包括多个锁存器(未示出)。图4至图11是图示图1中示出的存储器件150的示意图。

图4是图示图1中示出的存储器件150的多个存储块152至156的示例的框图。

参见图4，存储器件150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以以三维(3D)结构或垂直结构来实现。各个存储块BLK0至BLKN-1可以包括在第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)上延伸的结构。

各个存储块BLK0至BLKN-1可以包括在第二方向上延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和第三方向设置。每个NAND串NS可以电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和公共源极线CSL。即，各个存储块BLK0至BLKN-1可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL以及多个公共源极线CSL。

图5是图1中示出的多个存储块BLK0至BLKN-1中的一个BLKi的透视图。图6是沿图5中示出的存储块BLKi的I-I’线截取的剖面图。

参见图5和图6，存储器件150的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。

可以提供衬底5111。衬底5111可以包括用第一类型杂质掺杂的硅材料。衬底5111可以包括用P型杂质掺杂的硅材料或者可以为P型阱(例如，口袋型P阱)，且包括围绕P型阱的n型阱。虽然在实施例中假定衬底5111为p型硅，但是要注意的是，衬底5111不局限于p型硅。

沿第一方向延伸的多个掺杂区5311至5314可以被设置在衬底5111之上。多个掺杂区5311至5314可以包含与衬底5111不同的第二类型杂质。多个掺杂区5311至5314可以用n型杂质掺杂。虽然这里假定第一掺杂区5311至第四掺杂区5314为n型，但要注意的是，第一掺杂区5311至第四掺杂区5314不局限于为n型。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以在第二方向上顺序地设置在第一方向上延伸的多个介电材料5112。介电材料5112与衬底5111可以在第二方向上分离预定距离。介电材料5112可以在第二方向上分离预定距离。介电材料5112可以包括诸如氧化硅的介电材料。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置多个柱体5113，所述多个柱体5113在第一方向上顺序地布置并在第二方向上穿过介电材料5112。多个柱体5113可以分别穿过介电材料5112且可以与衬底5111电耦接。每个柱体5113可以由多种材料配置。每个柱体5113的表面层5114可以包括用第一类型杂质掺杂的硅材料。每个柱体5113的表面层5114可以包括用与衬底5111相同类型的杂质掺杂的硅材料。虽然这里假定每个柱体5113的表面层5114可以包括p型硅，但每个柱体5113的表面层5114不局限于为p型硅。

每个柱体5113的内衬层5115可以由介电材料形成。每个柱体5113的内衬层5115可以被诸如氧化硅的介电材料填充。

在第一掺杂区5311与第二掺杂区5312之间的区域中，可以沿介电材料5112、柱体5113和衬底5111的暴露表面来设置介电层5116。介电层5116的厚度可以小于介电材料5112之间的距离的一半。换言之，在其中可以布置除介电材料5112和介电层5116之外的材料的区域可以被设置在(i)设置在介电材料5112的第一介电材料的底表面之上的介电层5116与(ii)设置在介电材料5112的第二介电材料的顶表面之上的介电层5116之间。介电材料5112位于第一介电材料之下。

在第一掺杂区5311与第二掺杂区5312之间的区域中，可以在介电层5116的暴露表面之上设置导电材料5211至5219。在第一方向上延伸的导电材料5211可以被设置在邻近衬底5111的介电材料5112与衬底5111之间。特别地，在第一方向上延伸的导电材料5211可以被设置在(i)布置在衬底5111之上的介电层5116与(ii)布置在邻近衬底5111的介电材料5112的底表面之上的介电层5116之间。

在第一方向上延伸的导电材料可以被设置在(i)布置在介电材料5112的一个介电材料的顶表面之上的介电层5116与(ii)布置在介电材料5112的另一个介电材料(其布置在介电材料5112之上)的底表面之上的介电层5116之间。在第一方向上延伸的导电材料5221至5281可以被设置在介电材料5112之间。在第一方向上延伸的导电材料5291可以被设置在最上介电材料5112之上。在第一方向上延伸的导电材料5211至5291可以为金属材料。在第一方向上延伸的导电材料5211至5291可以为诸如多晶硅的导电材料。

在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311与第二掺杂区5312之间相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序地布置且在第二方向上穿过多个介电材料5112的多个柱体、被设置在多个介电材料5112和多个柱体5113的暴露表面之上的介电层5116以及在第一方向上延伸的多个导电材料5212至5292。

在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序地布置且在第二方向上穿过多个介电材料5112的多个柱体5113、被设置在多个介电材料5112和多个柱体5113的暴露表面之上的介电层5116以及在第一方向上延伸的多个导电材料5213至5293。

漏极5320可以分别被设置在多个柱体5113之上。漏极5320可以为用第二类型杂质掺杂的硅材料。漏极5320可以为用n型杂质掺杂的硅材料。虽然为了方便而假定漏极5320包括n型硅，但要注意的是，漏极5320不局限于为n型硅。例如，每个漏极5320的宽度可以大于每个对应的柱体5113的宽度。每个漏极5320可以以焊盘的形状设置在每个对应的柱子5113的顶表面之上。

在第三方向上延伸的导电材料5331至5333可以被设置在漏极5320之上。导电材料5331至5333可以在第一方向上顺序地布置。各个导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320与在第三方向上延伸的导电材料5331至5333可以通过接触插塞来彼此电耦接。在第三方向上延伸的导电材料5331至5333可以为金属材料。在第三方向上延伸的导电材料5331至5333可以为诸如多晶硅的导电材料。

在图5和图6中，各个柱体5113可以与介电层5116以及在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。各个柱体5113可以与介电层5116以及在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。

图7是图6中示出的晶体管结构TS的剖面图。

参见图7，在图6中示出的晶体管结构TS中，介电层5116可以包括第一子介电层至第三子介电层5117、5118和5119。

柱体5113中的每个柱子中的p型硅的表面层5114可以充当基体。邻近柱体5113的第一子介电层5117可以充当隧穿介电层，且可以包括热氧化层。

第二子介电层5118可以充当电荷储存层。第二子介电层5118可以充当电荷俘获层，且可以包括氮化硅或诸如氧化铝层、氧化铪层等的金属氧化物层。

邻近导电层5223的第三子介电层5119可以充当阻挡介电层。邻近导电材料5233的在第一方向上延伸的第三子介电层5119可以被形成为单层或多层。第三子介电层5119可以为诸如氧化铝层、氧化铪层等的高k介电层，所述高k介电层具有比第一子介电层5117和第二子介电层5118大的介电常数。

导电材料5233可以充当栅极或控制栅极。即，栅极或控制栅极5233、阻挡介电层5119、电荷储存层5118、隧穿介电层5117和基体5114可以形成晶体管或存储单元晶体管结构。例如，第一子介电层5117至第三子介电层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便，柱体5113中的每个柱子中的p型硅的表面层5114将被称作第二方向上的基体。

存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括在第二方向上延伸或在垂直于衬底5111的方向上延伸的多个NAND串NS。

每个NAND串NS可以包括在第二方向上布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管可以充当源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管可以充当接地选择晶体管GST。

栅极或控制栅极可以对应于在第一方向上延伸的导电材料5211至5291、5212至5292以及5213至5293。换言之，栅极或控制栅极可以在第一方向上延伸并形成字线以及至少两个选择线，至少一个源极选择线SSL和至少一个接地选择线GSL。

在第三方向上延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。在第三方向上延伸的导电材料5331至5333可以充当位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。

在第一方向上延伸的第二类型掺杂区5311至5314可以被提供至NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区5311至5314可以充当公共源极线CSL。

即，存储块BLKi可以包括在垂直于衬底5111的方向(例如，第二方向)上延伸的多个NAND串NS，且可以充当NAND快闪存储块(例如，电荷俘获型存储器的NAND快闪存储块)，在该NAND快闪存储块中，多个NAND串NS电耦接至一个位线BL。

虽然在图5至图7中图示了在第一方向上延伸的导电材料5211至5291、5212至5292以及5213至5293被设置为9层，但要注意的是，在第一方向上延伸的导电材料5211至5291、5212至5292以及5213至5293不局限于被设置为9层。例如，在第一方向上延伸的导电材料可以被设置为8层、16层或任意多层。换言之，在一个NAND串NS中，晶体管的数目可以为8、16或更多。

虽然在图5至图7中图示了3个NAND串NS电耦接至一个位线BL，但要注意的是，实施例不局限于具有电耦接至一个位线BL的三个NAND串NS。在存储块BLKi中，m个NAND串NS可以电耦接至一个位线BL，m为正整数。根据电耦接至一个位线BL的NAND串NS的数目，也可以控制在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的数目以及公共源极线5311至5314的数目。

此外，虽然在图5至图7中图示了3个NAND串NS电耦接至在第一方向上延伸的一个导电材料，但要注意的是，实施例不局限于具有电耦接至在第一方向上延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可以电耦接至在第一方向上延伸的一个导电材料，n为正整数。根据电耦接至在第一方向上延伸的一个导电材料的NAND串NS的数目，也可以控制位线5331至5333的数目。

图8是图示参照图5至图7描述的具有第一结构的存储块BLKi的等效电路图。

参见图8，在具有第一结构的块BLKi中，NAND串NS11至NS31可以被设置在第一位线BL1与公共源极线CSL之间。第一位线BL1可以对应于图5和图6中的在第三方向上延伸的导电材料5331。NAND串NS12至NS32可以被设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6中的在第三方向上延伸的导电材料5332。NAND串NS13至NS33可以被设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6中的在第三方向上延伸的导电材料5333。

每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至公共源极选择线CSL。存储单元MC可以被设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。

在此示例中，可以以行和列为单位来定义NAND串NS，且电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BL1的NAND串NS11至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。电耦接至第一源极选择线SSL1的NAND串NS11至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。

在每个NAND串NS中，可以定义高度。在每个NAND串NS中，邻近接地选择晶体管GST的存储单元MC1的高度可以具有值“1”。在每个NAND串NS中，当从衬底5111来测量时，随着存储单元离源极选择晶体管SST越近，存储单元的高度可以增大。在每个NAND串NS中，邻近源极选择晶体管SST的存储单元MC6的高度可以为7。

同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。

同一行中的NAND串NS中位于同一高度的存储单元可以共享字线WL。即，在同一高度处，电耦接至不同行中的NAND串NS的存储单元MC的字线WL可以被电耦接。同一行的NAND串NS中的位于同一高度的虚设存储单元DMC可以共享虚设字线DWL。即，在同一高度或水平处，电耦接至不同行中的NAND串NS的虚设存储单元DMC的虚设字线DWL可以被电耦接。

位于同一水平或高度或层处的字线WL或虚设字线DWL可以在可以设置在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电耦接。在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以经由接触而共同地电耦接至上层。在上层处，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以被电耦接。换言之，同一行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以电耦接至接地选择线GSL。

公共源极线CSL可以电耦接至NAND串NS。在有源区之上以及衬底5111之上，第一掺杂区5311至第四掺杂区5314可以彼此电耦接。第一掺杂区5311至第四掺杂区5314可以经由接触而电耦接至上层，以及在上层处，第一掺杂区5311至第四掺杂区5314可以被电耦接。

即，如图8中所示，同一高度或水平处的字线WL可以被电耦接。相应地，当位于特定高度的字线WL被选中时，电耦接至该字线WL的所有NAND串NS都可以被选中。不同行中的NAND串NS可以电耦接至不同的源极选择线SSL。相应地，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个，未选中行中的NAND串NS可以与位线BL1至BL3电隔离。换言之，通过选择源极选择线SSL1至SSL3中的一个，可以选中一行NAND串NS。此外，通过选择位线BL1至BL3中的一个，可以以列为单位来选择选中行中的NAND串NS。

在每个NAND串NS中，可以设置虚设存储单元DMC。在图8中，虚设存储单元DMC可以被设置在每个NAND串NS中的第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3可以被设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以被设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称作下存储单元组，而邻近源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称作上存储单元组。

在下文中，将参照图9至图11来进行详细描述，图9至图11示出根据一个实施例的存储系统中的用不同于第一结构的三维(3D)非易失性存储器件实施的存储器件。

图9是示意性地图示用三维(3D)非易失性存储器件(其与以上参照图5至图8描述的第一结构不同)实施的存储器件并示出图4的多个存储块中的存储块BLKj的透视图。图10是图示沿图9的VII-VII’线截取的存储块BLKj的剖面图。

参见图9和图10，图1的存储器件150的多个存储块之中的存储块BLKj可以包括在第一方向至第三方向上延伸的结构。

衬底6311可以被设置。例如，衬底6311可以包括用第一类型杂质掺杂的硅材料。例如，衬底6311可以包括用p型杂质掺杂的硅材料或者可以为p型阱(例如，口袋型p阱)，且包括围绕p型阱的n型阱。虽然在实施例中为了方便而假定衬底6311为p型硅，但要注意的是，衬底6311不局限于p型硅。

在x轴方向和y轴方向上延伸的第一导电材料6321至第四导电材料6324被设置在衬底6311之上。第一导电材料6321至第四导电材料6324可以在z轴方向上分离预定距离。

在x轴方向和y轴方向上延伸的第五导电材料6325至第八导电材料6328可以被设置在衬底6311之上。第五导电材料6325至第八导电材料6328可以在z轴方向上分离预定距离。第五导电材料6325至第八导电材料6328可以在y轴方向上与第一导电材料6321至第四导电材料6324分离。

穿过第一导电材料6321至第四导电材料6324的多个下柱体DP可以被设置。每个下柱体DP在z轴方向上延伸。而且，穿过第五导电材料6325至第八导电材料6328的多个上柱体UP可以被设置。每个上柱体UP在z轴方向上延伸。

下柱体DP和上柱体UP中的每个可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以充当单元晶体管的沟道。表面层6363可以包括阻挡介电层、电荷储存层和隧穿介电层。

下柱体DP与上柱体UP可以经由管栅PG来电耦接。管栅PG可以被布置在衬底6311中。例如，管栅PG可以包括与下柱体DP和上柱体UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可以被设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以充当公共源极线CSL。

漏极6340可以被设置在上柱体UP之上。漏极6340可以包括n型硅材料。在y轴方向上延伸的第一上导电材料6351和第二上导电材料6352可以被设置在漏极6340之上。

第一上导电材料6351与第二上导电材料6352可以在x轴方向上分离。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以经由接触插塞来电耦接。第一上导电材料6351和第二上导电材料6352分别充当第一位线BL1和第二位线BL2。

第一导电材料6321可以充当源极选择线SSL，第二导电材料6322可以充当第一虚设字线DWL1以及第三导电材料6323和第四导电材料6324分别充当第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别充当第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以充当第二虚设字线DWL2，以及第八导电材料6328可以充当漏极选择线DSL。

下柱体DP以及邻近下柱体DP的第一导电材料6321至第四导电材料6324形成下串。上柱体UP以及邻近上柱体UP的第五导电材料6325至第八导电材料6328形成上串。下串与上串可以经由管栅PG来电耦接。下串的一端可以电耦接至充当公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以经由漏极6340来电耦接至对应的位线。一个下串和一个上串形成一个单元串，该单元串电耦接在充当公共源极线CSL的第二类型的掺杂材料6312与充当位线BL的上导电材料层6351和6352中的对应的一个之间。

即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1以及第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3和第四主存储单元MMC4、第二虚设存储单元DMC2和漏极选择晶体管DST。

在图9和图10中，上串和下串可以形成NAND串NS，且NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了图9和图10中的NAND串NS中包括的晶体管结构，因此此处将省略其详细描述。

图11是图示如以上参照图9和图10描述的具有第二结构的存储块BLKj的等效电路的电路图。为了方便，仅示出第二结构中的存储块BLKj中的形成对的第一串和第二串。

参见图11，在存储器件150的多个块之中的具有第二结构的存储块BLKj中，可以设置单元串以定义多个对，每个单元串用以上参照图9和图10描述的经由管栅PG而电耦接的一个上串和一个下串来实施。

即，在具有第二结构的存储块BLKj中，例如，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可以形成第一串ST1，以及例如，沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串ST2。

第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串ST1可以电耦接至第一位线BL1，而第二串ST2可以电耦接至第二位线BL2。

虽然在图11中描述了第一串ST1与第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但可以设想第一串ST1与第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接至第一漏极选择线DSL1，以及第二串ST2可以电耦接至第二漏极选择线DSL2。此外，可以设想第一串ST1与第二串ST2可以电耦接至同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接至第一源极选择线SSL1，以及第二串ST2可以电耦接至第二源极选择线SSL2。

图12是图示根据一个实施例的存储系统110的垃圾收集操作的示意图。

图12示出如参照图1描述的存储器件150以及控制器130的存储器144和处理器134。

存储器件150包括多个块BLOCK<1:6>，每个块包括多个页P<1:10>。图12示例性地示出包括在存储器件150中的6个块BLOCK<1:6>以及包括在6个块BLOCK<1:6>中的每个块中的10个页P<1:10>，这不意在限制本发明的范围。块和页的数目可以根据电路设计而变化。

用于储存逻辑地址LBA与物理地址PBA的映射信息的映射表作为储存单元1442被包括在储存器144中。物理地址PBA和逻辑地址LBA二者都可以表示多个存储块BLOCK<1:6>的每个中包括的多个页P<1:10>。储存单元1442可以将物理地址PBA与逻辑地址LBA之间的映射信息储存在表中。

处理器134包括块选择单元1342、选择性复制单元1344、读取操作单元1346和擦除操作单元1348。

块选择单元1342选择多个块BLOCK<1:6>中的牺牲块VICTIM1和VICTIM2以及空闲块FREE1以用于垃圾收集操作。在本实施例中，将对选择牺牲块VICTIM1和VICTIM2以及空闲块FREE1之后的垃圾收集操作进行描述。

读取操作单元1346和选择性复制单元1344读取牺牲块VICTIM1和VICTIM2中包括的有效页中储存的数据并将其复制至空闲块FREE1。根据实施例的选择性复制单元1344可以选择性地将牺牲块VICTIM1和VICTIM2中的有效页中储存的数据复制至空闲块FREE1，这将在之后参照图13A和图13B来描述。

擦除操作单元1348在将牺牲块VICTIM1和VICTIM2的有效页中储存的所有数据都复制至空闲块FREE1之后擦除牺牲块VICTIM1和VICTIM2。

图12示例性地示出多个块BLOCK<1:6>之中的第一块BLOCK1和BLOCK2作为牺牲块VICTIM1和VICTIM2。牺牲块因反复的数据输入/输出操作而具有较大量的无效页。此外，图12示例性地示出作为全是擦除页的空闲块FREE1的第三块BLOCK3。

例如，在图12中示出的流程图的步骤S1和S2处，块选择单元1342选择第三块BLOCK3作为空闲块FREE1以及选择第一块BLOCK1和第二块BLOCK2作为牺牲块VICTIM1和VICTIM2。该流程图可以表示垃圾收集操作。

接下来，在流程图的步骤S3处，读取操作单元1346和选择性复制单元1344将牺牲块VICTIM1和VICTIM2中包括的有效页的数据复制至空闲块FREE1。

例如，在流程图的步骤S3处，第一块BLOCK1或牺牲块VICTIM1中包括的有效页(页P1、P3、P4和P10)被读取操作单元1346读取，并被选择性复制单元1344复制至空闲块FREE1的第一页至第四页P<1:4>。以类似的方式，在流程图的步骤S3处，第二块BLOCK2或牺牲块VICTIM2中包括的有效页(页P2、P3、P6、P9和P10)被读取操作单元1346读取，并被选择性复制单元1344复制至空闲块FREE1的第五页至第九页P<5:9>。相应地，空闲块FREE1的第一页至第九页P<1:9>被从擦除状态更新至有效状态。

接下来，在流程图的步骤S4处，储存在储存单元1442中的映射表的信息被更新，或者物理地址PBA与逻辑地址LBA之间的映射信息被更新。

例如，在垃圾收集操作之前第一逻辑地址LBA1被映射至指定第一块BLOCK1的第一页P1的物理地址PBA，而作为步骤S4的更新结果，现在第一逻辑地址LBA1被映射至指定空闲块FREE1的第一页P1的物理地址PBA。以类似的方式，在垃圾收集操作之前第二逻辑地址LBA2被映射至指定第一块BLOCK1的第三页P3的物理地址PBA，而作为步骤S4的更新结果，现在第二逻辑地址LBA2被映射至指定空闲块FREE1的第二页P2的物理地址PBA。这样，映射到第三逻辑地址至第九逻辑地址LBA<3:9>的物理地址PBA全部被更新。

擦除操作单元1348在储存单元1442的映射表的更新完成时擦除牺牲块VICTIM1和VICTIM2，该映射表的更新是由于将牺牲块VICTIM1和VICTIM2的有效页中储存的数据复制至空闲块FREE1引起的。因此，储存在牺牲块VICTIM1和VICTIM2中的所有页都通过垃圾收集操作而被转变为擦除状态和空闲状态。

图13A和图13B是图示图12中示出的选择性复制单元1344的操作的示意图。

图13A和图13B示例性地示出垃圾收集操作。图13中示出的步骤S1和S2可以与参照图12描述的步骤S1和S2相同。

参见图13A和图13B，在步骤S3-1处，例如，牺牲块VICTIM1中包括的有效页(页P1、P3、P4和P10)可以被读取操作单元1346读取。以类似的方式，在步骤S3-1处，牺牲块VICTIM2中包括的有效页(页P2、P3、P6、P9和P10)可以被读取操作单元1346读取。

图13A和图13B示例性地示出选择性复制单元1344执行将牺牲块VICTIM2的有效页(第二页和第三页P<2:3>)中的数据复制至空闲块FREE1的空闲页或擦除页(第五页和第六页P<5:6>)的步骤S3-2和S3-3。

在步骤S3-2处，选择性复制单元1344根据有效页的有效正常数据或有效模式数据来执行操作“A”和“B”，这将在之后描述。在步骤3-2处，可以判断牺牲块VICTIM2的有效第二页P<2>的读取数据是否具有预定模式。也就是说，在步骤3-2处，可以判断牺牲块的有效页的读取数据是否是有效模式数据。

当确定牺牲块VICTIM2的有效第二页P<2>的读取数据不具有预定模式或牺牲块的有效页的读取数据为有效正常数据时(在步骤S3-2处为“否”)，选择性复制单元1344可以执行针对有效正常数据的操作“A”，该操作“A”与参照图12描述的操作相同。作为操作“A”，在流程图的步骤S3-3处，牺牲块VICTIM2的第二页P<2>的有效正常数据被写入或复制至空闲块FREE1的第五页P<5>。接下来，在流程图的步骤S4处，储存在储存单元1442中的映射表的信息可以被更新，或者物理地址PBA与逻辑地址LBA之间的映射信息可以被更新，该步骤S4与参照图12描述的步骤S4相同。擦除操作单元1348可以在对储存单元1442的映射表的更新完成时擦除牺牲块VICTIM1和VICTIM2，该更新是由于将储存在牺牲块VICTIM1和VICTIM2的有效页中的有效正常数据复制至空闲块FREE1而引起的。总结这些，在牺牲块VICTIM1和VICTIM2中的有效页的数据不具有预定模式或牺牲块的有效页的读取数据为有效正常数据的情况下，选择性复制单元1344可以将有效页中的有效数据复制至空闲块FREE1。

当确定牺牲块VICTIM2的有效第二页P<2>的读取数据具有预定模式或牺牲块的有效页的读取数据为有效模式数据时(在步骤S3-2处为“是”)，选择性复制单元1344可以执行针对有效模式数据的操作“B”。图13A和图13B示例性地示出一连串的重复的零作为预定模式。作为针对有效模式数据的操作“B”，不将牺牲块中的有效第三页P<3>的有效模式数据复制至空闲块FREE1。之后将描述操作“B”中的更新映射表的步骤S4。擦除操作单元1348可以在对储存单元1442的映射表的更新完成之后擦除牺牲块VICTIM1和VICTIM2。总结起来，在牺牲块VICTIM1和VICTIM2中的有效页的数据具有预定模式或牺牲块的有效页的读取数据为有效模式数据的情况下，选择性复制单元1344可以不将有效页中的模式数据复制至空闲块FREE1。

参见图13B，选择性复制单元1344包括选择操作部13442和复制操作部13444。选择操作部13442包括模式储存部分13445和模式检测部分13446。

参见图13A和图13B，在垃圾收集操作的步骤S3-2处，选择性复制单元1344可以判断牺牲块VICTIM1和VICTIM2中包括的N个有效页中储存的数据是否具有预定模式PT_DT或牺牲块的N个有效页的读取数据是否是有效模式数据。作为判断的结果PT_RS，牺牲块VICTIM1和VICTIM2中包括的N个有效页中的M(M小于N)个中不具有预定模式PT_DT的有效正常数据可以被复制至空闲块FREE1。相反地，作为判断结果PT_RS，牺牲块VICTIM1和VICTIM2中包括的N个有效页中的剩余N-M个中具有预定模式PT_DT的有效模式数据可以不被复制至空闲块FREE1。

即，选择操作部13442在步骤3-2处判断分别储存在牺牲块VICTIM1和VICTIM2中包括的N个有效页中的数据是有效模式数据还是有效正常数据。根据判断结果PT_RS，储存有效正常数据的M个有效正常页和储存有效模式数据的N-M个有效模式页可以被识别。

详细地，选择操作部13442在步骤S3-2处判断储存在牺牲块的有效页中的数据是否具有预定模式PT_DT，或者储存在牺牲块的有效页中的数据是否是有效模式数据，或者有效页是否是有效模式页。当储存在牺牲块的有效页中的数据具有预定模式PT_DT时，该数据可以被判断为有效模式数据，且有效页可以被判断为有效模式页。当储存在牺牲块的有效页中的数据不具有预定模式PT_DT时，该数据可以被判断为有效正常数据且有效页可以被判断为有效正常页。选择操作部13442可以根据判断而产生判断结果PT_RS。当有效页被判断为有效正常页时，判断结果PT_RS可以被使能以将有效正常页的有效正常数据储存至空闲块。当有效页被判断为有效模式页时，判断结果PT_RS可以被禁止以不将有效模式页的有效模式数据储存至空闲块。

选择操作部13442中包括的模式储存部分13445储存预定模式PT_DT。模式储存部分13445可以被包括在处理器134的特定区域中或者可以被包括在与处理器134分开的存储器144中。各种预定模式PT_DT的数目可以根据设计者的选择而变化。假定各种预定模式PT_DT的数目为K。

在选择操作部13442中，模式检测部分13446在步骤S3-2处通过储存在模式储存部分13445中的判断结果PT_RS来检测牺牲块VICTIM1和VICTIM2中包括的N个有效页中储存的数据之中的、有效模式页的有效模式数据。

在步骤S3-3处，复制操作部13444可以响应于判断结果PT_RS来将有效正常页的有效正常数据写入或复制至空闲块。

例如，选择性复制单元1344在步骤S3-2处判断牺牲块VICTIM2的第二有效页和第三有效页P<2:3>中储存的数据是否具有预定模式PT_DT或是否为有效模式数据。当第二有效页P<2>被判断为具有有效正常数据时，判断结果PT_RS可以被使能以将有效正常页P<2>的有效正常数据储存至空闲块FREE1。当第三有效页P<3>被判断为具有有效模式数据时，判断结果PT_RS可以被禁止以不将有效模式页P<3>的有效模式数据储存至空闲块FREE1。因此，储存在有效正常页P<2>中的有效正常数据被复制至空闲块FREE1的第五页P<5>，而储存在有效模式页P<3>中的有效模式数据不被复制至空闲块FREE1。

在步骤S3-3处，响应于被使能的判断结果PT_RS，复制操作部13444将储存在M个有效正常页中的有效数据写入至包括在空闲块FREE1中的空闲页。在步骤S3-3处，响应于被禁止的判断结果PT_RS，复制操作部13444可以不将储存在N-M个有效模式页中的有效模式数据写入至空闲块FREE1。

例如，响应于被使能的判断结果PT_RS，复制操作部13444将储存在有效正常页P<2>中的有效正常数据写入至空闲块FREE1的第五页P<5>。响应于被禁止的判断结果PT_RS，复制操作部13444不将储存在有效模式页P<3>中的有效模式数据写入至空闲块FREE1。

图14是图示图12中示出的选择性复制单元1344的操作的流程图。

参见图14，当分别储存在牺牲块VICTIM1和VICTIM2中包括的N个有效页中的数据分别被输入时，模式检测部分13446可以在步骤S10处将每个有效页的输入数据的一部分设置为“A”。输入数据的一部分被设置的原因是因为储存在有效页中的输入数据很大。可能足够将输入数据的所述部分与预定模式进行比较，如之后在步骤S30处描述的。

在步骤S20处，模式检测部分13446可以将储存在模式储存部分13445中的K个预定模式PT_DT中的每个设置为“B”。

在步骤S30处，模式检测部分13446可以将数据“A”与被设置为“B”的预定模式PT_DT进行比较。

当作为步骤S30中的比较的结果而数据“A”与被设置为“B”的预定模式PT_DT相同时(是)，模式检测部分13446可以确定输入数据具有预定模式PT_DT，从而作为有效模式数据。因此，模式检测部分13446可以禁止判断结果PT_RS使得有效模式数据不被复制至空闲块FREE1中。

当作为步骤S30中的比较的结果而数据“A”与被设置为“B”的预定模式PT_DT不同时，在步骤S40处模式检测部分13446可以判断所有K个预定模式PT_DT是否都与数据“A”进行了比较。

当确定不是所有K个预定模式PT_DT都与数据“A”进行了比较时，模式检测部分13446可以用K个预定模式PT_DT中的另一个可用的预定模式来重复步骤S20至S40，直到所有K个预定模式PT_DT都与数据“A”进行了比较。

当在步骤S40处确定所有K个预定模式PT_DT都与数据“A”进行了比较时，模式检测部分13446可以确定输入数据不具有预定模式PT_DT，从而为有效正常数据。因此，模式检测部分13446可以使能判断结果PT_RS以将有效正常数据复制至空闲块FREE1。

模式检测部分13446可以针对牺牲块的有效页中的所有数据执行参照图14描述的操作。

以下描述操作“B”中的更新映射表的操作的步骤S4。

如以上参照图12所描述的，在垃圾收集操作之前，储存单元1442储存用于存储器件150的多个存储块BLOCK<1:6>中的每个存储块中的多个页P<1:10>的物理地址PBA与逻辑地址LBA之间的映射信息。此时，映射信息可以表示用于牺牲块VICTIM1和VICTIM2中包括的M个有效正常页的物理地址PBA与逻辑地址LBA之间的关系。此外，此时，映射信息可以表示用于牺牲块VICTIM1和VICTIM2中包括的N-M个有效模式页的物理地址PBA与逻辑地址LBA之间的关系。有效正常页可以储存有效正常数据，而有效模式页可以储存有效模式数据。

再次参见图13A和图13B，例如，在垃圾收集操作之前，在储存单元1442中，逻辑地址LBA<5:6>和与牺牲块VICTIM2中包括的第二有效页和第三有效页P<2:3>相对应的物理地址PBA:BLOCK2.P2和PBA:BLOCK2.P3彼此映射。

在步骤S4处，在垃圾收集操作期间，储存单元1442更新映射信息以表示逻辑地址LBA与用于当前储存在空闲块中的有效正常数据的物理地址PBA之间的关系。此外，在步骤S4处，在垃圾收集操作期间，储存单元1442更新映射信息以表示逻辑地址LBA与未被储存在空闲块中的有效模式数据的预定模式PT_DT之间的关系。

再次参见图13A和图13B，例如，在步骤S4处，在垃圾收集操作期间，储存单元1442可以更新映射信息以表示第五逻辑地址LBA5与用于当前被储存在空闲块FREE1的第五有效页P<5>中的有效正常数据的物理地址PBA:BLOCK3.P5之间的关系。也就是说，储存单元1442的第五逻辑地址LBA5可以在垃圾收集操作之前被映射至牺牲块VICTIM2的第二有效正常页P<2>，且可以在垃圾收集操作期间根据映射信息更新而被映射至空闲块FREE1的第五页P<5>。

再次参见图13A和图13B，例如，在步骤S4处，在垃圾收集操作期间，储存单元1442更新映射信息以表示第六逻辑地址LBA6与牺牲块VICTIM2的第三有效模式页P<3>中储存的有效模式数据的预定模式PT_DT(所有模式“0”)(其未被储存在空闲块中)之间的关系。即，储存单元1442的第六逻辑地址LBA6可以在垃圾收集操作之前被映射至牺牲块VICTIM2的第三有效正常页P<3>，以及可以在垃圾收集操作期间根据映射信息而被映射至牺牲块VICTIM2的第三有效模式页P<3>中储存的有效模式数据的预定模式PT_DT(所有模式“0”)。

如上所述，在垃圾收集操作期间牺牲块VICTIM1和VICTIM2中包括的N个有效页之中的具有预定模式PT_DT的N-M个有效模式页不被复制至空闲块FREE1，从而在垃圾收集操作之后可以节省存储器件150中的物理空间。相反地，存储器144可以储存N-M个预定模式PT_DT，N-M个预定模式PT_DT在垃圾收集操作期间由于映射信息更新而被映射至用于有效模式页的有效模式数据的N-M个逻辑地址LBA。

存储器件150是具有较低操作速度的非易失性存储器件，而存储器144是具有较高操作速度的易失性存储器件。根据本发明的一个示例性实施例，用存储器件150的空闲块来仅对牺牲块中的有效正常页的有效正常数据执行复制操作，而存储器144储存在垃圾收集操作期间通过映射信息更新(而非通过存储器件150的空闲块的复制操作)而被映射至有效模式页的有效模式数据的逻辑地址的预定模式PT_DT。选择性复制操作和映射信息更新可以比根据现有技术的全部复制操作和映射信息更新消耗更短时间。也就是说，根据当前实施例，缩短执行垃圾收集操作所需的时间是可能的。

此外，在垃圾收集操作之后的读取操作期间，读取操作单元1346可以响应于具有用于有效模式数据的对应的逻辑地址LBA的读取命令而通过使用存储器144的映射表中储存的预定模式PT_DT来产生有效模式数据。例如，如图13B中所示，当具有第六逻辑地址LBA6的读取命令被输入时，读取操作单元1346可以通过反复连接存储器144的映射表中的被映射至第六逻辑地址LBA6的预定模式PT_DT(所有模式“0”)来产生有效模式数据。即，有效模式数据可以不从存储器件150读出，但可以从存储器144产生。从存储器144(其可以是易失性的)产生有效模式数据可以比从存储器件150(其可以是非易失性的)读出消耗更少的时间。也就是说，根据本发明，有可能缩短执行读取操作所需的时间。

此外，存储器件150中因有效模式数据而节省的物理空间可以分配给有效正常数据，从而要从牺牲块VICTIM1和VICTIM2复制至空闲块FREE1的有效页的数目可以被最大化。

虽然已经出于说明性的目的而描述了各种实施例，但对于本领域技术人员来说将明显的是，在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下，可以做出各种改变和修改。

例如，在以上实施例中作为示例来描述的逻辑门和晶体管的位置和类型可以根据输入至其的信号的极性而被不同地实施。

通过以上实施例可以看出，本发明提供以下技术方案。

技术方案1.一种存储系统，包括：

多个块，每个块包括多个页；

选择性复制单元，适用于判断牺牲块中包括的多个有效页中的每个有效页中储存的数据是否具有预定模式，并将有效正常数据复制至空闲块；以及

储存单元，适用于将有效模式数据的逻辑地址的映射信息更新为有效模式数据的所述预定模式，

其中，有效正常数据不具有所述预定模式，且初始被储存在有效正常页中，

其中，有效模式数据具有所述预定模式，且初始被储存在有效模式页中，以及

其中，有效正常页和有效模式页被包括在所述多个有效页中。

技术方案2.如技术方案1所述的存储系统，还包括擦除操作单元，擦除操作单元适用于对牺牲块执行擦除操作。

技术方案3.如技术方案1所述的存储系统，其中，储存单元还将有效正常数据的逻辑地址的映射信息更新为被复制至空闲块的有效正常页的物理地址。

技术方案4.如技术方案1所述的存储系统，其中，选择性复制单元包括：

选择操作部，适用于判断所述多个有效页中的每个有效页是有效正常页还是有效模式页，并根据判断的结果来选择性地使能判断结果信号；以及

复制操作部，适用于响应于判断结果信号来将有效正常数据复制至空闲块。

技术方案5.如技术方案4所述的存储系统，其中，选择操作部包括：

模式储存部分，适用于储存所述预定模式；以及

模式检测部分，适用于通过将储存在所述多个有效页的每个有效页中的数据与所述预定模式进行比较来判断所述多个有效页中的每个有效页是有效正常页还是有效模式页，并根据判断的结果来选择性地使能判断结果信号。

技术方案6.如技术方案5所述的存储系统，

其中，模式储存部分储存不同的多个预定模式，以及

其中，模式检测部分将储存在所述多个有效页的每个有效页中的数据的一部分与所述多个预定模式中的每个预定模式进行比较。

技术方案7.如技术方案6所述的存储系统，其中，储存单元将所述多个预定模式之中的有效模式数据具有的一个预定模式与有效模式数据的逻辑地址一起储存。

技术方案8.如技术方案1所述的存储系统，还包括读取操作单元，读取操作单元适用于响应于具有有效模式数据的逻辑地址的读取命令而通过使用有效模式数据的所述预定模式来产生并输出数据。

技术方案9.如技术方案8所述的存储系统，其中，读取操作单元通过反复连接有效模式数据的所述预定模式来产生数据。

技术方案10.一种用于操作存储系统的方法，所述存储系统包括多个块，每个块包括多个页，所述方法包括：

判断牺牲块中包括的多个有效页中的每个有效页中储存的数据是否具有预定模式，并将有效正常数据复制至空闲块；以及

将有效模式数据的逻辑地址的映射信息更新为有效模式数据的所述预定模式，

技术方案11.如技术方案10所述的方法，还包括：对牺牲块执行擦除操作。

技术方案12.如技术方案10所述的方法，还包括：将有效正常数据的逻辑地址的映射信息更新为被复制至空闲块的有效正常页的物理地址。

技术方案13.如技术方案10所述的方法，其中，判断和复制包括：

判断所述多个有效页中的每个有效页是有效正常页还是有效模式页，并根据判断的结果来选择性地使能判断结果信号；以及

响应于判断结果信号来将有效正常数据复制至空闲块。

技术方案14.如技术方案13所述的方法，其中，通过将所述多个有效页的每个有效页中储存的数据与所述预定模式进行比较来执行判断。

技术方案15.如技术方案14所述的方法，

其中，存在多个预定模式，

其中，所述多个预定模式是不同的，以及

其中，比较步骤将所述多个有效页的每个有效页中储存的数据的一部分与所述多个预定模式中的每个预定模式进行比较。

技术方案16.如技术方案15所述的方法，其中，更新步骤将所述多个预定模式中的有效模式数据具有的一个预定模式与有效模式数据的逻辑地址一起储存。

技术方案17.如技术方案10所述的方法，还包括：响应于具有有效模式数据的逻辑地址的读取命令而通过使用有效模式数据的所述预定模式来产生并输出数据。

技术方案18.如技术方案17所述的方法，其中，产生数据的步骤通过反复连接有效模式数据的所述预定模式来产生数据。

技术方案19.一种存储器控制器包括：

判断装置，适用于判断存储器件之内的牺牲块的有效数据是有效正常数据还是有效模式数据以允许存储器件将有效正常数据复制至存储器件之内的空闲块；

映射管理装置，适用于将有效模式数据的逻辑地址的映射信息更新为有效模式数据的预定模式，以及将有效正常数据的逻辑地址的映射信息更新为被复制至空闲块的有效正常数据的物理地址；以及

擦除装置，适用于允许存储器件对牺牲块执行擦除操作，

其中，有效正常数据不具有所述预定模式，以及

其中，有效模式数据具有所述预定模式。

Claims

1.一种存储系统，包括：

多个块，每个块包括多个页；

2.如权利要求1所述的存储系统，还包括擦除操作单元，擦除操作单元适用于对牺牲块执行擦除操作。

3.如权利要求1所述的存储系统，其中，储存单元还将有效正常数据的逻辑地址的映射信息更新为被复制至空闲块的有效正常页的物理地址。

4.如权利要求1所述的存储系统，其中，选择性复制单元包括：

5.如权利要求4所述的存储系统，其中，选择操作部包括：

模式储存部分，适用于储存所述预定模式；以及

6.如权利要求5所述的存储系统，

其中，模式储存部分储存不同的多个预定模式，以及

7.如权利要求6所述的存储系统，其中，储存单元将所述多个预定模式之中的有效模式数据具有的一个预定模式与有效模式数据的逻辑地址一起储存。

8.如权利要求1所述的存储系统，还包括读取操作单元，读取操作单元适用于响应于具有有效模式数据的逻辑地址的读取命令而通过使用有效模式数据的所述预定模式来产生并输出数据。

9.一种用于操作存储系统的方法，所述存储系统包括多个块，每个块包括多个页，所述方法包括：

10.一种存储器控制器包括：

擦除装置，适用于允许存储器件对牺牲块执行擦除操作，

其中，有效正常数据不具有所述预定模式，以及

其中，有效模式数据具有所述预定模式。