JP2013200935A - 不揮発性メモリ装置、メモリシステム、及びそれのプログラム方法 - Google Patents

Abstract

【課題】データ保全性を高くすることができる不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】本発明によるプログラム方法は、前記メモリセルの第１論理ページ領域と第２論理ページ領域とにワードラインを交互に選択してデータをプログラムする段階を含む。そして、前記第１論理ページ領域と前記第２論理ページ領域に対するプログラムが完了された後に、前記メモリセルの第３論理ページ領域に前記ワードラインの配列された順序にしたがって、データをプログラムする段階を含む。前記ワードラインの配列された順序にしたがって、データをプログラムする段階で、前記ワードラインは接地選択ラインからストリング選択ライン方向に順次的に１つずつ選択される。
【選択図】図６Ａ

Description

本発明は半導体メモリ装置に関し、さらに具体的には不揮発性メモリ装置、不揮発性メモリシステム、及びそれのプログラム方法に関する。

半導体メモリ装置は大きく揮発性半導体メモリ装置（Ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性半導体メモリ装置（Ｎｏｎ−ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分され得る。揮発性半導体メモリ装置は読出し又は書込みの速度が速いが、電源供給が切られれば、格納された内容が消えてしまう短所がある。反面に、不揮発性半導体メモリ装置は電源供給が中断されてもその内容を保存する。したがって、不揮発性半導体メモリ装置は電源が供給されたか否かに関わらず、保存されなければならない内容を記憶させるのに使われる。

不揮発性半導体メモリ装置にはマスクＲＯＭ（Ｍａｓｋ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ：ＭＲＯＭ）、プログラム可能であるＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ：ＰＲＯＭ）、消去及びプログラム可能であるＲＯＭ（Ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ：ＥＰＲＯＭ）、電気的に消去及びプログラム可能であるＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）等がある。

不揮発性メモリ装置の代表的な例としてフラッシュメモリ装置がある。フラッシュメモリ装置はコンピューター、携帯電話、ＰＤＡ、デジタルカメラ、カムコーダー、ボイスレコーダー、ＭＰ３プレーヤー、個人用携帯端末機（ＰＤＡ）、携帯用コンピューター（Ｈａｎｄｈｅｌｄ ＰＣ）、ゲーム機、ファックス、スキャナー、プリンター等のような情報機器の音声及び映像データ格納媒体として広く使用されている。

最近に、半導体メモリ装置の集積度を向上させるために３次元に積層されるメモリセルを有する半導体メモリ装置が活発に研究されている。

米国特許出願公開２０１２／０１７０３６５号明細書 米国特許出願公開２０１０／０１１７１４１号明細書 米国特許出願公開２０１０／０３２２０００号明細書

本発明の目的はデータ保全性を高くすることができる不揮発性メモリ装置、不揮発性メモリシステム及びそれのプログラム方法を提供することにある。

前記課題を達成するため、本発明の実施形態による複数のページ領域単位にプログラムされるマルチレベルセルを含む不揮発性メモリ装置のプログラム方法は、前記不揮発性メモリ装置のメモリユニットを選択する段階、及び前記メモリユニットで最下位ページ領域を含む少なくとも２つのページ領域を行が交互に選択される交互プログラム方式にしたがってプログラムする段階を含み、前記メモリユニットには前記少なくとも２つのページ領域及びその他の少なくとも１つのページ領域がさらに包含される。

前記課題を達成するため本発明の実施形態によるマルチレベルセルを含む不揮発性メモリ装置に書込みデータをプログラムする方法は、選択されたメモリユニットの第１ページ領域と第２ページ領域に行が交互に選択される交互プログラム方式に前記書込みデータの一部をプログラムする段階、及び前記メモリユニットの第３ページ領域に行が順に選択される順次プログラム方式で前記書込みデータの残り一部をプログラムする段階を含む。

前記課題を達成するため本発明の実施形態によるマルチレベルセルを含む不揮発性メモリ装置に書込みデータをプログラムする方法は、選択されたメモリユニットの第１ページ領域、第２ページ領域、及び第３ページ領域に行が交互に選択される交互プログラム方式に前記書込みデータの一部をプログラムする段階、及び前記メモリユニットの第４ページ領域に行が順に選択される順次プログラム方式で前記書込みデータの残り一部をプログラムする段階を含む。

前記課題を達成するため本発明の実施形態による不揮発性メモリ装置は、複数のページ領域単位にプログラムされるマルチレベルセルを含むメモリセルアレイ、前記メモリセルアレイのビットラインと連結されるページバッファ、ワードライン及び選択ラインを通じて前記メモリセルアレイに連結される行デコーダー、及び選択されたメモリユニットに含まれる複数のページ領域にデータをプログラムするように前記ページバッファと前記行デコーダーを制御する制御ロジックを含み、前記制御ロジックは書込みデータが前記選択されたメモリユニットの記憶容量より小さい場合には、前記複数のページ領域の中の少なくとも１つを除外した領域に前記書込みデータの一部を行が交互に選択される交互プログラム方式にしたがってプログラムする。

前記課題を達成するため本発明の実施形態によるメモリシステムは、複数のページ領域単位にプログラムされるマルチレベルセルを含む不揮発性メモリ装置、及び書込みデータをプログラムするために前記不揮発性メモリ装置のメモリユニットを選択するメモリコントローラを含み、前記メモリコントローラは前記メモリユニットの一部ページ領域を行が交互に選択される交互プログラム方式にしたがって、プログラムする部分交互プログラムモードと、前記メモリユニットの全てページ領域を前記交互プログラム方式にしたがって、プログラムするフル交互プログラムモードとの中のいずれか１つのモードに前記書込みデータをプログラムするように前記不揮発性メモリ装置を制御する。

前記課題を達成するため本発明の実施形態による複数の行に配列されるメモリセルを含む不揮発性メモリ装置のプログラム方法は、前記メモリセルの第１ページ領域と第２ページ領域に行が交互に選択される交互プログラム方式でデータをプログラムする段階、及び前記第１ページ領域と第２ページ領域が満たされた後に、前記メモリセルの第３ページ領域に行の配列順序にしたがって、メモリセルを選択する順次プログラム方式でデータをプログラムする段階を含む。

前記課題を達成するため複数の行に配列されるメモリセルを含む不揮発性メモリ装置のプログラム方法は前記メモリセルの第１ページ領域に行の配列順序にしたがって、順次的にメモリセルを選択してデータを書き込まれる段階、そして前記メモリセルの第１ページ領域が満たされた後に前記メモリセルの第２ページ領域と第３ページ領域に行が交互に選択される交互プログラム方式でデータをプログラムする段階を含む。

前記課題を達成するため各々ページ単位にデータが書き込まれる複数のページ領域を有する複数の行を含む不揮発性メモリ装置のプログラム方法は前記複数の各行のページ領域の中で少なくとも２個のページ領域を第１スクランブル方式に選択してプログラムする段階、そして前記複数の各行のページ領域の中で他の１つのページ領域を行の配列順序にしたがって選択する第２スクランブル方式でプログラムする段階を含む。

前記課題を達成するため本発明の実施形態による不揮発性メモリ装置は、ページ単位にプログラムされるマルチレベルセルを含むメモリセルアレイ、前記メモリセルアレイのビットラインと連結されるページバッファ、ワードライン及び選択ラインを通じて前記メモリセルアレイに連結される行デコーダー、及び選択されたメモリユニットに含まれる複数のページ領域にデータをプログラムするように前記ページバッファ又は前記行デコーダーを制御する制御ロジックを含み、前記制御ロジックは書込みデータが前記選択されたメモリユニットの記憶容量より小さい場合、前記複数の各行のページ領域の中で少なくとも２つのページ領域を第１スクランブル方式でプログラムし、少なくとも他の１つのページ領域を行の配列順序にしたがって選択する第２スクランブル方式でプログラムするように前記ページバッファ又は前記行デコーダーを制御する。

前記課題を達成するため本発明の実施形態によるメモリシステムは、選択されたメモリブロックの一部ページ領域を行が交互に選択される交互プログラム方式にしたがってプログラムする部分交互プログラムモードと、前記メモリブロックの全てページ領域を前記交互プログラム方式にしたがってプログラムするフル交互プログラムモードとの中のいずれか１つのモードに書込みデータをプログラムする不揮発性メモリ装置、そして属性（Ａｔｔｒｉｂｕｔｅ）を参照して部分交互プログラムモード又は前記フル交互プログラムモードの中のいずれか１つのモードに前記書込みデータをプログラムされるように前記不揮発性メモリ装置を制御するメモリコントローラを含む。

前記課題を達成するため本発明の実施形態によるメモリシステムは、選択されたメモリブロックの一部ページ領域を行が交互に選択される交互プログラム方式にしたがって、プログラムする部分交互プログラムモードと、前記メモリブロックの全てページ領域を前記交互プログラム方式にしたがって、プログラムするフル交互プログラムモードとの中のいずれか１つのモードに書込みデータをプログラムする不揮発性メモリ装置、そして電源管理モードを参照して部分交互プログラムモード又は前記フル交互プログラムモードの中のいずれか１つのモードに前記書込みデータをプログラムされるように前記不揮発性メモリ装置を制御するメモリコントローラを含む。

前記課題を達成するため本発明の実施形態によるページ単位にプログラムされるマルチレベルセルを含む不揮発性メモリ装置のプログラム方法は、選択されたメモリユニットで少なくとも２つのページ領域を行が交互に選択される交互プログラム方式でプログラムする段階、及び前記選択されたメモリユニットで他の少なくとも１つのページ領域を行の配列順序にしたがって選択される順次プログラム方式でプログラムする段階を含む。

前記課題を達成するため本発明の実施形態による第１ワードライン、前記第１ワードラインに隣接する第２ワードライン、及び前記第２ワードラインに隣接する第３ワードラインに連結されるマルチレベルメモリセルを含む不揮発性メモリ装置のプログラム方法は、前記第１ワードラインに連結されたメモリセルの第２ページ領域をプログラムする段階、前記第３ワードラインに連結されたメモリセルの第１ページ領域をプログラムする段階、前記第２ワードラインに連結されたメモリセルの第２ページ領域をプログラムする段階、前記第１ワードラインに連結されたメモリセルの第３ページ領域をプログラムする段階、前記第２ワードラインに連結されたメモリセルの第３ページ領域をプログラムする段階、及び前記第３ワードラインに連結されたメモリセルの第３ページ領域をプログラムする段階を含む。

前記課題を達成するため本発明の実施形態による複数の行に配列されるメモリセルを含む不揮発性メモリ装置のプログラム方法は、前記メモリセルの第１論理ページ領域と第２論理ページ領域にワードラインを交互に選択してデータをプログラムする段階、及び前記第１論理ページ領域と前記第２論理ページ領域に対するプログラムが完了された後に、前記メモリセルの第３論理ページ領域に前記ワードラインの配列された順序にしたがってデータをプログラムする段階を含み、前記ワードラインの配列された順序にしたがってデータをプログラムする段階で、前記ワードラインは接地選択ラインからストリング選択ライン方向に順次的に１つずつ選択される。

前記課題を達成するため本発明の実施形態による、複数の行に配列されるメモリセルを含む不揮発性メモリ装置のプログラム方法は、前記メモリセルの第１論理ページ領域にワードラインの配列された順序にしたがって、データをプログラムする段階、及び前記第１論理ページ領域に対するプログラムが完了された後に、前記メモリセルの第２論理ページ領域と第３論理ページ領域にワードラインを交互に選択してデータをプログラムする段階を含み、前記ワードラインの配列された順序にしたがってデータをプログラムする段階で、前記ワードラインは接地選択ラインからストリング選択ライン方向に順次的に１つずつ選択される。

前記課題を達成するため本発明の実施形態による、複数の行にメモリセルが配列され、前記複数の各行に対応するメモリセルには複数の論理ページ領域が割当てる不揮発性メモリ装置のプログラム方法は、前記メモリセルの論理ページ領域の中で少なくとも２つの論理ページ領域を第１スクランブル方式に選択してプログラムする段階、及び前記メモリセルの論理ページ領域の中で他の１つの論理ページ領域を前記複数の行の配列順序にしたがって順次的に選択する第２スクランブル方式でプログラムする段階を含む。

本発明の実施形態によれば、最上位状態にプログラムされるメモリセルの数を最小化させて、プログラムディスターブ（Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂａｎｃｅ）を減らし、メモリセルの劣化を低減できる。したがって、不揮発性メモリ装置に格納されるデータ保全性（Ｄａｔａ Ｉｎｔｅｇｒｉｔｙ）を高くすることができる。

本発明の実施形態による不揮発性メモリ装置を示すブロック図である。 図１のメモリブロックＢＬＫ１〜ＢＬＫｚの中の１つのＢＬＫｉを例示的に示す斜視図である。 図２の切断線Ｉ−Ｉ’に沿ってセルストリングを示す断面図である。 図３のトランジスター構造ＴＳを示す断面図である。 図２のメモリブロックＢＬＫｉを例示的に示す等価回路図である。 メモリブロックにデータが書き込まれる順序を示す表である。 メモリブロックにデータが書き込まれる順序を示す表である。 本発明の実施形態による垂直構造不揮発性メモリ装置のプログラム方法を示す表である。 図１のメモリブロックの他の実施形態を示す回路図である。 本発明の実施形態によるデータ書込み方法を平面型セルストリングを有するメモリブロックに適用する方法を示す表である。 本発明の他の実施形態による不揮発性メモリ装置４００を示すブロック図及びタイミング図である。 本発明の他の実施形態による不揮発性メモリ装置４００を示すブロック図及びタイミング図である。 図１０の不揮発性メモリ装置４００によって遂行される部分交互プログラムＰＡ＿ＰＧＭ方式とフル交互プログラムＦＡ＿ＰＧＭ方式を各々示す表である。 図１０の不揮発性メモリ装置４００によって遂行される部分交互プログラムＰＡ＿ＰＧＭ方式とフル交互プログラムＦＡ＿ＰＧＭ方式を各々示す表である。 図１０の不揮発性メモリ装置で遂行されるプログラム方法を簡略に示す順序図である。 本発明の実施形態によるメモリシステムを示すブロック図である。 図１３のメモリシステムによるプログラム方法を示すテーブルである。 図１３のメモリシステムで遂行されるプログラム方法を示す順序図である。 本発明の他の実施形態によるメモリシステムを示すブロック図である。 本発明の他の実施形態によるメモリシステムを示すブロック図である。 図１６Ａで説明されたプログラム方法を示す順序図である。 本発明のその他の実施形態によるメモリシステムを示すブロック図である。 図１７Ａで説明されたプログラム方法を示す順序図である。 本発明の実施形態によるメモリシステムを示すブロック図である。 本発明の実施形態によるメモリシステムを示すブロック図である。 図１９のいずれか１つの不揮発性メモリチップに対する部分交互プログラム方法を示す表である。 複数のチップにデータがプログラムされる場合を例示的に示す表である。 マルチチップパッケージに構成される不揮発性メモリ装置の他の例を簡略に示すブロック図である。 本発明の部分交互プログラムＰＡ＿ＰＧＭの多様な応用例を示す図面である。 本発明の部分交互プログラムＰＡ＿ＰＧＭの多様な応用例を示す図面である。 本発明の部分交互プログラムＰＡ＿ＰＧＭの多様な応用例を示す図面である。 本発明の部分交互プログラムＰＡ＿ＰＧＭの多様な応用例を示す図面である。 本発明のプログラム方法の他の例を示す図面である。 本発明のプログラム方法の他の例を示す図面である。 本発明のプログラム方法の他の例を示す図面である。 部分交互プログラム方式をマルチレベルセル不揮発性メモリ装置に適用する時、得られる長所を示す図面である。 部分交互プログラム方式をマルチレベルセル不揮発性メモリ装置に適用する時、得られる長所を示す図面である。 部分交互プログラム方式をマルチレベルセル不揮発性メモリ装置に適用する時、得られる長所を示す図面である。 部分交互プログラム方式をマルチレベルセル不揮発性メモリ装置に適用する時、得られる長所を示す図面である。 本発明の実施形態によるソリッドステートドライブを示すブロック図である。 本発明の実施形態によるデータ格納装置を例示的に示すブロック図である。 本発明の実施形態によるメモリカードを例示的に示すブロック図である。 本発明によるフラッシュメモリ装置及びそれを含むコンピューティングシステムの概略的な構成を示す図面である。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の実施形態を添付されたの図面を参照して説明する。同一の構成要素は同一の参照番号を利用して引用される。類似な構成要素は類似な参照番号を利用して引用される。以下で説明される本発明によるフラッシュメモリ装置の回路構成と、それによって遂行される読出し動作は例えば説明したことに過ぎないし、本発明の技術的思想を逸脱しない範囲内で多様な変化及び変更が可能である。

さらに、以下ではマルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ：ＭＬＣ）で構成されるメモリ領域でプログラム領域を指すために第１ページ領域、第２ページ領域、及び第３ページ領域のような用語が使用される。これらのページ領域は選択されたメモリ領域で、論理的に区分されるページ領域を指す。例えば、マルチレベルセルを含む１つのワードラインは１つのマルチレベルセルが複数のビットを格納できるので、複数のページを持つと考えることができる。第１ページ領域は最下位ビットが格納されるＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ページ領域に対応する。反面、第１ページ領域はメモリブロックに含まれるワードラインの複数のページの中の第１番目ページを指すこともあり得る。

図１は本発明の実施形態による不揮発性メモリ装置１００を示すブロック図である。図１を参照すれば、不揮発性メモリ装置１００はメモリセルアレイ１１０、行デコーダー１２０、ページバッファ１３０、及び制御ロジック１４０を含む。

メモリセルアレイ１１０は複数のワードラインＷＬｓ又は選択ラインＳＳＬ、ＧＳＬを通じて行デコーダー１２０に連結される。メモリセルアレイ１１０は複数のビットラインＢＬｓを通じてページバッファ１３０に連結される。メモリセルアレイ１１０は複数のＮＡＮＤ形セルストリング（ＮＡＮＤ Ｃｅｌｌ Ｓｔｒｉｎｇｓ）を含む。複数のセルストリングは動作又は選択単位にしたがって、メモリブロック、サブブロック（Ｓｕｂ ｂｌｏｃｋ）、スーパーブロック（Ｓｕｐｅｒ ｂｌｏｃｋ）等を構成することができる。

セルストリング各々のチャンネルは垂直又は水平方向に形成され得る。水平方向に形成されるセルストリングによって、複数のメモリブロックＢＬＫ１〜ＢＬＫｚが構成され得る。メモリセルアレイ１１０には複数のワードラインが垂直方向に積層され、セルストリング各々のチャンネルが垂直方向に形成され得る。このようなセルストリングの構造にメモリセルアレイ１１０が形成されるメモリ装置を垂直構造不揮発性メモリ装置又は３次元構造不揮発性メモリ装置であると称され得る。しかし、本発明の思想は基板に対して平面方向にセルストリングを形成する不揮発性メモリ装置に対しても適用され得る。

セルストリングが水平方向に形成されるか、或いは垂直方向に形成されるメモリ装置でメモリセルの各々はマルチレベルセルＭＬＣで駆動され得る。マルチレベルセルＭＬＣは１つのメモリセルに少なくとも２−ビットを格納できるメモリセルである。マルチレベルセルのプログラムにおいて、プログラムディスターブ（Ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）を最小化するために非順次的に又は交互にワードラインを選択するプログラム方式が使用されている。例えば、行又はワードラインが交互に選択されるように設定されるシャドープログラム（Ｓｈａｄｏｗ ｐｒｏｇｒａｍ）方式が使用され得る。シャドープログラム（Ｓｈａｄｏｗ ｐｒｏｇｒａｍ）方式によれば、上位ワードラインのＬＳＢが下位ワードラインのＭＳＢがプログラムされる以前にプログラムされる。ＮＡＮＤフラッシュメモリブロックのシャドープログラム（Ｓｈａｄｏｗ ｐｒｏｇｒａｍ）に対する例は特許文献１に説明され、本発明のレファレンスに包含される。以下ではシャドープログラム方式のようなプログラム方式を交互プログラム（Ａｌｔｅｒｎａｔｅ Ｐｒｏｇｒａｍ）方式であると称される。

しかし、このようなシャドープログラムのような交互プログラム方式によれば，１つのメモリブロックにデータが完全に満たされない場合にも各々のメモリセルが最上位状態にプログラムされる可能性が大きい。本発明の部分交互プログラム（Ｐａｒｔｉａｌ Ａｌｔｅｒｎａｔｅ Ｐｒｏｇｒａｍ）方式によれば、メモリセルが最上位状態にプログラムされる比率を減らし得る。したがって、本発明の不揮発性メモリ装置１００はプログラムディスターブの主要原因であるメモリセルが最上位状態へのプログラムされる頻度を大幅に減らし得る。

行デコーダー１２０はアドレスＡＤＤに応答してメモリセルアレイ１１０のメモリブロックの中のいずれか１つを選択することができる。行デコーダー１２０は選択されたメモリブロックの複数のワードラインＷＬｓの中のいずれか１つを選択することができる。行デコーダー１２０は選択されたメモリブロックのワードラインへワードライン電圧を伝達する。プログラム動作の時、行デコーダー１２０は選択ワードライン（Ｓｅｌｅｃｔｅｄ ＷＬ）へプログラム電圧（Ｖｐｇｍ）と検証電圧（Ｖｖｆｙ）とを、非選択ワードライン（Ｕｎｓｅｌｅｃｔｅｄ ＷＬ）へはパス電圧（Ｖｐａｓｓ）を伝達する。そして、行デコーダー１２０は選択ラインＳＳＬ、ＧＳＬへ選択信号を提供してメモリブロック、サブブロック等を選択することができる。

ページバッファ１３０は動作モードにしたがって、書込みドライバー又は感知増幅器として動作する。プログラム動作の時、ページバッファ１３０はメモリセルアレイ１１０のビットラインへプログラムされるデータに対応するビットライン電圧を伝達する。読出し動作の時、ページバッファ１３０は選択されたメモリセルに格納されたデータをビットラインを通じて感知する。ページバッファ１３０は感知されたデータをラッチして外部へ伝達する。

制御ロジック１４０は外部から伝達される命令語ＣＭＤに応答してページバッファ１３０行及びデコーダー１２０を制御する。制御ロジック１４０はプログラム動作の時、入力されるデータを本発明の実施形態による部分交互プログラム（以下、ＰＡ＿ＰＧＭ）方式にしたがって、選択されたメモリ領域にプログラムする。例えば、メモリセルアレイ１１０の各メモリブロックＢＬＫ１〜ＢＬＫｚが３−ビットマルチレベルセルＭＬＣであれば、まず選択されたメモリブロックの第１乃至第２ページ領域が交互プログラム方式でプログラムされる。続いて、選択されたメモリブロックの第３ページ領域は交互プログラム方式ではない順次プログラム方式にしたがってプログラムされる。即ち、制御ロジック１４０の制御にしたがって、選択されたメモリブロックの一部ページが交互プログラム方式にしたがってプログラムされる。このような場合、メモリブロック内には最上位状態にプログラムされるメモリセルの数を画期的に減少させ得る。

本発明の不揮発性メモリ装置１００は本発明の部分交互プログラムＰＡ＿ＰＧＭ方式に選択領域（メモリブロック、サブブロック、スーパーブロック等）をプログラムする。したがって、選択領域（例えば、メモリブロック）内で最上位状態にプログラムされるメモリセルの数を画期的に低減できる。したがって、プログラム電圧のレベルに基づいたプログラムディスターブ問題を画期的に減らし得る。

図２は図１のメモリブロックＢＬＫ１〜ＢＬＫｚの中の１つのＢＬＫｉを例示的に示す斜視図である。図３は図２の垂直構造に形成されたＮＡＮＤ形セルストリングを示す断面図である。図２を参照すれば、メモリブロックＢＬＫｉは３次元構造又は垂直構造に形成されるセルストリングを含む。メモリブロックＢＬＫｉは複数の方向（ｘ、ｙ、ｚ）に沿って伸張された構造物を含む。

メモリブロックＢＬＫｉを形成するためには、まず基板１１１が提供される。例えば、基板１１１はホウ素（Ｂ、Ｂｏｒｏｎ）のような５族元素が注入されて形成されたＰ−ウェルによって形成され得る。又は、基板１１１はＮ−ウェル内に提供されるポケットＰ−ウェルによって形成され得る。以下で、基板１１１はＰ−ウェルであると仮定する。しかし、基板１１１はＰ−ウェルのみに限定されない。

基板１１１上に、ｘ方向に沿って複数のドーピング領域３１１〜３１４が形成される。例えば、複数のドーピング領域３１１〜３１４は基板１１１と異なるｎタイプの導電体によって形成され得る。以下で、第１乃至第４ドーピング領域３１１〜３１４はｎタイプを有することと仮定する。しかし、第１乃至第４ドーピング領域３１１〜３１４はｎタイプを有することに限定されない。

第１及び第２ドーピング領域３１１、３１２の間の基板１１１の領域上に、ｙ方向に沿って伸張される複数の絶縁物質１１２がｚ方向に沿って順次的に提供される。例えば、複数の絶縁物質１１２はｚ方向に沿って離隔されて形成される。例示的に、絶縁物質１１２はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を包含する。

第１及び第２ドーピング領域３１１、３１２の間の基板１１１上部に、ｙ方向に沿って順次的に配置され、ｚ方向に沿って絶縁物質１１２を貫通するピラー１１３が形成される。例示的に、ピラー１１３は絶縁物質１１２を貫通して基板１１１に連結される。ここで、ピラー１１３は第２及び第３ドーピング領域３１２、３１３の間の基板上部と第３及び第４ドーピング領域３１３、３１４との間の基板上部にも形成される。

例示的に、各ピラー１１３は複数の物質で構成される。例えば、各ピラー１１３の表面層１１４は第１タイプを有するシリコン物質を包含する。例えば、各ピラー１１３の表面層１１４は基板１１１と同一であるタイプを有するシリコン物質を包含する。以下で、各ピラー１１３の表面層１１４はｐタイプシリコンを含むことと仮定する。しかし、各ピラー１１３の表面層１１４はｐタイプシリコンを含むことに限定されない。

各ピラー１１３の内部層１１５は絶縁物質で構成される。例えば、各ピラー１１３の内部層１１５はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を包含する。例えば、各ピラー１１３の内部層１１５はエアーギャップ（Ａｉｒ ｇａｐ）を包含することができる。

第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁物質１１２、ピラー１１３、及び基板１１１の露出された表面に沿って絶縁膜１１６が提供される。例示的に、ｚ方向に沿って提供される最後の絶縁物質１１２のｚ方向の方の露出面に提供される絶縁膜１１６は除去され得る。

例示的に、絶縁膜１１６の厚さは絶縁物質１１２の間の距離がの１／２より小さい。即ち、絶縁物質１１２の中の第１絶縁物質の下部面に提供された絶縁膜１１６、及び第１絶縁物質下部の第２絶縁物質の上部面に提供された絶縁膜１１６の間に、絶縁物質１１２及び絶縁膜１１６以外の物質が配置できる領域が提供される。

第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁膜１１６の露出された表面上に第１導電物質２１１〜２９１が提供される。例えば、基板１１１に隣接する絶縁物質１１２及び基板１１１の間にｙ方向に沿って伸張される第１導電物質２１１が提供される。より詳細には、基板１１１に隣接する絶縁物質１１２の下部面の絶縁膜１１６及び基板１１１の間に、ｘ方向に伸張される第１導電物質２１１が提供される。

絶縁物質１１２の中の特定絶縁物質上部面の絶縁膜１１６及び特定絶縁物質上部に配置された絶縁物質の下部面の絶縁膜１１６の間に、ｙ方向に沿って伸張される第１導電物質が提供される。例示的に、絶縁物質１１２の間に、ｙ方向に伸張される複数の第１導電物質２２１〜２８１が提供される。例示的に、第１導電物質２１１〜２９１は金属物質である。例示的に、第１導電物質２１１〜２９１はポリシリコン等のような導電物質である。

第２及び第３ドーピング領域３１２、３１３の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同一である構造物が提供される。例示的に、第２及び第３ドーピング領域３１２、３１３の間の領域で、ｙ方向に伸張される複数の絶縁物質１１２、ｙ方向に沿って順次的に配置され、ｘ方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出された表面に提供される絶縁膜１１６、及びｙ方向に沿って伸張される複数の第１導電物質２１２〜２９２が提供される。

第３及び第４ドーピング領域３１３、３１４の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同一である構造物が提供される。例示的に、第３及び第４ドーピング領域３１２、３１３の間の領域で、ｙ方向に伸張される複数の絶縁物質１１２、ｙ方向に沿って順次的に配置され、ｚ方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出された表面に提供される絶縁膜１１６、及びｙ方向に沿って伸張される複数の第１導電物質２１３〜２９３が提供される。

複数のピラー１１３上にドレーン３２０が各々提供される。例示的に、ドレーン３２０は第２タイプでドーピングされたシリコン物質である。例えば、ドレーン３２０はｎタイプでドーピングされたシリコン物質である。以下で、ドレーン３２０はｎタイプシリコンを含むことと仮定する。しかし、ドレーン３２０はｎタイプシリコンを含むことに限定されない。例示的に、各ドレーン３２０の幅は対応するピラー１１３の幅より大きくなり得る。例えば、各ドレーン３２０は対応するピラー１１３の上部面にパッド形態に提供され得る。

ドレーン３２０上に、ｘ方向に伸張された第２導電物質３３１〜３３３が提供される。第２導電物質３３１〜３３３はｙ方向に沿って順次的に配置される。第２導電物質３３１〜３３３の各々は対応する領域のドレーン３２０に連結される。例示的に、ドレーン３２０及びｘ方向に伸張された第２導電物質３３３は各々コンタクトプラグ（Ｃｏｎｔａｃｔ ｐｌｕｇ）を通じて連結され得る。例示的に、第２導電物質３３１〜３３３は金属物質である。例示的に、第２導電物質３３１〜３３３はポリシリコン等のような導電物質である。

図３を参照すれば、１つのセルストリングにはビットラインに連結されるピラー１１３の周辺に形成される複数のメモリセルが包含される。説明を簡単にするために、１つのセルストリングに７つのメモリセルが形成されることと仮定する。

第１及び第２ドーピング領域３１１、３１２の間で、ｚ方向に沿って複数層の絶縁物質１１２を貫通するピラー１１３が形成される。ピラー１１３は絶縁物質１１２を貫通して基板１１１と接触することができる。ピラー１１３はチャンネル膜１１４及び内部物質１１５を包含することができる。

チャンネル膜１１４は第１導電形を有する半導体物質（例えば、シリコン）を包含することができる。例えば、チャンネル膜１１４は基板１１１と同一である導電形を有する半導体物質（例えば、シリコン）を包含することができる。以下で、チャンネル膜１１４はｐタイプシリコンを含むことと仮定する。しかし、チャンネル膜１１４はｐタイプシリコンを含むことに限定されない。例えば、チャンネル膜１１４は導電性を有しない真性半導体（Ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含することができる。

内部物質１１５は絶縁物質を含む。例えば、内部物質１１５はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を包含することができる。例えば、内部物質１１５はエアーギャップ（Ａｉｒ ｇａｐ）を包含することができる。

第１及び第２ドーピング領域３１１、３１２の間で、絶縁物質１１２及びピラー１１３の露出された表面上に情報格納膜（１１６、図３参照）が提供される。第１及び第２ドーピング領域３１１、３１２の中の隣接する２つのドーピング領域の間で、情報格納膜１１６の露出された表面上に導電物質（例えば、２１１〜２９１、２１２〜２９２、および２１３〜２９３）が提供される。

ドーピング領域３１１、３１２の上で、導電物質（例えば、２１１〜２９１、２１２〜２９２、および２１３〜２９３）及び絶縁物質１１２はワードラインカット（ＷＬ ｃｕｔ）によって分離され得る。例示的に、導電物質（例えば、２１１〜２９１、２１２〜２９２、および２１３〜２９３）は金属性導電物質を包含することができる。導電物質はポリシリコン等のような非金属性導電物質を包含することができる。３次元ＮＡＮＤセルストリングとそれを含むメモリブロックの構造は特許文献２に開示され、本発明のレファレンスに包含される。

ピラー１１３の上にはドレーン３２０が形成され得る。例示的に、ドレーン３２０は第２導電形を有する半導体物質（例えば、シリコン）を包含することができる。例えば、ドレーン３２０はｎタイプ導電形の半導体物質（例えば、シリコン）を包含することができる。以下で、ドレーン３２０はｎタイプシリコンを含むことと仮定する。しかし、ドレーン３２０はｎタイプシリコンを含むことに限定されない。例示的に、ドレーン３２０はピラー１１３のチャンネル膜１１４の上部に拡張され得る。

ドレーン３２０上に、ｘ方向に伸張されるビットラインＢＬが提供される（図３の３３３参照）。ビットラインＢＬはドレーン３２０に連結される。例示的に、ドレーン３２０及びビットラインＢＬはコンタクトプラグ（図示せず）を通じて連結され得る。例示的に、ビットラインＢＬは金属性導電物質を包含することができる。例示的に、ビットラインＢＬはポリシリコン等のような非金属性導電物質を包含することができる。

図面では、ピラー１１３によって形成されるセルストリングのチャンネルを互に異なるｚ方向位置での断面２１０、２２０が図示されている。断面２１０はワードラインＷＬ＜０＞に対応する平面でのチャンネルホール（Ｃｈａｎｎｅｌ Ｈｏｌｅ）の断面であり、断面２２０はワードラインＷＬ＜６＞に対応する平面でのチャンネルホールの断面である。即ち、セルストリングのチャンネルを構成するピラー１１３の直径、又はチャンネルホールの直径はチャンネルの深さにしたがって異なることが分かる。

セルストリングは様々な層の薄膜を１回にエッチングしてホール（Ｈｏｌｅ）を形成し、その内部にシリコンチャンネル膜を形成することによって作られる。この時、エッチング工程を通じて形成されたチャンネルホール（Ｈｏｌｅ）の直径は深さにしたがって異なり、通常的には深く行くほど、その直径が小さくなる。即ち、ワードラインＷＬ＜０＞を貫通して形成されるチャンネルホールの半径ＲはワードラインＷＬ＜６＞を貫通するチャンネルホールの半径ｒより大きい。

セルストリングの断面２１０を参照すれば、ワードラインＷＬ＜０＞に連結される１つのセルトランジスターの断面が図示される。セルトランジスターは内部から順次的に内部層２１１、チャンネル層２１２、トンネル酸化膜層２１３、電荷格納層２１４、絶縁層２１５、及びワードラインに該当する導電層２１６を含む。

最も内側の内部層２１１はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）やエアーギャップ（Ａｉｒ ｇａｐ）で形成され得る。チャンネル層２１２はｐタイプのシリコン層で形成され、セルトランジスターのチャンネルとして動作する。トンネル酸化膜層２１３はトンネル効果によって電荷が移動するトンネル絶縁膜として動作する。電荷格納層２１４は電荷を捕獲絶縁膜で構成され得る。電荷格納層２１４は、例えば、窒化膜ＳｉＮ又は金属（アルミニウムやハフニウム）酸化膜で形成され得る。絶縁膜２１５は導電層２１６と電荷格納層２１４との間で絶縁膜として動作する。絶縁層２１５はシリコン酸化膜で形成され得る。導電層２１６はセルトランジスターのゲートとして動作する。ここで、トンネル酸化膜層２１３、電荷格納層２１４、及び絶縁層２１５はＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造の絶縁膜で形成され得る。

図４は図３のトランジスター構造ＴＳを示す断面図である。図２乃至図４を参照すれば、絶縁膜１１６は第１乃至第３サブ絶縁膜１１７、１１８、１１９を含む。

ピラー１１３のｐタイプシリコンを含む表面層１１４はボディー（ｂｏｄｙ）として動作する。ピラー１１３に隣接する第１サブ絶縁膜１１７はトンネル絶縁膜として動作する。例えば、ピラー１１３に隣接する第１サブ絶縁膜１１７は熱酸化膜を包含する。

第２サブ絶縁膜１１８は電荷格納膜として動作する。例えば、第２サブ絶縁膜１１８は電荷捕獲層として動作する。例えば、第２サブ絶縁膜１１８は窒化膜又は金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）を包含する。

第１導電物質２３３に隣接する第３サブ絶縁膜１１９はブロッキング絶縁膜として動作する。例示的に、第１方向に伸張された第１導電物質２３３に隣接する第３サブ絶縁膜１１９は単一層又は多層に形成され得る。第３サブ絶縁膜１１９は第１及び第２サブ絶縁膜１１７、１１８より高い誘電常数を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）であり得る。

第１導電物質２３３はゲート（又は制御ゲート）として動作する。即ち、ゲート（又は制御ゲート）として動作する第１導電物質２３３、ブロッキング絶縁膜として動作する第３サブ絶縁膜１１９、電荷格納膜として動作する第２サブ絶縁膜１１８、トンネル絶縁膜として動作する第１サブ絶縁膜１１７、及びボディーとして動作するｐタイプシリコンを含む表面層１１４はトランジスター（又はメモリセルトランジスター構造）を形成する。例示的に、第１乃至第３サブ絶縁膜１１７〜１１９はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成することができる。以下で、ピラー１１３のｐタイプシリコンを含む表面層１１４は第２方向のボディーとして動作することと定義される。

メモリブロックＢＬＫｉで、１つのピラー１１３は１つのセルストリングＮＳに対応する。メモリブロックＢＬＫｉは複数のピラー１１３を含む。即ち、メモリブロックＢＬＫｉは複数のセルストリングＮＳを含む。より詳細には、メモリブロックＢＬＫｉはｚ方向（又は基板と垂直になる方向）に伸張された複数のセルストリングＮＳを含む。

各セルストリングＮＳはｚ方向に沿って積層される複数のトランジスター構造ＴＳを含む。各セルストリングＮＳの複数のトランジスター構造ＴＳの中の少なくとも１つはストリング選択トランジスターＳＳＴとして動作する。各セルストリングＮＳの複数のトランジスター構造ＴＳの中の少なくとも１つは接地選択トランジスターＧＳＴとして動作する。

ゲート（又は制御ゲート）はｙ方向に伸張された第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３に対応する。即ち、ゲート（又は制御ゲート）はｙ方向に伸張されてワードラインＷＬ及び少なくとも２つの選択ラインＳＬ（例えば、少なくとも１つのストリング選択ラインＳＳＬ及び少なくとも１つの接地選択ラインＧＳＬ）を形成する。

ｘ方向に伸張された第２導電物質３３１〜３３３はセルストリングＮＳの一端に連結される。例示的に、ｘ方向に伸張された第２導電物質３３１〜３３３はビットラインＢＬとして動作する。即ち、１つのメモリブロックＢＬＫｉで、１つのビットラインＢＬに複数のセルストリングが連結される。

ｙ方向に伸張された第２タイプドーピング領域３１１〜３１４がセルストリングの他端へ提供される。ｙ方向に伸張された第２タイプドーピング領域３１１〜３１４は共通ソースラインＣＳＬとして動作する。

要約すれば、メモリブロックＢＬＫｉは基板１１１と垂直になる方向（ｚ方向）に伸張された複数のセルストリングを含み、１つのビットラインＢＬに複数のセルストリングＮＳが連結されるＮＡＮＤフラッシュメモリブロック（例えば、電荷捕獲形）として動作する。

図５は図２のメモリブロックＢＬＫｉを例示的に示す等価回路図である。図２乃至図５を参照すれば、第１ビットラインＢＬ＜１＞及び共通ソースラインＣＳＬの間にセルストリングＮＳ１１〜ＮＳ３１が提供される。第２ビットラインＢＬ＜２＞及び共通ソースラインＣＳＬの間にセルストリングＮＳ１２、ＮＳ２２、ＮＳ３２が提供される。第３ビットラインＢＬ＜３＞及び共通ソースラインＣＳＬの間に、セルストリングＮＳ１３、ＮＳ２３、ＮＳ３３が提供される。第１乃至第３ビットラインＢＬ＜１＞〜ＢＬ＜３＞はｘ方向に伸張された第２導電物質３３１〜３３３に各々対応する。

各セルストリングＮＳのストリング選択トランジスターＳＳＴは対応するビットラインＢＬに連結される。各セルストリングＮＳの接地選択トランジスターＧＳＴは共通ソースラインＣＳＬに連結される。各セルストリングＮＳのストリング選択トランジスターＳＳＴ及び接地選択トランジスターＧＳＴの間にメモリセルＭＣ１〜ＭＣ７が提供される。

以下で、行及び列単位にセルストリングＮＳが定義される。１つのビットラインに共通に連結されたセルストリングＮＳは１つの列を形成する。例えば、第１ビットラインＢＬ＜１＞に連結されたセルストリングＮＳ１１〜ＮＳ３１は第１列に対応する。第２ビットラインＢＬ＜２＞に連結されたセルストリングＮＳ１２〜ＮＳ３２は第２列に対応する。第３ビットラインＢＬ＜３＞に連結されたセルストリングＮＳ１３〜ＮＳ３３は第３列に対応する。

１つのストリング選択ラインＳＳＬに連結されるセルストリングＮＳは１つの行を形成する。例えば、第１ストリング選択ラインＳＳＬ＜１＞に連結されたセルストリングＮＳ１１〜ＮＳ１３は第１行を形成する。第２ストリング選択ラインＳＳＬ＜２＞に連結されたセルストリングＮＳ２１〜ＮＳ２３は第２行を形成する。第３ストリング選択ラインＳＳＬ＜３＞に連結されたセルストリングＮＳ３１〜ＮＳ３３は第３行を形成する。

複数のセルストリングＮＳｓの各々は接地選択トランジスターＧＳＴを含む。接地選択トランジスターは１つの接地選択ラインＧＳＬによって制御され得る。或いは図示されずが、各行に対応するセルストリングは互に異なる接地選択ラインによって制御され得る。例えば、第１行に対応するセルストリングＮＳ１１、ＮＳ１２、ＮＳ１３の各々の接地選択トランジスターは第１接地選択ラインＧＳＬ１に連結され得る。そして、第２行に対応するセルストリングＮＳ１２、ＮＳ２２、ＮＳ２３の各々の接地選択トランジスターは第２接地選択ラインＧＳＬ２に連結され得る。第３行に対応するセルストリングＮＳ３１、ＮＳ３２、ＮＳ３３の各々の接地選択トランジスターは第３接地選択ラインＧＳＬ３に連結され得る。

図３及び図５を参照すれば、同一の半導体層に対応するメモリセルＭＣはワードラインＷＬを共有する。導電ライン２２１〜２２３が共通に連結されて第１ワードラインＷＬ＜０＞を形成する。導電ライン２３１〜２３３が共通に連結されて第２ワードラインＷＬ＜１＞を形成する。導電ライン２４１〜２４３が共通に連結されて第３ワードラインＷＬ＜２＞を形成する。導電ライン２５１〜２５３が共通に連結されて第４ワードラインＷＬ＜３＞を形成する。導電ライン２６１〜２６３が共通に連結されて第５ワードラインＷＬ＜４＞を形成する。導電ライン２７１〜２７３が共通に連結されて第６ワードラインＷＬ＜５＞を形成する。導電ライン２８１〜２８３が共通に連結されて第７ワードラインＷＬ＜６＞を形成する。

同一の行のセルストリングＮＳはストリング選択ラインＳＳＬを共有する。互いに異なる行のセルストリングＮＳは互いに異なるストリング選択ラインＳＳＬ＜１＞、ＳＳＬ＜２＞、ＳＳＬ＜３＞に各々連結される。以下で、第１ストリング選択トランジスターＳＳＴ１は第１ストリング選択ラインＳＳＬ＜１＞に連結されたストリング選択トランジスターＳＳＴと定義される。第２ストリング選択トランジスターＳＳＴ２は第２ストリング選択ラインＳＳＬ＜２＞に連結されたストリング選択トランジスターＳＳＴと定義される。第３ストリング選択トランジスターＳＳＴ３は第３ストリング選択ラインＳＳＬ＜３＞に連結されたストリング選択トランジスターＳＳＴと定義される。

共通ソースラインＣＳＬはセルストリングＮＳに共通に連結される。例えば、第１乃至第４ドーピング領域３１１〜３１４が互いに連結されて共通ソースラインＣＳＬを形成する。

１つのメモリブロックＢＬＫｉは１つのストリング選択ラインＳＳＬを共有する複数のストリング単位に区分され得る。即ち、メモリブロックＢＬＫｉは１つのストリングを共有する複数のセルストリングで構成されたサブ−ブロックに区分され得る。そして、本発明の部分交互プログラム（Ｐａｒｔｉａｌ Ａｌｔｅｒｎａｔｅ Ｐｒｏｇｒａｍ：以下、ＰＡ＿ＰＧＭ）の適用単位は１つのメモリブロックより少ない単位であるサブブロックＳＢ単位に適用されることもあり得る。

第１ストリング選択ラインＳＳＬ＜１＞を共有するセルストリングＮＳ１１、ＮＳ１２、ＮＳ１３は第１メモリブロックＢＬＫ１に区分され得る。第２ストリング選択ラインＳＳＬ＜２＞を共有するセルストリングＮＳ２１、ＮＳ２２、ＮＳ２３は第２メモリブロックＢＬＫ２に区分され得る。第３ストリング選択ラインＳＳＬ＜３＞を共有するセルストリングＮＳ３１、ＮＳ３２、ＮＳ３３は第３メモリブロックＢＬＫ３に区分され得る。９つのセルストリングを３つのサブブロックに区分したが、このような区分基準はセルストリングの数に関わらず適用される。

本発明の部分交互プログラムＰＡ＿ＰＧＭの適用単位はサブブロックＳＢ単位にも適用され得る。例えば、メモリブロックＢＬＫ１に含まれるメモリセルの各々が３−ビットＭＬＣである場合、メモリブロックＢＬＫ１の第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）までは交互プログラム（Ａｌｔｅｒｎａｔｅ Ｐｒｏｇｒａｍ）を適用してデータがプログラムされ得る。そして、最後の第３ページ領域（３ｒｄ ｐａｇｅ）に格納されるデータはワードライン順序にしたがって、順次的にプログラムされ得る。

ストリング選択ラインＳＳＬを共有するサブブロック単位に本発明の部分交互プログラムＰＡ＿ＰＧＭが適用されることと上述した図面で説明されたが、本発明はこれに制限されない。複数のサブブロックＳＢ１、ＳＢ２、ＳＢ３を含み、消去の基本単位になるメモリブロックＢＬＫｉが本発明の部分交互プログラムＰＡ＿ＰＧＭの適用単位になり得る。例えば、メモリブロックＢＬＫｉに含まれた全てメモリセルの各々に第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）が交互プログラム方式にしたがって、プログラムされ得る。そして、最後の第３ページ領域（３ｒｄ ｐａｇｅ）に格納されるデータはワードライン順序にしたがって、順次的にプログラムされ得る。このようなプログラム方法によれば、全てページを交互プログラム方式に格納する場合に比べて最上位状態にプログラムされるメモリセルの数を減らし得る。交互プログラム方式は後述する図６Ａ及び図６Ｂで詳細に説明される。

図６Ａ及び図６Ｂは本発明の実施形態によるプログラム方法を示す表である。図６Ａを参照すれば、本発明の実施形態による部分交互プログラム（以下、ＰＳ＿ＰＧＭ）にしたがってプログラム手順を示す。図６Ａを説明するために１つのメモリブロック（又はサブブロック）には実質的にデータが格納されるメモリセルが１６つのワードラインＷＬ＜０＞〜ＷＬ＜１５＞に連結されたと仮定する。そして、１つのメモリブロックにプログラムされるデータが３９個のページサイズ（例えば、３９×４ＫＢｙｔｅ／ｐａｇｅ）であると仮定する。

本発明の実施形態による部分交互プログラムＰＡ＿ＰＧＭ方式にしたがって、３２個のページに対応するデータ（０〜３１ ｐａｇｅｓ）が第１乃至第２ページ領域に交互プログラム方式で書き込まれる。最初には第３ページ領域（３ｒｄ ｐａｇｅ、又はＭＳＢページ領域）を除外した第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ領域）と第２ページ領域（２ｎｄ ｐａｇｅ）とが交互プログラム手続によってプログラムされる。続いて、残り７つのページに対応するデータ（３２〜３８ ｐａｇｅｓ）が第３ページ領域（３ｒｄ ｐａｇｅ）にワードラインの順序にしたがって、順次的にプログラムされる。

部分交互プログラムＰＡ＿ＰＧＭの手続をさらに詳細に説明すれば、次の通りである。まず、第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）と第２ページ領域（２ｎｄ ｐａｇｅ）とに対するプログラムが進行される。選択されたメモリブロックのメモリセルはプログラムシーケンス（ＷＬ＜０＞→ＷＬ＜１＞→ＷＬ＜０＞→ＷＬ＜２＞→ＷＬ＜１＞→ＷＬ＜３＞→ＷＬ＜２＞→ＷＬ＜４＞→…）に基づいてプログラムされる。即ち、書込みデータ（ｐａｇｅ ０）がワードラインＷＬ＜０＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。そして、書込みデータ（ｐａｇｅ １）がワードラインＷＬ＜１＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。続いて、書込みデータ（ｐａｇｅ ２）がワードラインＷＬ＜０＞の第２ページ領域（２ｎｄ ｐａｇｅ）にプログラムされる。そして、書込みデータ（ｐａｇｅ ３）がワードラインＷＬ＜２＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。続いて、書込みデータ（ｐａｇｅ ４）がワードラインＷＬ＜１＞の第２ページ領域（２ｎｄ ｐａｇｅ）にプログラムされる。そして、書込みデータ（ｐａｇｅ ５）がワードラインＷＬ＜３＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。続いて、書込みデータ（ｐａｇｅ ６）がワードラインＷＬ＜２＞の第２ページ領域（２ｎｄ ｐａｇｅ）にプログラムされる。このようなプログラム手続にしたがって、第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に３２個のページサイズの書込みデータ（ｐａｇｅｓ ０〜３１）が交互プログラム方式でプログラムされる。

メモリブロックの第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に３２個のページ大きさの書込みデータが交互プログラム方式で書き込まれる。以後に、残り書込みデータ（ｐａｇｅｓ ３２〜３８）は第３ページ領域（３ｒｄ ｐａｇｅ、ＭＳＢページ）に順次的に書き込まれる。即ち、ワードラインが交互に選択されることではなく、配列順序にしたがって、順次的に選択されながら、書込みデータ（ｐａｇｅｓ ３２〜３８）が第３ページ領域（３ｒｄ ｐａｇｅ）にプログラムされる。選択されたメモリブロックの第３ページ領域（３ｒｄ ｐａｇｅ）に書込みデータ（ｐａｇｅｓ ３２〜３８）が書き込まれるために、行（又はワードライン）は選択シーケンス（ＷＬ＜０＞→ＷＬ＜１＞→ＷＬ＜２＞→ＷＬ＜３＞→ＷＬ＜４＞→ＷＬ＜５＞→ＷＬ＜６＞にしたがう。

本発明の実施形態による部分交互プログラムＰＡ＿ＰＧＭ手続にしたがって、データをプログラムすれば、ＭＳＢページ領域（例えば、３ｒｄ ｐａｇｅ）が満たされるメモリセルの数を最小化できる。即ち、４８個のページサイズを有する３−ビットＭＬＣメモリブロックに３９個のページデータをプログラムする場合に、本発明の部分交互プログラムＰＡ＿ＰＧＭを適用すれば、９つの行ＷＬ＜７＞〜ＷＬ＜１５＞に対応するメモリセルの第３ページ領域（３ｒｄ ｐａｇｅ）が空いているようになる。９つのワードラインＷＬ＜７＞〜ＷＬ＜１５＞に連結されるメモリセルの最も高いプログラム状態は８つの状態の中のプログラム状態Ｐ３に対応する。反面、３つのページ領域が全てプログラムされた７つのワードラインＷＬ＜０＞〜ＷＬ＜６＞に連結されたメモリセルの最上位プログラム状態は８つのプログラム状態の中のプログラム状態Ｐ７に対応する。したがって、３つのページ領域が全てプログラムされた７つのワードラインＷＬ＜０＞〜ＷＬ＜６＞に連結されたメモリセルより９つのワードラインＷＬ＜７＞〜ＷＬ＜１５＞に連結されるメモリセルで発生するプログラムディスターブは顕著に減少する。

ここで、メモリブロックに割当てる書込みデータが３２個のページ容量より小さいこともあり得る。この場合、書込みデータはメモリブロックの第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に交互プログラム方式で書き込まれる。そして、プログラム手続が行ＷＬ＜１５＞に到達する前にメモリブロックに対する書込み動作は終了される。本発明の部分交互プログラムＰＡ＿ＰＧＭ方式によれば、第３ページ領域が空いているメモリセルは９つのワードラインＷＬ＜７＞〜ＷＬ＜１５＞に対応する。反面、全てのページ領域を交互プログラム方式でプログラムするフル交互プログラムＦＡ＿ＰＧＭを適用すれば、第３ページ領域が空いているメモリセルは４つのワードラインＷＬ＜１２＞〜ＷＬ＜１５＞に過ぎない。

結論として、割当てられたデータがメモリブロックに完全に満たされない場合、部分交互プログラムＰＡ＿ＰＧＭ方式がフル交互プログラムＦＡ＿ＰＧＭ方式に比べて向上されたプログラムディスターブ（Ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）特性を期待できる。

図７は本発明の実施形態による垂直構造不揮発性メモリ装置のプログラム方法を示す表である。図６Ａ、図６Ｂ及び図７を参照すれば、各々の表は垂直構造不揮発性メモリ装置のメモリブロックＢＬＫ１〜ＢＬＫ３のプログラム方法を示す。

３つのメモリブロックＢＬＫ１〜ＢＬＫ３で構成され、書込みデータのサイズが１１７ページのであると仮定する。そうすると、１１７ページを３つのメモリブロックＢＬＫ１〜ＢＬＫ３に分配すれば、各々のメモリブロックは３９ページ（ｐａｇｅｓ ０〜３８）が割当てられる。プログラム動作の時、各々のメモリブロックの第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に割当てられた３９ページの中で、３２のページデータが交互プログラム方式でプログラムされる。そして、各々のメモリブロックに対して残った８のページデータが第３ページ領域（３ｒｄ ｐａｇｅ）に行順に順次的にプログラムされる。このような場合に、各々のメモリブロックＢＬＫ１〜ＢＬＫ３で第３ページ領域（３ｒｄ ｐａｇｅ）が空いている行の数が９つずつ包含される。そして、メモリブロックＢＬＫ１〜ＢＬＫ３の全体的では２７の第３ページ領域（３ｒｄ ｐａｇｅ）が空いている行が存在する。

部分交互プログラムＰＡ＿ＰＧＭ方式を適用せず、３つのメモリブロックをフル交互プログラムＦＡ＿ＰＧＭ方式で格納する場合、２つのメモリブロックには第３ページ領域が空いている行は存在しない。そして、残り１つのメモリブロックに１０個の行に対応するメモリセルが第３ページ領域（３ｒｄ ｐａｇｅ）が空いているセルとして残る。結局、本発明の部分交互プログラムＰＡ＿ＰＧＭ方式を適用すれば、第３ページ領域（３ｒｄ ｐａｇｅ）が空いている１７（２７−１０）の行がさらに包含され得る。

以上で、メモリブロック単位に部分交互プログラムＰＡ＿ＰＧＭ方式が適用されることと本発明の技術的特徴が説明されたが、本発明はこれのみに制限されない。例えば、１つのストリング選択ラインを共有するセルストリング（サブブロック）が本発明の部分交互プログラムＰＡ＿ＰＧＭの適用単位になり得る。

図８は図１のメモリブロックの他の実施形態を示す回路図である。図８を参照すれば、メモリブロックのセルストリングが基板に対して平行に配置されるセルアレイ構造を示す。複数のメモリブロックＢＬＫ１〜ＢＬＫｚの中のいずれか１つは複数のビットラインＢＬ＜０＞〜ＢＬ＜ｍ−１＞に連結された複数のセルストリングを含む。

各々のセルストリングはビットラインＢＬと共通ソースラインＣＳＬとの間に連結されている複数のメモリセルＭＣｓを含む。各々のセルストリングはストリング選択ラインＳＳＬに連結されるストリング選択トランジスターＳＳＴ、複数のワードラインＷＬ＜０＞〜ＷＬ＜ｎ−１＞に連結される複数のメモリセル、及び接地選択ラインＧＳＬに連結される接地選択トランジスターＧＳＴを含む。

ストリング選択トランジスターＳＳＴ＜０＞はビットラインＢＬ＜０＞に連結され、接地選択トランジスターＧＳＴ＜０＞は共通ソースラインＣＳＬに連結される。ストリング選択トランジスターＳＳＴ＜１＞はビットラインＢＬ＜１＞に連結され、接地選択トランジスターＧＳＴ＜１＞は共通ソースラインＣＳＬに連結される。ストリング選択トランジスターＳＳＴ＜ｍ−１＞はビットラインＢＬ＜ｍ−１＞に連結され、接地選択トランジスターＧＳＴ＜ｍ−１＞は共通ソースラインＣＳＬに連結される。

１つのメモリブロックＢＬＫｉに対するデータ書込みは本発明の部分交互プログラム方式にしたがって遂行できる。即ち、メモリブロックＢＬＫｉに含まれる全てセルストリングに対して、第１乃至第２ページ領域（１ｓｔ ｐａｇｅ〜２ｎｄ ｐａｇｅ）に対するプログラムの時には交互プログラム方式を適用し、第３ページ領域（３ｒｄ ｐａｇｅ）をプログラムする際にはワードラインの順序にしたがって、順次的にプログラムされるように設定され得る。

上述した図８では同一の半導体層に平面方向にセルストリングが形成されるメモリブロックＢＬＫｉの構造が説明された。しかし、このような平面方向にセルストリングが形成されるメモリブロックが基板に対して複数の層に形成される不揮発性メモリ装置にも本発明の技術的特徴が適用され得る。各々のメモリブロックが互に異なる半導体層に形成される不揮発性メモリ装置でも本発明の部分交互プログラムＰＡ＿ＰＧＭ方式のデータ書込みが適用され得る。

図９は本発明の実施形態によるデータ書込み方法を平面型セルストリングを有するメモリブロックに適用する方法を示す表である。図９を参照すれば、平面型（Ｐｌａｎａｒ ｔｙｐｅ）セルストリングを含むメモリブロックに書込みデータが書き込まれる順序が図示されている。本発明の実施形態による部分交互プログラムＰＡ＿ＰＧＭにしたがうプログラム順序を示す。説明をするために、１つのメモリブロックには実質的にデータが格納されるメモリセルが１６つの行又はワードラインＷＬ＜０＞〜ＷＬ＜１５＞に連結されたと仮定する。そして、１つのブロックに格納されるデータが３９個のページサイズ（例えば、１ページ当たり４ＫＢｙｔｅ）であると仮定する。

本発明の実施形態による部分交互プログラムＰＡ＿ＰＧＭ方式にしたがって、３２個のページに対応する書込みデータ（ｐａｇｅｓ ０〜３１）がメモリブロックに交互プログラム方式で書き込まれる。この時、交互プログラム方式が適用されるメモリセルのページ領域は第３ページ領域（３ｒｄ ｐａｇｅ、又はＭＳＢページ領域）を除外した第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）と第２ページ領域（２ｎｄ ｐａｇｅ）とである。第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に３２個のページ大きさの書込みデータが交互プログラム方式で書き込まれる。続いて、書込みデータ（ｐａｇｅｓ ３２〜３８）がメモリブロックの第３ページ領域（３ｒｄ ｐａｇｅ）に行の配列順序にしたがって順次的にプログラムされる。

部分交互プログラムＰＡ＿ＰＧＭの具体的な遂行手続は次の通りである。まず、第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）と第２ページ領域（２ｎｄ ｐａｇｅ）とに対するプログラムが実行される。選択されたメモリブロックのメモリセルはプログラムシーケンス（ＷＬ＜０＞→ＷＬ＜１＞→ＷＬ＜０＞→ＷＬ＜２＞→ＷＬ＜１＞→ＷＬ＜３＞→ＷＬ＜２＞→ＷＬ＜４＞→…）に基づいてプログラムされる。即ち、書込みデータ（ｐａｇｅ ０）がワードラインＷＬ＜０＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。そして、書込みデータ（ｐａｇｅ １）がワードラインＷＬ＜１＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。続いて、書込みデータ（ｐａｇｅ ２）がワードラインＷＬ＜０＞の第２ページ領域（２ｎｄ ｐａｇｅ）にプログラムされる。そして、書込みデータ（ｐａｇｅ ３）がワードラインＷＬ＜２＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。続いて、書込みデータ（ｐａｇｅ ４）がワードラインＷＬ＜１＞の第２ページ領域（２ｎｄ ｐａｇｅ）にプログラムされる。そして、書込みデータ（ｐａｇｅ ５）がワードラインＷＬ＜３＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。続いて、書込みデータ（ｐａｇｅ ６）がワードラインＷＬ＜２＞の第２ページ領域（２ｎｄ ｐａｇｅ）にプログラムされる。このようなプログラム手続にしたがって、第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に３２個のページサイズの書込みデータ（ｐａｇｅｓ ０〜３１）が交互プログラム方式でプログラムされる。

第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に３２個のページ単位の書込みデータが交互プログラム方式で書き込まれる。そして、その以後に、残り書込みデータ（ｐａｇｅｓ ３２〜３８）は第３ページ領域（３ｒｄ ｐａｇｅ、ＭＳＢページ）にワードラインの配列順序にしたがって、順次的に書き込まれる。即ち、ワードラインが交互に選択されることではなく、順次的に選択されながら、書込みデータ（ｐａｇｅｓ ３２〜３８）が第３ページ領域（３ｒｄ ｐａｇｅ）にプログラムされる。選択されたメモリブロックの第３ページ領域（３ｒｄ ｐａｇｅ）に書込みデータ（ｐａｇｅｓ ３２〜３８）が書き込まれるために、プログラムシーケンス（ＷＬ＜０＞→ＷＬ＜１＞→ＷＬ＜２＞→ＷＬ＜３＞→ＷＬ＜４＞→ＷＬ＜５＞→ＷＬ＜６＞に基づいて行が選択される。

本発明の実施形態による部分交互プログラムＰＡ＿ＰＧＭ手続にしたがって、データをプログラムすれば、ＭＳＢページ領域（例えば、３ｒｄ ｐａｇｅ）が満たされるメモリセルの数を最小化できる。

図１０Ａ及び図１０Ｂは本発明の他の実施形態による不揮発性メモリ装置４００を示すブロック図及びタイミング図である。図１０Ａを参照すれば、不揮発性メモリ装置４００はメモリセルアレイ４１０、行デコーダー４２０、ページバッファ４３０、及び制御ロジック４４０を含む。特に、制御ロジック４４０は外部から提供されるプログラムモードＰ＿Ｍｏｄｅにしたがって、選択されたメモリユニットに対する部分交互プログラムＰＡ＿ＰＧＭを遂行できる。

メモリセルアレイ４１０、行デコーダー４２０、及びページバッファ４３０の各々は図１のメモリセルアレイ２１０、行デコーダー２２０、及びページバッファ２３０と同一の構成であるので、詳細な説明は省略する。

特に、制御ロジック４４０は外部から伝達される命令語とプログラムモードＰ＿Ｍｏｄｅとにしたがって、行デコーダー４２０とページバッファ４３０とを制御する。制御ロジック４４０はプログラム動作の時、プログラムモードＰ＿Ｍｏｄｅにしたがって、選択されたメモリユニットに対するプログラム方式を選択する。制御ロジック４４０はプログラムモードＰ＿Ｍｏｄｅにしたがって、部分交互プログラムＰＡ＿ＰＧＭ方式又はフル交互プログラムＦＡ＿ＰＧＭ方式にしたがって、入力されたデータをプログラムするように行デコーダー４２０とページバッファ４３０とを制御する。

制御ロジック４４０は外部の制御にしたがって、選択されたメモリユニット（メモリブロック、サブブロック、スーパーブロック）に対する書込み動作を選択的に遂行できる。このような制御ロジック４４０によって選択されたメモリユニット内には最上位状態にプログラムされるメモリセルの数が画期的に減少され得る。

本発明の不揮発性メモリ装置４００は本発明の部分交互プログラムＰＡ＿ＰＧＭ方式に選択されたメモリユニットをプログラムする。データ書込み動作の時、外部から提供されるプログラムモードＰ＿Ｍｏｄｅにしたがって、選択されたメモリユニットをアクセスするようになる。したがって、本発明の不揮発性メモリ装置４００にしたがうと、多様なメモリユニットに対する部分交互プログラムＰＡ＿ＰＧＭを融通性があるように遂行できる。例えば、いずれか１つのメモリブロックに対してはフル交互プログラムＦＡ＿ＰＧＭ方式にデータを書き込み、他の１つのメモリブロックに対しては部分交互プログラムＰＡ＿ＰＧＭ方式にデータを書き込むことができる。

図１０Ｂを参照すれば、プログラムモードＰ＿Ｍｏｄｅ情報は不揮発性メモリ装置４００の入出力バスを経由して伝達される命令語を通じて提供され得る。例えば、命令語は不揮発性メモリ装置４００のセット＿フィーチャ命令ＳＥＴ＿ＦＥＡＴＵＲＥ又はプログラム命令であり得る。命令語ＣＭＤ１は部分交互プログラム命令であり、命令語ＣＭＤ２はコンファーム命令であり得る。セット＿フィーチャ命令ＳＥＴ＿ＦＥＡＴＵＲＥの場合、コンファーム命令語無しで提供され得る。アドレスＣＡＤＤは書込みデータＤＡＴＡの列アドレスであり、アドレスＲＡＤＤは書込みデータＤＡＴＡの行アドレスである。チップイネーブル信号／ＣＥ、命令語ラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書込みイネーブル信号／ＷＥ、読出しイネーブル信号／ＲＥ、データストローブ信号ＤＱＳ、レディ／ビジー信号（Ｒｅａｄｙ／Ｂｕｓｙ）のような残りの制御信号も適切なシーケンスで提供される。トグルＤＤＲフラッシュインターフェイスのためのデュアルエッジでデータストローブ信号ＤＱＳは差動信号として提供され得る。レディ／ビジー信号（Ｒｅａｄｙ／Ｂｕｓｙ）の状態はフル交互プログラムシーケンス又は部分交互シーケンスにしたがって、プログラム時間を包含することができる。

図１１Ａ及び図１１Ｂは図１０の不揮発性メモリ装置４００によって遂行される部分交互プログラムＰＡ＿ＰＧＭ方式とフル交互プログラムＦＡ＿ＰＧＭ方式を各々示す表である。図１１Ａはフル交互プログラムＦＡ＿ＰＧＭに対応するプログラムモードＰ＿Ｍｏｄｅで、図１１Ｂは部分交互プログラムＰＡ＿ＰＧＭに対応するプログラムモードＰ＿Ｍｏｄｅでのプログラム手続を各々示す表である。

図１１Ａを参照すれば、外部から提供されるプログラムモードＰ＿Ｍｏｄｅがフル交互プログラムに対応する場合、３−ビットＭＬＣブロックでのプログラム手続が例示的に図示されている。フル交互プログラムＦＡ＿ＰＧＭ方式にしたがって、３９個のページサイズに対応する書込みデータ（０〜３９ ｐａｇｅｓ）がメモリブロックに交互プログラム方式で書き込まれる。この時、交互プログラム方式は第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）乃至第３ページ領域（３ｒｄ ｐａｇｅ、又はＭＳＢページ）に対して適用される。即ち、３−ビットＭＬＣで構成されるメモリブロックで、全てページ領域が交互プログラム方式に基づいてプログラムされる。

フル交互プログラムＦＡ＿ＰＧＭが遂行される手続は次の通りである。メモリブロックのメモリセルはプログラムシーケンス（ＷＬ＜０＞→ＷＬ＜１＞→ＷＬ＜０＞→ＷＬ＜２＞→ＷＬ＜１＞→ＷＬ＜０＞→ＷＬ＜３＞→ＷＬ＜２＞→ＷＬ＜１＞→ＷＬ＜４＞→ＷＬ＜３＞→ＷＬ＜２＞…）に基づいてプログラムされる。即ち、書込みデータ（ｐａｇｅ ０）がワードラインＷＬ＜０＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。そして、書込みデータ（ｐａｇｅ １）がワードラインＷＬ＜１＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。続いて、書込みデータ（ｐａｇｅ ２）がワードラインＷＬ＜０＞の第２ページ領域（２ｎｄ ｐａｇｅ）にプログラムされる。そして、書込みデータ（ｐａｇｅ ３）がワードラインＷＬ＜２＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。続いて、書込みデータ（ｐａｇｅ ４）がワードラインＷＬ＜１＞の２ページ領域（２ｎｄ ｐａｇｅ）にプログラムされる。そして、書込みデータ（ｐａｇｅ ５）がワードラインＷＬ＜０＞の第３ページ領域（３ｒｄ ｐａｇｅ、ＭＳＢ）にプログラムされる。フル交互プログラムＦＡ＿ＰＧＭ手続ではこのようにメモリセルの第１乃至第３ページ領域（１ｓｔ ｐａｇｅ〜３ｒｄ ｐａｇｅ）が順次的に選択されてプログラムされる。

このようなプログラム手続にしたがって、書込みデータ（ｐａｇｅ ３８）がワードラインＷＬ＜１１＞に対応するメモリセルの第３ページ領域（３ｒｄ ｐａｇｅ）に格納されることによってメモリブロックに対するフル交互プログラムＦＡ＿ＰＧＭは終了する。しかし、３９個のページに対応する書込みデータ（０〜３８ ｐａｇｅｓ）がフル交互プログラムＦＡ＿ＰＧＭにしたがってプログラムされた以後、メモリブロックには４つの行ＷＬ＜１２＞〜ＷＬ＜１５＞のみが第３ページ領域（ＭＳＢページ領域）が満たされない状態で存在するようになる。

図１１Ｂは部分交互プログラムＰＡ＿ＰＧＭに対応するプログラムモードＰ＿Ｍｏｄｅでの選択されたメモリユニットに対するプログラム手続を示す表である。図１１Ｂを参照すれば、本発明の実施形態による部分交互プログラムＰＡ＿ＰＧＭ方式にしたがって、３２個のページに対応する書込みデータ（０〜３１ ｐａｇｅｓ）がメモリブロックに交互プログラム方式で書き込まれる。この時、交互プログラム方式が適用されるメモリセルのページは第３ページ領域（３ｒｄ ｐａｇｅ、又はＭＳＢページ）を除外した第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）と２ページ領域（２ｎｄ ｐａｇｅ）である。第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に３２個のページ単位データが交互プログラム方式で書き込まれる。

選択されたメモリユニット（例えば、メモリブロック）に対する部分交互プログラムＰＡ＿ＰＧＭが遂行される手続は次の通りである。まず、第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）と２ページ領域（２ｎｄ ｐａｇｅ）に対するプログラムが進行される。選択されたメモリブロックのメモリセルはプログラムシーケンス（ＷＬ＜０＞→ＷＬ＜１＞→ＷＬ＜０＞→ＷＬ＜２＞→ＷＬ＜１＞→ＷＬ＜３＞→ＷＬ＜２＞→ＷＬ＜４＞→…）に基づいてプログラムされる。即ち、書込みデータ（ｐａｇｅ ０）がワードラインＷＬ＜０＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。そして、書込みデータ（ｐａｇｅ １）がワードラインＷＬ＜１＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。続いて、書込みデータ（ｐａｇｅ ２）がワードラインＷＬ＜０＞の第２ページ領域（２ｎｄ ｐａｇｅ）にプログラムされる。そして、書込みデータ（ｐａｇｅ ３）がワードラインＷＬ＜２＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。続いて、書込みデータ（ｐａｇｅ ４）がワードラインＷＬ＜１＞の第２ページ領域（２ｎｄ ｐａｇｅ）にプログラムされる。そして、書込みデータ（ｐａｇｅ ５）がワードラインＷＬ＜３＞の第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）にプログラムされる。続いて、書込みデータ（ｐａｇｅ ６）がワードラインＷＬ＜２＞の２ページ領域（２ｎｄ ｐａｇｅ）にプログラムされる。このようなプログラム手続にしたがって、第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に３２個のページ単位の書込みデータ（ｐａｇｅｓ ０〜３１）が交互プログラム方式でプログラムされる。

メモリブロックの第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に３２個のページ単位の書込みデータが交互プログラム方式で書き込まれる。それ以後に、残り書込みデータ（ｐａｇｅｓ ３２〜３８）は第３ページ領域（３ｒｄ ｐａｇｅ、ＭＳＢページ）順次的に書き込まれる。即ち、ワードラインが交互に選択されることではなく、順次的に選択されながら、書込みデータ（ｐａｇｅｓ ３２〜３８）が第３ページ領域（３ｒｄ ｐａｇｅ）にプログラムされる。選択されたメモリブロックの第３ページ領域（３ｒｄ ｐａｇｅ）に書込みデータ（ｐａｇｅｓ ３２〜３８）が書き込まれるためにプログラムシーケンス（ＷＬ＜０＞→ＷＬ＜１＞→ＷＬ＜２＞→ＷＬ＜３＞→ＷＬ＜４＞→ＷＬ＜５＞→ＷＬ＜６＞に基づいてプログラムされる。

本発明の実施形態による部分交互プログラムＰＡ＿ＰＧＭ手続にしたがって、データをプログラムすれば、ＭＳＢページ領域（例えば、３ｒｄ ｐａｇｅ）が満たされるメモリセルの数を最小化できる。即ち、４８個のページサイズを有する３−ビットＭＬＣメモリブロックに３９個のページデータをプログラムする場合に、本発明の部分交互プログラムによれば、第３ページ領域（ＭＳＢページ領域）が空いているメモリセルは９つのワードラインＷＬ＜７＞〜ＷＬ＜１５＞に対応する。９つのワードラインＷＬ＜７＞〜ＷＬ＜１５＞に連結されるメモリセルの最も高いプログラム状態はプログラム状態Ｐ３に対応する。反面、３つのページ領域が全てプログラムされた７つのワードラインＷＬ＜０＞〜ＷＬ＜６＞に連結されたメモリセルの最上位プログラム状態はプログラム状態Ｐ７に対応する。したがって、３つのページ領域が全てプログラムされた７つのワードラインＷＬ＜０＞〜ＷＬ＜６＞に連結されたメモリセルより９つのワードラインＷＬ＜７＞〜ＷＬ＜１５＞に連結されるメモリセルで発生するプログラムディスターブは著しく減少する。

このようなプログラム手続にしたがって、書込みデータ（ｐａｇｅ ３８）がワードラインＷＬ＜６＞に対応するメモリセルの第３ページ領域（３ｒｄ ｐａｇｅ）に格納されることによってメモリブロックに対する部分交互プログラムＰＡ＿ＰＧＭは終了される。しかし、３９個のページに対応する書込みデータ（０〜３８ ｐａｇｅｓ）が部分交互プログラムＰＡ＿ＰＧＭにしたがってプログラムされた以後、メモリブロックには９つの行ＷＬ＜７＞〜ＷＬ＜１５＞がＭＳＢページ領域が満たされない状態で存在するようになる。したがって、プログラムディスターブを遮断するためには部分交互プログラムＰＡ＿ＰＧＭ方式がフル交互プログラムＦＡ＿ＰＧＭ方式のプログラムモードに比べて優秀である。

部分交互プログラムＰＡ＿ＰＧＭによってメモリブロックに格納可能である全てのページをプログラムすれば、結局最上位状態にプログラムされるメモリセルの数はフル交互プログラム方式と差異がない。本発明の部分交互プログラム方式は書き込まれるデータが１つのメモリユニット（例えば、メモリブロック）より小さい場合のみに長所を有する。したがって、外部から提供されるデータのサイズを参照して、プログラムモードＰ＿Ｍｏｄｅが選択されなければならない。

図１２は図１０Ａで不揮発性メモリ装置で遂行されるプログラム方法を簡略に示す順序図である。図１０Ａ及び図１２を参照すれば、不揮発性メモリ装置４００はプログラムモードＰ＿Ｍｏｄｅ情報にしたがって、選択されたメモリユニットに対するプログラム動作を遂行する。

段階Ｓ１１０で、図１０Ｂに示したように外部から提供される書込み命令語ＣＭＤ及びプログラムモードＰ＿Ｍｏｄｅ情報が制御ロジック４４０へ伝達される。さらに、図１０Ｂに示したようにアドレスと書込みデータが提供され得る。

段階Ｓ１２０で、制御ロジック４４０は入力されるプログラムモードＰ＿Ｍｏｄｅが部分交互プログラムＰＡ＿ＰＧＭに対応するか、又はフル交互プログラムＦＡ＿ＰＧＭに対応するかを検出する。外部から提供されたプログラムモードＰ＿Ｍｏｄｅがフル交互プログラムＦＡ＿ＰＧＭに対応する場合、手続は段階Ｓ１３０へ移動する。反面、外部から提供されたプログラムモードＰ＿Ｍｏｄｅが部分交互プログラムＰＡ＿ＰＧＭに対応する場合、手続は段階Ｓ１４０へ移動する。

段階Ｓ１３０で、制御ロジック４４０は外部から入力された書込みデータをフル交互プログラムＦＡ＿ＰＧＭ方式にしたがって、選択されたメモリ領域単位（例えば、メモリブロック、サブブロック、又はスーパーブロック）にプログラムされるように行デコーダー４２０及びページバッファ４３０を制御する。

段階Ｓ１４０で、制御ロジック４４０は外部から入力された書込みデータを部分交互プログラムＰＡ＿ＰＧＭ方式にしたがって、選択されたメモリユニット（例えば、メモリブロック、サブブロック、又はスーパーブロック）にプログラムされるように行デコーダー４２０及びページバッファ４３０を制御する。即ち、制御ロジック４４０は書込みデータの中でで第１データ（１ｓｔ ｄａｔａ）を第１ページ領域（１ｓｔ ｐａｇｅ）及び２ページ領域（２ｎｄ ｐａｇｅ）に交互プログラム方式でプログラムされるように行デコーダー４２０及びページバッファ４３０を制御する。

段階Ｓ１５０で、外部から入力された書込みデータの中で段階Ｓ１４０でプログラムされない第２データ（２ｎｄ ｄａｔａ）が選択されたメモリ領域単位の第３ページ領域（３ｒｄ ｐａｇｅ）に順次的にプログラムされる。制御ロジック４４０は外部から入力された書込みデータの中で第２データ（２ｎｄ ｄａｔａ）を選択されたメモリ領域単位の第３ページ領域（３ｒｄ ｐａｇｅ）にプログラムするように行デコーダー４２０及びページバッファ４３０を制御する。第２データ（２ｎｄ ｄａｔａ）がプログラムされる時、選択されたメモリ領域単位で行（又は、ワードライン）の選択順序は交互に選択されなく、順次的に選択される。

データ書込み動作の時、外部で提供されるプログラムモードＰ＿Ｍｏｄｅにしたがって、選択されたメモリユニットをアクセスする場合、外部の制御にしたがって、多様なメモリユニットに対する部分交互プログラムＰＡ＿ＰＧＭを融通性があるように遂行できる。例えば、いずれか１つのメモリブロックに対してはフル交互プログラムＦＡ＿ＰＧＭ方式にデータを書き込み、他の１つのメモリブロックに対しては部分交互プログラムＰＡ＿ＰＧＭ方式にデータを書き込むことができる。このようなプログラム方法を適用すれば、部分交互プログラムＰＡ＿ＰＧＭ方式の長所とフル交互プログラムＦＡ＿ＰＧＭ方式の長所とを全て有することができる。

図１３は本発明の実施形態によるメモリシステムを示すブロック図である。図１３を参照すれば、メモリシステム５００はメモリコントローラ５１０と不揮発性メモリ装置５２０とを含む。ここで、不揮発性メモリ装置５２０はセルストリングが基板に対して垂直方向に形成される垂直構造不揮発性メモリ装置であり得る。又は、不揮発性メモリ装置５２０はセルストリングが基板に平行な方向に形成される平面構造不揮発性メモリ装置であり得る。又は、不揮発性メモリ装置５２０は図１の不揮発性メモリ装置１００又は図１０の不揮発性メモリ装置４００と実質的に同様に提供され得る。

メモリコントローラ５１０は外部（又は、ホスト）からの書込み要請にしたがって、不揮発性メモリ装置５２０をアクセスする。メモリコントローラ５１０は書込み要請されるデータのサイズ、書込み要請されるデータの特性、又は不揮発性メモリ装置５２０の空いている領域に基づいてプログラムモードＰ＿Ｍｏｄｅが決定され得る。プログラムモードＰ＿Ｍｏｄｅの例として、部分交互プログラムＰＡ＿ＰＧＭやフル交互プログラムＦＡ＿ＰＧＭを挙げられる。書込み要請されるデータの特性には書込み要請されるデータがメタデータであるか、ユーザーデータであるか、使用頻度が高いホットデータであるか、又は使用頻度が低いコールドデータであるか等がある。反面、空いているメモリブロックが相対的に多いメモリシステムではさらに頻繁に部分交互プログラム方式が使用され得る。プログラムモードＰ＿Ｍｏｄｅはフル交互プログラムモードＦＡ＿ＰＧＭ又は部分交互プログラムモードＰＡ＿ＰＧＭであり得る。書込み要請されるデータのサイズが１つのメモリブロックサイズより小さい場合、メモリコントローラ５１０は選択されたメモリブロックに部分交互プログラムＰＡ＿ＰＧＭ方式でプログラムするように不揮発性メモリ装置４００を制御する。メモリコントローラ５１０は外部から提供される書込みデータの大きさが１つのメモリブロックサイズと同一である場合、選択されたメモリブロックにフル交互プログラムＦＡ＿ＰＧＭ方式でプログラムするように不揮発性メモリ装置４００を制御する。

このような動作を具現するためにメモリコントローラ５１０はプログラムモード選択部５１５を含む。プログラムモード選択部５１５は書込み要請されるデータのサイズを参照して割当てられたメモリブロックに書き込むためにプログラムモードＰ＿Ｍｏｄｅを決定する。プログラムモード選択部５１５は外部から提供される書込みデータの大きさが複数のメモリブロックに対応する場合、選択されたメモリブロックの中で一部に対するプログラムモードＰ＿Ｍｏｄｅをフル交互プログラムＦＡ＿ＰＧＭ方式に選択する。プログラムモード選択部５１５は選択されたメモリブロックの中でデータが満たされない残り１つのメモリブロックには部分交互プログラムＰＡ＿ＰＧＭ方式を割当てることができる。割当てられたメモリブロックに指定されるプログラムモードＰ＿Ｍｏｄｅのマッピング情報はマッピングテーブル５１６に格納されるか、或いは不揮発性メモリ装置５２０のダミーバイト領域に格納され得る。

もし、３．５個のメモリブロックサイズに対応する書込みデータが入力されれば、メモリコントローラ５１０によって３つのメモリブロックにはフル交互プログラムＦＡ＿ＰＧＭ方式にしたがって、３つのブロックサイズの書込みデータをプログラムされる。そして、残り０．５個のメモリブロックサイズに対応する書込みデータは最後選択されたメモリブロックに部分交互プログラムＰＡ＿ＰＧＭ方式にしたがってプログラムされ得る。この場合、フル交互プログラムＦＡ＿ＰＧＭ方式の長所と、部分交互プログラムＰＡ＿ＰＧＭ方式の長所とを全て有することができる。

図１４は図１３のメモリシステムによるプログラム方法を示すテーブルである。図１４を参照すれば、メディアデータのようなストリーミングファイルに対する書込み要請が発生すれば、メモリコントローラ５１０はフル交互プログラムＦＡ＿ＰＧＭと部分交互プログラムＰＡ＿ＰＧＭとを併用してプログラム動作を遂行する。

外部からメモリシステム５００に１７８ページの書込みデータが入力されたと仮定する。メモリブロック各々は３−ビットＭＬＣセルで構成され、各々１６行（１６ ＷＬｓ）に対応するメモリセルを含むことと仮定する。そうすると、メモリコントローラ５１０は４つのメモリブロックＢＬＫ０〜ＢＬＫ３に書込みデータを割当てるようになる。特に、３つのメモリブロックＢＬＫ０〜ＢＬＫ２には各々４８ページのデータが割当てられる。そして、残り１つのメモリブロックＢＬＫ３には３４ページのデータが割当てられる。ここで、書込みデータが全てメモリ領域に完全に満たされる３つのメモリブロックＢＬＫ０〜ＢＬＫ２に対してはフル交互プログラムＦＡ＿ＰＧＭ方式にしたがって、プログラム動作が進行される。反面、３４ページのデータはメモリブロックＢＬＫ３に部分交互プログラムＰＡ＿ＰＧＭ方式にしたがってプログラムされる。

３つのメモリブロックＢＬＫ０〜ＢＬＫ２に対するフル交互プログラムＦＡ＿ＰＧＭを通じて、データが全てページに記録されるメモリブロックでのデータ信頼性を高くすることができる。反面、データがメモリブロックの一部のみに格納されるメモリブロックＢＬＫ３では部分交互プログラムＰＡ＿ＰＧＭを通じて最上位状態にプログラムされるメモリセルの数を最小化させる。したがって、メモリブロックＢＬＫ３のプログラム動作で発生するプログラムディスターブ（Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂａｎｃｅ）を最小化できる。

図１５は図１３のメモリシステムで遂行されるプログラム方法を示す順序図である。図１５を参照すれば、メモリコントローラ（５１０、図１３参照）は書込みデータが割当てるメモリブロックに満たされているか否かにしたがって、フル交互プログラムＦＡ＿ＰＧＭ又は部分交互プログラムＰＡ＿ＰＧＭを選択的に遂行できる。

段階Ｓ２１０で、外部からメモリコントローラ５１０は外部から書込み要請（Ｗｒｉｔｅ ｒｅｑｕｅｓｔ）を受信する。

段階Ｓ２２０で、メモリコントローラ５１０は書込み要請されるデータを格納するためのメモリブロック（又は、サブブロック、スーパーブロック）を割当てる。もし、書込み要請されたデータのサイズが３．５個のメモリブロックの容量に該当する場合、３つのメモリブロックには書込みデータが満たされるように、そして残り１つのメモリブロックには０．５個のブロック容量に対応するデータが書き込まれるように書込みデータが割当てられる。

段階Ｓ２３０で、メモリコントローラ５１０は不揮発性メモリ装置５２０に割当てられた４つのメモリブロックの中でいずれか１つを選択する。

段階Ｓ２４０で、メモリコントローラ５１０は選択されたメモリブロックに割当てられた書込みデータがメモリブロックに余裕空間がなく完全に埋められているかを判断する。もし、割当てられた書込みデータが選択されたメモリブロックを完全に埋めている場合、手続は段階Ｓ２５０へ移動する。反面、割当てられた書込みデータが選択されたメモリブロックを完全に埋めていない場合、手続は段階Ｓ２６０へ移動する。

段階Ｓ２５０で、メモリコントローラ５１０は外部から入力された書込みデータをフル交互プログラムＦＡ＿ＰＧＭにしたがって、選択されたメモリブロックにプログラムされるように不揮発性メモリ装置５２０を制御する。即ち、メモリコントローラ５１０は選択されたメモリブロックの全てページ領域（ＬＳＢページからＭＳＢページ領域全て）に適用される交互プログラム手続にしたがって、割当てられたデータをプログラムするように不揮発性メモリ装置５２０を制御するようになる。そして、残っているデータをプログラムするためにメモリブロックを追加的に選択するための段階Ｓ２３０に復帰する。

段階Ｓ２６０で、メモリコントローラ５１０は外部から入力された書込みデータを部分交互プログラムＰＡ＿ＰＧＭ方式にしたがって、選択されたメモリブロックにプログラムされるように不揮発性メモリ装置５２０を制御する。特に、書込みデータの中でで第１データ（１ｓｔ ｄａｔａ）を第１ページ領域（１ｓｔ ｐａｇｅ）及び２ページ領域（２ｎｄ ｐａｇｅ）に交互プログラム方式でプログラムされるように不揮発性メモリ装置５２０を制御する。

段階Ｓ２７０で、書込みデータの中で段階Ｓ２６０でプログラムされない第２データ（２ｎｄ ｄａｔａ）が選択されたメモリブロックの第３ページ領域（３ｒｄ ｐａｇｅ）に順次的にプログラムされる。メモリコントローラ５１０は書込みデータの中で第２データ（２ｎｄ ｄａｔａ）を選択されたメモリブロックの第３ページ領域（３ｒｄ ｐａｇｅ）にプログラムするように不揮発性メモリ装置５２０を制御する。第２データ（２ｎｄ ｄａｔａ）がプログラムされる時、選択されたメモリブロックで行（又は、ワードライン）の選択順序は交互に選択されなく、順次的に選択される。選択されたメモリブロックに対する部分交互プログラムＰＡ＿ＰＧＭが完了されれば、書込み要請に対する全体のプログラム動作は終了される。

データ書込み動作の時、外部で提供されるデータのサイズにしたがって、選択されたメモリブロックをアクセスする場合、メモリブロック対する部分交互プログラムＰＡ＿ＰＧＭを融通性があるように遂行できる。例えば、いずれか１つのメモリブロックに対してはフル交互プログラムＦＡ＿ＰＧＭ方式にデータを書き込み、他の１つのメモリブロックに対しては部分交互プログラムＰＡ＿ＰＧＭ方式にデータを書き込むことができる。

図１６Ａは本発明の他の実施形態によるメモリシステムを示すブロック図である。図１６Ａを参照すれば、メモリシステム６００ａはメモリコントローラ６１０ａと不揮発性メモリ装置６２０ａとを含む。ここで、不揮発性メモリ装置６２０ａはセルストリングが基板に対して垂直方向に形成される垂直構造不揮発性メモリ装置であり得る。又は、不揮発性メモリ装置６２０ａはセルストリングが基板に平行な方向に形成される平面構造不揮発性メモリ装置であり得る。又は、不揮発性メモリ装置６２０ａは図１の不揮発性メモリ装置１００又は図１１の不揮発性メモリ装置４００と実質的に同様に提供され得る。

メモリコントローラ６１０ａは外部（又は、ホスト）からの書込み要請にしたがって、不揮発性メモリ装置６２０ａをアクセスする。メモリコントローラ６１０ａは特に書込み要請されるデータの属性（Ａｔｔｒｉｂｕｔｅ）にしたがって、プログラムモードを決定することができる。例えば、メモリコントローラ６１０ａはメタデータ（Ｍｅｔａ ｄａｔａ）のように重要度が高いデータを部分交互プログラムＰＡ＿ＰＧＭ方式にメタデータ領域６２１にプログラムすることができる。そして、メモリコントローラ６１０は書込み要請されたデータがユーザーデータ（Ｕｓｅｒ ｄａｔａ）である場合、フル交互プログラムＦＡ＿ＰＧＭ方式にユーザーデータ領域６２３にプログラムすることができる。反面、図１６Ｂを参照すれば、メモリコントローラ６１０ａは頻繁にアップデートされるデータをホットデータ領域にプログラムすることができる（図１６Ｃ参照）。

書込み要請されたデータの属性（Ａｔｔｒｉｂｕｔｅ）がここに開示された特性のみに制限されないことは容易に理解できる。多様な制御データやコード（Ｃｏｄｅ）データが部分交互プログラムＰＡ＿ＰＧＭ方式にしたがって、不揮発性メモリ装置６２０の選択領域にプログラムされ得る。

さらに、上述したデータの属性にしたがう書込み方式とは反対の書込み方式でも遂行され得ることを容易に理解できる。例えば、メモリコントローラ６１０ａはメタデータ（Ｍｅｔａ ｄａｔａ）のように重要度が高いデータをフル交互プログラムＦＡ＿ＰＧＭ方式でメタデータ領域６２１にプログラムすることができる。そして、メモリコントローラ６１０は書込み要請されたデータがユーザーデータ（Ｕｓｅｒ ｄａｔａ）である場合、部分交互プログラムＰＡ＿ＰＧＭ方式でユーザーデータ領域６２３にプログラムすることができる。

図１６Ｃは図１６Ａで説明されたプログラム方法を示す順序図である。図１６Ｃを参照すれば、書込み要請されるデータの属性（Ａｔｔｒｉｂｕｔｅ）にしたがって、プログラムモードが決定される本発明のプログラム手続が説明される。

段階Ｓ３１０で、外部から書込み要請が入力させるか、或いはメモリコントローラ６１０ａで周期的に発生するコードデータのアップデートによって、データの書込み要請が発生できる。メモリコントローラ６１０ａはこのような書込み要請を検出し、書込み動作を準備する。

段階Ｓ３２０で、メモリコントローラ６１０ａは書込み要請されるデータの属性（Ａｔｔｒｉｂｕｔｅ）を判断する。外部から提供されるメディアデータや、音源データのような場合にはユーザーデータ（Ｕｓｅｒ ｄａｔａ）に分類され得る。反面、コードデータやメモリシステム６００ａに対する制御情報を含む場合、メタデータ（Ｍｅｔａ ｄａｔａ）に分類される。

段階Ｓ３３０で、書込み要請されるデータの属性にしたがって、互に異なる方式のプログラム手続に分岐される。例えば、書込み要請されるデータがメタデータ（Ｍｅｔａ ｄａｔａ）ではないユーザーデータである場合、手続はフル交互プログラムＦＡ＿ＰＧＭを遂行するための段階Ｓ３４０へ移動する。反面、書込み要請されるデータがメタデータである場合、手続は部分交互プログラムＰＡ＿ＰＧＭを遂行するための段階Ｓ３５０へ移動する。

段階Ｓ３４０で、メモリコントローラ６１０ａは書込み要請されたデータをフル交互プログラム方式にしたがって、ユーザーデータ領域６２３のメモリブロックにプログラムするように不揮発性メモリ装置６２０ａを制御する。

段階Ｓ３５０で、メモリコントローラ６１０ａは書込み要請されたデータを部分交互プログラム方式にしたがって、メタデータ領域６２１にプログラムされるように不揮発性メモリ装置６２０ａを制御する。

データ書込み動作の時、データの属性（Ａｔｔｒｉｂｕｔｅ）にしたがって、選択されたメモリユニットをアクセスする場合、データの重要度にしたがって、データ保全性を区別することができる。

図１７Ａは本発明のその他の実施形態によるメモリシステムを示すブロック図である。図１７Ａを参照すれば、メモリシステム６００ｂはメモリコントローラ６１０ｂと不揮発性メモリ装置６２０ｂを含む。ここで、不揮発性メモリ装置６２０ｂはセルストリングが基板に対して垂直方向に形成される垂直構造不揮発性メモリ装置であり得る。又は不揮発性メモリ装置６２０ｂはセルストリングが基板に平行な方向に形成される平面構造不揮発性メモリ装置であり得る。又は、不揮発性メモリ装置６２０ｂは図１の不揮発性メモリ装置１００又は図１１の不揮発性メモリ装置４００と実質的に同様に提供され得る。

メモリコントローラ６１０ｂは外部（又は、ホスト）からの書込み要請にしたがって、不揮発性メモリ装置６２０ｂをアクセスする。メモリコントローラ６１０ｂは特に書込み要請されるデータの電源管理モードにしたがって、プログラムモードを決定することができる。例えば、メモリコントローラ６１０ｂは予期せぬ瞬電（Ｓｕｄｄｅｎ Ｐｏｗｅｒ−Ｏｆｆ：以下、ＳＰＯ）に対するホストの電源管理モードを参照して書込み要請されるデータの書込みモードを決定することができる。即ち、メモリコントローラ６１０ｂはＳＰＯが活性化する場合、書込み要請されるデータをフル交互プログラムＦＡ＿ＰＧＭ方式でプログラムするように不揮発性メモリ装置６２０ｂを制御することができる。フル交互プログラムＦＡ＿ＰＧＭはプログラム動作の中に発生するＳＰＯに対応するのに適切である。なぜならば、フル交互プログラムＦＡ＿ＰＧＭを遂行するためにはプログラムのために提供されるページのバックアップが前提されるためである。そして、メモリコントローラ６１０ｂはＳＰＯが活性化されない場合、書込み要請されるデータを部分交互プログラムＰＡ＿ＰＧＭ方式でプログラムするように不揮発性メモリ装置６２０ｂを制御することができる。

メモリコントローラ６１０ｂは電源管理モードのみならず多様な制御情報を参照してデータを部分交互プログラムＰＡ＿ＰＧＭ又はフル交互プログラムＦＡ＿ＰＧＭ方式でプログラムされるように不揮発性メモリ装置６２０ｂを制御することができる。

図１７Ｂは図１７Ａで説明されたプログラム方法を示す順序図である。図１７Ｂを参照すれば、電源管理モード（例えば、ＳＰＯ）にしたがって、書込み要請されるデータのプログラムモードが決定される。

段階Ｓ４１０で、データの書込み要請が発生すれば、メモリコントローラ６１０ｂはこのような書込み要請を検出し書込み動作を準備する。

段階Ｓ４２０で、メモリコントローラ６１０ｂはホストによって決定された電源管理モードＳＰＯの活性化の可否を検出する。ここで、電源管理モードＳＰＯはホストの基本入出力システムＢＩＯＳ設定から読み出すことができる。又は、電源管理モードＳＰＯはホストにプログラム可能であるヒューズアレイ（Ｆｕｓｅ Ａｒｒａｙ）から読み出すこともあり得る。

段階Ｓ４３０で、電源管理モードＳＰＯの活性化可否にしたがって、互に異なる方式のプログラム手続に分岐される。例えば、電源管理モードＳＰＯが活性化された場合、手続はフル交互プログラムＦＡ＿ＰＧＭを遂行するための段階Ｓ４４０へ移動する。反面、電源管理モードＳＰＯが非活性化された場合、手続は部分交互プログラムＰＡ＿ＰＧＭを遂行するための段階Ｓ４５０へ移動する。

段階Ｓ４４０で、メモリコントローラ６１０ｂは書込み要請されたデータをフル交互プログラム方式にしたがって、選択されたメモリブロックにプログラムするように不揮発性メモリ装置６２０ｂを制御する。

段階Ｓ４５０で、メモリコントローラ６１０ｂは書込み要請されたデータを部分交互プログラム方式にしたがって、選択されたメモリブロックにプログラムされるように不揮発性メモリ装置６２０ｂを制御する。

図１８は本発明の実施形態によるメモリシステムを示すブロック図である。図１８を参照すれば、メモリシステム６００ｃはメモリコントローラ６１０ｃと不揮発性メモリ装置６２０ｃとを含む。ここで、不揮発性メモリ装置６２０ｃはセルストリングが基板に対して垂直方向に形成される垂直構造不揮発性メモリ装置であり得る。又は、不揮発性メモリ装置６２０ｃはセルストリングが基板に平行な方向に形成される平面構造不揮発性メモリ装置であり得る。特に、不揮発性メモリ装置６２０ｃはフル交互プログラム（ＦＳ＿ＰＧＭ）方式に複数のページ領域をプログラムするメモリ装置に提供され得る。

メモリコントローラ６１０ｃは外部（又は、ホスト）からの書込み要請にしたがって、不揮発性メモリ装置６２０ｃをアクセスする。メモリコントローラ６１０ｃは外部から提供される書込みデータの大きさが１つのメモリブロックサイズより小さい場合、選択されたメモリブロックに部分交互プログラムＰＡ＿ＰＧＭ方式で書込みデータをプログラムするように不揮発性メモリ装置６２０ｃを制御する。メモリコントローラ６１０ｃは外部から提供される書込みデータの大きさが１つのメモリブロックサイズと同一である場合、選択されたメモリブロックにフル交互プログラムＦＡ＿ＰＧＭ方式で書込みデータをプログラムするように不揮発性メモリ装置６２０ｃを制御する。

図１０Ｂと比較すれば、メモリコントローラ６１０ｃは決定されたプログラムモードにしたがってプログラムアドレス順序を提供することができる。メモリコントローラ６１０ｃは選択されたメモリブロックに対してフル交互プログラムＦＡ＿ＰＧＭ又は部分交互プログラムＰＡ＿ＰＧＭ方式が遂行されるようにアドレスを制御する。例えば、メモリコントローラ６１０ｃは選択されたメモリブロックに対してフル交互プログラムＦＡ＿ＰＧＭ方式に行が選択されるようにアドレススクランブル（Ａｄｄｒｅｓｓ ｓｃｒａｍｂｌｅ）された第１アドレスＡＤＤを提供することができる。又はメモリコントローラ６１０ｃは選択されたメモリブロックに対して部分交互プログラムＰＡ＿ＰＧＭ方式に行が選択されるようにアドレススクランブル（Ａｄｄｒｅｓｓ ｓｃｒａｍｂｌｅ）される第２アドレスＡＤＤ’を提供することができる。このようなアドレスを変換するためにメモリコントローラ６１０ｃはアドレス変換ユニット６１５ｃを含む。

アドレス変換ユニット６１５ｃはデフォルトに設定されたアドレススクランブル（Ａｄｄｒｅｓｓ ｓｃｒａｍｂｌｅ）を特定方式のアドレスに変換することができる。例えば、アドレス変換ユニット６１５ｃはフル交互プログラムＦＡ＿ＰＧＭ方式に行が選択されるようにアドレススクランブル（Ａｄｄｒｅｓｓ ｓｃｒａｍｂｌｅ）された第１アドレスＡＤＤを第２アドレスに変換することができる。又はアドレス変換ユニット６１５ｃは部分交互プログラムＰＡ＿ＰＧＭ方式に行が選択されるようにアドレススクランブル（Ａｄｄｒｅｓｓ ｓｃｒａｍｂｌｅ）された第２アドレスＡＤＤを第１アドレスに変換することができる。アドレス変換ユニット６１５ｃはアドレス変換テーブルやファームウェアのようなアルゴリズムで具現され得ることは容易に理解できる。

ここで、不揮発性メモリ装置６２０ｃが別のプログラムモードを有せず、全てメモリブロックに対してフル交互プログラムＦＡ＿ＰＧＭ方式が一括で適用される場合にも本発明のプログラム方式が適用され得る。なぜならば、メモリコントローラ６１０ｃは部分交互プログラムＰＡ＿ＰＧＭの必要性が発生すれば、選択されたメモリブロックに行アドレス制御を通じて本発明の部分交互プログラムＰＡ＿ＰＧＭを遂行できるからである。

図１９は本発明のその他の実施形態によるメモリシステムを示すブロック図である。図１９を参照すれば、本発明のメモリシステム７００はメモリコントローラ７１０とマルチチップパッケージに提供される不揮発性メモリ装置７２０とを含む。

不揮発性メモリ装置７２０に含まれる不揮発性メモリチップ（不揮発性メモリチップ１、不揮発性メモリチップ２、…、不揮発性メモリチップＮ）の各々は１つのセルに少なくとも３−ビット以上のデータを格納するマルチレベルセルを含む。不揮発性メモリチップ（不揮発性メモリチップ１、不揮発性メモリチップ２、…、不揮発性メモリチップＮ）の各々はまた、複数のメモリブロックを包含することができる。そして、各々のメモリブロックは基板に対して垂直方向に又は平行な方向に形成されるセルストリングを包含することができる。

メモリコントローラ７１０は書込み要請されるデータを複数の不揮発性メモリチップ（不揮発性メモリチップ１、不揮発性メモリチップ２、…、不揮発性メモリチップＮ）に割当てる。外部からメモリシステム７００に書込み要請されるデータのサイズが１つの不揮発性メモリチップのサイズより小さい場合、メモリコントローラ７１０は本発明の部分交互プログラムＰＡ＿ＰＧＭを適用する。反面、書込み要請されるデータが１つの不揮発性メモリチップのサイズと同一である場合、選択された不揮発性メモリチップにはフル交互プログラムＰＳ＿ＰＧＭ方式にしたがって、データがプログラムされる。

図２０は図１９のいずれか１つの不揮発性メモリチップに対する部分交互プログラム方法を示す表である。図２０を参照すれば、選択された不揮発性メモリチップ（ＮＶＭ Ｃｈｉｐ＿ｉ）のメモリブロック各々には部分交互プログラムＰＡ＿ＰＧＭ方式にしたがって、データがプログラムされる。

選択された不揮発性メモリチップのメモリブロックの各々には３２個のページサイズに対応するデータ（ｐａｇｅｓ ０〜３１）が交互プログラム方式で書き込まれる。この時、交互プログラム方式が適用されるメモリセルのページは第３ページ領域（３ｒｄ ｐａｇｅ、又はＭＳＢページ）を除外した第１ページ領域（１ｓｔ ｐａｇｅ、ＬＳＢページ）と第２ページ領域（２ｎｄ ｐａｇｅ）とである。第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に３２個のページ単位データが交互プログラム方式で書き込まれる。

メモリブロックの第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に３２個のページ単位の書込みデータが交互プログラム方式で書き込まれた以後に、残り書込みデータ（ｐａｇｅｓ ３２〜３８）は第３ページ領域（３ｒｄ ｐａｇｅ、ＭＳＢページ）に順次的に書き込まれる。即ち、ワードラインが交互に選択されず順次的に選択されれば、データ（ｐａｇｅｓ ３２〜３８）が第３ページ領域（３ｒｄ ｐａｇｅ）にプログラムされる。選択されたメモリブロックの第３ページ領域（３ｒｄ ｐａｇｅ）に書込みデータ（ｐａｇｅｓ ３２〜３８）はプログラムシーケンス（ＷＬ＜０＞→ＷＬ＜１＞→ＷＬ＜２＞→ＷＬ＜３＞→ＷＬ＜４＞→ＷＬ＜５＞→ＷＬ＜６＞に基づいてプログラムされる。

本発明の実施形態によれば、不揮発性メモリチップ（ＮＶＭ Ｃｈｉｐ＿１、ＮＶＭ Ｃｈｉｐ＿２、…、ＮＶＭ Ｃｈｉｐ＿Ｎ）単位に部分交互プログラム方式が適用され得る。

図２１は複数のチップにデータがプログラムされる場合を例示的に示す表である。この場合、不揮発性メモリチップ（ＮＶＭ Ｃｈｉｐ＿１、ＮＶＭ Ｃｈｉｐ＿２、ＮＶＭ Ｃｈｉｐ＿３）にはフル交互プログラムＦＡ＿ＰＧＭ方式にしたがって、データがプログラムされ得る。反面、データが全てページ領域（ＬＳＢ ｐａｇｅ ｔｏ ＭＳＢ ｐａｇｅ）に満たされない不揮発性メモリチップ（ＮＶＭ Ｃｈｉｐ＿４）には部分交互プログラムＰＡ＿ＰＧＭが適用され得る。

図２２はマルチチップパッケージに構成される不揮発性メモリ装置の他の例を簡略に示すブロック図である。図２２を参照すれば、メモリシステム８００はメモリコントローラ８１０と複数のチャンネル（ＣＨ１、ＣＨ２、…、ＣＨｎ）とを通じてデータを交換するマルチチップパッケージに提供される不揮発性メモリ装置８２０を含む。

第１チャンネルＣＨ１にはｍ個（ｍは自然数）のメモリ装置（８２１：ＭＥＭ＿１１、ＭＥＭ＿１２、ＭＥＭ＿１ｍ）の各々の入出力ポート（例えば、８−ビットＩ／Ｏポート）が連結される。第２チャンネルＣＨ２及び第３チャンネルＣＨ３の各々にも同一の方式に複数のメモリ装置８２２、８２３が入出力ポートを共有する。

メモリコントローラ８１０は不揮発性メモリ装置８２０にデータをプログラム、チャンネル単位、ウェイ単位（Ｗａｙ：各々のチャンネルで同時に選択されるメモリ装置）に部分交互プログラムＰＡ＿ＰＧＭの適用の可否を決定することができる。即ち、チャンネル及びウェイ単位の選択を通じて不揮発性メモリ装置のメモリブロックはスーパーブロックを構成することができる。例えば、第１チャンネルＣＨ１に連結されたメモリ装置（ＮＶＭ＿１１）と第２チャンネルＣＨ２に連結されたメモリ装置（ＮＶＭ＿２１）とで各々同時に選択されたメモリブロックがいずれか１つのスーパーブロック（Ｓｕｐｅｒ ｂｌｃｏｋ）を構成する。この場合、本発明の部分交互プログラムＰＡ＿ＰＧＭはこのようなスーパーブロック（Ｓｕｐｅｒ ｂｌｏｃｋ）単位に遂行できる。

図２３Ａ乃至図２３Ｄは本発明の部分交互プログラムＰＡ＿ＰＧＭの多様な実施形態を示す図面である。

図２３Ａを参照すれば、部分交互プログラムＰＡ＿ＰＧＭが４−ビットマルチレベルセルＭＬＣに適用される例を簡略に示す。１つのメモリブロックに対応する第１乃至第３ページ領域（１ｓｔ ｐａｇｅ〜３ｒｄ ｐａｇｅ）領域に対するプログラムの時には交互プログラムが適用される。反面、ＭＳＢページに対応する第４ページ（４ｔｈ ｐａｇｅ）領域にプログラムされるデータはワードライン順序にしたがって、順次的にプログラムされる。

図２３Ｂを参照すれば、部分交互プログラムＰＡ＿ＰＧＭが４−ビットマルチレベルセルＭＬＣに適用される他の例を示す。１つのメモリブロックに対応する第１乃至第２ページ領域（１ｓｔ ｐａｇｅ〜２ｎｄ ｐａｇｅ）領域に対するプログラムの時には交互プログラムが適用される。反面、第３ページ及び第４ページ領域（３ｒｄ ｐａｇｅ〜４ｔｈ ｐａｇｅ）にプログラムされるデータはワードライン順序にしたがって、順次的にプログラムされる。

図２３Ｃを参照すれば、部分交互プログラムＰＡ＿ＰＧＭが３−ビットマルチレベルセル（ＭＬＣ）に適用される例を示す。しかし、図２３Ｃに示す部分交互プログラムＰＡ＿ＰＧＭ方式は４−ビットマルチレベルセル（ＭＬＣ）にも同様に適用できる。図２３Ｃに示す部分交互プログラムＰＡ＿ＰＧＭ方式によれば、１つのメモリブロックの第１ページ領域（１ｓｔ ｐａｇｅ）にはデータがワードライン順序にしたがって、順次的にプログラムされる。しかし、第２乃至第３ページ領域（２ｎｄ ｐａｇｅ〜３ｒｄ ｐａｇｅ）領域のデータプログラムは交互プログラム方式が適用され得る。

図２３Ｄを参照すれば、部分交互プログラムＰＡ＿ＰＧＭが４−ビットマルチレベルセル（ＭＬＣ）に適用される例を示す。図２３Ｄに示す部分交互プログラムＰＡ＿ＰＧＭ方式によれば、１つのメモリブロックの第１ページ領域（１ｓｔ ｐａｇｅ）と第２ページ領域（２ｎｄ ｐａｇｅ）との各々にはデータがワードライン順序にしたがって、順次的にプログラムされる。しかし、第３乃至第４ページ領域（３ｒｄ ｐａｇｅ〜４ｔｈ ｐａｇｅ）領域のデータプログラムは交互プログラム方式が適用され得る。

図２３Ａ乃至図２３Ｄには本発明の部分交互プログラムＰＡ＿ＰＧＭの例示が一部のみが示している。さらに多様な方式に順次プログラムと交互プログラムを混合してマルチレベルセルで構成されるメモリブロックをプログラムできる。

図２４Ａ乃至図２４Ｃは本発明のプログラム方式の他の例を示す図面である。図２４Ａは２つのページ領域が１つのプログラム手続によって、プログラムされる例を示す表である。図２４Ａを参照すれば、１つのメモリブロック（又はサブブロック）には実質的にデータが格納されるメモリセルが１６つのワードラインＷＬ＜０＞〜ＷＬ＜１５＞に連結されると仮定する。そして、１つのメモリブロックにプログラムされるデータが３９個のページサイズ（例えば、３９×４ＫＢｙｔｅ／ｐａｇｅ）であると仮定する。

まず、３２個のページに対応するデータ（０〜３１ ｐａｇｅｓ）が第１乃至第２ページ領域にプログラムされる。ここで、ワードラインＷＬ＜０＞に対応する第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）には２つのページデータ（０、１）が同時にプログラムされる。即ち、１つのプログラム動作区間で、２−ビットのデータが選択されたメモリセルにプログラムされ得る。同様に、ワードラインＷＬ＜１＞に対応する第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）にも２つのページデータ（２、３）が同時にプログラムされる。上述した２−ビットプログラム方式にワードラインＷＬ＜０＞〜ＷＬ＜１５＞に対応する第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）がプログラムされる。

続いて、第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に対するプログラムが完了されれば、残り７つのページデータ（３２〜３８ ｐａｇｅｓ）が第３ページ領域（３ｒｄ ｐａｇｅ）にワードラインの順序にしたがって、順次的にプログラムされる。

本発明の実施形態のプログラム手続にしたがって、データをプログラムすれば、ＭＳＢページ領域（例えば、３ｒｄ ｐａｇｅ）が満たされるメモリセルの数を最小化できる。即ち、４８個のページサイズを有する３−ビットＭＬＣメモリブロックに３９個のページデータをプログラムする場合に、本発明のプログラム方法を適用すれば、９つの行ＷＬ＜７＞〜ＷＬ＜１５＞に対応するメモリセルの第３ページ領域（３ｒｄ ｐａｇｅ）が空いているようになる。したがって、３つのページ領域が全てプログラムされる確率を顕著に減少させ得る。即ち、プログラムディスターブ（Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂａｎｃｅ）が顕著に減少する。

ここで、例示的に第１乃至第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）に対して同時に２−ビットがプログラムされるようにプログラムされるように、本発明はここに制限されない。即ち、第１ページ領域（１ｓｔ ｐａｇｅ）を順次的にプログラムし、第２乃至第３ページ領域（２ｎｄ ｐａｇｅ、３ｒｄ ｐａｇｅ）に２−ビットデータがプログラムされるように設定されることもある。さらに、３−ビットマルチレベルセル（ＭＬＣ）を例示に本発明の長所が説明されたが、４−ビット以上のマルチレベルセル（ＭＬＣ）に対しても適用され得る。即ち、同時にプログラムされるビット数も３−ビット以上に成り得り、順次プログラムが適用されるページ領域の位置もＬＳＢページからＭＳＢページ領域まで多様に変形できる。

図２４Ｂ及び図２４Ｃは各々２−ビット同時プログラムと順次プログラムの時、適用される１−ビットプログラム過程を各々示す図面である。図２４Ｂは図２４Ａで図示された第１ページ領域及び第２ページ領域（１ｓｔ ｐａｇｅ、２ｎｄ ｐａｇｅ）のプログラムに適用される２−ビットプログラム方法を示す図面である。図２４Ｂを参照すれば、２−ビットプログラムによって、メモリセルは消去状態Ｅ０から４つの状態Ｅ０、Ｑ１、Ｑ２、Ｑ３の中のいずれか１つの状態にプログラムされる。図２４Ｃは図２４Ａで図示された第３ページ領域（３ｒｄ ｐａｇｅ）のプログラムに適用される１−ビットプログラム方法を示す図面である。図２４Ｃを参照すれば、順次的に１−ビットずつプログラムされるにしたがって、メモリセルは４つの状態Ｅ０、Ｑ１、Ｑ２、Ｑ３から８つの状態Ｅ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７の中のいずれか１つの状態にプログラムされる。

図２５Ａ及び図２５Ｂは部分交互プログラム方式をマルチレベルセル不揮発性メモリ装置に適用する時に得られる長所を示すための図面である。３−ビットＭＬＣで構成される４つのメモリブロックＢＬＫ０〜ＢＬＫ３に３２８ページサイズのデータを格納する場合を例示的に説明する。

図２５Ａはフル交互プログラムＦＡ＿ＰＧＭ方式に３２８ページのデータを４つのメモリブロックＢＬＫ０〜ＢＬＫ３に書き込まれる場合を示す。まず、データが３つのメモリブロックＢＬＫ０〜ＢＬＫ２に２８８ページの書込みデータがフル交互プログラム方式にしたがってプログラムされる。そして、残り１つのメモリブロックＢＬＫ３にワードラインが交互に選択されるフル交互プログラムＦＡ＿ＰＧＭ方式にしたがって、５６ページの書込みデータがプログラムされる。この場合には、１４番目行ＷＬ＜１４＞に対応するメモリセルは第１ページ領域（１ｓｔ ｐａｇｅ）までプログラムされ、１３番目行ＷＬ＜１３＞に対応するメモリセルは第２ページ領域（２ｎｄ ｐａｇｅ）までプログラムされ、そして１１番目行ＷＬ＜１１＞に対応するメモリセルは第３ページ領域（３ｒｄ ｐａｇｅ）までプログラムされる。

結果的に、フル交互プログラムＦＡ＿ＰＧＭ方式に３２８ページのデータを４つのメモリブロックＢＬＫ０〜ＢＬＫ３に書き込むと、メモリブロックＢＬＫ３に２０つの行（２０ ＷＬｓ）に対応するメモリセルが最上位ページのプログラム対象で除外される。

図２５Ｂを参照すれば、部分交互プログラムＰＡ＿ＰＧＭ方式に３２８ページのデータを４つのメモリブロックＢＬＫ０〜ＢＬＫ３に書き込まれる場合を示す。２６５個のページデータが４つのメモリブロックＢＬＫ０〜ＢＬＫ３の各々の第１乃至第２ページ領域（１ｓｔ ｐａｇｅ〜２ｎｄ ｐａｇｅ）に交互プログラム方式でプログラムされる。そして、残り７２個のページデータは４つのメモリブロックＢＬＫ０〜ＢＬＫ３の各々に１８つのページに分割されて第３ページに順次的にプログラムされる。このような過程を通じて４つのメモリブロックＢＬＫ０〜ＢＬＫ３に対する３２８ページデータの部分交互プログラムＰＡ＿ＰＧＭが完了される。この場合には各々のメモリブロックには１４つの行（１４ＷＬｓ）、全体的には５６個の行（１４ＷＬｓ×４）に対応するメモリセルが最上位ページ領域（３ｒｄ ｐａｇｅ）のプログラム対象で除外される。

図２５Ｃでは、部分交互プログラムＰＡ＿ＰＧＭ方式に３２８ページのデータが１つのメモリブロックＢＬＫｉに含まれる４つのサブ−ブロックＳＢ０〜ＳＢ３に書き込まれる。２６５個のページデータが４つのサブ−ブロックＳＢ０〜ＳＢ３の各々に交互プログラム方式でプログラムされる。残っている７２つのページデータは４つのサブ−ブロックＳＢ０〜ＳＢ３の各々に１８つのページデータに各々分配され得る。そして、各々分配されたデータは対応するサブ−ブロックの第３ページ領域に順次的にプログラムされ得る。

図２５Ｄでは、部分交互プログラムＰＡ＿ＰＧＭ方式に３２８ページのデータが４つのメモリブロックＢＬＫ０〜ＢＬＫ３のスーパーブロックに書き込まれる場合を示す。２６５個のページデータがスーパーブロックの４つのメモリブロックＢＬＫ０〜ＢＬＫ３に交互プログラム方式でプログラムされる。そして、残り７２個のページデータはメモリブロックＢＬＫ０のワードラインＷＬ＜０＞の第３ページ領域から、メモリブロックＢＬＫ２のワードラインＷＬ＜７＞の第３ページ領域まで順次的にプログラムされる。

結果的に、同一の容量のデータ（３２８ページデータ）を４つのメモリブロックＢＬＫ０〜ＢＬＫ３にプログラムする場合、部分交互プログラムＦＳ＿ＰＧＭ方式でプログラムすれば、最上位ページ領域のプログラム対象から除外される行が３６個（５６ＷＬｓ−２０ＷＬｓ）さらに多くなる。したがって、部分交互プログラムＦＳ＿ＰＧＭ方式を適用する場合にプログラムディスターブ（Ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）やメモリ装置の寿命において、さらに長所が多くなる。

外部から提供される書込みデータの大きさが１つのメモリブロックサイズより小さい場合、選択されたメモリブロックに部分交互プログラムＰＡ＿ＰＧＭ方式に書込みデータをプログラムする。メモリコントローラ５１０は外部から提供される書込みデータの大きさが１つのメモリブロックサイズと同一である場合、選択されたメモリブロックにフル交互プログラムＦＡ＿ＰＧＭ方式に書込みデータをプログラムする。

メモリコントローラ５１０は外部から提供される書込みデータの大きさが複数のメモリブロックサイズに対応する場合、選択されたメモリブロックの中で一部はフル交互プログラムＦＡ＿ＰＧＭ方式に書込みデータをプログラムする。そして、メモリコントローラ５１０は選択されたメモリブロックの中でデータが満たされない残り１つのメモリブロックには部分交互プログラムＰＡ＿ＰＧＭ方式に書込みデータをプログラムする。例えば、３．５個のメモリブロックサイズに対応する書込みデータが入力されれば、メモリコントローラ５１０は３つのメモリブロックにはフル交互プログラムＦＡ＿ＰＧＭ方式にしたがって、３つのブロックサイズのデータをプログラムする。そして、メモリコントローラ５１０は残り０．５個のメモリブロックサイズに対応する書込みデータを最後に選択されたメモリブロックに部分交互プログラムＰＡ＿ＰＧＭ方式にしたがって、プログラムすることができる。この場合、フル交互プログラムＦＡ＿ＰＧＭ方式の長所と部分交互プログラムＰＡ＿ＰＧＭ方式の長所とを全て有することができる。

ここで、不揮発性メモリ装置５２０が別のプログラムモードを有せず、全てメモリブロックに対してフル交互プログラムＦＡ＿ＰＧＭ方式が一括的に適用される場合にも本発明のプログラム方式が適用され得る。なぜならば、メモリコントローラ５１０は部分交互プログラムＰＡ＿ＰＧＭの必要性が発生すれば、選択されたメモリブロックに行アドレス制御を通じて本発明の部分交互プログラムＰＡ＿ＰＧＭを遂行できる。

同一の容量のデータをプログラムする場合、フル交互プログラムＦＡ＿ＰＧＭ方式にしたがって、プログラムされたメモリブロックにはＭＳＢページ領域（例えば、３ｒｄ ｐａｇｅ）が満たされる行の数が相対的に多い。即ち、フル交互プログラムＦＡ＿ＰＧＭ方式にしたがってプログラムする場合、第３ページ領域が空いているメモリセルは４つのワードラインＷＬ＜１２＞〜ＷＬ＜１５＞に対応する。反面、図７Ａで示したように本発明の部分交互プログラムによれば、第３ページ領域が空いているメモリセルは９つのワードラインＷＬ＜７＞〜ＷＬ＜１５＞に対応する。本発明の部分交互プログラムＰＡ＿ＰＧＭ方式にしたがって、メモリブロックをプログラムする場合、フル交互プログラムＦＡ＿ＰＧＭ方式にしたがって、メモリブロックをプログラムする時よりプログラムディスターブ（Ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）が減少されることがわかる。

図２６は本発明の実施形態によるソリッドステートディスク（以下、ＳＳＤ）を含むユーザ装置を示すブロック図である。図２６を参照すれば、ユーザ装置１０００はホスト１１００とＳＳＤ１２００を含む。ＳＳＤ１２００はＳＳＤコントローラ１２１０、バッファメモリ１２２０、及び不揮発性メモリ装置１２３０を含む。

ＳＳＤコントローラ１２１０はホスト１１００とＳＳＤ１２００との物理的連結を提供する。即ち、ＳＳＤコントローラ１２１０はホスト１１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）に対応してＳＳＤ１２００とのインターフェイシングを提供する。特に、ＳＳＤコントローラ１２１０はホスト１１００から提供される命令語をデコーディングする。デコーディングされた結果にしたがって、ＳＳＤコントローラ１２１０は不揮発性メモリ装置１２３０をアクセスする。ホスト１１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）としてＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）等が包含され得る。

バッファメモリ１２２０にはホスト１１００から提供される書込みデータ又は不揮発性メモリ装置１２３０から読み出されたデータが一時的に格納される。ホスト１１００の読出し要請の時に不揮発性メモリ装置１２３０に存在するデータがキャッシュされている場合には、バッファメモリ１２２０はキャッシュされたデータを直接ホスト１１００へ提供するキャッシュ機能を支援する。一般的に、ホスト１１００のバスフォーマット（例えば、ＳＡＴＡ又はＳＡＳ）によるデータ伝送速度はＳＳＤ１２００のメモリチャンネルの伝送速度より著しく速い。即ち、ホスト１１００のインターフェイス速度が著しく高い場合、大容量のバッファメモリ１２２０を提供することによって、速度差異によって発生するパフォーマンス低下を最小化できる。

バッファメモリ１２２０は大容量の補助記憶装置に使用されるＳＳＤ１２００で充分なバッファリングを提供するために同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）として提供され得る。しかし、バッファメモリ１２２０がこの開示に制限されないことはこの分野の通常的な知識を習得した者に明確である。

不揮発性メモリ装置１２３０はＳＳＤ１２００の格納媒体として提供される。例えば、不揮発性メモリ装置１２３０は大容量の格納能力を有する垂直構造ＮＡＮＤフラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ Ｆｌａｓｈ ｍｅｍｏｒｙ）として提供され得る。不揮発性メモリ装置１２３０は複数のメモリ装置として構成され得る。この場合、各々のメモリ装置はチャンネル単位にＳＳＤコントローラ１２１０と連結される。格納媒体として不揮発性メモリ装置１２３０がＮＡＮＤフラッシュメモリを例として説明されたが、その他の不揮発性メモリ装置で構成され得る。例えば、格納媒体としてＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）、ＮＯＲフラッシュメモリ等が使用でき、異種のメモリ装置が混用されるメモリシステムも適用され得る。不揮発性メモリ装置は実質的に図１で説明されたことと同様に構成され得る。

上述したＳＳＤ１２００で、不揮発性メモリ装置１２３０は図１の不揮発性メモリ装置と実質的に同様に動作できる。即ち、不揮発性メモリ装置１２３０は選択されたメモリユニットに対して部分交互プログラムＰＡ＿ＰＧＭ方式にデータをプログラムすることができる。したがって、不揮発性メモリ装置１２３０は高いデータ保全性（Ｄａｔａ Ｉｎｔｅｇｒｉｔｙ）を提供することができる。

図２７は本発明の他の実施形態によるメモリシステム２０００を例示的に示すブロック図である。図２７を参照すれば、本発明によるメモリシステム２０００はメモリコントローラ２２００と不揮発性メモリ２１００とを包含することができる。

不揮発性メモリ２１００は図１又は図１０の不揮発性メモリ装置１００と実質的に同様に構成され得る。したがって、不揮発性メモリ２１００に対する具体的な説明は省略する。

メモリコントローラ２２００は不揮発性メモリ２１００を制御するように構成され得る。ＳＲＡＭ２２３０はＣＰＵ２２１０のワーキングメモリとして使用され得る。ホストインターフェイス２２２０はメモリシステム２０００と接続されるホストのデータ交換プロトコルを具備することができる。メモリコントローラ２２００に具備されたエラー訂正回路２２４０は不揮発性メモリ２１００から読み出した読出しデータに包含されているエラーを検出及び訂正できる。メモリインターフェイス２２６０は本発明の不揮発性メモリ２１００とインターフェイシングすることができる。ＣＰＵ２２１０はメモリコントローラ２２００のデータを交換するための諸般の制御動作を遂行できる。たとえ図面には図示せずとも、本発明によるメモリシステム２０００はホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ（図示せず）等がさらに提供され得る。

メモリコントローラ２１００はＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＳ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、及びＩＤＥ等のような多様なインターフェイスプロトコルの中の１つを通じて外部（例えば、ホスト）と通信するように構成される。

上述したメモリシステム２０００で、不揮発性メモリ装置２１００は図１の不揮発性メモリ装置と実質的に同様に動作できる。即ち、不揮発性メモリ装置２１００は選択されたメモリユニットに対して部分交互プログラムＰＡ＿ＰＧＭ方式にデータをプログラムすることができる。したがって、不揮発性メモリ装置２１００は高いデータ保全性（Ｄａｔａ Ｉｎｔｅｇｒｉｔｙ）を提供することができる。

本発明によるメモリシステム２０００は、コンピューター、携帯用コンピューター、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な使用者装置の中の１つに適用され得る。

図２８は本発明の他の実施形態によるデータ格納装置３０００を例示的に示すブロック図である。図２８を参照すれば、本発明によるデータ格納装置３０００はフラッシュメモリ３１００とフラッシュコントローラ３２００とを包含することができる。フラッシュコントローラ３２００はデータ格納装置３０００外部から受信された制御信号に基づいてフラッシュメモリ３１００を制御することができる。

上述したデータ格納装置３０００で、フラッシュメモリ３１００は図１の不揮発性メモリ装置と実質的に同様に動作できる。即ち、フラッシュメモリ３１００は選択されたメモリユニットに対して部分交互プログラムＰＡ＿ＰＧＭ方式にデータをプログラムすることができる。したがって、フラッシュメモリ３１００は高いデータ保全性（Ｄａｔａ Ｉｎｔｅｇｒｉｔｙ）を提供することができる。

本発明のデータ格納装置３０００はメモリカード装置、ＳＳＤ装置、マルチメディアカード装置、ＳＤカード、メモリスティック装置、ハードディスクドライブ装置、ハイブリッドドライブ装置、又は汎用直列バスフラッシュ装置を構成することができる。例えば、本発明のデータ格納装置３０００はデジタル、カメラ、個人コンピューター等のようなユーザ装置を使用するための産業標準を満足するカードを構成することができる。

図２９は本発明によるフラッシュメモリ装置４１００及びそれを含むコンピューティングシステム４０００の概略的な構成を示す図面である。図２９を参照すれば、本発明によるコンピューティングシステム４０００はバス４４００に電気的に連結されたフラッシュメモリ装置４１００、メモリコントローラ４２００、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム４３００、マイクロプロセッサー４５００、及び使用者インターフェイス４６００を包含することができる。

図２９に図示されたフラッシュメモリ装置４１００は構成は図１に図示された不揮発性メモリ装置１００と実質的に同一であり得る。即ち、フラッシュメモリ装置４１００は選択されたメモリユニットに対して部分交互プログラムＰＡ＿ＰＧＭ方式にデータをプログラムすることができる。したがって、フラッシュメモリ装置４１００は高いデータ保全性（Ｄａｔａ Ｉｎｔｅｇｒｉｔｙ）を提供することができる。

本発明によるコンピューティングシステムがモバイル装置である場合、コンピューティングシステムの動作電圧を供給するためのバッテリー４７００が追加的に提供され得る。たとえ図面には図示せずが、本発明によるコンピューティングシステムには応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ、等がさらに提供され得る。メモリコントローラ４２００とフラッシュメモリ装置４１００は、例えば、データを格納するのに不揮発性メモリを使用するＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ）を構成することができる。

本発明による不揮発性メモリ装置及び／又はメモリコントローラは多様な形態のパッケージを利用して実装され得る。例えば、本発明によるフラッシュメモリ装置そして／又はメモリコントローラはＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装され得る

以上のように図面と明細書で実施形態が開示された。ここで特定な用語が使用されたが、これは単なる本発明を説明するための目的で使用されたことであるが、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたことではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他実施形態が可能であることを理解できる。したがって、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想によって定められなければならない。

１１０、４１０ セルアレイ
１２０、４２０ 行デコーダー
１３０、４３０ ページバッファ
１４０、４４０ 制御ロジック
１１１ 基板
１１２ 絶縁物質
１１３ ピラー
１１４ 表面層
１１５ 内部層
１１６ 絶縁膜
２１１、２２１、２３１、２４１、２５１、２６１、２７１、２８１、２９１ 第１導電物質
２１３、２２３、２３３、２４３、２５３、２６３、２７３、２８３、２９３ 第１導電物質
３１１、３１２、３１３、３１４ ドーピング領域
３２０ ドレーン
３３１、３３２、３３３ ビットライン
５１０、６１０、７１０、８１０ メモリコントローラ
５２０、６２０、７２０、８２０ 不揮発性メモリ装置
１１００ ホスト
１２００ ＳＳＤ
１２１０ ＳＳＤコントローラ
１２２０ バッファメモリ
１２３０ 不揮発性メモリ装置
２１００ フラッシュメモリ
２２００ メモリコントローラ
２２１０ ＣＰＵ
２２２０ ホストインターフェイス
２２３０ ＳＲＡＭ
２２４０ ＥＣＣ
２２６０ メモリインターフェイス
３１００ フラッシュメモリ
３２００ フラッシュインターフェイス
４１００ フラッシュメモリ
４２００ メモリコントローラ
４３００ モデム
４４００ システムバス
４５００ マイクロプロセッサー
４６００ ユーザーインターフェイス
４７００ バッテリー

Claims (36)

1. 複数のワードラインに連結されるマルチレベルメモリセルを含む不揮発性メモリユニットのプログラム方法において、
   第１データを選択されたワードラインの第１ページ領域及び第２ページ領域にプログラムするために前記選択されたワードラインを交互順序に選択する段階と、
   前記交互順序にしたがって、前記第１データを前記選択されたワードラインの第１ページ領域及び第２ページ領域にプログラムする段階と、
   第２データを前記選択されたワードラインの第３ページ領域にプログラムするために前記選択されたワードラインを順次順序に選択する段階と、
   前記順次順序にしたがって、前記第２データを前記選択されたワードラインの第３ページ領域にプログラムする段階と、を含むプログラム方法。
2. 前記選択されたワードラインを順次順序に選択する段階は、
   接地選択ラインに隣接するワードラインからワードラインを１つずつ選択する段階を含む請求項１に記載のプログラム方法。
3. 前記第１ページ領域及び前記第３ページ領域は前記マルチレベルセルの最下位ビット（ＬＳＢ）ページ領域に対応する請求項１に記載のプログラム方法。
4. 前記不揮発性メモリユニットは消去単位に対応するメモリブロックを含む請求項１に記載のプログラム方法。
5. 複数のワードラインに連結されるマルチレベルメモリセルを含む不揮発性メモリユニットのプログラム方法において、
   第１データをプログラムするためのワードラインを交互順序にしたがって選択する段階と、
   前記選択されたワードラインの下位ページに前記第１データを前記交互順序にしたがってプログラムする段階と、
   第２データをプログラムするためのワードラインを順次順序にしたがって選択する段階と、
   前記第２データを前記選択されたワードラインの上位ページに前記第１データを前記順次順序にしたがってプログラムする段階と、を含むプログラム方法。
6. 前記ワードラインを順次順序にしたがって選択する段階は、
   接地選択ラインに隣接するワードラインからワードラインを１つずつ選択する段階を含む請求項５に記載のプログラム方法。
7. 前記不揮発性メモリユニットは消去単位に対応するメモリブロックを含む請求項５に記載のプログラム方法。
8. 複数のワードラインに連結されるマルチレベルメモリセルを含む不揮発性メモリ装置のプログラム方法において、
   コントローラから第１アドレスシーケンスの第１アドレスを受信する段階と、
   前記第１アドレスシーケンスにしたがって、前記複数のワードラインの中の選択された第１ワードラインに対応する少なくとも２つのページ領域をプログラムする段階と、
   前記コントローラから第２アドレスシーケンスの第２アドレスを受信する段階と、
   前記第２アドレスシーケンスにしたがって、前記複数のワードラインの中の選択された第２ワードラインに対応する残りページ領域をプログラムする段階と、を含むプログラム方法。
9. 前記第１アドレスシーケンスは少なくとも１つの上位ワードラインの少なくとも１つの下位ビットが少なくとも１つの下位ワードラインの少なくとも１つの上位ビットより先にプログラムされる順序を含む請求項８に記載のプログラム方法。
10. 前記第１アドレスシーケンスにしたがって、前記少なくとも２つのページ領域がプログラムされた以後に、前記第２アドレスにしたがって、前記残りページ領域がプログラムされる段階をさらに含む請求項８に記載のプログラム方法。
11. 前記第１アドレスシーケンスにしたがって、前記少なくとも２つのページ領域がプログラムされる以前に、前記第２アドレスにしたがって、前記残りページ領域がプログラムされる段階をさらに含む請求項８に記載のプログラム方法。
12. 前記第２アドレスシーケンスを使用するプログラム動作の間に、前記複数のワードラインの中の１つに対応する少なくとも２つのページ領域にデータが同時にプログラムされる段階をさらに含む請求項８に記載のプログラム方法。
13. ページ単位にプログラムされるマルチレベルセルを含むメモリセルアレイと、
    前記メモリセルアレイのビットラインと連結されるページバッファと、
    ワードラインを通じて前記メモリセルアレイに連結される行デコーダーと、
    選択されたメモリユニットに含まれる複数のページ領域にデータをプログラムするように前記ページバッファ又は前記行デコーダーを制御する制御ロジックと、を含み、
    前記制御ロジックは書込みデータが前記選択されたメモリユニットの記憶容量より小さい場合、前記複数の各行のページ領域の中で少なくとも２つのページ領域を第１スクランブル方式でプログラムし、少なくとも１つの他のページ領域を第２スクランブル方式でプログラムするように前記ページバッファ又は前記行デコーダーを制御する不揮発性メモリ装置。
14. 前記少なくとも１つの他のページ領域は最上位ビット（ＭＳＢ）ページ領域又は最下位ビット（ＬＳＢ）ページ領域に対応する請求項１３に記載の不揮発性メモリ装置。
15. 前記第１スクランブル方式は前記少なくとも２つのページ領域をプログラムするために前記複数のワードラインが交互に選択される請求項１４に記載の不揮発性メモリ装置。
16. 前記書込みデータが前記選択されたメモリユニットの記憶容量と同一である場合、前記制御ロジックは前記複数のページ領域に前記書込みデータを第１スクランブル方式と第２スクランブル方式との中でいずれか１つの方式でプログラムするように前記ページバッファ又は前記行デコーダーを制御する請求項１３に記載の不揮発性メモリ装置。
17. 前記制御ロジックは外部から提供されるプログラムモードにしたがって、前記選択されたメモリユニットを前記第１スクランブル方式と前記第２スクランブル方式との中でいずれか１つを選択する請求項１３に記載の不揮発性メモリ装置。
18. 選択されたメモリブロックの少なくとも２つの下位ページ領域が、ワードラインが交互に選択される交互プログラム方式にしたがって、そして少なくとも１つの上位ページ領域が順次プログラム方式にしたがってプログラムする部分交互プログラムモードと、前記選択されたメモリブロックの少なくとも２つの下位ページ領域と前記少なくとも１つの上位ページ領域が順次プログラム方式にしたがってプログラムするフル交互プログラムモードとの中のいずれか１つのモードに書込みデータをプログラムする不揮発性メモリ装置と、
    属性（Ａｔｔｒｉｂｕｔｅ）を参照して前記部分交互プログラムモード又は前記フル交互プログラムモードの中のいずれか１つのモードに前記書込みデータをプログラムされるように前記不揮発性メモリ装置を制御するメモリコントローラと、を含むメモリシステム。
19. 前記メモリコントローラは、前記書込みデータの属性がメタデータに対応する場合、前記部分交互プログラムモードに前記書込みデータがメタデータ領域にプログラムされるように前記不揮発性メモリ装置を制御する請求項１８に記載のメモリシステム。
20. 前記メモリコントローラは前記書込みデータの属性がユーザーデータに対応する場合、前記フル交互プログラムモードに前記書込みデータがユーザーデータ領域にプログラムされるように前記不揮発性メモリ装置を制御する請求項１９に記載のメモリシステム。
21. 前記メモリコントローラは、前記書込みデータの属性がメタデータに対応する場合、前記フル交互プログラムモードに前記書込みデータがメタデータ領域にプログラムされるように前記不揮発性メモリ装置を制御する請求項１８に記載のメモリシステム。
22. 前記メモリコントローラは前記書込みデータの属性がユーザーデータに対応する場合、前記部分交互プログラムモードに前記書込みデータがユーザーデータ領域にプログラムされるように前記不揮発性メモリ装置を制御する請求項２１に記載のメモリシステム。
23. 選択されたメモリブロックの一部論理ページ領域を、行が交互に選択される交互プログラム方式にしたがってプログラムする部分交互プログラムモードと、前記メモリブロックの全て論理ページ領域を前記交互プログラム方式にしたがってプログラムするフル交互プログラムモードとの中のいずれか１つのモードに書込みデータをプログラムする不揮発性メモリ装置と、
    電源管理モードを参照して部分交互プログラムモード又は前記フル交互プログラムモードの中のいずれか１つのモードに前記書込みデータをプログラムされるように前記不揮発性メモリ装置を制御するメモリコントローラと、を含むメモリシステム。
24. 前記メモリコントローラは前記電源管理モードをホストの基本入出力システム（ＢＩＯＳ）情報又はヒューズオフセット情報から読み出す請求項２３に記載のメモリシステム。
25. 前記メモリコントローラは前記電源管理モードが予期せぬ瞬電（ＳＰＯ）に対応するように設定された場合、前記フル交互プログラムモードに前記書込みデータが選択されたメモリ領域にプログラムされるように前記不揮発性メモリ装置を制御する請求項２３に記載のメモリシステム。
26. 前記メモリコントローラは前記電源管理モードが予期せぬ瞬電（ＳＰＯ）に対応するように設定されない場合、前記部分交互プログラムモードに前記書込みデータが選択されたメモリ領域にプログラムされるように前記不揮発性メモリ装置を制御する請求項２５に記載のメモリシステム。
27. 複数の各行に連結されたマルチレベルメモリセルにページ単位にデータをプログラムする不揮発性メモリ装置のプログラム方法において、
    選択されたメモリユニットに対して少なくとも２つの論理ページ領域に行が交互に選択される交互プログラム方式に第１データをプログラムする段階と、
    前記選択されたメモリユニットで他の少なくとも１つの論理ページ領域に行の配列順序にしたがって選択する順次プログラム方式に第２データをプログラムする段階と、を含むプログラム方法。
28. 前記他の少なくとも１つの論理ページ領域には最上位ビット（ＭＳＢ）ページ領域又は最下位ビット（ＬＳＢ）ページ領域が含まれる請求項２７に記載のプログラム方法。
29. 前記不揮発性メモリ装置は複数のセルストリングが基板に対して垂直方向に形成されるセルアレイを含む請求項２７に記載のプログラム方法。
30. 前記選択されたメモリユニットは前記不揮発性メモリ装置の消去単位に対応する請求項２７に記載のプログラム方法。
31. 前記選択されたメモリユニットはいずれか１つのストリング選択ラインによって選択される複数のセルストリングに対応する請求項２７に記載のプログラム方法。
32. 前記不揮発性メモリ装置は複数のメモリチップを含み、前記選択されたメモリユニットは前記複数のメモリチップの中のいずれか１つに対応する請求項２７に記載のプログラム方法。
33. 前記不揮発性メモリ装置は複数のチャンネルに連結される複数のメモリ装置を含み、前記選択されたメモリユニットは前記チャンネル単位、又はスーパーブロック単位に対応し、
    前記複数のチャンネルによって互いに異なるメモリ装置から少なくとも２つのメモリブロックを同時に選択する段階をさらに含む請求項２７に記載のプログラム方法。
34. 各々ページ単位にプログラムされ、複数のワードラインに連結されるマルチレベルメモリセルを含む不揮発性メモリ装置のプログラム方法において、
    プログラムモードに対する情報を前記不揮発性メモリ装置に提供するための命令語を受信する段階と、
    データストローブ信号のデュアルエッジに同期して書込みデータを受信する段階と、
    前記プログラムモードに基づいて前記複数のワードラインの中で選択されたワードラインの第１及び第２ページ領域に第１アドレスシーケンスにしたがって、前記書込みデータの一部をプログラムする段階と、
    前記プログラムモードにしたがって、前記複数のワードラインの中で選択されたワードラインの第３ページ領域に第２アドレスシーケンスにしたがって、前記書込みデータの残りをプログラムする段階と、を含むプログラム方法。
35. 前記プログラムモードに基づいて前記書込みデータをプログラムするための前記第１及び第２アドレスシーケンスの中のいずれか１つを決定する段階をさらに含む請求項３４に記載のプログラム方法。
36. 前記プログラムモードは部分交互プログラムシーケンスに該当する請求項３４に記載のプログラム方法。

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