JP2013251041A - 不揮発性メモリ装置を含む格納装置及びそれのリペア方法 - Google Patents

不揮発性メモリ装置を含む格納装置及びそれのリペア方法 Download PDF

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Abstract

【課題】不揮発性メモリ装置を含む格納装置及びそれのリペア方法を提供する。
【解決手段】本発明の実施形態に係る格納装置は、メモリセルの配列に関係なく、プログラム順序の調整が可能なメモリブロックを含む不揮発性メモリ装置と、前記不揮発性メモリ装置を制御し、前記メモリブロック内の欠陥ページを前記メモリブロック内の正常ページに取り替えるアドレスリマッピングを実行するメモリコントローラとを含む。
【選択図】図３

Description

本発明は、半導体メモリ装置に係り、さらに具体的には、不揮発性メモリ装置を含む格納装置及びそれのリペア方法に関する。
半導体メモリ装置は、大きく揮発性半導体メモリ装置（Ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性半導体メモリ装置（Ｎｏｎ−ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）に区別される。揮発性半導体メモリ装置は、読み書き速度が速いが、電源が切断されると格納された内容が消えてしまう欠点がある。一方、不揮発性半導体メモリ装置は、電源供給が中断されても、その内容を保存する。したがって、不揮発性半導体メモリ装置は、電源が供給されているか否かに関係なく、保存する内容を記憶させるために使われる。
不揮発性半導体メモリ装置では、ＭＲＯＭ（Ｍａｓｋ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）などがある。
不揮発性メモリ装置の代表的な例として、フラッシュメモリ装置がある。フラッシュメモリ装置は、コンピュータ、携帯電話、デジタルカメラ、ビデオカメラ、ボイスレコーダ、ＭＰ３プレーヤ、携帯情報端末（ＰＤＡ）、ハンドハンドルコンピュータ（Ｈａｎｄｈｅｌｄ ＰＣ）、ゲーム機、ファックス、スキャナ、プリンタなどのような情報機器の音声と映像データ格納媒体として広く使用されている。
最近では、半導体メモリ装置の集積度を向上させるために、３次元的に積層されるメモリセルを有する半導体メモリ装置が盛んに研究されている。
韓国特許公開第１０−２００８−００１９４２１号公報
本発明の目的は、大容量の不揮発性メモリブロックを含み、さらに高い信頼性を備えた格納装置及びそれの欠陥をリペアする方法を提供することにある。
上述の課題を解決するための本発明の実施形態に係る格納装置は、メモリセルの配列と関係なく、プログラム順序の調整が可能なメモリブロックを含む不揮発性メモリ装置と、前記不揮発性メモリ装置を制御し、前記メモリブロック内の欠陥ページを前記メモリブロック内の正常ページに取り替えるアドレスリマッピングを実行するメモリコントローラとを含む。
上述の課題を解決するための本発明の実施形態に係る格納装置は、メモリセルの配列と関係なく、可変的なプログラム順序を有する複数のメモリブロックを含む不揮発性メモリ装置と、前記不揮発性メモリ装置を制御し、前記複数のメモリブロックのうち、第１メモリブロックの欠陥ページを第２メモリブロックの正常ページに取り替えるアドレスリマッピングを実行するメモリコントローラとを含み、前記第１メモリブロックの正常ページは、前記メモリコントローラから提供されるページアドレスによってアクセス可能になる。
上述の課題を解決するために、基板上に垂直方向に複数のワードラインが積層されるメモリブロックを含む不揮発性メモリ装置のリペア方法は、入力されるページアドレスが前記メモリブロックのメイン領域に位置する欠陥ページに対応するか否かを検出する段階と、前記検出結果に基づいて前記欠陥ページのアドレスを前記メモリブロック内の予備領域に具備される正常ページのアドレスにマッピングする段階とを含む。
本発明によると、大容量のメモリブロックをページ単位でリペアできる格納装置を提供する。または、大容量のメモリブロックをワードライン単位でリペアできる格納装置を提供する。したがって、大容量化する格納媒体の欠陥を効率的にリペアして、格納装置の生産コストの低減と収率の向上、データ信頼性の向上を期待することができる。
本発明の実施形態に係る格納装置を示すブロック図である。 本発明の実施形態に係る不揮発性メモリ装置のメモリブロックのうちのいずれか１つを例示的に示す斜視図である。 本発明の実施形態に係るリペア方法を示すブロック図である。 １つのメモリブロックに対するリペア方法を示す図である。 図１の欠陥ページリペアテーブルの例示的な構成を示すブロック図である。 本発明の実施形態に係る予備領域の構成を示す回路図である。 図６のメモリブロックでワードライン単位のリペア方法を示す図である。 図６のメモリブロックでページ単位のリペア方法を示す図である。 本発明の他の実施形態に係る予備領域の構成を示す回路図である。 図９のメモリブロックでストリング選択ライン単位のリペア方法を示す図である。 図９のメモリブロックでページ単位のリペア方法を示す図である。 本発明の他の実施形態を示す図である。 本発明の実施形態に係る不揮発性メモリ装置の他の例を示す斜視図である。 図１の格納装置で実行されるリペア方法を簡略に示すフローチャートである。 本発明の実施形態に係るソリッドステートディスクを含むユーザ装置を示すブロック図である。 本発明に係るメモリシステムを簡略に示すブロック図である。 本発明の実施形態に係るコンピューティングシステムを示すブロック図である。
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を添付の図面を参照して説明する。同一構成要素は同一参照番号を使用して引用される。このような構成要素は、類似の参照番号を使用して引用される。以下で説明される本発明に係るフラッシュメモリ装置の回路構成と、それによって実行される読み出し動作は、例をあげて説明したものに過ぎず、本発明の技術的思想を逸脱しない範囲内で様々な変化及び変更が可能である。
以下のフラッシュメモリ装置は本発明の特徴及び機能を説明するために不揮発性メモリの一例として用いられている。しかし、この技術分野に精通した者であれば、ここに記載した内容によって本発明の他の利点及び性能を容易に理解することができる。または格納媒体として他の不揮発性メモリ装置で構成することも可能である。例えば、格納媒体としてＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）、ＮＯＲフラッシュメモリなどを用いることができ、異種のメモリ装置が混用するメモリシステムにも適用することができる。
また、本発明は他の実施形態を通じて実現、または適用することができる。さらに、詳細な説明は本発明の範囲、技術的思想、及び他の目的から逸脱しない観点及び応用によって修正、または変更が可能である。以下、本発明に係る実施形態を添付の図を参照して詳細に説明する。
図１は、本発明の実施形態に係る格納装置を示すブロック図である。図１を参照すると、格納装置１００は、メモリコントローラ１１０と不揮発性メモリ装置１２０とを含むことができる。
メモリコントローラ１１０は、ホスト（Ｈｏｓｔ）の要求に応答して不揮発性メモリ装置１２０を制御するように構成される。メモリコントローラ１１０は、ホストと不揮発性メモリ装置１２０とをインタフェーシングする。メモリコントローラ１１０は、ホストの書き込み要求に応答してデータを記入するために不揮発性メモリ装置１２０を制御する。また、メモリコントローラ１１０は、ホストからの読み出し命令に応答して不揮発性メモリ装置１２０の読み出し動作を制御する。
メモリコントローラ１１０は、欠陥ページ（Ｂａｄ Ｐａｇｅ、以下ＢＰ）リペアテーブル１１５’を含んでいる。ＢＰリペアテーブル１１５’は、不揮発性メモリ装置１２０に存在する欠陥ページＢＰのアドレスを正常ページ（Ｎｏｒｍａｌ Ｐａｇｅ、以下ＮＰ）のアドレスにリマッピングする。ＢＰリペアテーブル１１５’には、不揮発性メモリ装置１２０に含まれるメモリブロックの各々に存在する欠陥ページＢＰｓのアドレスがロードされる。そしてＢＰリペアテーブル１１５’には欠陥ページＢＰｓに対応するリペアページ（Ｒｅｐａｉｒ Ｐａｇｅ、以下ＲＰ）間のマッピング情報が存在する。欠陥ページＢＰｓとそれに対応するリペアページＲＰｓは、同一のメモリブロック、または互いに異なるメモリブロックに含めることができる。
メモリコントローラ１１０は、フラッシュ変換階層（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ、以下ＦＴＬ）を含むことができる。ＦＴＬは、ホストのファイルシステム（Ｆｉｌｅ Ｓｙｓｔｅｍ）と不揮発性メモリ装置１２０との間で不揮発性メモリ装置１２０の削除演算を隠すためのインタフェーシングを提供する。ＦＴＬによって、書き込み前消去（Ｅｒａｓｅ−ｂｅｆｏｒｅ−Ｗｒｉｔｅ）及び消去単位と書き込み単位の不一致という不揮発性メモリ装置１２０の短所を補完することができる。また、ＦＴＬは、不揮発性メモリ装置１２０の書き込み動作の時、ファイルシステムが生成した論理アドレスＬＡを不揮発性メモリ装置１２０の物理アドレスＰＮにマッピング（Ｍａｐｐｉｎｇ）させる。
本発明のメモリコントローラ１１０は、上述の論理アドレスＬＡと物理アドレスＰＡとの間のマッピング機能だけでなく、欠陥が存在するページ、またはワードラインをリペアするためのマッピング機能を備えている。これらの機能により、アドレスのリマッピングのみで不揮発性メモリ装置１２０に存在する欠陥をリペアすることができる。
不揮発性メモリ装置１２０はメモリコントローラ１１０の制御に応じて、消去動作、読み出し動作、書き込み動作を実行する。不揮発性メモリ装置１２０は、複数のメモリブロックを含み、メモリブロックの各々は行と列として配列された複数のメモリセルを含む。メモリセルの各々は、マルチレベル（または、マルチビット）データを格納する。メモリセルは、２次元アレイ構造を有するように、または３次元（または、垂直）アレイ構造を有するように配列できる。
不揮発性メモリ装置１２０は、複数のメモリブロックＢＬＫ０〜ＢＬＫｊ−１を含むことができる。各々のメモリブロックＢＬＫ１〜ＢＬＫｊ−１は、１つの消去単位を構成する。各々のメモリブロックＢＬＫ１〜ＢＬＫｊ−１は、基板と交差する方向に積層されてセルストリングを構成する複数のメモリセルを含むことができる。または、各々のメモリブロックＢＬＫ１〜ＢＬＫｊ−１は、基板に平行な方向に複数のセルストリングが積層される形態を有することができる。上述のような３次元構造で形成されるメモリブロックＢＬＫ１〜ＢＬＫｊ−１によって１つのメモリブロックの容量は飛躍的に増加する傾向にある。
特に、本発明の実施形態に係るページ単位のリペアができるためには、不揮発性メモリ装置１２０のメモリブロックでは、プログラムの順序が固定されていない構造でなければならない。不揮発性メモリ装置１２０のプログラムの順序は、ワードラインやストリング選択ラインの配列順序とは無関係である。不揮発性メモリ装置１２０において、以前にプログラムされたページの位置とは関係なく、自由に新しいページまたはワードラインへのアクセスが可能でなければならない。つまり、プログラムの順序は、選択されたメモリブロックでワードラインの配列、またはストリング選択ラインＳＳＬの配列の順序に関係なく、流動的に可変可能である。このような構造の不揮発性メモリ装置１２０を制御することによって、ページ単位のリペアが可能になる。
ブロック単位のリペア概念を適用すれば、捨てられる１つの欠陥ブロックに伴う費用消費が過度に増加することになる。したがって、本発明のメモリコントローラ１１０から提供されるページまたはワードライン単位のリペア技術を通じて高いリペア効率を達成することができる。
不揮発性メモリ装置１２０の格納媒体としてＮＡＮＤフラッシュメモリを例にあげて説明する。しかし、また他の不揮発性メモリ装置で構成されてもよい。例えば、格納媒体としてＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）、ＮＯＲフラッシュメモリなどが使用可能であり、異種のメモリ装置が混用されるメモリシステムにも適用可能である。特に、最近活発に研究されているソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ、以下、ＳＳＤ）のような格納装置に本発明の技術的特徴を採用することができる。この場合、メモリコントローラ１１０は、ＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＴＡ、ＰＡＴＡ、ＩＤＥ、Ｅ−ＩＤＥ、ＳＣＳＩ、ＥＳＤＩ、およびＳＡＳなどのような様々なインタフェースプロトコルのうちのいずれか１つを通じてホストと通信するように構成される。
図２は、図１のメモリブロックのＢＬＫ１〜ＢＬＫｊ−１のうちのいずれか１つＢＬＫｉを例示的に示す斜視図である。図２を参照すると、メモリブロックＢＬＫｉは、複数の方向（ｘ、ｙ、ｚ）に沿って伸びた構造物を含んでいる。
メモリブロックＢＬＫｉを形成するためには、まず基板１１１が提供される。例えば、基板１１１は、ホウ素（Ｂ、Ｂｏｒｏｎ）のような５族元素を注入して形成されたＰウェルで形成される。または、基板１１１は、Ｎウェル内に提供されるポケットＰウェルで形成されてもよい。以下では、基板１１１はＰ−ウェルであると仮定する。しかし、基板１１１はＰウェルのみに限定されない。
基板１１１上に、ｘ方向に沿って複数のドーピング領域３１１〜３１４が形成される。例えば、複数のドーピング領域３１１〜３１４は、基板１１１と異なるｎタイプの導電体で形成される。以下では、第１〜第４ドーピング領域３１１〜３１４は、ｎタイプを有すると仮定する。しかし、第１〜第４ドーピング領域３１１〜３１４は、ｎタイプのみを有するものに限定されない。
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の領域上に、ｙ方向に沿って伸長される複数の絶縁物質１１２がｚ方向に沿って順次提供される。例えば、複数の絶縁物質１１２は、ｚ方向に沿って特定の距離だけ離隔されて形成される。例示的に、絶縁物質１１２は、シリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を含む。
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の上部に、ｙ方向に沿って順次配置され、ｚ方向に沿って絶縁物質１１２を貫通するピラー１１３が形成される。例示的に、ピラー１１３は、絶縁物質１１２を貫通して基板１１１と接続されている。ここで、ピラー１１３は、第２及び第３ドーピング領域３１２、３１３の間の基板の上部と、第３及び第４ドーピング領域３１３、３１４の間の基板の上部にも形成される。
例示的に、各ピラー１１３は、複数の物質で構成される。例えば、各ピラー１１３の表面層１１４は、第１タイプを有するシリコン物質を含む。例えば、各ピラー１１３の表面層１１４は、基板１１１と同一のタイプを有するシリコン物質を含む。以下では、各ピラー１１３の表面層１１４は、ｐタイプシリコンを含むと仮定する。しかし、各ピラー１１３の表面層１１４は、ｐタイプシリコンを含むものに限定されない。
各ピラー１１３の内部層１１５は絶縁物質で構成される。例えば、各ピラー１１３の内部層１１５は、シリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を含む。例えば、各ピラー１１３の内部層１１５は、エアギャップ（Ａｉｒ ｇａｐ）を含むことができる。
第１及び第２ドーピング領域３１１、３１２の間の領域において、絶縁物質１１２、ピラー１１３、および基板１１１の露出された表面に沿って絶縁膜１１６が提供される。例示的に、ｚ方向に沿って提供される最後の絶縁物質１１２のｚ方向側の露出面に提供される絶縁膜１１６は除去できる。
第１及び第２ドーピング領域の３１１、３１２の間の領域において、絶縁膜１１６の露出された表面上に第１導電物質２１１〜２９１が提供される。例えば、基板１１１に隣接した絶縁物質１１２と基板１１１との間には、ｙ方向に沿って伸長される第１導電物質２１１が提供される。さらに詳細には、基板１１１に隣接した絶縁物質１１２の下部面の絶縁膜１１６と基板１１１との間に、ｘ方向に伸長される第１導電物質２１１が提供される。
絶縁物質１１２のうち、特定の絶縁物質の上部面の絶縁膜１１６と、特定の絶縁物質の上部に配置された絶縁物質の下部面の絶縁膜１１６との間に、ｙ方向に沿って伸長される第１導電物質が提供される。例示的に、絶縁物質１１２の間に、ｙ方向に伸長される複数の第１導電物質２２１〜２８１が提供される。例示的に、第１導電物質２１１〜２９１は、金属物質である。例示的に、第１導電物質２１１〜２９１は、ポリシリコンなどの導電物質である。
第２及び第３ドーピング領域３１２、３１３の間の領域において、第１及び第２ドーピング領域３１１、３１２上の構造物と同一の構造物が提供される。
第３及び第４ドーピング領域の３１３、３１４の間の領域において、第１及び第２ドーピング領域の３１１、３１２上の構造物と同一の物質が提供される。例示的に、第３及び第４ドーピング領域の３１２、３１３の間の領域において、ｙ方向に伸長される複数の絶縁物質１１２、ｙ方向に沿って順次配置され、ｚ方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２と複数のピラー１１３の露出された表面に提供される絶縁膜１１６、及びｙ方向に沿って伸長される複数の第１導電物質２１３〜２９３が提供される。
複数のピラー１１３上にドレイン３２０が各々提供される。例示的に、ドレイン３２０は、第２タイプでドーピングされたシリコン物質である。例えば、ドレイン３２０は、ｎタイプでドーピングされたシリコン物質である。以下、ドレイン３２０は、ｎタイプシリコンを含むと仮定する。しかし、ドレイン３２０は、ｎタイプシリコンを含むものに限定されない。例示的に、各ドレイン３２０の幅は、対応するピラー１１３の幅よりも大きい。例えば、各ドレイン３２０は、対応するピラー１１３の上部面にパッドの形態として提供される。
ドレイン３２０上にｘ方向に伸長された第２導電物質３３１〜３３３が提供される。第２導電物質３３１〜３３３は、ｙ方向に沿って順次配置される。第２導電物質３３１〜３３３の各々は対応する領域のドレイン３２０と接続されている。例示的に、ドレイン３２０とｘ方向に伸長された第２導電物質３３３は、各々コンタクトプラグ（Ｃｏｎｔａｃｔ ｐｌｕｇ）を介して接続することができる。例示的に、第２導電物質３３１〜３３３は、金属物質である。例示的に、第２導電物質３３１〜３３３は、ポリシリコンなどのような導電物質である。
図３は、本発明の第１実施形態に係るリペア方法を示すブロック図である。図３を参照すると、不揮発性メモリ装置１２０のメモリブロックＢＬＫ０〜ＢＬＫ１１の各々は、メイン領域（Ｍａｉｎ ａｒｅａ）４１０と予備領域（Ｒｅｓｅｒｖｅｄ ａｒｅａ）４２０とを含んでいる。
メモリブロックＢＬＫ０〜ＢＬＫ１１の各々は、実質的にユーザにおいて格納領域として認識されるメイン領域４１０を含んでいる。しかし、予備領域４２０は、ユーザにおいて格納領域として認識される領域ではない。したがって、メイン領域４１０に欠陥ページＢＰが存在すれば、欠陥ページＢＰは、メモリコントローラ１１０のＢＰリペアテーブル１１５’によって予備領域４２０のリペアページに取り替えられる（Ｒｅｐｌａｃｅ）。その後、欠陥ページＢＰへのアクセスは遮断され、同一のメモリブロックの予備領域４２０に存在するリペアページにアクセスが発生する。
例えば、メモリブロックＢＬＫ１、ＢＬＫ３の各々のメイン領域４１０に欠陥ページＢＰ１、ＢＰ２が発生すれば、メイン領域４１０に発生する欠陥ページＢＰ１、ＢＰ２のアドレスは、テスト工程で検出することができる。検出された欠陥ページＢＰｓのアドレスはヒューズプログラムや初期化工程を通じて不揮発性メモリ装置１２０に格納される。そして、これらの欠陥ページのアドレスは、不揮発性メモリ装置１２０のブーティング時にＢＰリペアテーブル１１５’にロードされる。ＢＰリペアテーブル１１５’にロードされた欠陥ページのアドレスは、同一のメモリブロックに存在する予備領域４２０のリペアページに取り替えられる。以後、外部から欠陥ページＢＰ１、ＢＰ２に対応するアドレスが入力されれば、メモリコントローラ１１０はＢＰリペアテーブル１１５’を参照してリペアページに各々アクセスする。
本発明の格納装置１００によると、メイン領域４１０に存在する欠陥ページＢＰに対するリペアページは同一のメモリブロックに具備される予備領域４２０から提供される。
図４は、図３の１つのメモリブロックに対するリペア方法を示す図である。図４を参照すると、１つのメモリブロックＢＬＫｉには、メイン領域４１０と予備領域４２０が含まれる。
メイン領域４１０は、５６１個のページを格納することができる。メイン領域４１０のページアドレスは、ページＰａｇｅ０からページＰａｇｅ５６０に対応する。そして予備領域４２０には、１５個のページ領域が含まれていると仮定する。予備領域４２０のページアドレスは、ページＰａｇｅ５６１からページＰａｇｅ５７５に対応する。
これらのメモリブロックＢＬＫｉのメイン領域４１０に２つの欠陥ページＰａｇｅ２、Ｐａｇｅ７が存在すると仮定する。欠陥ページＰａｇｅ２、Ｐａｇｅ７に対するリペア情報は、ＢＰリペアテーブル１１５’にロードされる。その後、外部から提供されるアドレスが欠陥ページＰａｇｅ２、Ｐａｇｅ７のうちの１つを指示すると、これらの欠陥ページは予備領域４２０のリペアページと取り替えられる。
メモリブロックＢＬＫｉが選択され、入力されるアドレスが欠陥ページＰａｇｅ２に対応する場合、メモリコントローラ１１０はＢＰリペアテーブル１１５’を参照してリペアアドレス（Ｒｅｐａｉｒ ａｄｄｒｅｓｓ）を生成するようになる。リペアアドレス（Ｒｅｐａｉｒ ａｄｄｒｅｓｓ）によって欠陥ページＰａｇｅ２へのアクセスは遮断され、代わりにリペアページＰａｇｅ５６２が選択される。同様に欠陥ページＰａｇｅ７に対するアクセスが発生すれば、リペアページＰａｇｅ５６１が選択される。
ここで、予備領域４２０のサイズは、メイン領域４１０の欠陥ページの発生確率を考慮して決定することができる。すなわち、１つのメモリブロックで発生可能な欠陥ページの最大値に適正マージンを提供する方式によって、予備領域４２０のサイズを決めることができる。
図５は、図１の欠陥ページリペアテーブルの例示的な構成を簡略に示すブロック図である。図５を参照すると、ＢＰリペアテーブル１１５’には、メモリブロックの各々に含まれる欠陥ページのアドレス（ＢＰ Ａｄｄ）とそれに対応するリペアアドレス（Ｒｅｐａｉｒ Ａｄｄ）のマッピング関係が例示的に図示されている。
メモリブロックＢＬＫ０に含まれる欠陥ページは、各々ページアドレスＰａｇｅ２、Ｐａｇｅ７、Ｐａｇｅ１２５、Ｐａｇｅ４５０、Ｐａｇｅ５５２を有する。欠陥ページのアドレスはメイン領域４１０に位置する。そして欠陥ページの各々をリペアするための予備領域４２０のリペアページアドレスＰａｇｅ５６１、Ｐａｇｅ５６２、Ｐａｇｅ５６３、Ｐａｇｅ５６４、Ｐａｇｅ５６５を有する。欠陥ページのアドレスは順次ではない。これは、欠陥ページがランダムに発生できることを示す。一方、予備領域４２０のリペアページアドレスは順次リストされている。もちろん、リペアページのページアドレスもランダムに管理することもできる。しかし、小さいアドレス番号から順次に欠陥ページを取り替えるように設定することがメモリ管理の側面において有利である。
メモリブロックＢＬＫ１に含まれる欠陥ページは、ページアドレスＰａｇｅ５００を有する。そして欠陥ページをリペアするための予備領域４２０のリペアページはページアドレスＰａｇｅ５６１を有する。メモリブロックＢＬＫ１のメイン領域４１０で、１つのページのみが欠陥として検出される。このような場合には、１つのリペアページのみが欠陥ページを取り替えるために使用される。さらに、特定のメモリブロックでは欠陥ページが存在しないこともある。このような場合には、ＢＰリペアテーブル１１５’には、無欠性メモリブロックに対する情報は含まれていないこともある。
メモリブロックＢＬＫ２〜ＢＬＫ１１の各々についても、上述の方式によって予備領域４２０でリペアページが欠陥ページを取り替えるようにアドレスマッピングが行われる。このようなＢＰリペアテーブル１１５’の管理を通じて各々のメモリブロックは、ページ単位のリペアが可能になる。したがって、いずれか１つのページやワードラインの欠陥によってメモリブロックの全体を欠陥ブロックとして処理する必要がなくなる。
図６は、本発明の一実施形態に係る予備領域の構成例を示す回路図である。図６を参照すると、１つのストリング選択ラインＳＳＬ１に接続されているＮＡＮＤセルストリングが図示されている。図示しないが、ｘ方向に複数のストリング選択ラインＳＳＬ２、ＳＳＬ３、・・・、ＳＳＬ７とそれに接続されたＮＡＮＤセルストリングが存在すると見なすことができる。これらのＮＡＮＤセルストリングは、図示されたＮＡＮＤセルストリングＮＳ０〜ＮＳｎ−１と同一の方法で備えられている。
この実施形態では、メイン領域４１０と予備領域４２０は、ワードラインを基準として設定することができる。例えば、メイン領域４１０は、ワードラインＷＬ＜０＞〜ＷＬ＜２１＞に接続されているメモリセルに該当する。そして予備領域４２０は、ワードラインＷＬ＜２２＞、ＷＬ＜２３＞に接続されているメモリセルとして設定されている。もし、メモリブロックに８つのストリング選択ラインが接続されれば、メイン領域４１０と予備領域４２０の区分は、ストリング選択ラインＳＳＬ２、ＳＳＬ３、・・・、ＳＳＬ７の各々に接続されるＮＡＮＤセルストリングにも同一に適用される。もちろん、メモリセルの各々は、マルチレベルセルで構成することができる。
予備領域４２０がワードラインを基準として設定されるが、欠陥ページのリペアはワードライン単位で実現される必要はない。つまり、マルチレベルセルＭＬＣでメモリブロックが駆動される場合には、各々の論理ページが独立してリペアされる。これらの例は、後述の図面に詳細に説明する。
図７は、図６のメモリブロックでワードライン単位のリペア方法を示す図である。図７を参照すると、メイン領域４１０に位置する１つのワードラインに接続されるメモリセルを予備領域４２０のワードラインに接続されたメモリセルに取り替えることができる。
図示されたストリング選択ラインＳＳＬ０〜ＳＳＬ７と各々のワードラインとの交差点が１つのメモリセルに対応する。そして、これらの構造は図示しないが、ビットラインＢＬ０〜ＢＬｎ−１の各々について繰り返される。そして、１つのメモリセルが３ビットのデータを格納することができるマルチレベルセルＭＬＣとして動作すると仮定する。したがって、図示された交差点の３つの円は各々１つのページに対応するデータを意味する。つまり、１つの円は、メモリブロックにプログラム可能な１つのページ単位として見なすことができる。
本発明の実施形態によれば、メイン領域４１０のワードラインＷＬ＜１＞に接続されるメモリセルの全部が予備領域４２０のワードラインＷＬ＜２２＞に接続されるメモリセルに取り替えることができる。つまり、１つのメモリセルが１つのメモリセルを取り替える実施形態が図示されている。１つのメモリセルには複数のビットの格納ができるので、複数のページ単位でリペアが発生することを意味する。
ここで、プログラムの順序は、ワードラインやストリング選択ラインの配列順序に関係なく、任意に選択することができる。しかし、説明の便宜のために、ワードライン単位で行われるプログラムの手続きを例示的に説明する。
先ず、ワードラインＷＬ＜０＞に接続されるメモリセルのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ページがプログラムされる。ワードラインＷＬ＜０＞とストリング選択ラインＳＳＬ０に接続されたメモリセルのＬＳＢページＰａｇｅ０がプログラムされる。続いて、ワードラインＷＬ＜０＞とストリング選択ラインＳＳＬ１に接続されたメモリセルのＬＳＢページＰａｇｅ１がプログラムされる。ワードラインＷＬ＜０＞とストリング選択ラインＳＳＬ２に接続されたメモリセルのＬＳＢページＰａｇｅ２がプログラムされる。ワードラインＷＬ＜０＞とストリング選択ラインＳＳＬ３に接続されたメモリセルのＬＳＢページＰａｇｅ３がプログラムされる。ワードラインＷＬ＜０＞とストリング選択ラインＳＳＬ４に接続されたメモリセルのＬＳＢページＰａｇｅ４がプログラムされる。ワードラインＷＬ＜０＞とストリング選択ラインＳＳＬ５に接続されたメモリセルのＬＳＢページＰａｇｅ５がプログラムされる。ワードラインＷＬ＜０＞とストリング選択ラインＳＳＬ６に接続されたメモリセルのＬＳＢページＰａｇｅ６がプログラムされる。ワードラインＷＬ＜０＞とストリング選択ラインＳＳＬ７に接続されたメモリセルのＬＳＢページＰａｇｅ７がプログラムされる。このように、ワードラインＷＬ＜０＞に接続されるメモリセルのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ページが全部プログラムされる。
続いて、ワードラインＷＬ＜０＞に接続されるメモリセルのＣＳＢ（Ｃｅｎｔｒａｌ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ページがプログラムされる。ワードラインＷＬ＜０＞に接続されたメモリセルのＣＳＢページのプログラムもストリング選択ラインＳＳＬ０〜ＳＳＬ７の配列順序によって実行される。そしてワードラインＷＬ＜０＞に接続されるメモリセルのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ページがプログラムされる。ワードラインＷＬ＜０＞に接続されたメモリセルのＭＳＢページプログラムもストリング選択ラインＳＳＬ０〜ＳＳＬ７の配列順序によって実行される。ワードラインＷＬ＜０＞に接続されたメモリセルのプログラムの動作は、ストリング選択ラインＳＳＬ７に接続されたメモリセルのＭＳＢページＰａｇｅ２３がプログラムされた時に完了する。このような方式によって、１つのワードラインに接続されたメモリセルをプログラムすることができる。
しかし、ワードラインＷＬ＜１＞は、欠陥ワードラインとして指定されて、ワードラインＷＬ＜２２＞に取り替えられている。したがって、外部からワードラインＷＬ＜１＞に含まれたページに対するアクセスが要求されれば、メモリコントローラ１１０によってワードラインＷＬ＜２２＞が選択される。したがって、ワードラインＷＬ＜１＞の代わりにワードラインＷＬ＜２２＞に接続されたメモリセルにＬＳＢページＰａｇｅ２４〜３１、ＣＳＢページＰａｇｅ３２〜３９、およびＭＳＢページＰａｇｅ４０〜４７がプログラムされる。
以上、ワードライン単位でページが取り替えられる実施形態についてプログラム手続きを通して簡単に説明した。しかし、上述のように、プログラムの順序は固定されず、入力アドレスに応じて自由に変更可能である。
図８は、図６のメモリブロックでページ単位のリペア方法を示す図である。図８を参照すると、メイン領域４１０と予備領域４２０には、ページ単位の代替を実現することができる。ここで、メモリセルの構成や配置は、図７の説明と同一であるので、説明は省略する。
本発明の実施形態によれば、メイン領域４１０のワードラインＷＬ＜１＞に接続されるメモリセルの論理ページ（ＭＳＢページ）が予備領域４２０のワードラインＷＬ＜２２＞に接続されるメモリセルの論理ページＬＳＢページに取り替えられる。つまり、ページアドレスＰａｇｅ４０〜４７に対するアクセスの時、ワードラインＷＬ＜１＞ではなく、ワードラインＷＬ＜２２＞のＬＳＢページが選択される。つまり、メイン領域４１０の１つの論理ページが予備領域４２０の１つの論理ページに取り替えられる。一般的に、メモリセルにおいて、ＭＳＢページがＬＳＢページよりプログラムや読み出し動作においてより精巧な制御メカニズムを必要とする。したがって、特性に応じて、ＭＳＢページの信頼性がＬＳＢページやＣＳＢページに比べて急激に悪化することもある。したがって、ワードライン単位のリペアではなく、論理ページ単位のリペアが要求されることもある。
また、メイン領域４１０のワードラインＷＬ＜２０＞に接続されるメモリセルの論理ページ（ＣＳＢ、ＭＳＢページ）は予備領域４２０のワードラインＷＬ＜２２＞に接続されるメモリセルの論理ページＬＳＢページに取り替えることができる。つまり、ページアドレスＰａｇｅ４８８〜４９５に対するアクセスの時、ワードラインＷＬ＜２０＞ではなく、ワードラインＷＬ＜２２＞のＣＳＢページが選択される。また、ページアドレスＰａｇｅ４９６〜５０３に対するアクセスの時、ワードラインＷＬ＜２０＞ではなく、ワードラインＷＬ＜２２＞のＭＳＢページが選択される。
他の実施形態によれば、メイン領域４１０の複数の論理ページは予備領域４２０の複数の論理ページに取り替えることができる。一般的に、メモリセルにおいて、ＣＳＢページの信頼性が悪い場合には、それに関連するＭＳＢページの信頼性も悪化することもある。したがって、複数の論理ページ単位のリペアが要求されることもある。
図９は、本発明の他の実施形態に係る予備領域の構成例を示す回路図である。図９を参照すると、ｘ方向に延長されるビットラインＢＬ０〜ＢＬｎ−１の各々に接続されるＮＡＮＤストリングが図示されている。ストリング選択ラインＳＳＬ０〜ＳＳＬ５に接続されるＮＡＮＤセルストリングがメイン領域５１０を構成する。そしてストリング選択ラインＳＳＬ６〜ＳＳＬ７に接続されるＮＡＮＤセルストリングが予備領域５２０を構成する。
これらの予備領域５２０の構成に応じて、欠陥ページと同一なワードラインに接続されるメモリセルにリペアページを割り当てることができる。つまり、ストリング選択ラインＳＳＬ０に接続されるメモリセルのうちでワードラインＷＬ＜２０＞に接続された欠陥ページはストリング選択ラインＳＳＬ６に接続され、ワードラインＷＬ＜２０＞に対応するページに取り替えることができる。もちろん、ページアドレスの対応関係を変更すれば、互いに異なるワードラインに対応するページでも欠陥ページを取り替えることができる。
図１０は、図９のメモリブロックでストリング選択ライン単位のリペア方法を示す図である。図１０を参照すると、メイン領域５１０に位置する１つのストリング選択ラインＳＳＬに接続されるメモリセルを予備領域５２０のストリング選択ラインに接続されたメモリセルに取り替えることができる。
図示されたストリング選択ラインＳＳＬ０〜ＳＳＬ７と、各々のワードラインＷＬ＜０＞〜ＷＬ＜２３＞との交差点が１つのメモリセルに対応する。そして、これらの構造は、各々のビットラインＢＬ０〜ＢＬｎ−１について同一に適用される。そして、１つのメモリセルは、３ビットのデータを格納することができるマルチレベルセルＭＬＣで構成されると仮定する。したがって、１つのメモリセルに位置する３つの円は各々１つのビットに対応する論理ページを意味する。すなわち、１つの円は、メモリブロックに格納される１つのページに対応する格納領域として見なすことができる。本発明では、ページ単位でアドレスが順次リストされているが、本発明はこれに限定されない。つまり、プログラムの順序は、ワードラインやストリング選択ラインの配列順序とは関係なく進行することができる。
本発明の実施形態によれば、メイン領域５１０のストリング選択ラインＳＳＬ１に接続されるメモリセルの全部が予備領域５２０のストリング選択ラインＳＳＬ６に接続されるメモリセルに代替できる。つまり、ストリング選択ラインＳＳＬ単位で１つのメモリセルが１つのメモリセルを取り替える実施形態が図示されている。１つのメモリセルには複数ビットのデータが格納できるので、複数のページ単位でリペアが発生することを意味する。
リペアされたメモリブロックで、もしストリング選択ラインＳＳＬ１に係るページへのアクセスが発生すれば、取り替えられたストリング選択ラインＳＳＬ６に係るページにアクセスが発生する。つまり、ストリング選択ラインＳＳＬ１に接続されたメモリセルのＬＳＢページＰａｇｅ７２〜９５、ＣＳＢページＰａｇｅ９６〜１１９、ＭＳＢページＰａｇｅ１２０〜１４３の各々はストリング選択ラインＳＳＬ６に接続されたメモリセルに取り替えることができる。大容量メモリブロック（例えば、３次元構造のメモリブロック）において欠陥の種類は様々である。ストリング選択ラインと関連する欠陥が発生すれば、これらのストリング選択ライン単位のリペアが可能になる。
ここでは、１つのストリング選択ライン単位（ＳＳＬ Ｕｎｉｔ）のリペアが例示的に説明されたが、本発明は、これに限定されない。すなわち、複数のストリング選択ライン単位でリペアを実現することができる。
図１１は、図９のメモリブロックでページ単位のリペア方法を示す図である。図１１を参照すると、メイン領域５１０で発生した複数の欠陥ページを予備領域５２０の複数のページに取り替えることができる。
図示されたストリング選択ラインＳＳＬ０〜ＳＳＬ７と、各々のワードラインＷＬ＜０＞〜ＷＬ＜２３＞との交差点は１つのメモリセルに対応する。ここで、ビットラインについては説明されていないが、図示した構造は、１つのビットラインに接続されるＮＡＮＤセルストリングをモデリングしたものである。したがって、図示された構造は、ビットラインＢＬ０〜ＢＬｎ−１について同一に適用される。そして、１つのメモリセルは、３ビットのデータが格納できるマルチレベルセルＭＬＣで構成されると仮定する。したがって、１つのメモリセルに位置する３つの円は各々１つのビットに対応する論理ページを意味する。結局、１つの円は、メモリブロックに格納される１つのページに対応する格納領域と見なすことができる。本発明では、ページ単位でアドレスが順次リストされているが、本発明はこれに限定されない。つまり、プログラムはワードラインやストリング選択ラインの配列順序とは関係なく進行される。
メイン領域５１０に位置し、ストリング選択ラインＳＳＬｍ（ｍは０以上、かつ５以下である整数）に対応する論理ページ（ＬＳＢ、ＣＳＢ、ＭＳＢページのうちの少なくとも１つ）のうちの少なくとも１つを予備領域５２０の一部の論理ページに取り替えることができる。例えば、ストリング選択ラインＳＳＬ１に接続されるメモリセルのＭＳＢページはストリング選択ラインＳＳＬ６に接続されるメモリセルのＬＳＢページに取り替えることができる。つまり、ページアドレスＰａｇｅ１２０〜１４３に対するアクセスの時、ストリング選択ラインＳＳＬ１ではなく、ストリング選択ラインＳＳＬ６のＬＳＢページが選択される。
ストリング選択ラインＳＳＬ２に接続されるメモリセルのＣＳＢページ及びＭＳＢページはストリング選択ラインＳＳＬ６に接続されるメモリセルのＣＳＢページ及びＭＳＢページに取り替えることができる。つまり、ページアドレスＰａｇｅ１６８〜１９１、Ｐａｇｅ１９２〜２１５に対するアクセスの時、ストリング選択ラインＳＳＬ２ではなく、ストリング選択ラインＳＳＬ６に対応するＣＳＢ及びＭＳＢページが選択される。つまり、メイン領域５１０の１つの論理ページは予備領域５２０の１つの論理ページに取り替えることができる。
以上、１つのビットラインに接続されるページ単位のリペア方法が説明されたが、本発明はこれに限定されない。つまり、各々のビットラインに対して図示された方法のリペアを独立して適用することも可能である。
図１２は、本発明の他の実施形態を示す図である。図１２を参照すると、ページ単位のリペアを実現するために、少なくとも１つのメモリブロックを予備領域６２０に設定する例を示す。
例えば、メイン領域６１０ではメモリブロックＢＬＫ０〜ＢＬＫ９を、予備領域６２０ではメモリブロックＢＬＫ１０〜ＢＬＫ１１を設定することができる。このような条件で、メモリブロックＢＬＫ０で発生した欠陥ページＢＰ０は、メモリブロックＢＬＫ１０のリペアページＲＰ０に取り替えることができる。メモリブロックＢＬＫ１の欠陥ページＢＰ１は、メモリブロックＢＬＫ１０のリペアページＲＰ１に取り替えることができる。メモリブロックＢＬＫ２の欠陥ページＢＰ２、ＢＰ３は、メモリブロックＢＬＫ１０のリペアページＲＰ２、ＲＰ３に取り替えることができる。メモリブロックＢＬＫ４で発生した欠陥ページＢＰ４は、メモリブロックＢＬＫ１０のリペアページＲＰ４に取り替えることができる。メモリブロックＢＬＫ９で発生した欠陥ページＢＰ５は、メモリブロックＢＬＫ１０のリペアページＲＰ５に取り替えることができる。
上述の方式のリペア技術を使用すれば、予備領域６２０はいずれか１つのメモリブロックとして設定することができる。そしてＢＰリペアテーブル１１５（図１参照）を構成する時に、各々の欠陥ページとそれに対応するリペアページはブロックアドレスとページアドレスの全部を含むことになる。
図１３は本発明の実施形態に係る不揮発性メモリ装置の他の例を示す斜視図である。図１３を参照すると、基板１１１上に、ｙ方向に沿って伸長されるワードラインＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞がｚ方向に沿って順次提供される。ワードラインＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞は、ｚ方向に沿って予め設定された距離だけ離隔されて提供される。ｙ方向に沿って順次配置され、ｚ方向に沿ってワードラインＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞を貫通する第１上部ピラーＵＰ１が提供される。ここで、ワードラインＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞は、上部ワードラインと呼ばれる。
基板１１１上に、ｙ方向に沿って伸長されるワードラインＷＬ＜０＞、ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞がｚ方向に沿って順次提供される。ワードラインのＷＬ＜０＞、ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞は、ｚ方向に沿って予め設定された距離だけ離隔されて提供される。ｙ方向に沿って順次配置され、ｚ方向に沿ってワードラインＷＬ＜０＞、ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞を貫通する第１下部ピラーＤＰ１が提供される。そして、ｙ方向に沿って順次配置され、ｚ方向に沿ってワードラインＷＬ＜０＞、ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞を貫通する第２下部ピラーＤＰ２が提供される。例示的に、第１下部ピラーＤＰ１と第２下部ピラーＤＰ２は、ｚ方向に沿って平行に配置することができる。ここで、ワードラインＷＬ＜０＞、ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞は、下部ワードラインと呼ばれる。
加えて、基板１１１上にｙ方向に沿って伸長されるワードラインＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞は、ｚ方向に沿って順次提供される。ワードラインＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞は、ｚ方向に沿って、予め設定された距離だけ離隔されて提供される。ｙ方向に沿って順次配置され、ｚ方向に沿ってワードラインＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞を貫通する第２上部ピラーＵＰ２が提供される。
第１及び第２下部ピラーＤＰ１、ＤＰ２の上部に、ｙ方向に伸長される共通ソースラインＣＳＬが提供される。例示的に、共通ソースラインＣＳＬは、ｎタイプシリコンである。例示的に、共通ソースラインＣＳＬが金属またはポリシリコンなどのように極性を持たない導電物質で構成される場合、共通ソースラインＣＳＬと、第１及び第２下部ピラーＤＰ１、ＤＰ２との間にｎタイプソースを追加的に提供することができる。例示的に、共通ソースラインＣＳＬと、第１及び第２下部ピラーＤＰ１、ＤＰ２は、コンタクトプラグを介して各々接続することができる。
第１及び第２上部ピラーＵＰ１、ＵＰ２の上部にドレイン（Ｄｒａｉｎ）が各々提供される。例示的に、ドレインはｎタイプシリコンである。ドレインの上部にｘ方向に沿って伸長される複数のビットラインＢＬ＜１＞〜ＢＬ＜３＞がｙ方向に沿って順次提供される。例示的に、ビットラインＢＬ＜１＞〜ＢＬ＜３＞は、金属で構成される。例示的に、ビットラインＢＬ＜１＞〜ＢＬ＜３＞とドレインはコンタクトプラグを介して接続することができる。
第１及び第２上部ピラーＵＰ１、ＵＰ２の各々は、表面層と内部層とを含んでいる。第１及び第２下部ピラーＤＰ１、ＤＰ２の各々は、表面層と内部層とを含んでいる。第１及び第２上部ピラーＵＰ１、ＵＰ２、そして第１及び第２下部ピラーＤＰ１、ＤＰ２の表面層は、ブロッキング絶縁膜、電荷格納膜、及びトンネル絶縁膜を含む。第１上部ピラーＵＰ１と第１下部ピラーＤＰ１は、第１パイプラインコンタクトＰＣ１を介して接続される。
第１上部ピラーＵＰ１とワードラインＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞は、第１上部ストリングを形成し、第１下部ピラーＤＰ１とワードラインのＷＬ＜０＞、ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞は、第１下部ストリングを形成する。第１上部ストリング及び第１下部ストリングは各々第１パイプラインコンタクトＰＣ１を介して接続される。第１上部ストリングの一端にドレイン３２０とビットラインＢＬ＜１＞〜ＢＬ＜３＞が接続される。第１下部ストリングの一端に共通ソースラインＣＳＬが接続される。つまり、第１上部ストリング及び第１下部ストリングは、第１パイプラインコンタクトＰＣ１に接続されることによって、ビットラインＢＬ＜１＞〜ＢＬ＜３＞と共通ソースラインＣＳＬとの間に接続された複数のストリングＳ１を形成する。
同様に、第２上部ピラーＵＰ２とワードラインＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞は、第２上部ストリングを形成し、第２下部ピラーＤＰ２とワードラインＷＬ＜０＞、ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞は、第２下部ストリングを形成する。第２上部ストリング及び第２下部ストリングは、第２パイプラインコンタクトＰＣ２を介して接続される。第２上部ストリングの一端にドレイン３２０とビットラインＢＬ＜１＞〜ＢＬ＜３＞が接続される。第２下部ストリングの一端に共通ソースラインＣＳＬが接続される。つまり、第２上部ストリング及び第２下部ストリングは、ビットラインＢＬ＜１＞〜ＢＬ＜３＞と共通ソースラインＣＳＬとの間に接続される複数のストリングＳ２を形成する。
例示的に、隣接した下部ピラーＤＰ１、ＤＰ２でワードラインＷＬ＜０＞、ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞が共有されると説明した。しかし、上部ピラーＵＰ１、またはＵＰ２に隣接した上部ピラーが追加される時、隣接した上部ピラーはワードラインＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞を共有するように構成することができる。
図１４は、図１の格納装置１００で実行されるアドレスマッピング方法を簡略に示すフローチャートである。図１４を参照すると、メモリコントローラ１１０は、入力されるアドレスのうちで欠陥ページＢＰが存在する場合には、欠陥ページを取り替えるためのリペアアドレスを提供する。
段階Ｓ１１０において、ホストからのアクセス要求が提供されれば、メモリコントローラ１１０に、アクセス要求に対応する論理アドレスＬＡが提供される。一般的に、ホストから提供される論理アドレスＬＡに対応する物理アドレス（Ｐｈｙｓｉｃａｌ Ａｄｄｒｅｓｓ）がＦＴＬ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ）のアドレス写像法によってマッピングされる。この時、マッピングされたアドレスＡＤＤは、欠陥ページＢＰに対するリペアが適用されていないアドレスである。
段階Ｓ１２０において、メモリコントローラ１１０はアドレスＡＤＤを参照して欠陥ページに対応するか否かを検出する。例えば、メモリコントローラ１１０はＢＰリペアテーブル１１５’（図１参照）を参照して選択されたページが欠陥ページＢＰであるか、正常ページであるかを検出することができる。
段階Ｓ１３０において、メモリコントローラ１１０はＢＰリペアテーブル１１５’のスキャン結果に基づいて動作分岐を実行する。まず、選択されたページのアドレスが欠陥ページではなく、正常ページに対応する場合、手順は段階Ｓ１４０に移動する。一方、選択されたページのアドレスが欠陥ページに対応する場合、手順は段階Ｓ１５０に移動する。
段階Ｓ１４０において、メモリコントローラ１１０はＢＰリペアテーブル１１５’によってマッピングされたリペアアドレスではなく、ＦＴＬによってマッピングされたアドレスＡＤＤを不揮発性メモリ装置１２０に提供する。つまり、ＦＴＬによってマッピングされたアドレスＡＤＤを不揮発性メモリ装置１２０にバイパスする。
段階Ｓ１５０において、メモリコントローラ１１０はＢＰリペアテーブル１１５’を使用して欠陥ページのアドレスをリペアアドレスにリマッピング（Ｒｅ−ｍａｐｐｉｎｇ）する。
段階Ｓ１６０において、メモリコントローラ１１０は、ＦＴＬによってマッピングされたアドレス、またはＢＰリペアテーブル１１５’によってリマッピングされたアドレスを使用して不揮発性メモリ装置１２０をアクセスする。
以上のアクセス方法によると、ページ単位のリペアが可能であるので、大容量の不揮発性メモリ装置のリペアに消費されるコストを大幅低減することができる。したがって、格納装置１００や不揮発性メモリ装置１２０の収率の向上が期待される。
図１５は、本発明の実施形態に係るソリッドステートディスク（以下、ＳＳＤ）を含むユーザ装置を示すブロック図である。図１５を参照すると、ユーザ装置１０００は、ホスト１１００とＳＳＤ１２００とを含んでいる。ＳＳＤ１２００は、ＳＳＤコントローラ１２１０、バッファメモリ１２２０、及び不揮発性メモリ装置１２３０を含んでいる。
ＳＳＤコントローラ１２１０は、ホスト１１００とＳＳＤ１２００との物理的な接続を提供する。つまり、ＳＳＤコントローラ１２１０は、ホスト１１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）に対応してＳＳＤ１２００とのインタフェーシングを提供する。特に、ＳＳＤコントローラ１２１０は、ホスト１１００から提供されるコマンドをデコーディングする。デコーディングされた結果に応じて、ＳＳＤコントローラ１２１０は、不揮発性メモリ装置１２３０をアクセスする。ホスト１１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）ではＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）などが含まれる。
バッファメモリ１２２０には、ホスト１１００から提供された書き込みデータまたは不揮発性メモリ装置１２３０から読み出されたデータが一時格納される。ホスト１１００の読み出し要求の時に不揮発性メモリ装置１２３０に存在するデータがキャッシュされている場合には、バッファメモリ１２２０は、キャッシュされたデータを直接ホスト１１００に提供するキャッシュ機能をサポートする。一般的に、ホスト１１００のバスフォーマット（例えば、ＳＡＴＡまたはＳＡＳ）によるデータ伝送速度は、ＳＳＤ１２００のメモリチャネルの伝送速度よりも顕著に速い。つまり、ホスト１１００のインターフェイス速度が顕著に高い場合、大容量のバッファメモリ１２２０を提供することによって、速度差によって発生するパフォーマンスの低下を最小化することができる。
バッファメモリ１２２０は、大容量の補助記憶装置として使用されるＳＳＤ１２００で十分なバッファリングを提供するために、同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）として提供することができる。しかし、バッファメモリ１２２０がここの開示に限定されないことは、この分野の通常の知識を習得した者に自明である。
不揮発性メモリ装置１２３０は、ＳＳＤ１２００の格納媒体として提供される。例えば、不揮発性メモリ装置１２３０は、大容量の格納能力を有する垂直構造ＮＡＮＤフラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ Ｆｌａｓｈｍｅｍｏｒｙ）として提供される。不揮発性メモリ装置１２３０は、複数のメモリ装置で構成することができる。この場合、各々のメモリ装置は、チャネル単位でＳＳＤコントローラ１２１０と接続される。格納媒体として不揮発性メモリ装置１２３０がＮＡＮＤフラッシュメモリを例としてあげて説明したが、他の不揮発性メモリ装置で構成されてもよい。例えば、格納媒体としてＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）、ＮＯＲフラッシュメモリなどを使用することができ、異種のメモリ装置が混用されるメモリシステムも適用可能である。
上述のＳＳＤ１２００で、ＳＳＤコントローラ１２１０は、入力されたアドレスを検出して欠陥ページであるか否かを判断することができる。そしてＳＳＤコントローラ１２１０は、欠陥ページとして判断されたアドレスをページ単位でリペアするためのリペアアドレスにリマッピングすることができる。これらの機能を備えるためにＳＳＤコントローラ１２１０はＢＰリペアテーブルを別に具備することができる。
図１６は、本発明に係るメモリシステム２０００を簡略に示すブロック図である。図１６を参照すると、本発明に係るメモリシステム２０００は、不揮発性メモリ装置２２００とメモリコントローラ２１００とを含んでいる。
メモリコントローラ２１００は、不揮発性メモリ装置２２００を制御するように構成される。不揮発性メモリ装置２２００とメモリコントローラ２１００の結合によってメモリカードが構成される。ＳＲＡＭ２１３０は、プロセッシングユニット２１１０の動作メモリとして使用される。ここで、ＳＲＡＭ２１３０には、各々のページデータに対するアップデート回数を格納するためのルックアップテーブルが構成される。ホストインタフェース２１２０はメモリシステム２０００と接続されるホストのデータ交換プロトコルを備える。エラー訂正ブロック２１４０は、不揮発性メモリ装置２２００から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェイス２１６０は、本発明の不揮発性メモリ装置２２００とインタフェーシングする。プロセッシングユニット２１１０は、メモリコントローラ２１００のデータ交換のためのすべての動作を実行する。図示しないが、本発明に係るメモリシステム２０００は、ホストとのインタフェーシングのためのコードデータを格納するＲＯＭ（図示しない）などをさらに提供することができることはこの分野の通常の知識を習得した者に自明である。
アクセス要求が発生すると、メモリコントローラ２１００は、入力されたアドレスを検出して、欠陥ページであるか否かを判断する。そして、メモリコントローラ２１００は、欠陥ページとして判断されたアドレスをページ単位でリペアするためのリペアアドレスにリマッピングすることができる。これらの機能を備えるためにメモリコントローラ２１００はＢＰリペアテーブルを別に具備することができる。
不揮発性メモリ装置２２００は、複数のフラッシュメモリチップで構成されるマルチチップパッケージにすることができる。以上の本発明のメモリシステム２０００は、エラー発生確率が低い高信頼性の格納媒体に使用することができる。この場合、メモリコントローラ２１００は、ＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅは、ＳＡＳ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、及びＩＤＥなどのインターフェースプロトコルのうちの１つを通じて外部（例えば、ホスト）と通信するように構成される。
図１７は、フラッシュ・メモリ装置３１２０を含むコンピューティングシステム３０００を簡略に示している。本発明に係るコンピューティングシステム３０００は、システムバス３６００に電気的に接続されたマイクロプロセッサ３２００、ＲＡＭ３３００、ユーザインターフェース３４００、ベースバンドチップセット（Ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム３５００、及びメモリシステム３１００を含んでいる。メモリシステム３１００は、図１５のＳＳＤ１２００または図１６に示したメモリシステム２０００と実質的に同一に構成される。
本発明に係るコンピューティングシステム３０００がモバイル装置の場合は、コンピューティングシステム３０００の動作電圧を供給するためのバッテリ（図示しない）が追加に提供される。図示しないが、本発明に係るコンピューティングシステム３０００には、アプリケーションチップセット（Ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ；ＣＩＳ）、モバイルＤＲＡＭなどをさらに提供できることは、この分野の通常の知識を習得した者に自明である。メモリシステム３１００は、例えば、データを格納するために不揮発性メモリを使用したＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ）を構成することができる。または、メモリシステム３１００は、フュージョンフラッシュメモリ（例えば、ＯｎｅＮＡＮＤフラッシュメモリ）として提供することができる。
メモリコントローラ３１１０は、入力されたアドレスを検出して、欠陥ページであるか否かを判断することができる。そして、メモリコントローラ３１１０は、欠陥ページとして判断されたアドレスをページ単位でリペアするためのリペアアドレスにリマッピングすることができる。これらの機能を備えるためにメモリコントローラ３１１０はＢＰリペアテーブルを別に具備することができる。
本発明に係る不揮発性メモリ装置及び／またはメモリコントローラは多様な形態のパッケージを利用して実装することができる。例えば、本発明に係るラッシュメモリ装置及び／またはメモリコントローラはＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを利用して実装することができる。
以上、用いられた特定の用語、具体的な構成、及び図面の記載などは但し本発明を説明するための目的として使われ、意味の限定及び特許請求の範囲に記載した本発明の範囲を制限するために使われたのではない。したがって、本発明の範囲または技術的思想を逸脱せず、本発明の構造を多様に修正または変更することができることはこの分野に熟練された者に自明である。したがって、本発明の範囲は後述の特許請求の範囲及びその均等物まで含み、上述の実施形態に限らない。
１１０、２１００、３１１０・・・メモリコントローラ
１２０、１２３０、２２００・・・不揮発性メモリ装置
１１５’・・・ＢＰリペアテーブル
１１１・・・基板
１１２・・・絶縁物質
１１３・・・ピラー
１１４・・・表面層
１１５・・・内部層
１１６・・・絶縁膜
２１１、２２１、２３１、２４１、２５１、２６１、２７１、２８１、２９１、２１３ 、２２３、２３３、２４３、２５３、２６３、２７３、２８３、２９３・・・第１導電物質
３１１、３１２、３１３、３１４・・・ドーピング領域
３２０・・・ドレイン
３３１、３３２、３３３・・・ビットライン
４１０・・・メイン領域
４２０・・・予備領域
１１００・・・ホスト
１２００・・・ＳＳＤ
１２１０・・・ＳＳＤコントローラ
１２２０・・・バッファメモリ
２１００・・・フラッシュメモリ
２１１０・・・ＣＰＵ
２１２０・・・ホストインターフェース
２１３０・・・ＳＲＡＭ
２１４０・・・ＥＣＣ
２１６０・・・メモリインターフェース
３０００・・・コンピューティングシステム
３１００・・・メモリシステム
３１２０・・・フラッシュメモリ装置
３２００・・・中央処理装置
３３００・・・ＲＡＭ
３４００・・・ユーザインターフェース
３５００・・・モデム
３６００・・・システムバス

Claims (22)

  1. メモリセルの配列に関係なく、プログラム順序の調整が可能なメモリブロックを含む不揮発性メモリ装置と、
    前記不揮発性メモリ装置を制御し、前記メモリブロック内の欠陥ページを前記メモリブロック内の正常ページに取り替えるアドレスマッピングを実行するメモリコントローラとを含むことを特徴とする格納装置。
  2. 前記メモリブロックは、前記メモリセルが基板に垂直方向に積層された３次元構造で形成されることを特徴とする請求項１に記載の格納装置。
  3. 前記メモリコントローラは、前記メモリブロックをワードラインに沿ってメイン領域と予備領域に区分し、前記メイン領域から発生する前記欠陥ページを、前記予備領域の前記正常ページに取り替えるようにアドレスをマッピングすることを特徴とする請求項１に記載の格納装置。
  4. 前記メイン領域の第１ワードラインに対応するページアドレスは、前記予備領域の第２ワードラインに対応するページアドレスにリマッピングされることを特徴とする請求項３に記載の格納装置。
  5. 前記メイン領域の第１ワードラインに対応する少なくとも１つの論理ページアドレスは、前記予備領域に位置する第２ワードラインに対応する少なくとも１つの論理ページアドレスにマッピングされることを特徴とする請求項３に記載の格納装置。
  6. 前記論理ページアドレスは、マルチレベルセルに格納されるページに対応するアドレスであることを特徴とする請求項５に記載の格納装置。
  7. 前記メモリコントローラは、前記メモリブロックを選択ラインに沿ってメイン領域と予備領域に区分し、前記メイン領域から発生する前記欠陥ページを、前記予備領域の前記正常ページに取り替えるようにアドレスをマッピングすることを特徴とする請求項１に記載の格納装置。
  8. 前記メイン領域の第１選択ラインに対応するページアドレスは、前記予備領域の第２選択ラインに対応するページアドレスにマッピングされることを特徴とする請求項７に記載の格納装置。
  9. 前記メイン領域の第１選択ラインに対応する少なくとも１つの論理ページアドレスは、前記予備領域の第２選択ラインに対応する少なくとも１つの論理ページアドレスにマッピングされることを特徴とする請求項７に記載の格納装置。
  10. 前記メモリコントローラは、前記アドレスマッピングを実行するための欠陥ブロックリペアテーブルを備えることを特徴とする請求項１に記載の格納装置。
  11. メモリセルの配列と関係なく、可変的なプログラム順序を持つ複数のメモリブロックを含む不揮発性メモリ装置と、
    前記不揮発性メモリ装置を制御し、前記複数のメモリブロックのうち、第１メモリブロックの欠陥ページを第２メモリブロックの正常ページに取り替えるアドレスマッピングを実行するメモリコントローラとを含み、
    前記第１メモリブロックの正常ページは、前記メモリコントローラから提供されたページアドレスによってアクセス可能であることを特徴とする格納装置。
  12. 前記第１メモリブロックと前記第２メモリブロックに各々含まれるメモリセルは、各々、少なくとも２ビット以上のデータを格納するマルチレベルセルであることを特徴とする請求項１１に記載の格納装置。
  13. 前記欠陥ページと前記正常ページは、マルチレベルセルに格納される複数の論理ページのうちの少なくとも１つに対応することを特徴とする請求項１２に記載の格納装置。
  14. 前記第１メモリブロックの第１ワードラインに対応するページアドレスは、前記第２メモリブロックの第２ワードラインに対応するページアドレスにマッピングされることを特徴とする請求項１２に記載の格納装置。
  15. 前記第１メモリブロックの第１ワードラインに対応する少なくとも１つの論理ページアドレスは、前記第２メモリブロックの第２ワードラインに対応する少なくとも１つの論理ページアドレスにマッピングされることを特徴とする請求項１２に記載の格納装置。
  16. 基板上に垂直方向に複数のワードラインが積層されたメモリブロックを含む不揮発性メモリ装置のリペア方法において、
    入力されたページアドレスが前記メモリブロックのメイン領域に位置する欠陥ページに対応するか否かを検出する段階と、
    前記検出結果に基づいて前記欠陥ページのアドレスを前記メモリブロック内の予備領域に具備される正常ページのアドレスにマッピングする段階とを含むことを特徴とするリペア方法。
  17. 前記メイン領域の第１ワードラインに対応するページアドレスは、前記予備領域の第２ワードラインに対応するページアドレスにマッピングされることを特徴とする請求項１６に記載のリペア方法。
  18. 前記メイン領域の第１ワードラインに対応する少なくとも１つの論理ページアドレスは、前記予備領域に位置する第２ワードラインに対応する少なくとも１つの論理ページアドレスにマッピングされることを特徴とする請求項１６に記載のリペア方法。
  19. 前記論理ページアドレスは、マルチレベルセルに格納されるページに対応するアドレスであることを特徴とする請求項１８に記載のリペア方法。
  20. 前記メイン領域の第１選択ラインに対応するページアドレスは、前記予備領域の第２選択ラインに対応するページアドレスにマッピングされることを特徴とする請求項１６に記載のリペア方法。
  21. 前記メイン領域の第１選択ラインに対応する少なくとも１つの論理ページアドレスは、前記予備領域の第２選択ラインに対応する少なくとも１つの論理ページアドレスにマッピングされることを特徴とする請求項１６に記載のリペア方法。
  22. 前記メモリブロックは、ワードラインまたはストリング選択ラインの配列順と関係ないシーケンスでプログラムされることを特徴とする請求項１６に記載のリペア方法。
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