KR20120030817A - 플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법 - Google Patents

플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 시스템 및 그것의 인터리빙 방법에 관한 것이다. 본 발명에 따른 플래시 메모리 시스템은 복수의 워드 라인에 연결된 메모리 셀 어레이; 및 상기 복수의 워드 라인 사이의 비트 에러율(BER)을 평균화하기 위하여, 상기 복수의 워드 라인에 대하여 인터리빙 동작(이하, WL 인터리빙 동작이라 함)을 수행하고, 인터리브된 WL 데이터를 상기 메모리 셀 어레이에 프로그램하기 위한 WL 인터리빙 로직을 포함한다. 본 발명에 의하면, 비트 에러율 불균형을 완화할 수 있고, ECC 회로의 부담을 줄일 수 있다.

Description

플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법{FLASH MEMORY SYSTEM AND WL INTERLEAVING METHOD THEREOF}
본 발명은 반도체 메모리 장치를 포함하는 메모리 시스템에 관한 것으로, 좀 더 구체적으로는 인터리빙 동작을 수행하는 플래시 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 포함하는 플래시 메모리 시스템이 데이터 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키고 있다. 그러나 종래의 2차원 플래시 메모리는 제조 공정상 집적도를 증가시키는 데에는 제한이 있다. 이러한 제약을 극복하기 위해, 3차원 플래시 메모리가 제안되고 있다. 3차원 플래시 메모리는 기판과 수직으로 여러 층을 쌓고 채널 홀(channel hole)을 뚫어서 제조된다. 하지만, 3차원 플래시 메모리의 채널 홀을 일정하게 뚫는 것은 매우 어렵다. 3차원 플래시 메모리의 채널 홀의 단면이 일정하지 않으면, 서로 다른 워드 라인 사이에서 비트 에러 발생 빈도가 달라질 수 있다.
본 발명의 목적은 비트 에러율(BER; Bit Error Rate) 불균형을 줄일 수 있는 플래시 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명은 플래시 메모리 시스템에 관한 것이다. 본 발명의 실시 예에 따른 플래시 메모리 시스템은 복수의 워드 라인에 연결된 메모리 셀 어레이; 및 상기 복수의 워드 라인 사이의 비트 에러율(BER)을 평균화하기 위하여, 상기 복수의 워드 라인에 대하여 인터리빙 동작(이하, WL 인터리빙 동작이라 함)을 수행하고, 인터리브된 WL 데이터를 상기 메모리 셀 어레이에 프로그램하기 위한 WL 인터리빙 로직을 포함한다. 실시 예로서, 상기 WL 인터리빙 동작을 수행하기 전에, WL 데이터로부터 에러 정정 코드(ECC)의 패러티 비트를 생성하는 ECC 회로를 더 포함할 수 있다.
실시 예로서, 상기 메모리 셀 어레이는 3차원 구조일 수 있다. 상기 메모리 셀 어레이는 복수의 메모리 블록으로 구성되고, 각각의 메모리 블록은 복수의 플레인으로 구성되고, 상기 복수의 플레인은 워드 라인을 통해 서로 연결되고 선택 라인을 통해 서로 분리될 수 있다.
실시 예로서, 상기 WL 인터리빙 동작은 동일 플레인의 다른 워드 라인 사이에서 수행될 수 있다. 이때 상기 WL 인터리빙 동작은 동일 플레인의 모든 워드 라인 사이에서 수행되거나, 일부 워드 라인 사이에서 수행될 수 있다. 또한, 상기 WL 인터리빙 동작은 다른 플레인의 동일 워드 라인 사이에서 수행되거나, 다른 플레인의 다른 워드 라인 사이에서 수행될 수도 있다.
실시 예로서, 상기 메모리 셀 어레이는 플래시 메모리에 포함되고, 상기 WL 인터리빙 로직은 상기 플래시 메모리를 제어하기 위한 메모리 컨트롤러에 포함될 수 있다. 상기 메모리 셀 어레이 및 상기 WL 인터리빙 로직은 플래시 메모리에 포함될 수 있다. 상기 메모리 셀 어레이는 저장 장치에 포함되고, 상기 WL 인터리빙 로직은 상기 저장 장치가 연결되어 사용되는 호스트에 포함될 수 있다. 또한, 상기 메모리 셀 어레이 및 상기 WL 인터리빙 로직은 메모리 카드나 SSD나 휴대용 전자 장치 내에 구현될 수 있다.
본 발명은 플래시 메모리 시스템의 워드 라인 인터리빙 방법에 관한 것이다. 상기 플래시 메모리 시스템은 복수의 메모리 블록으로 구성되고, 각각의 메모리 블록은 복수의 플레인으로 구성되고, 상기 복수의 플레인은 복수의 워드 라인을 통해 서로 연결되고 복수의 선택 라인을 통해 서로 분리되는 3D 셀 어레이; 및 상기 복수의 워드 라인에 대하여 인터리빙 동작(이하, WL 인터리빙 동작이라 함)을 수행하는 WL 인터리빙 로직을 포함한다.
상기 플래시 메모리 시스템의 워드 라인 인터리빙 방법은, 인터리빙을 수행할 워드 라인 데이터의 크기를 결정하는 단계; ECC 인코딩 동작을 수행하고, 결정된 워드 라인 데이터를 인터리브하는 단계; 및 상기 인터리브된 워드 라인 데이터 및 상기 생성된 에러 정정 코드를 상기 3D 셀 어레이에 프로그램하는 단계를 포함한다.
실시 예로서, 상기 WL 인터리빙 동작은 동일 플레인의 다른 워드 라인 사이에서 수행될 수 있다. 이때 상기 WL 인터리빙 동작은 동일 플레인의 모든 워드 라인 사이에서 수행되거나, 일부 워드 라인 사이에서 수행될 수 있다. 또한, 상기 WL 인터리빙 동작은 다른 플레인의 동일 워드 라인 사이에서 수행되거나, 다른 플레인의 다른 워드 라인 사이에서 수행될 수도 있다.
본 발명의 실시 예에 따른 플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법에 의하면, 서로 다른 워드 라인 사이의 비트 에러율(BER)의 불균형을 완화할 수 있고, ECC 회로의 부담을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 I-I' 단면을 평면적으로 보여주고, 도 5 및 도 6은 필라의 단면을 입체적으로 보여준다.
도 7은 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 8은 도 7에 도시된 등가 회로도의 플레인 구조를 설명하기 위한 개념도이다.
도 9는 도 1에 도시된 플래시 메모리 시스템의 WL 인터리빙 방법에 대한 제 1 실시 예를 설명하기 위한 블록도이다.
도 10은 WL 인터리빙 동작 및 WL 디-인터리빙 동작을 예시적으로 보여준다.
도 11은 도 1에 도시된 플래시 메모리 시스템의 WL 인터리빙 방법에 대한 제 2 실시 예를 설명하기 위한 블록도이다.
도 12는 도 11에 도시된 플래시 메모리 시스템의 WL 인터리빙 동작 및 WL 디-인터리빙 동작을 예시적으로 보여준다.
도 13은 도 1에 도시된 플래시 메모리 시스템의 WL 인터리빙 방법에 대한 제 3 실시 예를 설명하기 위한 블록도이다.
도 14는 도 12에 도시된 플래시 메모리 시스템의 WL 인터리빙 동작 및 WL 디-인터리빙 동작을 예시적으로 보여준다.
도 15는 도 1에 도시된 플래시 메모리 시스템의 WL 인터리빙 동작을 설명하기 위한 순서도이다.
도 16은 도 2에 도시된 3D 셀 어레이의 다른 실시 예를 보여주는 단면도이다.
도 17 내지 도 19는 본 발명에 따른 플래시 메모리 시스템의 다양한 적용 예를 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 메모리 카드에 적용한 예를 보여준다.
도 21은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다.
도 22는 도 21에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 23은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 전자 장치로 구현한 예를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
Ⅰ. 플래시 메모리 시스템
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 시스템(1000)은 호스트(도시되지 않음), 플래시 메모리(1100) 및 메모리 컨트롤러(1200)를 포함한다. 플래시 메모리(1100) 및 메모리 컨트롤러(1200)는 USB 메모리, 메모리 카드, SSD(Solid State Drive) 등과 같은 저장 장치(storage device)로 구현될 수 있다. 이러한 저장 장치는 컴퓨터, 노트북, 디지털 카메라, 휴대폰 등과 같은 호스트에 접속되어 사용될 수 있다.
플래시 메모리(1100)는 메모리 컨트롤러(1200)의 제어에 따라 쓰기, 읽기, 또는 소거 동작을 수행할 수 있다. 이를 위해 플래시 메모리(1100)는 메모리 컨트롤러(1200)와 커맨드, 어드레스, 데이터, 그리고 제어 신호를 주고 받을 수 있다. 플래시 메모리(1100)는 3차원 구조 (또는 수직 구조)로 된 메모리 셀 어레이 (이하, 3D 셀 어레이라 함)를 가질 수 있다.
메모리 컨트롤러(1200)는 호스트 인터페이스(1201), 플래시 인터페이스(1202), 중앙처리장치(CPU, 1210), 버퍼 메모리(1220), 워드 라인 인터리빙 로직(WL interleaving logic, 1230), 그리고 ECC 회로(1240)를 포함한다. 호스트 인터페이스(1201)는 호스트와 데이터를 주고 받는데 사용되며, 플래시 인터페이스(1202)는 플래시 메모리(1100)와 데이터를 주고 받는데 사용된다. 중앙처리장치(1210)는 플래시 메모리(1100)의 쓰기, 읽기, 또는 소거 동작을 제어한다.
버퍼 메모리(1220)는 플래시 메모리(1100)에 프로그램될 데이터나 호스트로 제공할 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 플래시 변환 레이어(Flash Translation Layer; FTL)와 같은 펌웨어를 구동하는 데 사용될 수도 있다. 플래시 변환 레이어(FTL)는 중앙처리장치(1210)에 의해 운용된다. 도 1에 도시된 버퍼 메모리(1220)는 워드 라인 인터리빙 동작을 수행하는 데 전용으로 사용될 수 있다. 이러한 버퍼 메모리(1220)는 DRAM, SRAM 등과 같은 휘발성 메모리 또는 PRAM, MRAM, Flash memory 등과 같은 불휘발성 메모리로 구현될 수 있다.
WL 인터리빙 로직(1230)은 워드 라인 인터리빙 동작(WL interleaving operation)을 수행할 수 있다. WL 인터리빙 동작(WL interleaving operation)은 플래시 메모리(1100)의 서로 다른 물리적 페이지(physical page)에 저장될 데이터를 섞어주는 동작을 의미한다. 여기에서, 물리적 페이지는 하나의 워드 라인에 연결되어 있는 메모리 셀들의 집합을 뜻한다. 하나의 물리적 페이지에는 하나 또는 그 이상의 논리적 페이지(logical page)가 저장될 수 있다. 여기에서, 논리적 페이지는 하나의 물리적 페이지에 한 번에 프로그램될 수 있는 데이터의 집합을 뜻한다.
WL 인터리빙 로직(1230)은 서로 다른 물리적 페이지에 저장될 데이터를 섞어줌으로, 워드 라인 사이의 비트 에러율(BER; Bit Error Rate) 불균형을 줄여준다. 워드 라인 사이의 BER 불균형은 3차원 플래시 메모리에서 나타날 수 있다. 이는 도 2 내지 도 7을 참조하여 상세하게 설명될 것이다. 한편, WL 인터리빙 로직(1230)은 모듈과 같은 하드웨어나, 알고리즘이나 펌웨어와 같은 소프트웨어로 구현될 수 있다.
ECC 회로(1240)는 플래시 메모리(1100)로 전송되는 데이터를 이용하여, 에러 정정 코드(ECC; Error Correction Code)의 패러티 비트(parity bits)를 생성한다. 페러티 비트(parity bits)는 메인 데이터와 함께 플래시 메모리(1100)에 저장된다. 메인 데이터는 플래시 메모리(1100)의 메인 영역(main area)에 저장되고, 페러티 비트(parity bits)는 스페어 영역(spare area)에 저장된다.
ECC 회로(1240)는 플래시 메모리(1100)에 저장된 페러티 비트를 이용하여, 플래시 메모리(1100)로부터 읽은 데이터의 비트 에러를 검출 및 정정할 수 있다. 그러나 ECC 회로(1240)가 정정할 수 있는 비트 에러 수는 제한되어 있다. ECC 회로(1240)는 검출된 비트 에러 수가 정정 용량 내이면 비트 에러를 정정할 수 있지만, 정정 용량 밖이면 정정할 수 없다.
따라서 서로 다른 물리적 페이지에 데이터가 저장될 경우에, ECC 회로(1240)는 비트 에러율(BER)이 가장 높은 물리적 페이지에 맞추어 정정 용량을 정하게 된다. 예를 들면, WL1 내지 WL4에서 비트 에러율(BER)이 각각 8, 4, 2, 1인 경우에, ECC 회로(1240)는 WL1의 비트 에러율(BER)에 맞추어 정정 용량을 정하게 된다. 이와 같이 워드 라인 사이에 BER 불균형이 있는 경우에, ECC 회로(1240)는 가장 높은 BER을 갖는 워드 라인에 정정 용량을 맞춰야 한다.
한편, BER 불균형은 MLC 플래시 메모리에서도 발생할 수 있다. 예를 들면, 하나의 물리적 페이지에 둘 이상의 논리 페이지가 저장되는 MLC(Multi-Level Cell) 플래시 메모리가 그레이 매핑(gray mappint)을 사용하는 경우에, 하나의 물리적 페이지에 프로그램되는 논리적 페이지가 증가할 때마다 BER은 2배씩 증가할 수 있다. 하나의 물리적 페이지에 N개의 논리적 페이지가 저장되면, N개의 논리적 페이지별 BER은 1:2:22:…:2N-1이 될 수 있다. 이때에도 ECC 회로(1240)는 가장 높은 BER을 갖는 N번째 논리적 페이지에 맞추어 정정 용량을 정해야 한다.
도 1에 도시된 플래시 메모리 시스템(1000)은 WL 인터리빙 동작을 수행함으로, 워드 라인 사이의 BER 불균형을 줄여준다. BER 불균형이 줄어들면, 플래시 메모리 시스템(1000)은 ECC 회로(1240)의 정정 용량을 줄일 수 있다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리(1100)는 3차원 셀 어레이(1110), 데이터 입출력 회로(1120), 어드레스 디코더(1130), 그리고 제어 로직(1140)을 포함한다.
3차원 셀 어레이(1110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다. 각각의 메모리 블록은 플래시 메모리(1100)의 소거 단위를 이룬다.
데이터 입출력 회로(1120)는 복수의 비트 라인(BLs)을 통해 3차원 셀 어레이(1110)와 연결된다. 데이터 입출력 회로(1120)는 외부로부터 데이터(DATA)를 입력받거나, 3차원 셀 어레이(1110)로부터 읽은 데이터(DATA)를 외부로 출력한다. 어드레스 디코더(1130)는 복수의 워드 라인(WLs) 및 선택 라인(GSL, SSL)을 통해 3차원 셀 어레이(1110)와 연결된다. 어드레스 디코더(1130)는 어드레스(ADDR)를 입력받고 워드 라인을 선택한다.
제어 로직(1140)은 플래시 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어한다. 예를 들면, 제어 로직(1140)은 프로그램 동작 시에, 어드레스 디코더(1130)를 제어함으로 선택 워드 라인으로 프로그램 전압이 제공되도록 하고, 데이터 입출력 회로(1120)를 제어함으로 데이터가 프로그램되도록 할 수 있다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 그리고 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 전하 저장막(charge storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 외곽 부분(O)은 채널 반도체로 구성될 수 있고, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
계속해서 도 3을 참조하면, 메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 I-I' 단면을 평면적으로 보여주고, 도 5는 필라의 단면을 입체적으로 보여준다. 도 4 및 도 5를 참조하면, 기판(SUB)과 수직 방향으로 절연막(insulation layer)과 게이트 전극막(gate electrode layer)이 교대로 형성되어 있다. 게이트 전극막은 선택 라인(GSL, SSL) 및 워드 라인(WL1~WL8)과 연결되어 있다.
필라(pillar)를 형성하기 위하여 수직 패터닝(vertical patterning)을 하는 경우에, 필라 하부 쪽으로 갈수록 그 폭이 작아질 수 있다(Wt>Wb). 따라서 필라는 θ의 경사각을 갖는 V자형 원통일 수 있다. 필라의 폭 차이로 인해, 필라의 둘레 길이는 기판(SUB)으로부터의 높이와 경사각(θ)에 따라 달라질 수 있다. 도 6에 도시된 것처럼, 필라와 교차하는 두 평면들 사이의 높이가 h이고 하부 평면과 교차하는 필라의 반지름이 a인 경우, 상부 평면과 교차하는 필라의 반지름(c)은 수학식 1과 같이 구할 수 있다.
Figure pat00001
또한, 하부 및 상부 평면과 교차하는 필라의 둘레 길이(P1, P2)는 수학식 2와 같이 구할 수 있다.
Figure pat00002
수학식 2에서 보는 바와 같이, 필라의 둘레 길이는 기판(SUB)으로부터의 높이에 따라 달라질 수 있다. 따라서 게이트 전극막이 동일한 두께로 형성되는 경우에, 게이트 전극막의 대향 면적(facing area)은 높이에 따라 달라질 수 있다. 여기에서, 대향 면적은 필라의 외곽 부분(O, 도 5 참조)과 직면하는 게이트 전극막의 면적을 의미한다.
게이트 전극막은 셀 트랜지스터의 게이트 전극으로 사용되고, 필라의 외곽 부분(O)은 셀 트랜지스터의 채널 영역으로 사용될 수 있다. 이때 필라의 둘레 길이(PCL1 또는 PCL2) 및 게이트 전극막의 두께(h)는 셀 트랜지스터의 종횡비(W/L)를 결정할 수 있다. 모스 트랜지스터의 드레인 전류(Id)는 아래 수학식 3에서 보는 바와 같이, 채널 폭(W)에 비례하고 채널 길이(L)에 반비례한다.
Figure pat00003
(여기서, α는 비례 상수이고, Vg 및 Vd는 각각 게이트 전압 및 드레인 전압이고, Vt는 문턱 전압이다.)
따라서 서로 다른 높이에 형성되는 셀 트랜지스터는 서로 다른 전류 특성을 가질 수 있다. 즉, 게이트 전극막의 두께가 동일한 경우에, 셀 트랜지스터의 전류 특성은 높이에 따라 다르게 나타날 수 있다. 이러한 이유로, 워드 라인(WL1~WL8)에 동일한 프로그램 전압 또는 읽기 전압이 인가되더라도, 워드 라인의 높이에 따라서 채널 전류가 달라질 수 있다. 이는 워드 라인의 높이에 따라 셀 트랜지스터의 문턱 전압이 달라질 수 있음을 의미한다. 셀 트랜지스터의 문턱 전압이 달라지면, 비트 에러율(BER)이 워드 라인에 따라 달라질 수 있다.
다시 도 3을 참조하면, 메모리 블록(BLK1)은 워드 라인의 높이에 따라 다른 필라의 폭이 달라질 수 있다. 예를 들면, 필라 하부 쪽으로 갈수록 그 폭이 작아질 수 있다. 이는 워드 라인 사이에서 BER 불균형이 나타날 수 있음을 의미한다. 도 1에 도시된 플래시 메모리 시스템(1000)은 WL 인터리빙 동작을 수행함으로, 워드 라인 사이의 BER 불균형을 줄여준다.
도 7은 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 7을 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL1~GSL3)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
계속해서 도 7을 참조하면, 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 접지 선택 라인(GSL1~GSL3) 및 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀(이하, 페이지라 함)을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 선택 라인(SSL1, GSL1)이 선택된다.
도 8은 도 7에 도시된 등가 회로도의 플레인 구조를 설명하기 위한 개념도이다. 도 8을 참조하면, 도 7에 도시된 메모리 블록(BLK1)은 3개의 플레인(plane)으로 구성된다. 도 7에서, 낸드 스트링(NS11, NS12, NS13)은 PLANEa를 구성하고, 낸드 스트링(NS21, NS22, NS23)은 PLANEb를 구성하며, 낸드 스트링(NS31, NS32, NS33)은 PLANEc를 구성한다. 그리고 WL1은 플레인에 따라 WLa1, WLb1, WLc1로 구분되고, WL2는 WLa2, WLb2, WLc2로 구분될 수 있다. 마찬가지로, WLn은 WLan, WLbn, WLcn으로 구분될 수 있다.
프로그램 순서는 여러 가지일 수 있다. 예를 들면, PLANEa부터 PLANEc까지 순차적으로 프로그램 동작이 수행될 수 있다. 그리고 각각의 플레인에서는, WL1부터 WL8까지 순차적으로 프로그램 동작이 수행될 수 있다. 한편, 도 8에 도시된 바와 같이, PLANEb와 PLANEc 사이에는 하나 또는 그 이상의 플레인이 더 포함될 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 시스템(도 1 참조, 1000)은 WL 인터리빙 동작을 수행함으로, 워드 라인 사이의 BER 불균형을 줄일 수 있다. 이하에서는 워드 라인 사이의 BER 불균형을 완화하고 ECC 회로(도 1 참조, 1240)의 부담을 줄일 수 있는 다양한 WL 인터리빙 방법들이 설명될 것이다.
Ⅱ. 워드 라인 인터리빙 방법의 실시 예
1. 동일 플레인의 다른 워드 라인 사이에서 WL 인터리빙 동작
도 9는 본 발명에 따른 WL 인터리빙 방법의 제 1 실시 예를 보여주는 블록도이다. 도 9를 참조하면, 플래시 메모리 시스템(1001)은 3D 셀 어레이(1110), WL 인터리빙 로직(1230), 그리고 ECC 회로(1240)를 포함한다. ECC 회로(1240)는 ECC 인코더(1241) 및 ECC 디코더(1242)를 포함한다. 도 9에 도시된 플래시 메모리 시스템(1001)은 동일 플레인의 다른 워드 라인 사이에서 인터리빙 동작(이하, 수직 WL 인터리빙 동작이라 함)을 수행한다.
3D 셀 어레이(1110)는 복수의 메모리 블록을 갖는다. 각각의 메모리 블록은 복수의 플레인을 갖는다. 도 9를 참조하면, 3차원 셀 어레이(1110)는 제 1 메모리 블록(BLK1)을 포함하고, 제 1 메모리 블록(BLK1)은 PLANEa를 포함한다. PLANEa는 WLa1~WLa8에 연결되어 있다.
수직 WL 인터리빙 동작은 PLANEa의 모든 워드 라인(WLa1~WLa8) 또는 일부 워드 라인(WLai~WLan; 2≤i<n≤7) 사이에서 수행될 수 있다. 수직 WL 인터리빙 동작은 연속되지 않은 일부 워드 라인(예를 들면, WLa1, WLa3, WLa4, WLa7 등) 사이에서도 수행될 수 있다. 이하에서는 일부 WL 인터리빙 동작(partial WL interleaving operation)에 대해서 설명하기로 한다. 도 9에서, (A)로 표시된 일부 워드 라인(WLa1~WLan) 사이에서 수직 WL 인터리빙 동작이 수행된다.
WL 인터리빙 로직(1230)은 인터리버(1231)를 사용하여 WL 인터리빙 동작을 수행할 수 있고, 디-인터리버(1232)를 사용하여 WL 디-인터리빙 동작(WL de-interleaving operation)을 수행할 수 있다.
ECC 회로(1240)는 ECC 인코더(1241)를 사용하여, 에러 정정 코드(ECC)의 페러티 비트를 생성한다. 사용자 데이터와 패러티 비트는 인터리버(1231)로 제공된다. 한편, ECC 회로(1240)는 ECC 디코더(1242)를 사용하여, 디-인터리버(1232)에서 제공된 데이터로부터 에러를 정정하여 원래의 데이터를 복원한다. ECC 인코더(1241) 또는 ECC 디코더(1242)는 소정의 데이터 단위(이하, 코드 워드(code word)라 함)로 인코딩 또는 디코딩 동작을 수행한다.
도 10은 WL 인터리빙 동작 및 WL 디-인터리빙 동작을 예시적으로 보여준다. 도 10에서, (A1)은 WL 인터리빙 동작 전의 데이터 구조를 보여주고, (A2)는 WL 인터리빙 동작 후의 데이터 구조를 보여준다. WLa1(1)에서, a는 플레인을 나타내고, 1은 페이지를 나타내며, (1)은 인터리버(1231)를 적용하는 데이터의 크기를 나타낸다. 인터리버(1231)를 적용하는 데이터의 크기는 1비트부터 n비트(예를 들면, 8비트, 512비트, 1024비트)까지 다양하게 조정될 수 있다.
인터리버(1231)를 사용하지 않으면, 도 10의 (A1)에 도시된 바와 같이, WLa1 페이지에는 WLa1(1) 내지 WLa1(m) 데이터가 저장되고, WLa2 페이지에는 WLa2(1) 내지 WLa2(m) 데이터가 저장되며, WLan 페이지에는 WLan(1) 내지 WLan(m) 데이터가 저장될 것이다. 이때 워드 라인의 높이에 따라 비트 에러율(BER)이 다를 수 있다. 예를 들면, WLa1의 BER이 WLa2의 BER보다 높고, WLa2의 BER이 WLan의 BER보다 높을 수 있다. 이때 ECC 회로(도 9 참조, 1240)의 정정 용량은 가장 높은 BER을 갖는 WLa1에 맞춰지게 된다. 이것은 ECC 회로(1240)의 부담으로 작용할 수 있다.
그러나 인터리버(1231)를 사용하면, 도 10에 도시된 바와 같이, WLa1 페이지에 저장될 데이터(WLa1(1)~WLa1(m))가 WLa1 페이지부터 WLan 페이지까지 나뉘어 저장될 수 있다. 그리고 데이터를 읽을 때, 디-인터리버(1232)를 사용하면, 나뉘어 저장된 데이터를 원래대로 복원할 수 있다.
만약, WLa1 페이지에 비트 에러가 몰려 있다고 가정하면, 인터리버(1231)를 적용한 후에 비트 에러는 WLa1(1), WLa2(1),…, WLan(1)에 몰릴 것이다. 이후에, 디-인터리버(1232)를 적용하면, 비트 에러는 WLa1~WLan 페이지에 골고루 퍼지게 될 것이다.
한편, 인터리버(1231)를 적용하는 방법은 다양하다. 아래 표 1에 도시된 바와 같이, 인터리버(1231)를 적용하는 데이터의 크기는 1비트부터 다양하며, 2개 또는 그 이상의 WL 단위로 인터리빙 동작을 수행할 수 있다. 표 1에서, C1, C2 등은 1 비트 또는 그 이상의 데이터이며, 인터리버(1231)를 적용하는 데이터 크기이다. 그리고 표 1은 m개의 워드 라인 단위로 인터리빙 동작을 수행하는 것을 보여준다.
C1
C2
C3
…
Cm 		Cm +1
Cm +2
Cm +3
…
C2m

…

…
Cn -1
Cn 		C1
C2
C3
…
Cm		 Cm+1
Cm+2
Cm+3
…
C2m

…

…
Cn-1
Cn

…		 C1
C2
C3
…
Cm		 Cm+1
Cm+2
Cm+3
…
C2m

…

…
Cn-1
Cn
통신 분야에서 block interleaver, convolutional interleaver, random interleaver 등이 사용되고 있는데, 이러한 방법들도 본 발명에 모두 적용될 수 있다. 한편, 본 발명의 실시 예에 따른 인터리빙 방법은 하나의 메모리 셀에 2비트 이상의 데이터를 적용할 수 있는 MLC(Multi Level Cell) 플래시 메모리에도 적용할 수 있다.
도 10에 도시된 방법에 의하면, 비트 에러율(BER)을 평균화할 수 있다. 예를 들어, 비트 에러율(BER)이 WLa1 내지 WLa4에서 각각 8, 4, 2, 1이라고 가정하면, 비트 에러율(BER)은 (8+4+2+1)/4, 즉 3.85로 평균화된다. ECC 회로(1240)는 평균값인 3.85로 정정 용량을 맞추기 때문에, 그만큼 정정 용량을 줄일 수 있다. 도 9에 도시된 플래시 메모리 시스템(1001)은 수직 WL 인터리빙 동작을 사용하여, 워드 라인 사이의 BER 불균형을 완화하고 ECC 회로(1240)의 정정 용량을 줄여준다.
2. 다른 플레인의 동일 워드 라인 사이에서 WL 인터리빙 동작
도 11은 본 발명에 따른 WL 인터리빙 방법의 제 2 실시 예를 보여주는 블록도이다. 도 11을 참조하면, 플래시 메모리 시스템(1002)은 3차원 셀 어레이(1110), WL 인터리빙 로직(1230), 그리고 ECC 회로(1240)를 포함한다. ECC 회로(1240)는 ECC 인코더(1241)와 ECC 디코더(1242)를 포함한다. 도 11에 도시된 플래시 메모리 시스템(1002)은 다른 플레인의 동일 워드 라인 사이에서 인터리빙 동작(이하, 수평 WL 인터리빙 동작이라 함)을 수행한다.
도 11을 참조하면, 3차원 셀 어레이(1110)는 제 1 메모리 블록(BLK1)을 포함하고, 제 1 메모리 블록(BLK1)은 PLANEa 내지 PLANEc를 포함한다. PLANEa는 WLa1~WLa8에 연결되고, PLANEb는 WLb1~WLb8에 연결되며, PLANEc는 WLc1~WLc8에 연결된다. 여기에서, 다른 플레인의 WLa1, WLb1, WLc1은 동일 워드 라인(WL1)에 공통으로 연결되어 있다. 수평 WL 인터리빙 동작은 (B)로 표시된 동일 워드 라인(WLa1, WLb1, WLc1) 사이에서 수행된다. 한편, 수평 WL 인터리빙 동작은 연속되지 않은 동일 워드 라인(예를 들면, WLa1, WLc1) 사이에서도 수행될 수 있다.
도 12는 도 11에 도시된 플래시 메모리 시스템(1002)의 WL 인터리빙 동작 및 WL 디-인터리빙 동작을 예시적으로 보여준다. 도 12에서, (B1)은 WL 인터리빙 동작 전의 데이터 구조를 보여주고, (B2)는 WL 인터리빙 동작 후의 데이터 구조를 보여준다.
인터리버(1231)를 사용하지 않으면, 도 12의 (B1)에 도시된 바와 같이, PLANEa의 WLa1 페이지에는 WLa1(1) 내지 WLa1(m) 데이터가 저장되고, PLANEb의 WLb1 페이지에는 WLb1(1) 내지 WLb1(m) 데이터가 저장되며, PLANEc의 WLc1 페이지에는 WLc1(1) 내지 WLc1(m) 데이터가 저장된다.
한편 동일 워드 라인(WL1)에 연결된 페이지라 하더라도, 플레인에 따라 비트 에러율(BER)이 다를 수 있다. 예를 들면, WLa1의 BER이 WLb1의 BER보다 높고, WLb1의 BER이 WLc1의 BER보다 높을 수 있다. 이때 ECC 회로(도 11 참조, 1240)의 정정 용량은 가장 높은 BER을 갖는 WLa1에 맞춰지게 된다. 이것은 ECC 회로(1240)의 부담으로 작용할 수 있다.
인터리버(1231)를 사용하면, 도 12에 도시된 바와 같이, WLa1 페이지에 저장될 데이터(WLa1(1)~WLa1(m))가 WLa1, WLb1,…,WLc1 페이지에 나뉘어 저장될 수 있다. 그리고 데이터를 읽을 때, 디-인터리버(1232)를 사용하면, 나뉘어 저장된 데이터를 원래대로 복원할 수 있다.
만약, WLa1 페이지에 비트 에러가 몰려 있다고 가정하면, 인터리버(1231)를 적용한 후에 비트 에러는 WLa1(1), WLb1(1),…,WLc1(1)에 몰릴 것이다. 이후에, 디-인터리버(1232)를 적용하면, 비트 에러는 WLa1~WLc1 페이지에 골고루 퍼지게 될 것이다.
도 12에 도시된 방법에 의하면, 비트 에러율(BER)을 평균화할 수 있다. 예를 들어, 비트 에러율(BER)이 WLa1 내지 WLc1에서 각각 3, 2, 1이라고 가정하면, 비트 에러율(BER)은 (3+2+1)/3, 즉 2로 평균화된다. ECC 회로(1240)는 평균값인 2로 정정 용량을 맞추기 때문에, 그만큼 정정 용량을 줄일 수 있다. 도 11에 도시된 플래시 메모리 시스템(1002)은 수평 WL 인터리빙 동작을 사용하여, 서로 다른 플레인의 동일 워드 라인 사이의 BER 불균형을 완화하고 ECC 회로(1240)의 정정 용량을 줄여준다.
3. 다른 플레인의 다른 워드 라인 사이에서 WL 인터리빙 방법
도 13은 본 발명에 따른 WL 인터리빙 방법의 제 3 실시 예를 보여주는 블록도이다. 도 13을 참조하면, 플래시 메모리 시스템(1003)은 3차원 셀 어레이(1110), WL 인터리빙 로직(1230), 그리고 ECC 회로(1240)를 포함한다. ECC 회로(1240)는 ECC 인코더(1241) 및 ECC 디코더(1242)를 포함한다. 도 13에 도시된 플래시 메모리 시스템(1002)은 다른 플레인의 워드 라인 사이에서 인터리빙 동작을 수행한다.
도 13을 참조하면, 3차원 셀 어레이(1110)는 제 1 메모리 블록(BLK1)을 포함하고, 제 1 메모리 블록(BLK1)은 PLANEa 내지 PLANEc를 포함한다. PLANEa는 WLa1~WLa8에 연결되고, PLANEb는 WLb1~WLb8에 연결되며, PLANEc는 WLc1~WLc8에 연결된다. WL 인터리빙 동작은 (C)로 표시된 다른 플레인의 다른 워드 라인(WL1, WL2) 사이에서 수행된다. 도 13에서, WLa1, WLb1, WLc1은 동일 워드 라인(WL1)에 공통으로 연결되고, WLa2, WLb2, WLc2는 동일 워드 라인(WL2)에 공통으로 연결되어 있다.
도 14는 도 13에 도시된 플래시 메모리 시스템(1003)의 WL 인터리빙 동작 및 WL 디-인터리빙 동작을 예시적으로 보여준다. 도 14에서, (C1)은 WL 인터리빙 동작 전의 데이터 구조를 보여주고, (C2)는 WL 인터리빙 동작 후의 데이터 구조를 보여준다.
도 14의 (C1)에 도시된 바와 같이, PLANEa의 WLa1 및 WLa2 페이지에는 WLa1(1)~WLa1(m) 데이터 및 WLa2(1)~WLa2(m) 데이터가 저장되고, PLANEb의 WLb1 및 WLb2 페이지에는 WLb1(1)~WLb1(m) 데이터 및 WLb2(1)~WLb2(m) 데이터가 저장되며, PLANEc의 WLc1 및 WLc2 페이지에는 WLc1(1)~WLc1(m) 데이터 및 WLc2(1)~WLc2(m) 데이터가 저장된다고 가정하자.
한편, 서로 다른 플레인 또는 서로 다른 워드 라인에 따라 비트 에러율(BER)이 다를 수 있다. 이때 ECC 회로(도 13 참조, 1240)의 정정 용량은 가장 높은 BER을 갖는 WLa1에 맞춰지게 된다. 이것은 ECC 회로(1240)의 부담으로 작용할 수 있다.
도 14에 도시된 방법에 의하면, 비트 에러율(BER)을 평균화할 수 있다. 예를 들어, 비트 에러율(BER)이 WLa1 및 WLa2에서 각각 4, 3이고, WLb1 및 WLb2에서 각각 4, 2이며, WLc1 및 WLc2에서 각각 3, 2이라고 가정하면, 비트 에러율(BER)은 (4+3+4+2+3+2)/6, 즉 3으로 평균화된다. ECC 회로(1240)는 평균값인 3으로 정정 용량을 맞추기 때문에, 그만큼 정정 용량을 줄일 수 있다. 도 13에 도시된 플래시 메모리 시스템(1003)은 WL 인터리빙 동작을 사용하여, 다른 플레인의 다른 워드 라인 사이의 BER 불균형을 완화하고 ECC 회로(1240)의 정정 용량을 줄여준다.
도 15는 도 1에 도시된 플래시 메모리 시스템(1000)의 WL 인터리빙 동작을 설명하기 위한 순서도이다. 도 15에서, S110 단계는 WL 인터리빙 동작이고, S120 단계는 WL 디-인터리빙 동작이다.
S110 단계를 참조하면, WL 인터리빙 동작은 다음과 같은 순서로 진행된다. S111 단계에서, 플래시 메모리 시스템(1000, 도 1 참조)은 인터리빙 동작을 수행할 워드 라인 데이터의 크기를 결정한다. 즉, 인터리빙 동작을 수행할 플레인(plane), 페이지(page), 그리고 데이터의 크기를 결정한다. WL 인터리빙 동작은 동일 플레인의 다른 워드 라인, 다른 플레인의 동일 워드 라인, 또는 다른 플레인의 다른 워드 라인 사이에서 수행될 수 있다.
S113 단계에서, ECC 인코딩을 수행하고, 워드 라인 데이터를 서로 섞어줌으로 인터리빙 동작을 수행한다. 즉 ECC 회로(도 1 참조, 1240)를 사용하여 에러 정정 코드(ECC)의 패러티 비트를 생성하고, 생성한 패러티 비트와 사용자 데이터를 섞어 줌으로 인터리빙 동작을 수행한다.
S115 단계에서, 인터리브된 워드 라인 데이터를 3D 셀 어레이에 프로그램한다. 사용자 데이터는 메인 영역에 프로그램되고, 패러티 비트는 스페어 영역에 프로그램될 수 있다.
S120 단계를 참조하면, WL 디-인터리빙 동작은 다음과 같은 순서로 진행된다. S121 단계에서, 플래시 메모리 시스템(1000)은 3D 셀 어레이로부터 인터리브된 WL 데이터를 읽는다. S123 단계에서, 읽은 WL 데이터를 디-인터리브하고, ECC 디코딩을 한다. S125 단계에서, 디-인터리브된 WL 데이터를 출력한다. 여기에서, 디-인터리브된 WL 데이터는 인터리빙 동작을 수행하기 전의 본래 데이터이다.
본 발명의 실시 예에 따른 플래시 메모리 시스템의 WL 인터리빙 방법에 의하면, 워드 라인 사이의 BER 불균형이 줄어든다. BER 불균형이 완화되면, ECC 회로의 정정 용량에 대한 부담을 줄일 수 있다.
한편, 본 발명의 실시 예에 따른 플래시 메모리 시스템 및 그것의 인터리빙 방법은, 도 16에 도시된 바와 같이 기판에 두 개 또는 그 이상의 필라(pillar)가 형성되는 경우에도 적용될 수 있다. 도 16을 참조하면, 제 4 및 제 5 워드 라인(WL4, WL5) 사이에 더미 워드 라인(DWL)이 존재할 수 있다.
또한, 본 발명은 2D (수평 구조) 플래시 메모리가 도 8에 도시된 바와 같이, 수직으로 형성된 경우에도 적용될 수 있다. 즉, 도 8에서 PLANEa, PLANEb, PLANEc가 2D 플래시 메모리인 경우에도, WL 인터리빙 방법을 적용함으로 ECC 회로의 정정 용량에 대한 부담을 줄일 수 있다.
Ⅲ. WL 인터리빙 방법을 사용하는 플래시 메모리 시스템의 적용 예
본 발명의 실시 예에 따른 플래시 메모리 시스템은 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 시스템은 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등과 같은 저장 장치로 구현될 수 있다.
도 17 내지 도 19는 본 발명에 따른 플래시 메모리 시스템의 다양한 적용 예를 보여주는 블록도이다. 도 17 내지 19를 참조하면, 플래시 메모리 시스템(2001~2003)은 저장 장치(2100) 및 호스트(2200)를 포함한다. 저장 장치(2100)는 플래시 메모리(2110) 및 메모리 컨트롤러(2120)를 포함한다.
저장 장치(2100)는 메모리 카드(예를 들면, SD, MMC 등)나 착탈 가능한 이동식 저장 장치(예를 들면, USB 메모리 등)와 같은 저장 매체를 포함한다. 저장 장치(2100)는 호스트(2200)와 연결되어 사용될 수 있다. 저장 장치(2100)는 호스트 인터페이스를 통해 호스트와 데이터를 주고 받는다. 저장 장치(2100)는 호스트(2200)로부터 전원을 공급받아서 내부 동작을 수행할 수 있다.
도 17을 참조하면, WL 인터리빙 로직(2121)은 메모리 컨트롤러(2120) 내에 포함될 수 있다. 도 18을 참조하면, WL 인터리빙 로직(2111)은 플래시 메모리(2110) 내에 포함될 수 있다. 도 19를 참조하면, WL 인터리빙 로직(2201)은 호스트(2200) 내에 포함될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 시스템(2001~2003)은 WL 인터리빙 로직을 이용하여, 워드 라인 사이의 BER 불균형을 줄일 수 있다.
도 20은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 메모리 카드에 적용한 예를 보여준다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 플래시 메모리(3230)를 포함한다. 여기에서, 호스트 컨트롤러(3110), 카드 컨트롤러(3220) 또는 플래시 메모리(3230)는 앞에서 설명한 WL 인터리빙 로직(도시되지 않음)을 포함할 수 있다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.
카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리 장치(3230)에 저장한다. 플래시 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 20에 도시된 메모리 카드(3200)는 WL 인터리빙 로직(도시되지 않음)을 이용하여, 플래시 메모리(3230)의 워드 라인 사이에서 BER 불균형을 줄일 수 있다. WL 인터리빙 방법은 앞에서 설명한 바와 같다.
도 21은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 21을 참조하면, SSD 시스템(4000)은 호스트(4100)와 SSD(4200)를 포함한다.
SSD(4200)는 신호 커넥터(signal connector, 4211)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector, 4221)를 통해 전원을 입력받는다. SSD(4200)는 복수의 플래시 메모리(4201~420n), SSD 컨트롤러(4210), 그리고 보조 전원 장치(4220)를 포함할 수 있다. 여기에서, 복수의 플래시 메모리(4201~420n) 또는 SSD 컨트롤러(4210)는 앞에서 설명한 WL 인터리빙 로직(도시되지 않음)을 포함할 수 있다.
복수의 플래시 메모리(4201~420n)는 SSD(4200)의 저장 매체로서 사용된다. SSD(4200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 플래시 메모리(4201~420n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(4210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(4210)는 신호 커넥터(4211)를 통해 호스트(4100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(4210)는 호스트(4100)의 커맨드에 따라 해당 플래시 메모리 에 데이터를 쓰거나 해당 플래시 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(4210)의 내부 구성은 도 22를 참조하여 상세하게 설명된다.
보조 전원 장치(4220)는 전원 커넥터(4221)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4220)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(4220)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4220)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
도 22는 도 21에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다. 도 22를 참조하면, SSD 컨트롤러(4210)는 NVM 인터페이스(4211), 호스트 인터페이스(4212), ECC 회로(4213), 중앙 처리 장치(CPU, 4214), 버퍼 메모리(4215), 그리고 WL 인터리빙 로직(4216)을 포함한다.
NVM 인터페이스(4211)는 버퍼 메모리(4215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(4211)는 플래시 메모리(4201~420n)로부터 읽은 데이터를 버퍼 메모리(4215)로 전달한다. 여기에서, NVM 인터페이스(4211)는 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(4210)는 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(4212)는 호스트(4100)의 프로토콜에 대응하여 SSD(4200)와의 인터페이싱을 제공한다. 호스트 인터페이스(4212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(4100)와 통신할 수 있다. 또한, 호스트 인터페이스(4212)는 호스트(4100)가 SSD(4200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 회로(4213)는 플래시 메모리(4201~420n)로 전송되는 데이터를 이용하여, 에러 정정 코드(ECC)를 생성한다. 그렇게 생성된 에러 정정 코드(ECC)는 플래시 메모리(4201~420n)의 스페어 영역(spare area)에 저장된다. ECC 회로(4213)는 플래시 메모리(4201~420n)로부터 읽은 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 용량 내이면, ECC 회로(4213)는 검출된 에러를 정정한다.
중앙 처리 장치(4214)는 호스트(4100, 도 21 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(4214)는 호스트 인터페이스(4212)나 NVM 인터페이스(4211)를 통해 호스트(4100)나 플래시 메모리(4201~420n)를 제어한다. 중앙 처리 장치(4214)는 SSD(4200)을 구동하기 위한 펌웨어에 따라서 플래시 메모리 장치(4201~420n)의 동작을 제어한다.
버퍼 메모리(4215)는 호스트(4100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(4215)는 플래시 메모리(4201~420n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(4215)에 저장된 메타 데이터나 캐시 데이터는 플래시 메모리(4201~420n)에 저장된다. 버퍼 메모리(4215)에는 DRAM, SRAM 등이 포함될 수 있다. 도 21 및 도 22에 도시된 솔리드 스테이트 드라이브(4000)는 앞에서 설명한 바와 같이, WL 인터리빙 로직(4216)을 이용하여 BER 불균형을 완화할 수 있다.
도 23은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(5000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 23을 참조하면, 전자 장치(5000)는 메모리 시스템(5100), 전원 장치(5200), 보조 전원 장치(5250), 중앙처리장치(5300), 램(5400), 그리고 사용자 인터페이스(5500)를 포함한다. 메모리 시스템(5100)은 플래시 메모리(5110) 및 메모리 컨트롤러(5120)를 포함한다. 메모리 시스템(5100)은 앞에서 설명한 바와 같이, WL 인터리빙 로직(도시되지 않음)을 이용하여 BER 불균형을 완화할 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

Claims (20)

  1. 복수의 워드 라인에 연결된 메모리 셀 어레이; 및
    상기 복수의 워드 라인에 대응하는 WL 데이터에 대하여 인터리빙 동작(이하, WL 인터리빙 동작이라 함)을 수행하고, 서로 섞인 WL 데이터를 상기 메모리 셀 어레이에 프로그램하기 위한 WL 인터리빙 로직을 포함하는 플래시 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 WL 인터리빙 동작을 수행하기 전에, WL 데이터로부터 에러 정정 코드(ECC)의 패러티 비트를 생성하는 ECC 회로를 더 포함하는 플래시 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 메모리 셀 어레이는 3차원 구조로 된 것을 특징으로 하는 플래시 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 메모리 셀 어레이는 복수의 메모리 블록으로 구성되고,
    각각의 메모리 블록은 복수의 플레인으로 구성되고,
    상기 복수의 플레인은 워드 라인을 통해 서로 연결되고 선택 라인을 통해 서로 분리되는 플래시 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 WL 인터리빙 동작은 동일 플레인의 다른 워드 라인 사이에서 수행되는 플래시 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 WL 인터리빙 동작은 동일 플레인의 모든 워드 라인 사이에서 수행되는 플래시 메모리 시스템.
  7. 제 5 항에 있어서,
    상기 WL 인터리빙 동작은 동일 플레인의 일부 워드 라인 사이에서 수행되는 플래시 메모리 시스템.
  8. 제 4 항에 있어서,
    상기 WL 인터리빙 동작은 다른 플레인의 동일 워드 라인 사이에서 수행되는 플래시 메모리 시스템.
  9. 제 4 항에 있어서,
    상기 WL 인터리빙 동작은 다른 플레인의 다른 워드 라인 사이에서 수행되는 플래시 메모리 시스템.
  10. 제 3 항에 있어서,
    상기 메모리 셀 어레이는 플래시 메모리에 포함되어 있고,
    상기 WL 인터리빙 로직은 상기 플래시 메모리를 제어하기 위한 메모리 컨트롤러에 포함되어 있는 플래시 메모리 시스템.
  11. 제 3 항에 있어서,
    상기 메모리 셀 어레이 및 상기 WL 인터리빙 로직은 플래시 메모리에 포함되어 있고, 상기 플래시 메모리를 제어하기 위한 메모리 컨트롤러를 더 포함하는 플래시 메모리 시스템.
  12. 제 3 항에 있어서,
    상기 메모리 셀 어레이는 저장 장치에 포함되어 있고,
    상기 WL 인터리빙 로직은 상기 저장 장치가 연결되어 사용되는 호스트에 포함되어 있는 플래시 메모리 시스템.
  13. 제 3 항에 있어서,
    상기 메모리 셀 어레이 및 상기 WL 인터리빙 로직은 메모리 카드 내에 구현되는 플래시 메모리 시스템.
  14. 제 3 항에 있어서,
    상기 메모리 셀 어레이 및 상기 WL 인터리빙 로직은 SSD 내에 구현되는 플래시 메모리 시스템.
  15. 제 3 항에 있어서,
    상기 메모리 셀 어레이 및 상기 WL 인터리빙 로직은 휴대용 전자 장치 내에 구현되는 플래시 메모리 시스템.
  16. 플래시 메모리 시스템의 워드 라인 인터리빙 방법에 있어서:
    상기 플래시 메모리 시스템은
    복수의 메모리 블록으로 구성되고, 각각의 메모리 블록은 복수의 플레인으로 구성되고, 상기 복수의 플레인은 복수의 워드 라인을 통해 서로 연결되고 복수의 선택 라인을 통해 서로 분리되는 3D 셀 어레이; 및
    상기 복수의 워드 라인에 대하여 인터리빙 동작(이하, WL 인터리빙 동작이라 함)을 수행하는 WL 인터리빙 로직을 포함하되,
    상기 플래시 메모리 시스템의 워드 라인 인터리빙 방법은,
    인터리빙을 수행할 워드 라인 데이터의 크기를 결정하는 단계;
    ECC 인코딩 동작을 수행하고, 결정된 워드 라인 데이터를 인터리브 하는 단계; 및
    상기 인터리브된 워드 라인 데이터를 상기 3D 셀 어레이에 프로그램하는 단계를 포함하는 워드 라인 인터리빙 방법.
  17. 제 16 항에 있어서,
    상기 WL 인터리빙 동작은 동일 플레인의 다른 워드 라인 사이에서 수행되는 워드 라인 인터리빙 방법.
  18. 제 17 항에 있어서,
    상기 WL 인터리빙 동작은 동일 플레인의 일부 워드 라인 사이에서 수행되는 워드 라인 인터리빙 방법.
  19. 제 16 항에 있어서,
    상기 WL 인터리빙 동작은 다른 플레인의 동일 워드 라인 사이에서 수행되는 워드 라인 인터리빙 방법.
  20. 제 16 항에 있어서,
    상기 WL 인터리빙 동작은 다른 플레인의 다른 워드 라인 사이에서 수행되는 워드 라인 인터리빙 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318224B2 (en) 2012-12-06 2016-04-19 Samsung Electronics Co., Ltd. Non-volatile memory device and operating method thereof
KR20160111594A (ko) * 2015-03-16 2016-09-27 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR20170022043A (ko) * 2015-08-19 2017-03-02 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 낸드 메모리 장치 및 이의 동작
KR20180061383A (ko) * 2015-10-29 2018-06-07 마이크론 테크놀로지, 인크 기록 카운트에 기초하여 기록 파라미터를 조정하기 위한 장치 및 방법
CN110349616A (zh) * 2018-04-03 2019-10-18 爱思开海力士有限公司 针对nand闪存中的位线故障的动态交织器变化
KR20200020076A (ko) * 2018-08-16 2020-02-26 에스케이하이닉스 주식회사 반도체 메모리 장치

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8880977B2 (en) 2011-07-22 2014-11-04 Sandisk Technologies Inc. Systems and methods of storing data
KR20140021780A (ko) * 2012-08-10 2014-02-20 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 제어 방법
KR102094336B1 (ko) 2013-02-13 2020-04-14 삼성전자주식회사 메모리 시스템 및 그것의 구동 방법
US9117533B2 (en) * 2013-03-13 2015-08-25 Sandisk Technologies Inc. Tracking erase operations to regions of non-volatile memory
US9263135B2 (en) 2013-03-14 2016-02-16 Apple Inc. Programming schemes for 3-D non-volatile memory
KR20150002001A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150026209A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9257186B2 (en) 2014-05-08 2016-02-09 Sandisk Technologies Inc. Memory access techniques for a memory having a three-dimensional memory configuration
US9244764B2 (en) * 2014-05-08 2016-01-26 Sandisk Technologies Inc. Error correcting code techniques for a memory having a three-dimensional memory configuration
US9021343B1 (en) 2014-06-13 2015-04-28 Sandisk Technologies Inc. Parity scheme for a data storage device
KR102259943B1 (ko) * 2014-12-08 2021-06-04 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
KR102403202B1 (ko) * 2015-03-13 2022-05-30 삼성전자주식회사 메타 데이터 관리자를 포함하는 메모리 시스템 및 동작 방법
US9875156B2 (en) * 2015-10-01 2018-01-23 Sandisk Technologies Llc Data storage device with a memory die that includes an interleaver
TWI613660B (zh) * 2016-10-11 2018-02-01 群聯電子股份有限公司 記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置
US10614886B2 (en) 2017-09-22 2020-04-07 Samsung Electronics Co., Ltd. Nonvolatile memory device and a method of programming the nonvolatile memory device
KR20190139082A (ko) 2018-06-07 2019-12-17 삼성전자주식회사 메모리 장치의 비트 에러율 균등화 방법
EP3579235B1 (en) * 2018-06-07 2021-01-20 Samsung Electronics Co., Ltd. Method of equalizing bit error rates of memory device
KR102645740B1 (ko) * 2018-10-30 2024-03-11 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102599047B1 (ko) 2018-11-13 2023-11-06 삼성전자주식회사 데이터 신뢰성을 향상한 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작방법
US10735682B2 (en) * 2018-11-14 2020-08-04 Omnivision Technologies, Inc. Dram with staggered word line transitions for hybrid-bonded photosensor arrays
US11481335B2 (en) 2019-07-26 2022-10-25 Netapp, Inc. Methods for using extended physical region page lists to improve performance for solid-state drives and devices thereof
TWI708256B (zh) * 2019-08-02 2020-10-21 點序科技股份有限公司 記憶體裝置、記憶體控制器及其資料存取方法
KR20220013512A (ko) 2020-07-23 2022-02-04 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11487447B2 (en) * 2020-08-28 2022-11-01 Advanced Micro Devices, Inc. Hardware-software collaborative address mapping scheme for efficient processing-in-memory systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080147968A1 (en) * 2000-01-06 2008-06-19 Super Talent Electronics, Inc. High Performance Flash Memory Devices (FMD)
US20090316490A1 (en) * 2007-02-14 2009-12-24 Kabushiki Kaisha Toshiba Method of writing data into semiconductor memory and memory controller
US20100161918A1 (en) * 2008-12-19 2010-06-24 Unity Semiconductor Corporation Third dimensional memory with compress engine
US20100238705A1 (en) * 2009-03-23 2010-09-23 Yong June Kim Nonvolatile memory device and method system including the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
JP2004312348A (ja) 2003-04-07 2004-11-04 Matsushita Electric Ind Co Ltd インターリーブ／デインターリーブ方法及び装置
US7051171B1 (en) 2003-04-11 2006-05-23 Broadlogic Network Technologies, Inc. Method and system for providing a multi-channel interleaver/deinterleaver using SDRAM
US7493457B2 (en) * 2004-11-08 2009-02-17 Sandisk Il. Ltd States encoding in multi-bit flash cells for optimizing error rate
US20060184718A1 (en) * 2005-02-16 2006-08-17 Sinclair Alan W Direct file data programming and deletion in flash memories
US7463521B2 (en) * 2005-04-01 2008-12-09 Sandisk Corporation Method for non-volatile memory with managed execution of cached data
US8179719B1 (en) * 2008-03-10 2012-05-15 Marvell International Ltd. Systems and methods for improving error distributions in multi-level cell memory systems
EP2592553B1 (en) * 2008-03-11 2015-11-18 Agere Systems, Inc. Methods and apparatus for storing data in a multi-level cell flash memory device with cross-page sectors, multi-page coding and per-page coding
JP5259242B2 (ja) 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101403314B1 (ko) 2008-05-23 2014-06-05 삼성전자주식회사 메모리 장치 및 데이터 비트 저장 방법
KR101028994B1 (ko) * 2009-09-07 2011-04-12 주식회사 하이닉스반도체 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
US8589766B2 (en) * 2010-02-24 2013-11-19 Apple Inc. Codeword remapping schemes for non-volatile memories

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080147968A1 (en) * 2000-01-06 2008-06-19 Super Talent Electronics, Inc. High Performance Flash Memory Devices (FMD)
US20090316490A1 (en) * 2007-02-14 2009-12-24 Kabushiki Kaisha Toshiba Method of writing data into semiconductor memory and memory controller
US20100161918A1 (en) * 2008-12-19 2010-06-24 Unity Semiconductor Corporation Third dimensional memory with compress engine
US20100238705A1 (en) * 2009-03-23 2010-09-23 Yong June Kim Nonvolatile memory device and method system including the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318224B2 (en) 2012-12-06 2016-04-19 Samsung Electronics Co., Ltd. Non-volatile memory device and operating method thereof
KR20160111594A (ko) * 2015-03-16 2016-09-27 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR20170022043A (ko) * 2015-08-19 2017-03-02 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 낸드 메모리 장치 및 이의 동작
KR20180061383A (ko) * 2015-10-29 2018-06-07 마이크론 테크놀로지, 인크 기록 카운트에 기초하여 기록 파라미터를 조정하기 위한 장치 및 방법
US10643700B2 (en) 2015-10-29 2020-05-05 Micron Technology, Inc. Apparatuses and methods for adjusting write parameters based on a write count
US11145369B2 (en) 2015-10-29 2021-10-12 Micron Technology, Inc. Apparatuses and methods for adjusting write parameters based on a write count
CN110349616A (zh) * 2018-04-03 2019-10-18 爱思开海力士有限公司 针对nand闪存中的位线故障的动态交织器变化
KR20200020076A (ko) * 2018-08-16 2020-02-26 에스케이하이닉스 주식회사 반도체 메모리 장치

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