KR20180061383A - 기록 카운트에 기초하여 기록 파라미터를 조정하기 위한 장치 및 방법 - Google Patents

기록 카운트에 기초하여 기록 파라미터를 조정하기 위한 장치 및 방법 Download PDF

Info

Publication number
KR20180061383A
KR20180061383A KR1020187014407A KR20187014407A KR20180061383A KR 20180061383 A KR20180061383 A KR 20180061383A KR 1020187014407 A KR1020187014407 A KR 1020187014407A KR 20187014407 A KR20187014407 A KR 20187014407A KR 20180061383 A KR20180061383 A KR 20180061383A
Authority
KR
South Korea
Prior art keywords
write
recording
memory
parameters
write operations
Prior art date
Application number
KR1020187014407A
Other languages
English (en)
Other versions
KR102076434B1 (ko
Inventor
쉬쿠페 카와미
라제쉬 선다람
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20180061383A publication Critical patent/KR20180061383A/ko
Application granted granted Critical
Publication of KR102076434B1 publication Critical patent/KR102076434B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0045—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7211—Wear leveling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명의 하나의 실시형태에 따르면, 장치가 개시된다. 장치는 복수의 메모리 셀을 구비하는 메모리 어레이를 포함한다. 장치는, 메모리 어레이에 커플링되며 제어 신호에 응답하여 기록 동작을 수행하도록 구성되는 메모리 액세스 회로를 더 포함한다. 장치는, 메모리 액세스 회로에 커플링되며, 메모리 액세스 회로에 의해 수행되는 기록 동작의 횟수에 적어도 부분적으로 기초하여 기록 파라미터의 세트를 적용하도록 구성되고, 또한 기록 파라미터의 세트에 따라 복수의 메모리 셀에 대해 기록 동작을 수행하기 위해 메모리 액세스 회로에 제어 신호를 제공하도록 구성되는 제어 로직을 더 포함한다.

Description

기록 카운트에 기초하여 기록 파라미터를 조정하기 위한 장치 및 방법
불휘발성 메모리 디바이스는, 정보를 검색하고 저장하기 위해, 판독 및 기록될 수 있다. 하나의 타입의 불휘발성 메모리 디바이스는 3차원(three dimensional: 3D) 교차점 아키텍처로 배열될 수도 있는 상 변화 메모리이다. 상 변화 메모리 디바이스에서, 각각의 메모리 셀은 하나의 상으로부터 다른 것으로 선택적으로 변환될 수 있는 재료로 형성된다. 예를 들면, 재료는, 메모리 셀에 기록 전압을 인가하는 것에 의해, 비정질 상태로부터 결정 상태로 변환될 수도 있다. 상이한 상태는 상이한 전기적 특성을 가지며, 재료의 현재의 상태에 기초하여, 상이한 전류가 셀을 통해 흐르는 것으로 나타나는 전압을 재료에 인가하는 것에 의해 감지될 수 있다. 따라서, 메모리 셀에 기록 전압을 선택적으로 인가하여 재료 상태를 설정하는 것은, 감지 전압을 셀에 인가하는 것에 의해 나중에 판독될 수 있는 데이터의 비트를 저장하기 위한 메커니즘을 제공한다. 불휘발성 메모리 디바이스는 전력이 디바이스로부터 제거되는 경우에도 저장된 정보를 유지하는 이점을 가지지만, 그러한 디바이스는 통상적으로 제한된 기록 내구성 및 유지력이 문제가 된다. 즉, 판독 및 기록 동작을 위한 메모리 셀에 대한 반복된 액세스는, 디바이스의 컴포넌트 및 메모리 셀에 스트레스를 가한다. 결과적으로, 메모리 디바이스는, 디바이스 수명 동안 물리적 변화 및 열화를 겪을 수 있다.
본 발명의 한 양태에서, 복수의 메모리 셀을 구비하는 메모리 어레이, 메모리 어레이에 커플링되며 제어 신호에 응답하여 기록 동작을 수행하도록 구성되는 메모리 액세스 회로, 및 메모리 액세스 회로에 커플링되는 제어 로직을 포함하는 장치. 제어 로직은 메모리 액세스 회로에 의해 수행되는 기록 동작의 횟수에 적어도 부분적으로 기초하여 기록 파라미터의 세트를 적용하도록 구성된다. 제어 로직은 또한, 기록 파라미터의 세트에 따라 복수의 메모리 셀에 대해 기록 동작을 수행하기 위해 메모리 액세스 회로에 제어 신호를 제공하도록 구성된다.
다른 양태에서, 장치는 복수의 메모리 셀을 포함하는 메모리 디바이스를 포함한다. 메모리 디바이스는 기록 파라미터의 세트에 기초하여 복수의 메모리 셀에 관한 정보를 저장하도록 구성된다. 메모리 디바이스는, 메모리 디바이스의 복수의 메모리 셀의 서브세트에 저장되는 파라미터 테이블을 더 포함한다. 파라미터 테이블은 기록 파라미터의 세트에 대응하는 기록 싸이클 빈(write cycle bin)의 세트를 저장하도록 구성된다.
다른 양태에서, 장치는, 기록 파라미터의 세트에 기초하여 복수의 메모리 셀에 데이터를 저장하도록 구성되는 메모리 액세스 회로를 포함한다. 장치는 복수의 메모리 셀의 일부에 저장되는 파라미터 테이블을 더 포함하고, 파라미터 테이블은 기록 파라미터의 복수의 세트에 대응하는 복수의 기록 싸이클 빈을 포함한다. 장치는 메모리 액세스 회로에 커플링되는 제어 로직을 더 포함한다. 제어 로직은 메모리 액세스 회로에 의해 수행되는 기록 동작의 횟수에 기초하여 기록 싸이클 빈 중 적어도 하나를 결정하도록 그리고 결정된 기록 싸이클 빈에 기초하여 기록 파라미터의 복수의 세트로부터 기록 파라미터의 세트를 적용하도록 구성된다.
다른 양태에서, 방법은 메모리 디바이스에 대해 수행되는 기록 동작의 횟수를 식별하는 것 및 메모리 디바이스에 대해 수행되는 기록 동작의 횟수에 적어도 부분적으로 기초하여 기록 파라미터를 조정하는 것을 포함한다. 조정된 기록 파라미터는 기록 커맨드에 응답하여 복수의 메모리 셀에 대해 기록 동작을 수행하도록 적용된다.
다른 양태에서, 방법은, 제어 로직에 의해, 메모리 디바이스에 대한 기록 파라미터의 세트를 확립하기 위한 커맨드를 수신하는 것, 제어 로직에 의해, 메모리 디바이스에 의해 수행되는 기록 동작의 현재의 횟수를 수신하는 것, 및 제어 로직에 의해, 복수의 기록 싸이클 빈을 정의하는 파라미터 테이블을 수신하는 것을 포함한다. 기록 동작의 현재의 횟수는, 제어 로직에 의해 복수의 기록 싸이클 빈과 비교되어 적용 가능한 기록 싸이클 빈을 결정한다. 기록 파라미터의 세트는, 적용 가능한 기록 싸이클 빈에 적어도 부분적으로 기초하여 메모리 디바이스에 제공된다.
도 1a는, 본 발명의 실시형태에 따른, 메모리 시스템의 기능 블록도이다.
도 1b는, 본 발명의 실시형태에 따른, 메모리 디바이스의 기능 블록도이다.
도 2는, 본 발명의 실시형태에 따른, 3 차원(3D) 교차점 메모리 어레이의 일부의 도면이다.
도 3은, 본 발명의 실시형태에 따른, 기록 카운트에 기초하여 기록 파라미터를 설정하는 방법의 플로우차트이다.
도 4는, 본 발명의 실시형태에 따른, 예시적인 파라미터 테이블이다.
도 5는, 본 발명의 실시형태에 따른, 기록 카운트에 기초하여 적용 가능한 빈 번호를 업데이트하는 방법의 플로우차트이다.
이하, 본 발명의 실시형태에 대한 충분한 이해를 제공하기 위해 소정의 세부 사항이 기술된다. 그러나, 본 발명의 실시형태는 이들 특정한 세부 사항이 없어도 실시될 수도 있다는 것이 기술 분야에서 숙련된 자에게는 명백할 것이다. 또한, 본원에서 설명되는 본 발명의 특정한 실시형태는 예로서 제공되며, 본 발명의 범위를 이들 특정한 실시형태로 제한하도록 사용되지 않아야 한다. 다른 경우에, 널리 공지된 회로, 제어 신호, 타이밍 프로토콜, 및 소프트웨어 동작은 본 발명을 불필요하게 불명료하게 하는 것을 방지하기 위해, 상세하게 도시되지 않는다.
본원에서 설명되는 실시형태는, 많은 메모리 시스템이 제한된 기록 내구성을 가지며, 따라서, 반복된 액세스를 통해 시간이 지남에 따라 열화한다는 것을 인식한다. 메모리 디바이스에서의 셀의 물리적 열화를 보상하기 위해, 다양한 물리적 파라미터가 기록 동작의 실패율을 감소시키도록 디바이스의 연령에 기초하여 튜닝되거나 또는 조정될 수도 있다. 따라서, 디바이스의 셀의 물리적 열화를 책임지도록 기록 파라미터를 선택적으로 조정하기 위해서는, 디바이스의 연령을 추적하는 메커니즘에 대한 필요성이 존재한다. 기록 파라미터는, 예를 들면, 기록 동작 동안 워드 라인 및/또는 비트 라인을 통해 메모리 셀에 인가되는 전압과 같은 기록 전압을 포함할 수 있다. 다른 내부 파라미터도 또한 조정될 수 있다. 예시적인 파라미터는, 펄스 형상, 선두 에지, 후미 에지, 지속 기간, 등등을 포함하지만, 그러나 이들로 제한되는 것은 아니다. 일반적으로, 기록 파라미터는, 성공적인 기록 동작의 확률을 향상시키기 위해, 셀이 노화함에 따라 조정될 수 있는 임의의 구성 가능한 설정을 메모리 디바이스에 포함할 수도 있다. 디바이스에 대해 수행되는 기록 동작의 횟수에 기초하여 디바이스의 연령을 추적하기 위한, 그리고 디바이스의 연령 및 기록 동작의 범위에 의해 정의되는 빈의 세트에 기초하여 기록 파라미터를 조정하기 위한 다양한 장치 및 방법이 본원에서 개시된다. 빈은 기록 동작의 횟수의 지정된 범위이다. 임의의 주어진 시점에서, 디바이스는 메모리 디바이스에 대해 수행된 기록 동작의 횟수에 기초하여 하나 이상의 빈에 적합화될 수도 있다. 예를 들면, 하나의 빈은 0 개의 기록 동작과 1,000 개의 기록 동작 사이의 범위에 의해 정의될 수도 있다. 기록 동작은, 프로그래밍 동작, 소거 동작, 또는 둘 모두를 포함할 수도 있다.
도 1a는, 본 발명의 실시형태에 따른, 일반적으로 100으로 나타내어지는 메모리 시스템의 기능 블록도이다. 메모리 시스템(100)은 메모리 디바이스(104)에 커플링되는 프로세서(102)를 포함한다. 프로세서(102)는 메모리 디바이스(104)로 명령어를 송신하도록 구성되는 임의의 타입의 제어 회로부(circuitry)일 수 있다. 다양한 실시형태에서, 프로세서는 하나 이상의 마이크로 프로세서, 주문형 집적 회로, 또는 다른 타입의 제어 회로부일 수도 있다. 메모리 디바이스(104)는 메모리 동작을 위한 다양한 회로를 포함한다. 도 1b와 관련하여 하기에서 더 상세히 논의되는 바와 같이, 메모리 디바이스(104)는 입/출력(input/output: I/O) 제어 회로부, 제어 로직, 및 복수의 메모리 셀을 포함하는 메모리 어레이를 포함할 수 있다. 커맨드, 어드레스 정보, 및 기록 데이터는 I/O 버스(128)를 통해 송신되는 순차적인 입출력(I/O)의 세트로서 메모리 디바이스(104)에 제공될 수도 있다. 마찬가지로, 판독 데이터는 I/O 버스(128)를 통해 메모리 디바이스(104)로부터 제공될 수도 있다.
프로세서(102)는 또한, 기록 카운트 회로(106)에 커플링될 수도 있다. 기록 카운트 회로(106)는, 레지스터, 캐시, 또는 메모리 디바이스(104)에 의해 실행되는 기록 동작의 횟수를 저장하도록 구성되는 임의의 다른 타입의 임시 메모리일 수도 있다. 다른 실시형태에서, 기록 카운트 회로(106)는, 메모리 디바이스(104)로부터 전력이 제거되는 경우 메모리 디바이스(104)에 의해 수행되는 기록 동작의 횟수를 저장하도록 구성되는 불휘발성 메모리일 수도 있다. 기록 카운트 회로(106)는, 메모리 디바이스(104)에 의해 수행되는 기록 동작의 현재의 횟수에 대응하는 값을 저장하도록 구성될 수도 있다. 기록 카운트 회로(106)는 메모리 디바이스(104)에 의해 수행된 기록 동작의 현재의 횟수를 결정하기 위해, 설정된 기록 싸이클 빈 동작 동안 프로세서(102)에 의해 액세스될 수도 있다. 하기의 추가적인 설명에서 설명되는 설정된 기록 싸이클 빈 동작 동안, 기록 카운트 회로(106)에 저장되는 값은, 성공적인 기록 동작의 가능성을 향상시키기 위해 메모리 디바이스(104) 내의 기록 파라미터를 조정하기 위해 사용될 수도 있다. 또한, 프로세서(102)는, 기록 카운트 회로(106)에 저장되는 기록 동작의 횟수가, 메모리 디바이스(104)에 의해 수행된 기록 동작의 실제 횟수와 일치하는 것을 보장하기 위해, 기록 카운트 회로(106)에 저장되는 값을 주기적으로 업데이트할 수도 있다. 대안적인 실시형태에서, 기록 카운트 회로(106)는 메모리 디바이스(104) 내에 위치될 수도 있다. 이러한 실시형태에서, 메모리 디바이스(104)는, 메모리 디바이스(104)에 의해 수행되는 기록 동작의 횟수를 추적할 수도 있고, 기록 카운트 회로(106)에 대해 수행되는 기록 동작의 현재의 횟수를 메모리 디바이스(104) 내에 저장할 수도 있다. 메모리 디바이스는, 메모리 디바이스(104)에 의해 수행되는 기록 동작의 횟수를 결정하기 위해 메모리 디바이스(104)에 로컬하게 저장되어 있는 값에 액세스할 수도 있다.
도 1b는, 본 발명의 한 실시형태에 따른, 메모리 디바이스(104)를 포함하는 장치를 예시한다. 메모리 디바이스(104)는, 데이터를 저장하도록 구성되는 복수의 메모리 셀을 갖는 메모리 어레이(160)를 포함한다. 메모리 셀은, 다양한 신호 라인, 워드 라인(word line: WL) 및/또는 비트 라인(bit line: BL)의 사용을 통해 어레이에서 액세스될 수도 있다. 메모리 셀은 NAND 또는 NOR 플래시 셀, 상 변화 메모리 셀과 같은 불휘발성 메모리 셀일 수도 있거나, 또는 일반적으로 임의의 타입의 메모리 셀일 수도 있다. 메모리 어레이(160)의 메모리 셀은 메모리 어레이 아키텍처로 배열될 수 있다. 예를 들면, 하나의 실시형태에서, 메모리 셀은 3D 교차점 아키텍처로 배열된다. 다른 실시형태에서, 다른 메모리 어레이 아키텍처, 예를 들면, 다른 것 중에서도, 단일 레벨의 교차점 아키텍처가 사용될 수도 있다. 메모리 셀은, 1 비트의 데이터에 대한 데이터를 저장하도록 구성되는 단일 레벨의 셀일 수도 있다. 메모리 셀은 또한, 1보다 많은 비트의 데이터에 대한 데이터를 저장하도록 구성되는 다중 레벨 셀일 수도 있다.
데이터 스트로브 신호(data strobe signal: DQS)는 데이터 스트로브 버스(도시되지 않음)를 통해 송신될 수도 있다. DQS 신호는 메모리 디바이스(104)로의 또는 메모리 디바이스(104)로부터의 데이터의 전송을 위한 타이밍 정보를 제공하기 위해 사용될 수도 있다. I/O 버스(128)는, I/O 버스(128)와 내부 데이터 버스(122), 내부 어드레스 버스(124), 및/또는 내부 커맨드 버스(126) 사이에서 데이터 신호, 어드레스 정보 신호, 및 다른 신호를 라우팅하는 I/O 제어 회로(120)에 연결된다. 내부 어드레스 버스(124)는 I/O 제어 회로(120)에 의해 어드레스 정보를 제공받을 수도 있다. 내부 어드레스 버스(124)는 블록 행 어드레스 신호를 행 디코더(140)에 그리고 열 어드레스 신호를 열 디코더(150)에 제공할 수도 있다. 행 디코더(140) 및 열 디코더(150)는, 메모리 동작, 예를 들면, 판독 및 기록 동작을 위한 메모리 셀의 블록을 선택하기 위해 사용될 수도 있다. 행 디코더(140) 및/또는 열 디코더(150)는, 메모리 어레이(160) 내의 신호 라인 중 하나 이상으로 바이어싱 신호를 제공하도록 구성되는 하나 이상의 신호 라인 드라이버를 포함할 수도 있다. I/O 제어 회로(120)는 상태 레지스터 버스(132)를 통해 상태 레지스터(134)에 커플링된다. 상태 레지스터(134)에 의해 저장되는 상태 비트는, 메모리 디바이스(104)에 제공되는 판독 상태 커맨드에 응답하여 I/O 제어 회로(120)에 의해 제공될 수도 있다. 상태 비트는 메모리 및 동작의 다양한 양태의 상태 조건을 나타내기 위한 각각의 값을 가질 수도 있다.
메모리 디바이스(104)는 또한 메모리 디바이스(104)의 동작을 제어하기 위해 외부적으로 또는 커맨드 버스(126)를 통해 다수의 제어 신호(138)를 수신하는 제어 로직(110)을 포함한다. 제어 신호(138)는 임의의 적절한 인터페이스 프로토콜로 구현될 수도 있다. 예를 들면, 제어 신호(138)는, 다이내믹 랜덤 액세스 메모리 및 플래시 메모리(예를 들면, NAND 플래시)에서 일반적인 바와 같이, 핀 기반일 수도 있거나, 또는 op 코드 기반일 수도 있다. 예시적인 제어 신호(138)는, 클록 신호, 판독/기록 신호, 클록 인에이블 신호, 등등을 포함한다. 커맨드 레지스터(136)는, I/O 제어 회로(120)에 의해 수신되는 정보를 저장하고 정보를 제어 로직(110)으로 제공하기 위해 내부 커맨드 버스(126)에 커플링된다. 제어 로직(110)은 또한, 예를 들면, 상태 조건이 변화함에 따라 상태 비트를 업데이트하기 위해, 상태 레지스터 버스(132)를 통해 상태 레지스터(134)에 액세스할 수도 있다. 제어 로직(110)은 메모리 디바이스(104)의 다양한 회로에 내부 제어 신호를 제공하도록 구성될 수도 있다. 예를 들면, 메모리 액세스 커맨드(예를 들면, 판독, 기록)를 수신하는 것에 응답하여, 제어 로직(110)은 메모리 액세스 동작을 수행하기 위해 다양한 메모리 액세스 회로를 제어하는 내부 제어 신호를 제공할 수도 있다. 구체적으로, 제어 로직은, 기록 카운트 회로(106)에 저장되어 있는 값 및 복수의 기록 싸이클 빈(하기에 설명됨)에 기초하여, 메모리 어레이(160)에 대해 수행되는 기록 동작 동안 사용된 기록 전압과 같은 하나 이상의 기록 파라미터를 설정하도록 구성될 수도 있다. 제어 로직(110)은 또한, 메모리 어레이(160)에 대해 마모 평준화(wear levelling) 동작을 수행하도록 구성될 수도 있다. 마모 평준화 동작은 메모리 어레이(160)에 저장되는 데이터를 재분배하여 몇몇 메모리 셀이 다른 메모리 셀보다 훨씬 더 많이 기록되지 않는 것을 보장할 수 있다. 제어 로직(110)은 정적 또는 동적 마모 평준화를 사용할 수도 있다. 다양한 메모리 액세스 회로는 메모리 액세스 동작 동안 사용되며, 일반적으로 행 및 열 디코더, 차지 펌프 회로, 신호 라인 드라이버, 데이터 및 캐시 레지스터, I/O 회로, 뿐만 아니라 다른 것과 같은 회로를 포함할 수도 있다.
제어 로직(110)에 의해 액세스될 수 있는 파라미터 테이블(162)은 메모리 어레이(160)에 저장될 수도 있다. 파라미터 테이블(162)은, 메모리 어레이(160)에 대해 수행된 기록 동작의 횟수에 기초하여 하나 이상의 기록 파라미터를 조정하기 위해 사용될 수 있는 기록 싸이클 빈 정보를 포함한다. 기록 싸이클 빈 정보는 기록 동작의 하나 이상의 범위를 포함하는데, 여기서 각각의 범위는 기록 싸이클 빈을 정의한다. 예를 들면, 하나의 빈은 0 내지 10,000 회의 기록 동작의 범위에 의해 정의될 수도 있다. 제2 빈은, 1,000 내지 100,000 회의 기록 동작의 범위에 의해 정의될 수도 있고, 추가적인 빈에 대해서 계속 이런 식이다. 파라미터 테이블(162) 내의 빈의 각각은 하나 이상의 기록 파라미터와 관련될 수도 있다. 기록 파라미터는 기록 동작을 수행하기 위해 메모리 디바이스(104)에 의해 사용될 설정(예를 들면, 기록 전압, 펄스 지속 기간, 선두 에지, 후미 에지, 펄스 형상, 등등)을 정의할 수도 있다. 기록 동작의 현재의 횟수는 기록 카운트 회로(106)(도 1a)에 저장될 수도 있고, 적용 가능한 빈을 결정하고 적용 가능한 기록 파라미터를 식별하기 위해 파라미터 테이블(162) 내의 하나 이상의 빈과 비교될 수 있다. 다양한 실시형태에서, 파라미터 테이블(162)은 메모리 어레이(160)의 전용 부분에 저장될 수도 있다. 대안적인 실시형태에서, 파라미터 테이블(162)은, 메모리 디바이스에 포함되는 별개의 메모리 영역, 별개의 저장 디바이스, 메모리 디바이스, 레지스터, 또는 제어 로직(110)에 의해 액세스 가능한 다른 디바이스에 저장될 수 있다. 파라미터 테이블은 도 4와 관련하여 하기에서 더 상세히 설명된다.
데이터 I/O 회로(170)는, 제어 로직(110)으로부터 수신되는 신호에 기초하여 I/O 제어 회로(120)와 메모리 어레이(160) 사이의 데이터 전달을 용이하게 하도록 구성되는 하나 이상의 회로를 포함한다. 다양한 실시형태에서, 데이터 I/O 회로(170)는, 하나 이상의 레지스터, 버퍼, 및 메모리 어레이(160)와 I/O 제어 회로(120) 사이의 데이터 전송을 관리하기 위한 다른 회로를 포함할 수도 있다. 예를 들면, 기록 동작 동안, I/O 제어 회로(120)는 I/O 버스(128)를 통해 기록될 데이터를 수신하고 내부 데이터 버스(122)를 통해 데이터 I/O 회로(170)에 데이터를 제공한다. 데이터 I/O 회로(170)는, 행 디코더(140) 및 열 디코더(150)에 의해 명시되는 위치에서 제어 로직(110)에 의해 제공되는 제어 신호에 기초하여 데이터를 메모리 어레이(160)에 기록한다. 판독 동작 동안, 데이터 I/O 회로는, 행 디코더(140) 및 열 디코더(150)에 의해 명시되는 어드레스에서 제어 로직(110)에 의해 제공되는 제어 신호에 기초하여 메모리 어레이(160)로부터 데이터를 판독한다. 데이터 I/O 회로는 판독 데이터를 내부 데이터 버스(122)를 통해 I/O 제어 회로에 제공한다. 그 다음, I/O 제어 회로(120)는 판독 데이터를 I/O 버스(128) 상에 제공한다.
도 2는, 본 발명의 실시형태에 따른, 일반적으로 200으로 나타내어지는 3D 교차점 메모리 어레이의 일부분의 도면이다. 다양한 실시형태에서, 메모리 어레이(200)는 도 1b의 메모리 어레이(160)로서 구현될 수 있다. 메모리 어레이(200)는 제1 개수의 워드 라인(202A, 202B, ..., 202N)(총괄하여 워드 라인(202)으로 칭해짐) 및 제1 개수의 비트 라인(206A, 206B, ..., 206N)(총괄하여 비트 라인(206)으로 칭해짐)을 포함한다. 도 2에서 도시되는 바와 같이, 워드 라인(202)은 서로 평행하게 배열될 수도 있다. 비트 라인(206)은 서로 평행하게 그리고 워드 라인(202)에 직교하여 배열될 수 있다. 워드 라인(202) 및 비트 라인(206)은, 구리, 텅스텐, 티타늄, 알루미늄, 등등과 같은 도전성 재료로 만들어질 수 있다. 워드 라인 및 비트 라인의 층 또는 데크가 적층되어 3D 격자 구조를 생성할 수 있다. 도 2에서 도시되는 바와 같이, 워드 라인(202)의 층은 비트 라인(206)의 층과 교대하여 3D 구조를 형성한다.
메모리 어레이(200)는 복수의 메모리 셀(204)을 포함한다. 하나의 실시형태에서, 메모리 셀(204)은 상 변화 메모리 셀일 수 있다. 각각의 메모리 셀(204)은 워드 라인(예를 들면, 워드 라인(202A)) 및 비트 라인(예를 들면, 비트 라인(206A))에 연결된다. 각각의 메모리 셀을 3D 교차점 어레이 내의 단일의 워드 라인 및 단일의 비트 라인에 연결하는 것에 의해, 각각의 메모리 셀(204)은, 예를 들면, 메모리 어드레스에 의해, 워드 라인 및 비트 라인을 명시하는 것에 의해 개별적으로 액세스 가능하다. 메모리 셀(204)의 서브세트는 파라미터 테이블(162)(도 1b)과 같은 파라미터 테이블을 저장하도록 지정될 수 있다. 다른 실시형태에서, 파라미터 테이블(162)은 별개의 레지스터에 저장될 수도 있다. 파라미터 테이블은, 기록 동작의 범위에 의해 정의되는 복수의 빈 및 메모리 어레이(200)에 대해 수행되는 기록 동작에 관련되는 다양한 파라미터를 포함한다. 파라미터 테이블은, 메모리 어레이(200)의 메모리 셀(204)에 기록하기 위해 사용되는 하나 이상의 기록 파라미터를 설정할 수도 있는 제어 로직(예를 들면, 제어 로직(110))에 의해 액세스될 수도 있다.
도 3은, 본 발명의 실시형태에 따른, 기록 카운트에 기초하여 기록 파라미터를 설정하는 방법(300)의 플로우차트이다. 동작(302)에서, 제어 로직(110)은 현재의 기록 카운트를 수신하고 그 내용을 판독하기 위해 파라미터 테이블(162)에 액세스한다. 다양한 실시형태에서, 제어 로직(110)은 프로세서에 의해 기록 카운트 회로(106) 상에 저장되어 있는 현재의 기록 카운트를 제공받을 수도 있다. 예를 들면, 프로세서는 기록 카운트 회로(106)에 액세스하여 그 위에 저장되어 있는 값을 I/O 버스(128), I/O 제어 회로(120), 및 커맨드 버스(126)를 통해 제어 로직(110)으로 송신할 수도 있다. 제어 로직(110)은 메모리 어레이(160)에 액세스하여, 하나 이상의 기록 싸이클 빈 및 각각의 빈의 관련된 기록 파라미터를 비롯한, 파라미터 테이블(162)의 내용을 판독할 수도 있다. 도 1과 관련하여 상기에서 설명되는 바와 같이, 파라미터 테이블(162)은 메모리 어레이(160)에 저장될 수도 있다. 몇몇 실시형태에서, 파라미터 테이블(162)은 메모리 어레이의 전용 서브섹션에, 또는 메모리 어레이(160)와는 별개인 레지스터에 저장될 수도 있다. 제어 로직(110)은, 몇몇 실시형태에서, 파라미터 테이블(162)의 내용을 판독하여 설정된 기록 싸이클 빈 동작을 수행할 수도 있다. 다른 실시형태에서, 파라미터 테이블(162)의 내용은, 차후의 설정된 기록 싸이클 빈 동작에서의 참조를 위해 레지스터, 캐시 메모리, 또는 랜덤 액세스 메모리와 같은 저장 디바이스에 저장될 수 있다. 상기에서 설명되는 바와 같이, 몇몇 실시형태에서, 기록 카운트 회로(106)는 메모리 디바이스(104)에 위치되고 제어 로직(110)에 커플링될 수도 있다. 이러한 실시형태에서, 제어 로직(110)은 기록 카운트 회로(106)에 직접 액세스하여 메모리 디바이스(104)에 의해 수행되는 기록 동작의 현재의 횟수를 결정하고, 그에 의해, 설정된 기록 싸이클 빈 동작 동안 현재의 기록 카운트 값을 제어 로직(110)으로 송신하기 위한 프로세서(102)의 필요성을 제거하게 된다.
동작(304)에서, 제어 로직(110)은, 동작(306)에서 수신되는 바와 같은 적용 가능한 기록 싸이클 빈을 파라미터 테이블(162) 및 현재의 기록 카운트 값에 기초하여 결정한다. 상기에서 설명되는 바와 같이, 파라미터 테이블(162)은, 메모리 어레이(160)에 의해 수행된 기록 동작의 횟수에 기초하여 기록 싸이클 빈의 수를 일반적으로 정의한다. 제어 로직(110)은 (기록 카운트 회로(106)에서 저장되며 동작(306)에서 수신되는 바와 같은) 현재의 기록 카운트를, 파라미터 테이블(162) 내의 기록 싸이클 빈과 비교하여 현재의 기록 카운트가 어떤 빈 또는 빈들에 속하는지를 결정한다. 예를 들면, 현재의 기록 카운트는 10,560 회 기록 동작일 수도 있다. 파라미터 테이블(162)은 0 내지 10,000 회 기록 동작의 범위를 갖는 제1 빈 및 1,000 내지 100,000 회 기록 동작의 범위를 갖는 제2 빈을 포함할 수도 있다. 이러한 실시형태에서, 제어 로직(110)은, 현재의 기록 횟수(10,560)가, 0과 10,000 사이가 아닌, 1,000과 100,000 사이에 있다는 것을 결정한다. 따라서, 제어 로직(110)은, 제2 빈이 적용 가능한 빈이고 제1 빈은 적용 가능한 빈이 아니다는 것을 결정한다.
이제 도 4를 참조하면, 본 발명의 실시형태에 따른, 예시적인 파라미터 테이블(400)이 도시된다. 다양한 실시형태에서, 파라미터 테이블(400)은 도 1의 실시형태에서 파라미터 테이블(162)로서 구현될 수도 있다. 파라미터 테이블(400)은, 복수의 빈(bin)(402), 최대(max) 기록 카운트(404) 및 최소(min) 기록 카운트(406)를 일반적으로 포함한다. 도 4의 실시형태에서, 파라미터 테이블(400)은 4개의 빈: 빈 0, 1, 2 및 3을 갖는다. 빈 0, 1, 2 및 3의 각각은, 관련된 최대 기록 카운트(404) 및 최소 기록 카운트(406)를 갖는다. 최대 기록 카운트(404) 및 최소 기록 카운트(406)는 각각의 빈의 사이즈(즉, 각각의 빈이 기록 카운트에 적용되는 범위)를 정의한다. 예를 들면, 빈 0은 0 회의 기록 동작(즉, 한번도 기록되지 않은 메모리 어레이)의 최소 기록 카운트(404)와 10,000 회의 기록 동작의 최대 기록 카운트(406)를 갖는다. 따라서, 기록 카운트가 0과 10,000 사이의 값을 갖는다는 것을 제어 로직(110)이 동작(304)에서 결정하면, 그러면, 제어 로직(110)은 빈 0을 적용 가능한 빈으로 식별한다. 비록 네 개의 빈이 도 4에서 도시되지만, 기술 분야의 숙련된 자는 임의의 수의 빈이 사용될 수도 있다는 것을 인식할 것이다.
빈 범위는 (예를 들면, 10 또는 100 배만큼) 서로 중첩될 수도 있다. 예를 들면, 예시적인 파라미터 테이블(400)의 빈 1은 1,000 내지 100,000 회 기록 동작의 범위를 갖는데, 이 범위는 10 배만큼 빈 0과 중첩된다. 중첩 범위는, 마모 평준화 스킴(scheme)의 허용 오차 범위 내에서 주어진 블록에 대해 수행되었을 수도 있는 기록 동작의 실제 횟수에서의 변화를 허용한다. 예를 들면, 기록 카운트 회로(106)는 1,000 회 기록 동작의 값을 저장할 수도 있다. 이 기록 카운트는 bin 0과 1 둘 모두에 속한다. 그러나 마모 평준화 스킴으로 인해, 몇몇 블록은 1,000 번 미만까지 기록되었을 수도 있고, 한편 다른 블록은 2,000 회 이상 기록되었을 수도 있다. 빈 범위에서의 중첩은 마모 평준화를 허용하며, 이것은 셀 사이의 기록 동작을 완벽하게 조정하지는 않을 수도 있지만, 그러나, 모든 셀이 소정의 범위 이내로 기록되는 것을 보장할 수도 있다(예를 들면, 어떠한 셀도 임의의 다른 셀보다 100의 배수보다 더 많이 기록되지는 않는다). 몇몇 실시형태에서, 제어 로직(110)은, 일단 메모리 디바이스(104)의 모든 블록이 상위 빈에 대한 최소 횟수까지 기록되었다면, 상위 빈만을 식별한다. 예를 들면, 제어 로직(110)은, 일단 메모리 어레이(160) 내의 셀의 모든 블록이 적어도 1,000 회 기록되었다면, 빈 1만을 적용 가능한 것으로서 인식한다.
도 3을 다시 참조하면, 동작(306)에서, 제어 로직(110)은 적용 가능한 기록 파라미터를 식별한다. 상기에서 설명되는 바와 같이, 파라미터 테이블(162)에서 정의되는 각각의 기록 싸이클 빈은 기록 전압과 같은 기록 파라미터의 세트와 관련된다. 제어 로직(110)은 동작(306)에서 결정되는 적용 가능한 기록 싸이클 빈에 기초하여 적용 가능한 기록 파라미터를 식별한다. 예를 들면, 빈 1(도 4 참조)이 적용 가능한 빈이다는 것을 제어 로직(110)이 결정하면, 그러면, 제어 로직(110)은 동작(308)에서 빈 1과 관련된 기록 파라미터를 식별한다. 각각의 빈과 관련되는 기록 파라미터는, 메모리 디바이스(104)에 저장될 수도 있고 적용 가능한 빈을 결정하는 것에 응답하여 액세스될 수도 있다. 적용 가능한 기록 파라미터는 기록 동작 동안 적용될 특정한 설정을 포함할 수도 있다. 특정한 설정은, 다른 파라미터 중에서도, 특정한 프로그래밍 전압(즉, 진폭), 펄스 지속 기간, 펄스 형상, 선두 에지, 후미 에지를 포함할 수도 있다. 이들 파라미터를, 개별적으로 또는 셀 연령과 함께 조정하는 것에 의해, 성공적인 기록 동작의 가능성이 증가될 수도 있다.
동작(308)에서, 메모리 디바이스는 설정된 기록 싸이클 빈 커맨드를 수신한다. 제어 로직(110)은, 예를 들면, 프로세서(102)에 의해 제공되며 제어 로직(110)에 의해 수신되는 커맨드에 응답하여 기록 싸이클 빈을 설정하는 동작을 수행할 수도 있다. 다양한 실시형태에서, 설정된 기록 싸이클 빈 커맨드는, 프로세서(102), 메모리 컨트롤러 유닛, 집적 메모리 컨트롤러, 또는 다른 디바이스로부터 수신될 수도 있다. 다른 실시형태에서, 기록 싸이클 빈을 설정하기 위한 커맨드는, 메모리 디바이스(104)의 전력 인가 동작(power up operation)의 일부로서 또는 전력 인가 동작에 응답하여 개시될 수도 있다. 또 다른 실시형태에서, 기록 싸이클 빈을 설정하기 위한 커맨드는, 기록 싸이클 빈이 메모리 어레이(160)에 대해 수행된 기록 동작의 현재의 횟수와 일치한다는 것을 보장하도록 주기적으로 제공될 수도 있다.
동작(310)에서, 제어 로직(110)은 메모리 디바이스(104)에 대한 식별된 기록 파라미터를 적용한다. 제어 로직(110)은, 적용 가능한 기록 싸이클 빈이 변경되지 않는 한 그리고 변경되지 않을 때까지, 식별된 기록 파라미터를, 메모리 디바이스(104)에 의해 수행되는 모든 미래의 기록 동작에 적용한다. 일단 적용 가능한 기록 파라미터가 식별되면, 제어 로직(110)은 데이터 I/O 회로(170)를 통해 기록 동작을 수행할 때 식별된 적용 가능한 기록 파라미터를 적용할 수도 있다. 기록 동작이 (예를 들면, I/O 제어 회로(120)에 의해) 수신되면, 제어 로직(110)은 식별된 기록 파라미터를 사용하여 메모리 어레이(160)에 대해 기록 동작을 수행한다. 하나의 실시형태에서, 프로그래밍 전압은 증가될 수도 있다(예를 들면, 더 높은 진폭). 다른 실시형태에서, 펄스 지속 기간은 증가될 수도 있다. 또 다른 실시형태에서, 펄스의 형상이 조정될 수도 있다. 다른 실시형태에서, 다른 기록 파라미터는 상기에서 논의되는 것에 추가하여, 또는 대신 조정될 수도 있다. 메모리 어레이(160)의 셀이 노화함에 따라, 기록 파라미터는 실패한 기록 동작의 가능성을 감소시키기 위해 추가로 조정될 수도 있다.
도 5는, 본 발명의 실시형태에 따른, 기록 카운트에 기초하여 적용 가능한 빈 번호를 업데이트하는 방법(500)의 플로우차트이다. 동작 502에서, 제어 로직(110)은 기록 카운트 회로(106)에 저장되어 있는 기록 싸이클 카운트를 업데이트한다. 기록 카운트 회로(106)는, 예를 들면, 기록 카운트가 최종 업데이트된 이후의 (예를 들면, 클록 싸이클에 의해 측정되는) 시간의 양 및/또는 기록 카운트가 최종 업데이트된(예를 들면, 메모리 디바이스(104)에 의해 수행되는 모든 1,000 회 기록 동작에 대해 기록 카운트가 업데이트된) 이후 메모리 디바이스(104)에 의해 수행되는 기록 동작의 횟수에 기초하여 업데이트될 수 있다. 몇몇 실시형태에서, 메모리 디바이스(104)는, 메모리 디바이스(104)에 의해 수행되는 기록 동작의 현재의 카운트를 유지하고, 메모리 디바이스에 전원을 인가할 때 메모리 디바이스(104) 외부의 기록 카운트 회로(106)를 업데이트할 수도 있다. 다른 실시형태에서, 기록 카운트는 주기적으로(예를 들면, 하루에 한 번) 업데이트될 수도 있다. 몇몇 실시형태에서, 기록 카운트는 각각의 기록 동작 이후에 업데이트된다. 또 다른 실시형태에서, 기록 카운트 회로(106)는 불휘발성이며, 기록 카운트는 메모리 디바이스(104)의 전력 차단 동작(power down operation)의 일부로서 업데이트될 수도 있다. 그러한 실시형태에서, 업데이트된 기록 카운트는 메모리 디바이스(104)의 전력 인가 시 즉시 이용 가능하다. 기록 카운트 회로(106)에 저장되어 있는 기록 카운트를 주기적으로 업데이트하는 것에 의해, 메모리 디바이스(104)는, 메모리 어레이(160)에 어떤 기록 파라미터를 적용할지를 결정하기 위해 사용되는 기록 동작의 횟수가, 수행된 기록 동작의 실제 횟수와 일치하는 것을 보장한다.
결정 블록(504)에서, 제어 로직(110)은 기록 싸이클 빈을 업데이트할지의 여부를 결정한다. 다양한 실시형태에서, 제어 로직(110)은, 프로세서(102)로부터의 수신된 커맨드에 기초하여 기록 싸이클 빈을 업데이트할지의 여부를 결정할 수도 있다. 다른 실시형태에서, 제어 로직(110)은, 메모리 디바이스(104)에 전력이 인가되는 것에 응답하여, 기록 싸이클 빈을 업데이트할 것을 결정할 수도 있다. 또 다른 실시형태에서, 제어 로직(110)은 주기적 신호에 응답하여 기록 싸이클 빈을 업데이트할 것을 결정할 수도 있다. 주기적 신호는, 예를 들면, 클록 신호에 기초할 수도 있는데, 이것은 규칙적인 간격으로 기록 싸이클 빈을 업데이트하도록 제어 로직(110)을 촉구한다. 제어 로직(110)이 기록 싸이클 빈을 업데이트하지 않는다는 것을 결정하면(결정 블록(504), 아니오 분기), 그러면, 제어 로직(110)은 동작(502)에서 기록 싸이클 카운트를 주기적으로 계속 업데이트한다.
대안적으로, 제어 로직(110)이 기록 싸이클 빈을 업데이트한다는 것을 결정하면(결정 블록(504), 예 분기), 그러면, 제어 로직(110)은 동작(506)에서 적용 가능한 빈을 결정한다. 동작(304)(도 3)과 관련하여 상기에서 설명되는 바와 같이, 메모리 디바이스(104)의 제어 로직(110)은 파라미터 테이블(162)에 액세스하여, 레지스터 또는 캐시와 같은 메모리에 파라미터 테이블(162)의 내용을 저장할 수 있다. 저장된 파라미터 테이블(162)은 동작(506)에서 액세스되어 메모리 어레이(160)에 대한 빈 정보를 업데이트할 수도 있다. 동작에서, 제어 로직(110)은 기록 카운트 회로(106)에 저장되는 업데이트된 기록 카운트에 액세스하여, 기록 카운트를, 파라미터 테이블(162)에서 정의되는 빈과 비교한다. 파라미터 테이블(162)에 의해 정의되는 빈 범위에 기초하여, 제어 로직(110)은 업데이트된 기록 카운트와 매칭하는 하나 이상의 빈을 결정한다. 제어 로직(110)이 동작(506)에서 하나 이상의 적용 가능한 빈을 식별하면, 그러면, 제어 로직(110)은, 메모리 어레이(160)의 블록에 대한 기록 카운트에 기초하여, 메모리 디바이스(104)에 적용할 단일의 빈을 선택한다. 예를 들면, 제어 로직(110)은, 메모리 어레이(160)의 블록의 각각이 상위 빈 번호의 최소 기록 카운트와 적어도 동일한 횟수까지 기록되었는지의 여부를 결정한다. 블록의 각각이 상위 빈 번호의 적어도 최소 기록 카운트와 동일한 횟수까지 기록되었다면, 그러면, 상위 빈은 적용 가능한 빈으로서 식별된다. 적어도 하나의 블록이, 적어도, 상위 빈 번호의 최소 기록 카운트만큼 많은 횟수까지 기록되지 않았다면, 그러면, 더 낮은 빈 번호가 적용 가능한 빈으로서 식별된다.
동작(508)에서, 제어 로직(110)은 적용 가능한 빈에 기초하여 메모리 디바이스(104)에 대한 업데이트된 기록 파라미터를 식별한다. 이 동작은 도 3의 동작(306)과 동일한 방식으로 수행될 수도 있다. 구체적으로, 제어 로직(110)은, 파라미터 테이블(162) 또는 적용 가능한 파라미터가 저장되는 다른 메모리 위치를 참조하는 것에 의해, 적용 가능한 빈과 관련되는 기록 파라미터를 결정한다. 동작(510)에서, 제어 로직(110)은, 동작(508)에서 결정되는 바와 같은 업데이트된 식별된 기록 파라미터에 따라 메모리 디바이스(104)에 대한 기록 파라미터를 적용한다. 기록 파라미터는 동작(310)과 관련하여 상기에서 설명되는 바와 같이 조정될 수도 있다. 몇몇 실시형태에서, 기록 파라미터는, 예를 들면, 업데이트된 기록 카운트가 이전에 식별된 것과 동일한 빈에 속할 때 동일하게 유지될 수도 있다. 다른 실시형태에서, 기록 파라미터는 메모리 어레이(160)에 의해 수행되는 모든 미래의 기록 동작에 대해 조정될 수도 있다. 기록 동작을 수행할 때 메모리 어레이(160)에 의해 사용되는 기록 파라미터를 주기적으로 업데이트하는 것에 의해, 제어 로직(110)은 실패한 기록 동작의 위험성을 감소시키고 데이터를 정확하게 저장하는 메모리 디바이스(104)의 능력을 증가시킨다.

Claims (37)

  1. 장치로서,
    복수의 메모리 셀을 갖는 메모리 어레이;
    상기 메모리 어레이에 커플링되며 제어 신호에 응답하여 기록 동작을 수행하도록 구성되는 메모리 액세스 회로;
    상기 메모리 액세스 회로에 커플링되며, 상기 메모리 액세스 회로에 의해 수행되는 기록 동작의 횟수에 적어도 부분적으로 기초하여 기록 파라미터의 세트를 적용하도록 구성되고, 또한 기록 파라미터의 상기 세트에 따라 상기 복수의 메모리 셀에 대해 기록 동작을 수행하기 위해 상기 메모리 액세스 회로에 제어 신호를 제공하도록 구성되는 제어 로직을 포함하는, 장치.
  2. 제1항에 있어서,
    복수의 기록 싸이클 빈(write cycle bin)을 정의하는 파라미터 테이블을 더 포함하되, 상기 제어 로직은, 기록 파라미터의 상기 세트를 선택하기 위해, 상기 메모리 액세스 회로에 의해 수행되는 기록 동작의 횟수를 상기 복수의 기록 싸이클 빈에 비교하도록 구성되는, 장치.
  3. 제2항에 있어서, 상기 파라미터 테이블은 상기 메모리 어레이에 저장되는, 장치.
  4. 제2항에 있어서, 상기 파라미터 테이블은, 상기 복수의 기록 싸이클 빈의 각각에 대한 기록 동작의 최소 횟수 및 기록 동작의 최대 횟수를 포함하는, 장치.
  5. 제1항에 있어서, 상기 복수의 메모리 셀은 하나 이상의 상 변화 메모리 셀을 포함하는, 장치.
  6. 제1항에 있어서, 상기 메모리 액세스 회로에 의해 수행되는 기록 동작의 횟수를 상기 메모리 어레이에 저장하도록 구성되는 기록 카운트 회로를 더 포함하는, 장치.
  7. 제1항에 있어서, 상기 복수의 메모리 셀은 3 차원 교차점 어레이로 배열되는, 장치.
  8. 제1항에 있어서, 기록 파라미터의 상기 세트는, 프로그래밍 전압 진폭, 펄스 지속 기간, 펄스 형상, 선두 에지 및 후미 에지 중 적어도 하나를 포함하는, 장치.
  9. 제1항에 있어서, 상기 제어 로직은 메모리 디바이스에 대한 기록 파라미터의 상기 세트를 확립하기 위한 커맨드를 수신하는 것에 응답하여 기록 파라미터의 상기 세트를 적용하도록 더 구성되는, 장치.
  10. 장치로서,
    복수의 메모리 셀을 포함하고 기록 파라미터의 세트에 기초하여 상기 복수의 메모리 셀에 관한 정보를 저장하도록 구성되는 메모리 디바이스를 포함하며, 그리고 상기 메모리 디바이스의 상기 복수의 메모리 셀의 서브세트에 저장되는 파라미터 테이블을 더 포함하되, 상기 파라미터 테이블은 기록 파라미터의 상기 세트에 대응하는 기록 싸이클 빈의 세트를 저장하도록 구성되는, 장치.
  11. 제10항에 있어서, 상기 파라미터 테이블은, 상기 복수의 기록 싸이클 빈의 각각에 대한 기록 동작의 최소 횟수 및 기록 동작의 최대 횟수를 포함하는, 장치.
  12. 제10항에 있어서, 상기 메모리 디바이스에 의해 수행되는 기록 동작의 횟수를 저장하도록 구성되는 기록 카운트 회로를 더 포함하는, 장치.
  13. 제12항에 있어서, 기록 동작 파라미터의 상기 세트는, 빈의 상기 세트 및 상기 메모리 디바이스에 의해 수행되는 기록 동작의 횟수에 기초하여 선택되는, 장치.
  14. 장치로서,
    기록 파라미터의 세트에 기초하여 복수의 메모리 셀에 데이터를 저장하도록 구성되는 메모리 액세스 회로;
    상기 복수의 메모리 셀의 일부에 저장되는 파라미터 테이블로서, 상기 파라미터 테이블은 기록 파라미터의 복수의 세트에 대응하는 복수의 기록 싸이클 빈을 포함하는, 상기 파라미터 테이블; 및
    상기 메모리 액세스 회로에 커플링되는 제어 로직으로서, 상기 제어 로직은 메모리 액세스 회로에 의해 수행되는 기록 동작의 횟수에 기초하여 상기 기록 싸이클 빈 중 적어도 하나를 결정하도록 그리고 상기 결정된 기록 싸이클 빈에 기초하여 기록 파라미터의 상기 복수의 세트로부터 기록 파라미터의 상기 세트를 적용하도록 구성되는, 상기 제어 로직을 포함하는, 장치.
  15. 제14항에 있어서, 상기 기록 싸이클 빈의 각각은, 기록 동작의 최소 횟수 및 최대 횟수를 갖는 기록 동작의 범위에 의해 정의되는, 장치.
  16. 제15항에 있어서, 제1 기록 싸이클 빈을 정의하는 제1 범위는, 제2 기록 싸이클 빈을 정의하는 제2 범위와 적어도 부분적으로 중첩되는, 장치.
  17. 제16항에 있어서, 상기 제1 범위는 상기 제2 범위와 적어도 10의 1 승배만큼 중첩되는, 장치.
  18. 제14항에 있어서, 상기 제어 로직에 커플링되며 상기 복수의 메모리 셀에 의해 수행되는 기록 동작의 횟수를 저장하도록 구성되는 기록 카운트 회로를 더 포함하는, 장치.
  19. 제14항에 있어서, 기록 파라미터의 상기 세트는, 프로그래밍 전압 진폭, 펄스 지속 기간, 펄스 형상, 선두 에지 및 후미 에지 중 적어도 하나를 포함하는, 장치.
  20. 방법으로서,
    메모리 디바이스에 대해 수행되는 기록 동작의 횟수를 식별하는 단계;
    상기 메모리 디바이스에 대해 수행되는 기록 동작의 횟수에 적어도 부분적으로 기초하여 기록 파라미터를 조정하는 단계;
    기록 커맨드에 응답하여 복수의 메모리 셀에 대해 기록 동작을 수행하도록 상기 조정된 기록 파라미터를 적용하는 단계를 포함하는, 방법.
  21. 제20항에 있어서,
    기록 파라미터의 상기 세트에 따라 상기 복수의 메모리 셀에 대해 적어도 하나의 기록 동작을 실행하는 단계를 더 포함하는, 방법.
  22. 제20항에 있어서, 기록 동작의 횟수를 식별하는 단계는, 상기 메모리 디바이스에 전력을 인가하는 것 또는 차단하는 것에 응답하는, 방법.
  23. 제20항에 있어서, 기록 동작의 횟수는 주기적으로 업데이트되는, 방법.
  24. 제20항에 있어서, 상기 메모리 디바이스에 대해 수행되는 기록 동작의 횟수에 적어도 부분적으로 기초하여 기록 파라미터를 조정하는 단계는,
    제어 로직에 의해, 기록 동작의 횟수를 복수의 기록 싸이클 빈에 비교하여, 적용 가능한 기록 싸이클 빈을 결정하는 단계;
    상기 적용 가능한 기록 싸이클 빈에 적어도 부분적으로 기초하여 적용 가능한 기록 파라미터의 세트를 식별하는 단계; 및
    적용 가능한 기록 파라미터의 상기 식별된 세트에 따라 상기 기록 파라미터를 조정하는 단계를 포함하는, 방법.
  25. 제24항에 있어서, 상기 복수의 기록 싸이클 빈의 각각은 기록 파라미터의 상이한 세트와 관련되는, 방법.
  26. 제24항에 있어서, 상기 복수의 기록 싸이클 빈은, 기록 동작의 최소 횟수 및 기록 동작의 최대 횟수를 갖는 기록 동작의 범위에 의해 정의되는, 방법.
  27. 제26항에 있어서, 제1 기록 싸이클 빈의 제1 범위는 제2 기록 싸이클 빈의 제2 범위와 중첩되는, 방법.
  28. 제26항에 있어서, 기록 동작의 상기 범위의 각각은 기록 동작의 인접한 범위와 중첩되는, 방법.
  29. 제20항에 있어서, 상기 기록 파라미터를 조정하는 단계는, 메모리 디바이스에 대한 기록 파라미터의 세트를 확립하기 위한 커맨드를 수신하는 것에 응답하는, 방법.
  30. 방법으로서,
    제어 로직에 의해, 메모리 디바이스에 대한 기록 파라미터의 세트를 확립하기 위한 커맨드를 수신하는 단계;
    상기 제어 로직에 의해, 상기 메모리 디바이스에 의해 수행되는 기록 동작의 현재의 횟수를 수신하는 단계;
    상기 제어 로직에 의해, 복수의 기록 싸이클 빈을 정의하는 파라미터 테이블을 수신하는 단계;
    상기 제어 로직에 의해, 기록 동작의 현재의 횟수를 상기 복수의 기록 싸이클 빈에 비교하여, 적용 가능한 기록 싸이클 빈을 결정하는 단계; 및
    상기 적용 가능한 기록 싸이클 빈에 적어도 부분적으로 기초하여 상기 메모리 디바이스에 기록 파라미터의 상기 세트를 제공하는 단계를 포함하는, 방법.
  31. 제30항에 있어서,
    레지스터, 캐시 메모리, 또는 랜덤 액세스 메모리 중 적어도 하나에 상기 파라미터 테이블을 저장하는 단계를 더 포함하는, 방법.
  32. 제30항에 있어서,
    기록 파라미터의 상기 세트에 따라 적어도 하나의 기록 동작을 실행하는 단계를 더 포함하는, 방법.
  33. 제30항에 있어서,
    상기 제어 로직에 의해, 기록 동작의 업데이트된 횟수를 주기적으로 수신하는 단계를 더 포함하는, 방법.
  34. 제33항에 있어서, 기록 파라미터의 상기 세트를 확립하기 위한 상기 커맨드는, 기록 동작의 상기 업데이트된 횟수를 수신하는 것과 관련하여 수신되는, 방법.
  35. 제30항에 있어서, 상기 복수의 기록 싸이클 빈의 각각은 기록 동작의 최소 횟수 및 기록 동작의 최대 횟수를 갖는 기록 동작의 범위에 의해 정의되는, 방법.
  36. 제35항에 있어서, 기록 동작의 현재의 횟수를 상기 복수의 기록 싸이클 빈에 비교하는 단계는, 기록 싸이클의 현재의 횟수 미만인 기록 싸이클의 최소 횟수 및 기록 싸이클의 현재의 횟수보다 더 큰 기록 싸이클의 최대 횟수를 갖는 기록 싸이클 빈을 결정하는 단계를 포함하는, 방법.
  37. 제30항에 있어서, 기록 파라미터의 상기 세트는, 프로그래밍 전압, 펄스 형상, 선두 에지, 후미 에지 및 펄스 지속 기간 중 적어도 하나를 포함하는, 방법.
KR1020187014407A 2015-10-29 2016-10-18 기록 카운트에 기초하여 기록 파라미터를 조정하기 위한 장치 및 방법 KR102076434B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/927,329 2015-10-29
US14/927,329 US10643700B2 (en) 2015-10-29 2015-10-29 Apparatuses and methods for adjusting write parameters based on a write count
PCT/US2016/057488 WO2017074737A1 (en) 2015-10-29 2016-10-18 Apparatuses and methods for adjusting write parameters based on a write count

Publications (2)

Publication Number Publication Date
KR20180061383A true KR20180061383A (ko) 2018-06-07
KR102076434B1 KR102076434B1 (ko) 2020-02-11

Family

ID=58630824

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187014407A KR102076434B1 (ko) 2015-10-29 2016-10-18 기록 카운트에 기초하여 기록 파라미터를 조정하기 위한 장치 및 방법

Country Status (7)

Country Link
US (2) US10643700B2 (ko)
EP (1) EP3368990B1 (ko)
JP (1) JP6716693B2 (ko)
KR (1) KR102076434B1 (ko)
CN (1) CN108292283B (ko)
SG (1) SG11201803518UA (ko)
WO (1) WO2017074737A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942183B2 (en) 2019-07-22 2024-03-26 Micron Technology, Inc. Adaptive write operations for a memory device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643700B2 (en) 2015-10-29 2020-05-05 Micron Technology, Inc. Apparatuses and methods for adjusting write parameters based on a write count
US10475519B2 (en) * 2018-03-23 2019-11-12 Micron Technology, Inc. Methods for detecting and mitigating memory media degradation and memory devices employing the same
WO2020131457A1 (en) 2018-12-21 2020-06-25 Micron Technology, Inc. Methods for activity-based memory maintenance operations and memory devices and systems employing the same
US11403195B2 (en) * 2019-08-07 2022-08-02 Micron Technology, Inc. Application of dynamic trim strategy in a die-protection memory sub-system
US10943657B1 (en) * 2019-08-19 2021-03-09 Micron Technology, Inc. Mitigation of voltage threshold drift associated with power down condition of non-volatile memory device
KR20210104499A (ko) * 2020-02-17 2021-08-25 에스케이하이닉스 주식회사 셀프라이트방법 및 이를 이용한 반도체장치
DE102021106756A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum testen einer speicherschaltung und speicherschaltung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100191096B1 (ko) * 1994-11-10 1999-06-15 가네꼬 히사시 반도체 메모리 장치
KR101087308B1 (ko) * 2006-12-27 2011-11-25 인텔 코오퍼레이션 비휘발성 메모리에 대한 초기 웨어 레벨링
KR20120030817A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법
US20140029342A1 (en) * 2012-07-27 2014-01-30 Sandisk Technologies Inc. Experience count dependent program algorithm for flash memory

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100189530B1 (ko) * 1996-05-21 1999-06-01 윤종용 마이크로 프로세서와 메모리간의 데이타 인터페이스 방법
US6108764A (en) * 1998-12-17 2000-08-22 International Business Machines Corporation Non-uniform memory access (NUMA) data processing system with multiple caches concurrently holding data in a recent state from which data can be sourced by shared intervention
JP2002133887A (ja) 2000-10-31 2002-05-10 Matsushita Electric Ind Co Ltd 不揮発性半導体メモリ装置
US7058668B2 (en) 2002-01-11 2006-06-06 International Business Machines Corporation System for estimating the temporal validity of location reports through pattern analysis
JP2003242787A (ja) 2002-02-14 2003-08-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US7058665B1 (en) * 2002-06-21 2006-06-06 Unisys Corporation Verification of data coherency in word-addressable files that support concurrent access
JP4633334B2 (ja) * 2003-01-27 2011-02-16 パナソニック株式会社 情報処理装置およびメモリアクセス調停方法
US6944063B2 (en) * 2003-01-28 2005-09-13 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts
US20060282610A1 (en) * 2005-06-08 2006-12-14 M-Systems Flash Disk Pioneers Ltd. Flash memory with programmable endurance
JP4282636B2 (ja) * 2005-06-22 2009-06-24 株式会社東芝 不揮発性半導体記憶装置とそのデータ書き込み方法
JP2007115099A (ja) * 2005-10-21 2007-05-10 Toshiba Corp メモリシステム、及び記録メディア
US7916543B2 (en) 2007-10-22 2011-03-29 Micron Technology, Inc. Memory cell operation
JP5451011B2 (ja) * 2008-08-29 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及び情報処理システム
US8374036B2 (en) 2008-11-14 2013-02-12 Hynix Semiconductor Inc. Method of operating nonvolatile memory device
US8250293B2 (en) * 2009-01-19 2012-08-21 Qimonda Ag Data exchange in resistance changing memory for improved endurance
JP4666080B2 (ja) * 2009-02-09 2011-04-06 Ｔｄｋ株式会社 メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法
US7948798B1 (en) * 2009-07-22 2011-05-24 Marvell International Ltd. Mixed multi-level cell and single level cell storage device
US8305812B2 (en) 2009-08-26 2012-11-06 Densbits Technologies Ltd. Flash memory module and method for programming a page of flash memory cells
US20130033929A1 (en) * 2010-04-26 2013-02-07 Mosaid Technologies Incorporated Write scheme in a phase change memory
JP2012014816A (ja) * 2010-07-05 2012-01-19 Toshiba Corp 不揮発性半導体記憶装置
US8737141B2 (en) * 2010-07-07 2014-05-27 Stec, Inc. Apparatus and method for determining an operating condition of a memory cell based on cycle information
US9741436B2 (en) * 2010-07-09 2017-08-22 Seagate Technology Llc Dynamically controlling an operation execution time for a storage device
US8737138B2 (en) * 2010-11-18 2014-05-27 Micron Technology, Inc. Memory instruction including parameter to affect operating condition of memory
JP2012203951A (ja) 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置
US9047955B2 (en) 2011-03-30 2015-06-02 Stec, Inc. Adjusting operating parameters for memory cells based on wordline address and cycle information
CN102915273B (zh) * 2011-08-02 2015-06-10 群联电子股份有限公司 数据写入方法、存储器控制器与存储器储存装置
US8694754B2 (en) * 2011-09-09 2014-04-08 Ocz Technology Group, Inc. Non-volatile memory-based mass storage devices and methods for writing data thereto
WO2013040083A2 (en) * 2011-09-15 2013-03-21 The Regents Of The University Of California Electro-mechanical diode non-volatile memory cell for cross-point memory arrays
WO2013100909A1 (en) * 2011-12-27 2013-07-04 Intel Corporation Adaptive configuration of non-volatile memory
US8576651B2 (en) 2012-01-20 2013-11-05 Sandisk 3D Llc Temperature compensation of conductive bridge memory arrays
US8819380B2 (en) * 2012-03-21 2014-08-26 International Business Machines Corporation Consideration of adjacent track interference and wide area adjacent track erasure during block allocation
US8724388B2 (en) 2012-04-02 2014-05-13 Spansion Llc Adaptively programming or erasing flash memory blocks
KR102015053B1 (ko) * 2013-02-20 2019-08-27 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 데이터 처리 방법
US9122404B2 (en) 2013-03-15 2015-09-01 International Business Machines Corporation Adaptive reference tuning for endurance enhancement of non-volatile memories
US9153777B2 (en) * 2013-06-03 2015-10-06 Micron Technology, Inc. Thermally optimized phase change memory cells and methods of fabricating the same
KR20150044753A (ko) * 2013-10-17 2015-04-27 에스케이하이닉스 주식회사 데이터 저장 장치의 동작 방법
EP3075001A4 (en) * 2013-11-26 2017-02-15 PerkinElmer Health Sciences, Inc. Detectors and methods of using them
US9001573B1 (en) 2013-12-06 2015-04-07 Micron Technology, Inc. Method and apparatuses for programming memory cells
US20160070643A1 (en) * 2014-09-08 2016-03-10 Sandisk Technologies Inc. System and method of counting program/erase cycles
US10101938B2 (en) * 2014-12-30 2018-10-16 International Business Machines Corporation Data storage system selectively employing multiple data compression techniques
US10643700B2 (en) 2015-10-29 2020-05-05 Micron Technology, Inc. Apparatuses and methods for adjusting write parameters based on a write count

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100191096B1 (ko) * 1994-11-10 1999-06-15 가네꼬 히사시 반도체 메모리 장치
KR101087308B1 (ko) * 2006-12-27 2011-11-25 인텔 코오퍼레이션 비휘발성 메모리에 대한 초기 웨어 레벨링
KR20120030817A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법
US20140029342A1 (en) * 2012-07-27 2014-01-30 Sandisk Technologies Inc. Experience count dependent program algorithm for flash memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942183B2 (en) 2019-07-22 2024-03-26 Micron Technology, Inc. Adaptive write operations for a memory device

Also Published As

Publication number Publication date
WO2017074737A1 (en) 2017-05-04
CN108292283B (zh) 2022-03-29
US20200227116A1 (en) 2020-07-16
US10643700B2 (en) 2020-05-05
EP3368990B1 (en) 2022-02-23
CN108292283A (zh) 2018-07-17
SG11201803518UA (en) 2018-05-30
JP2018532219A (ja) 2018-11-01
JP6716693B2 (ja) 2020-07-01
US20170125099A1 (en) 2017-05-04
EP3368990A1 (en) 2018-09-05
US11145369B2 (en) 2021-10-12
KR102076434B1 (ko) 2020-02-11
EP3368990A4 (en) 2019-06-26

Similar Documents

Publication Publication Date Title
KR102076434B1 (ko) 기록 카운트에 기초하여 기록 파라미터를 조정하기 위한 장치 및 방법
CN101246738B (zh) 具有备份电路的存储系统及编程方法
KR101448915B1 (ko) 프로그램 및 검증 동작을 수행하는 가변 저항 메모리 장치
US10372369B2 (en) Apparatuses and methods for single level cell caching
US10825526B1 (en) Non-volatile memory with reduced data cache buffer
KR102192910B1 (ko) 반도체 장치, 메모리 시스템 및 이의 동작 방법
US9659666B2 (en) Dynamic memory recovery at the sub-block level
US20080049508A1 (en) Nonvolatile semiconductor memory, its read method and a memory card
CN105810249B (zh) 用于非易失性存储器装置的操作参数的快速适应性整理
US8565022B2 (en) Memory system and method of operating the same
CN107045892B (zh) 非易失性存储器和包括非易失性存储器的存储装置
CN103765392A (zh) 存储器装置的损耗均衡
US10755795B2 (en) Storage device including nonvolatile memory device, nonvolatile memory device, operating method of storage device
KR20080027419A (ko) 메모리 시스템 및 그것의 프로그램 방법
US11017841B2 (en) Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
US10192620B2 (en) Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
US10685721B2 (en) Apparatuses and methods for charging a global access line prior to accessing a memory
US20180330781A1 (en) Apparatuses and methods for accessing memory cells
US20150325290A1 (en) Data operations in non-volatile memory
KR20200099024A (ko) 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법
CN116072186A (zh) 存储装置及其操作方法
EP3783614B1 (en) Nonvolatile memory device including a fast read page and a storage device including the same
JP2013246855A (ja) 半導体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant