JP2019526934A - 3次元アレイにおける容量結合型不揮発性薄膜トランジスタストリング - Google Patents
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Abstract
Description
本出願は、(i)2015年9月30日に出願された「垂直制御ゲートを備えた積層水平アクティブストリップに構成されたマルチゲートNORフラッシュ薄膜トランジスタストリング」と題する同時係属の米国仮特許出願第62/235、322号(同時係属仮特許出願I)、(ii)2015年11月25日に出願された「3次元垂直NORフラッシュ薄膜トランジスタストリング」と題する同時係属の米国仮特許出願第62/260、137号(同時係属仮特許出願II)、(iii)2016年7月26日に出願された「垂直制御ゲートを備えた積層水平アクティブストリップに構成されたマルチゲートNORフラッシュ薄膜トランジスタストリング」と題する同時係属の米国非仮特許出願第15/220、375号(同時係属非仮特許出願II)、及び、(iv)2016年7月15日に出願された「容量結合型不揮発性薄膜トランジスタストリング」と題する同時係属の米国仮特許出願第62/363、189号(同時係属仮特許出願IV)に関連し、それら優先権の利益を主張する。同時係属仮特許出願I、同時係属仮特許出願II、同時係属非仮特許出願III、及び同時係属仮特許出願IVの開示内容の全体は、参照により本明細書に援用されるものとする。
本発明は、高密度メモリ構造体に関する。特に、本発明は、相互接続された薄膜記憶素子によって形成された、高密度かつ読み出し待ち時間(読み出しレイテンシ)が短いメモリ構造体(例えば、NOR型TFTストリングまたは「NORストリング」として構成された薄膜蓄積トランジスタ、すなわち「TFT」のスタック)に関する。
Claims (92)
- メモリ構造体であって、
略平坦な表面を有する半導体基板と、
前記半導体基板の前記表面上に形成され、第1の方向に沿って所定の距離によって互いに分離されているアクティブストリップの第1のスタック及び第2のスタックであって、前記アクティブストリップの前記各スタックが、2以上の互いに分離された前記表面上に互いに重畳して配置され、かつ、前記平坦な表面に対して略平行な第2の方向に沿って互いに長手方向に略整列された2以上のアクティブストリップを含む、アクティブストリップの第1のスタック及び第2のスタックと、
電荷トラップ材料と、
前記平坦な表面に対して略垂直な第3の方向に沿って長手方向に延びる第1の複数の導体と、を備え、
前記各スタックの前記アクティブストリップの各々は、第1の導電型を有する第1の半導体層が、それぞれ第2の導電型を有し、かつ、ポリシリコンまたはシリコンゲルマニウムを含む第2の半導体層と第3の半導体層との間に設けられており、
前記第1の複数の導体の各々は、前記アクティブストリップの前記第1のスタックと前記第2のアクティブストリップとの間に設けられ、かつ、前記電荷トラップ材料によって前記アクティブストリップの前記各スタックから分離されている導体群内に存在し、それにより前記各アクティブストリップに少なくとも1つのNORストリングを形成しており、
前記各NORストリングは、前記アクティブストリップの前記第1、第2及び第3の半導体層と、それらに隣接する前記電荷トラップ材料及び前記導体群内の前記導体とから形成された複数の薄膜ストレージトランジスタを含む、メモリ構造体。 - 請求項1に記載のメモリ構造体であって、
(a)前記各アクティブストリップの前記第1、第2及び第3の半導体層はそれぞれ、前記薄膜ストレージトランジスタのチャネル領域、ソース領域及びドレイン領域を提供し、
(b)前記各アクティブストリップの前記薄膜ストレージトランジスタは、共通のソース領域及びドレイン領域を共有し、かつ、
(c)共有された前記ソース領域及び前記ドレイン領域の一方は、前記アクティブストリップに形成された前記薄膜ストレージトランジスタのうちの1以上の選択されたグループが、電気的に分離された共有領域の寄生キャパシタまたは固有キャパシタを所定の電圧まで充電するために導通状態にされた場合を除いて、前記半導体基板に形成された前記回路に対して電気的に分離されている、メモリ構造体。 - 請求項1に記載のメモリ構造体であって、
前記第1の方向に沿って形成された第2の複数の導体をさらに備え、
前記第2の複数の導体の各々は、前記半導体基板の前記表面の前記回路の一部を、前記第1の複数の導体のうちの選択された導体であって、前記薄膜ストレージトランジスタのゲート電極として機能する該導体に接続する、メモリ構造体。 - 請求項3に記載のメモリ構造体であって、
前記第2の複数の導体は、前記略平坦な表面と前記アクティブストリップとの間に形成され、
当該メモリ構造体は、前記アクティブストリップ上に前記第1の方向に沿って形成された第3の複数の導体をさらに備え、
前記第3の複数の導体の各々は、前記半導体基板の前記表面の前記回路の一部を、前記第1の複数の導体のうちの選択された導体であって、前記薄膜ストレージトランジスタのゲート電極として機能する該導体に接続する、メモリ構造体。 - 請求項4に記載のメモリ構造体であって、
前記第1の複数の導体のうちの前記選択された導体であって、前記第2の複数の導体に接続される該導体、及び、前記第1の複数の導体のうちの前記選択された導体であって、前記第3の複数の導体に接続される該導体は、前記アクティブストリップの両側に設けられる、メモリ構造体。 - 請求項1に記載のメモリ構造体であって、
前記各アクティブストリップは、前記第2の半導体層及び前記第3の半導体層の一方または両方に対して電気的に接触され、かつ長手方向に略整列された少なくとも1つの金属層をさらに含む、メモリ構造体。 - 請求項1に記載のメモリ構造体であって、
読み出し動作またはプログラム動作中に、
前記NORストリングのアドレス指定された前記薄膜ストレージトランジスタに関連する前記導体のみが、読み出し動作またはプログラム動作に必要な所定の電圧まで瞬間的に引き上げられ、かつ、
前記NORストリングの全ての他の前記薄膜ストレージトランジスタに関連する前記導体は、消去された前記薄膜ストレージトランジスタの閾値電圧よりも低い電圧に保持される、メモリ構造体。 - 請求項7に記載のメモリ構造体であって、
2以上のプレーン上の前記アクティブストリップに関連する前記薄膜ストレージトランジスタが、単一の並列プログラム動作でプログラムされる、メモリ構造体。 - 請求項7に記載のメモリ構造体であって、
前記第2または第3の半導体層を、それに関連する前記アクティブストリップに沿ったキャパシタンスによって前記所定の電圧を実質的に保持するとともに、1以上のプレーンのアドレス指定された前記薄膜ストレージトランジスタの1以上の読み出し動作を実行する前に、
前記1以上の前記平面の前記各アクティブストリップの前記第2または第3の半導体層は、読み出し動作に関連する所定の電圧に適切にかつ同時にプリチャージされる、メモリ構造体。 - 請求項1に記載のメモリ構造体であって、
前記1以上の薄膜ストレージトランジスタに記憶されたデータは、1年未満のデータ保持時間と、10、000プログラム/消去サイクルを超えるプログラム/消去サイクル寿命とを有する、メモリ構造体。 - 請求項10に記載のメモリ構造体であって、
前記各薄膜ストレージトランジスタ内の電荷により、前記薄膜ストレージトランジスタが2以上の電荷状態のうちの1つの電荷状態に対応する閾値電圧に設定される、メモリ構造体。 - 請求項1に記載のメモリ構造体であって、
前記第1の半導体層と前記第2の半導体層との間、及び前記第2の半導体層と前記第3の半導体層との間に、ドーパント拡散防止層をさらに含む、メモリ構造体。 - 請求項2に記載のメモリ構造体であって、
前記各薄膜ストレージトランジスタの前記チャネル領域は、前記第1の導電型を有する半導体材料のピラーによって前記半導体基板に接続され、
前記半導体基板は、前記ピラーを介して、前記各薄膜ストレージトランジスタの前記チャネル領域に対して、読み出し動作中の閾値下リークまたは消去動作中の消去電圧を抑制する所定のバックバイアス電圧を提供する、メモリ構造体。 - 請求項2に記載のメモリ構造体であって、
前記チャネル領域の長さは、前記第1、第2及び第3の半導体層と前記第1の複数の導体のうちの対応する導体との間のフリンジ電界下で、蓄積電荷の横方向ホッピング伝導及びトンネリングアウトによって消去を達成するのに十分に短い、メモリ構造体。 - 請求項2に記載のメモリ構造体であって、
前記薄膜ストレージトランジスタは、互いに隣接する前記NORストリングの対応するストレージプレーンに各々属するアドレス指定可能な複数のメモリページに構成され、
前記各メモリページは、前記第2の複数の導体のうちの1つの導体、前記第3の複数の導体のうちの1つの導体、または前記第2及び第3の複数の導体の各々のうちの1つの導体をアクティブにすることによって同時にアクセスされる対応するストレージプレーンからの一群の前記薄膜ストレージトランジスタを含む、メモリ構造体。 - 請求項15に記載のメモリ構造体であって、
前記薄膜ストレージトランジスタは、アドレス指定可能な複数のメモリスライスに構成され、
前記各メモリスライスは、或るスタック内の互いに異なる前記ストレージプレーンの各々の互いに隣接する前記メモリページを含む、メモリ構造体。 - 請求項16に記載のメモリ構造体であって、
前記薄膜ストレージトランジスタは、アドレス指定可能な複数のメモリ象限に構成され、
前記各象限は、互いに隣接する複数のメモリスライスを含む、メモリ構造体。 - 請求項17に記載のメモリ構造体であって、
前記薄膜ストレージトランジスタは、メモリブロックに構成され、
前記各メモリブロックは、2×2構造の互いに隣接する前記メモリ象限を含む、メモリ構造体。 - 請求項18に記載のメモリ構造体であって、
前記象限のうちの第1象限及び第2象限内の前記薄膜ストレージトランジスタは、前記半導体基板の前記表面の共通の回路セットを共有する、メモリ構造体。 - 請求項1に記載のメモリ構造体であって、
前記各NORストリングは、個別にアドレス指定可能であり、
前記複数のNORストリングの各々の前記薄膜ストレージトランジスタのプログラム、消去、または読み出しは同時に行われる、メモリ構造体。 - 請求項2に記載のメモリ構造体であって、
前記半導体基板の前記表面の前記回路は、前記固有キャパシタを、読み出し電圧、プログラム電圧、プログラム禁止電圧、消去電圧、及び基準ストリングとして指定されたNORストリングの前記プログラム可能な薄膜ストレージトランジスタを設定するための電圧のうちの1つの電圧に選択的に充電する、メモリ構造体。 - 請求項21に記載のメモリ構造体であって、
選択された前記複数のNORストリングの各々における選択された前記薄膜ストレージトランジスタの読み出し動作中に、
(i)前記選択された各NORストリングにおける前記選択された薄膜ストレージトランジスタ群により、前記NORストリングの前記第2及び第3の半導体層のうちのフローティング状態の半導体層の固有キャパシタは、前記半導体基板の前記表面の前記回路から所定の電圧に充電され、
(ii)その後、前記選択された各NORストリングの前記第2及び第3の半導体層のうちの他方の半導体層は、読み出し検出電圧に充電されるとともに、前記半導体基板の前記表面の前記回路内のセンスアンプに接続され、かつ、
(iii)前記選択された薄膜ストレージトランジスタに関連する前記第1の複数の導体のうちの対応する導体は、一連の所定の読み出し電圧または電圧ランプに設定され、前記第1の複数の導体のうちの全ての選択されなかった導体は、それらの非導通状態に保持される、メモリ構造体。 - 請求項2に記載のメモリ構造体であって、
プログラム動作中に、選択された前記薄膜ストレージトランジスタの前記ソース領域、前記ドレイン領域及び前記チャネル領域の固有キャパシタはそれぞれ、仮想接地電圧またはプログラム禁止電圧に瞬間的にプリチャージされる、メモリ構造体。 - 請求項15に記載のメモリ構造体であって、
前記同一のストレージプレーン内の前記複数のNORストリングのうちの1つのNORストリングと置換するための1以上のスペアのNORストリングが、前記各ストレージプレーンに設けられている、メモリ構造体。 - 請求項15に記載のメモリ構造体であって、
前記ストレージプレーンのうちの1以上が冗長プレーンに指定され、
前記冗長プレーンは、他のストレージプレーンのNORストリング、または他のストレージプレーン上のメモリページと置換するためのスペアのNORストリングを提供する、メモリ構造体。 - 請求項15に記載のメモリ構造体であって、
1以上のストレージプレーン上の1以上のメモリページ内の前記薄膜ストレージトランジスタのその後の高速同時読み出しまたはその後の高速ランダムアクセス読み出しを可能にするために、前記充電された固有キャパシタが待機モードにおいてバックグラウンドでリフレッシュされるか、または近い将来の読み出し動作を見越して選択されたメモリブロックに対する充電が開始される、メモリ構造体。 - 請求項2に記載のメモリ構造体であって、
前記半導体基板の前記表面の前記回路は、データ保全回路を含み、
前記データ保全回路は、エラーを検出した場合に前記エラーをオンチップエラー訂正回路または外部システムコントローラに通知して、前記オンチップエラー訂正回路または外部システムコントローラにデータ復元及びプログラムリフレッシュ動作を実行させる、メモリ構造体。 - 請求項2に記載のメモリ構造体であって、
前記各アクティブストリップは、前記アクティブストリップの一方の側に沿って形成された第1のNORストリングと、前記アクティブストリップの他方の側に沿って形成された第2のNORストリングとを含み、前記第1のアクティブストリップの前記第1のNORストリングと、隣接する前記アクティブストリップの前記第2のNORストリングとの間の前記導体は、前記第1のNORストリング及び前記第2のNORストリングの対応する前記薄膜ストレージトランジスタ間の共有ゲート電極として機能し、これにより関連するトランジスタ対を形成し、
前記第1のNORストリングの前記薄膜ストレージトランジスタは、前記第2のNORストリングの対応する前記薄膜ストレージトランジスタのための基準トランジスタとして機能し、
前記関連するトランジスタ対の他方が消去状態を保持する場合には前記各基準トランジスタはプログラム状態を保持し、逆もまた同様であり、
前記関連するトランジスタ対の前記薄膜ストレージトランジスタからの出力信号は、該出力信号により表されるデータを決定するために差動センスアンプに同時に供給される、メモリ構造体。 - 請求項16に記載のメモリ構造体であって、
前記半導体基板の前記表面の前記回路から所定の距離内に位置する1以上のメモリページまたはメモリスライス内の前記薄膜ストレージトランジスタは、関連するトランジスタ対(「高速構造」)として動作するように構成されている、メモリ構造体。 - 請求項29に記載のメモリ構造体であって、
前記ページまたはスライスの残りの部分は、前記メモリページまたはスライス内の2以上の前記薄膜ストレージトランジスタ(「低コスト構造」)のための1つの基準トランジスタにより動作するように構成されている、メモリ構造体。 - 請求項30に記載のメモリ構造体であって、
前記低コスト構造下では、1以上のバイナリビット情報が前記各薄膜ストレージトランジスタに記憶され、かつ記憶されたマルチビット情報を読み出すために1以上の基準NORストリングが設けられる、メモリ構造体。 - 請求項30に記載のメモリ構造体であって、
前記高速構成下で動作する前記薄膜ストレージトランジスタは、外部コントローラが使用するためのオンチップリソース管理データを格納し、
前記オンチップリソース管理データには、メモリ回路に格納されているデータファイルのための更新可能なファイル割り当てテーブル、固有の識別子インデックス番号、プログラム/消去サイクルカウント、チップ温度、及び格納されている各データファイルが更新されたときに該データファイルに付加されるタイムスタンプのうちの1以上が含まれる、メモリ構造体。 - 請求項15に記載のメモリ構造体であって、
前記基板の前記表面の前記回路は、パイプラインストリーミング回路をさらに含み、
前記パイプラインストリーミング回路は、センスアンプ内に記憶されているデータのメモリページを検出すること、及びシリアルビットストリームまたはメモリ回路からの並列ワード幅出力のために検出されたデータをデータバッファに転送することを、前記センスアンプで検出するために前記メモリ構造体から前記記憶されているデータの次のメモリページを同時に読み出すこととオーバーラップさせる、メモリ構造体。 - 請求項2に記載のメモリ構造体であって、
前記第1の半導体層は、犠牲層の全部または一部を除去することにより形成されたキャビティまたは凹部内に設けられる、メモリ構造体。 - 請求項34に記載のメモリ構造体であって、
前記第1の半導体副層は、前記導体と前記第2及び第3の半導体副層との間に適切な電圧が印加されたときにすぐに空乏化するのに十分に薄い厚さを有する、メモリ構造体。 - 請求項34に記載のメモリ構造体であって、
前記アクティブストリップの両側に形成された互いに隣接する前記NORストリングは、狭いスパインによって互いに分離されたそれぞれのチャネルを有する、メモリ構造体。 - 集積回路において、半導体基板上に設けられるメモリ構造体であって、
第1の方向に沿って所定の間隔を隔てて設けられた複数のスタックに配置された不揮発性または準揮発性の薄膜ストレージトランジスタの互いに分離された複数のNORストリングを含み、
前記各NORストリングは、該NORストリングの固有キャパシタンスを、該NORストリング内の個々の前記薄膜ストレージトランジスタのプログラム、プログラム禁止、消去または読み出しに使用される各電圧のうちから選択された所定の電圧まで瞬間的に充電するために、前記半導体基板内の回路から個別にアクセスされる、メモリ構造体。 - 請求項37に記載のメモリ構造体であって、
前記NORストリングは、前記各スタック内で互いに重畳して配置され、
前記各NORストリングは、前記半導体基板に対して略平行な第2の方向に沿って延び、かつ、前記半導体基板に対して略垂直な第3の方向に沿って延びる互いに離間されたワード線導体を有し、
前記薄膜ストレージトランジスタ内の電流は、前記第3の方向に対して略平行な方向に沿って流れる、メモリ構造体。 - 請求項37に記載のメモリ構造体であって、
前記NORストリングは、前記半導体基板に対して略平行な第2の方向に沿って延び、互いに離間され、かつ、互いに重畳されたワード線導体を有し、
前記各NORストリングは、前記半導体基板に対して略垂直な第3の方向に沿って延び、
前記薄膜ストレージトランジスタ内の電流は、前記第2の方向に対して略平行な方向に沿って流れる、メモリ構造体。 - 請求項37に記載のメモリ構造体であって、
前記複数のNORストリングのうちの選択された前記NORストリングは、個別にアドレス指定及び充電され、1以上の前記NORストリングのグループのプログラム、プログラム禁止、消去または読み出しが同時に行われる、メモリ構造体。 - 請求項37に記載のメモリ構造体であって、
前記各NORストリング内の前記薄膜ストレージトランジスタは、ソース副層及びドレイン副層を共有し、
前記各薄膜ストレージトランジスタは、チャネル副層、ワード線導体、及び、前記ワード線導体と前記チャネル副層との間に配置された電荷トラップ材料をさらに含む、メモリ構造体。 - 請求項41に記載のメモリ構造体であって、
前記チャネル副層を形成する前に、前記各NORストリングの前記共有ソース副層と前記ドレイン副層との間に犠牲副層が設けられる、メモリ構造体。 - 請求項42に記載のメモリ構造体であって、
前記犠牲副層の一部または全部が、前記第2副層と前記第3副層との間にキャビティを形成するために選択的にエッチングされる、メモリ構造体。 - 請求項43に記載のメモリ構造体であって、
前記各スタックの前記NORストリング内の全ての前記薄膜ストレージトランジスタの前記チャネル副層は同時に形成される、メモリ構造体。 - 請求項42に記載のメモリ構造体であって、
前記各スタック内の前記薄膜ストレージトランジスタのための前記チャネル副層は、前記電荷トラップ材料を設けた後に同時に形成される、メモリ構造体。 - メモリ回路であって、
略平坦な表面を有し、かつ該表面の内部及び表面に形成された回路を含む半導体基板と、
前記半導体基板の前記略平坦な表面上に形成された誘電体層と、
前記誘電体層上に形成された半導体構造体であって、第1の導電型を有する第1の半導体副層が、それぞれ第2の導電型を有し、かつ、前記半導体構造体に側壁を提供する第2の半導体層と第3の半導体層との間に設けられている、該半導体構造体と、
前記半導体構造体の実質的に外側に位置し、前記第1の半導体副層の一部に対して略整列された導体と、
前記導体と前記半導体副層の整列された部分との間の前記半導体構造体の前記側壁上に設けられた電荷ストレージ層とを備え、
前記第1、第2及び第3の半導体副層はそれぞれ、前記薄膜ストレージトランジスタのチャネル領域、ソース領域及びドレイン領域を提供し、
前記導体は、前記薄膜ストレージトランジスタにゲート電極を提供し、
前記第2の半導体副層及び前記第3の半導体副層のうちの一方は、前記チャネル領域が導通状態にされた場合を除いて、前記半導体基板に形成された前記回路に対して電気的に分離されている、メモリ回路。 - 請求項46のメモリ回路であって、
前記第2の半導体副層及び前記第3の半導体副層間は、それらの間に配置された犠牲材料によって実質的に規定される厚さを有し、
前記第1の半導体副層は、前記第2の半導体副層及び前記第3の半導体副層間から前記犠牲材料の少なくとも一部を除去した後に設けられる、メモリ回路。 - 請求項47のメモリ回路であって、
前記犠牲材料の一部が、物理的な支持及び分離を提供するために、前記第2の半導体副層及び前記第3の半導体副層間に残される、メモリ回路。 - 請求項46のメモリ回路であって、
前記第1の半導体副層と、前記第2の半導体副層及び前記第3の半導体層の一方または両方との間に、ドーパント拡散防止層をさらに含む、メモリ回路。 - 半導体の製造方法であって、
半導体基板を用意し、その内部及び表面に回路を形成するステップと、
前記半導体基板上に複数のアクティブ層及び埋込みコンタクトを形成するステップであって、前記各アクティブ層は、第1の導電型を有する第1の半導体層が、それぞれ第2の導電型を有する第2の半導体層と第3の半導体層との間に設けられており、前記各アクティブ層は、前記埋込みコンタクトを除いて、誘電体層によってその下側のアクティブ層または前記半導体基板から電気的に分離されており、前記埋込みコンタクトは、前記各アクティブ層の1以上の前記第2の半導体層及び前記第3の半導体層を前記半導体基板の前記回路に接続する、該ステップと、
前記複数のアクティブ層をパターニング及び異方的にエッチングして、第1の方向に沿って互いに分離された第1のセットのトレンチを形成するステップであって、前記トレンチは第2の方向に長手方向に延びる側壁を有し、前記第1の方向及び前記第2の方向は前記半導体基板の表面に対して略平行である、該ステップと、
前記トレンチの前記側壁上に電荷トラップ材料を共形的に設けるステップと、
前記トレンチに導電性材料を充填するステップと、
前記導電性材料の一部をパターニング及びエッチングして、前記導電性材料の残りの部分によって、前記半導体基板の前記表面に対して略垂直な第3の方向に沿って長手方向に延びる複数の導体を形成するステップと、
前記導体を露出させるコンタクト開口部を除いて、前記アクティブ層上に誘電材料層を形成するステップと、
前記コンタクト開口部で露出された導体を前記半導体基板の前記回路に接続する導電性配線を設けるステップと、
を含むことを特徴とする方法。 - 請求項50に記載の方法であって、
前記導体に接続するためのコンタクトを含む第2のセットの導電性配線を設けるステップをさらに含み、
前記トレンチをパターニング及びエッチングする前記ステップは、前記導体が形成されたとき前記導体への電気的接続が達成されるように、前記コンタクトを露出させることを特徴とする、方法。 - 請求項50に記載の方法であって、
前記電荷トラップ材料は、所定の値を超える電圧が前記複数の導体のうちの1つの導体と第1、第2及び第3の半導体層との間に印加された場合に、ファウラー・ノルドハイムトンネリングメカニズムまたは直接トンネリングメカニズムによって、前記第1、第2及び第3の半導体層から前記電荷トラップ材料へ電子がトンネルするような所定の厚さを有するように設けられる、方法。 - 請求項50に記載の方法であって、
前記電荷トラップ材料は、チャネルホットエレクトロン注入メカニズムによって、前記第2の半導体層及び前記第3の半導体層の一方から前記チャネル上の前記電荷トラップ材料へ電子がトンネルするような所定の厚さを有するように設けられる、方法。 - 3次元メモリブロック用の半導体の製造方法であって、
半導体基板を用意し、その内部及び表面に回路を形成するステップと、
前記半導体基板上に第1のセットの低抵抗率導体配線を形成し、ビア開口部を介して前記回路に接続するステップと、
第1の絶縁層を堆積させ平坦化させるステップと、
前記半導体基板の前記回路への電気的接続を提供するために、前記第1の絶縁層内に第1のセットの埋め込みコンタクトを形成するステップと、
前記第1の絶縁層上に半導体材料の第1のプレーンを形成するステップであって、前記半導体材料の前記第1のプレーンは、第1の半導体副層を形成するためのスペースを画定する第1の犠牲材料層と、それぞれ第1の導電型を有し、かつ、前記第1の犠牲材料層によって互いに分離された第2の半導体副層及び第3の半導体副層とを含み、前記第1のセットの埋め込みコンタクトは、前記第2の半導体副層または前記第3の半導体副層と前記半導体基板の前記回路との間の電気的接触を提供する、該ステップと、
前記半導体材料の前記第1のプレーンの一部をパターニング及びエッチングして、次のセットの埋め込みコンタクトのための空間を形成するステップと、
次の(i)〜(iv)のサブステップ、
(i)追加の絶縁層を堆積させ平坦化するサブステップ、
(ii)前記半導体基板の前記回路への電気的接続を提供するために、前記次のセットの埋め込みコンタクトを形成するサブステップ、
(iii)前記追加の絶縁層及び前記次のセットの埋め込みコンタクト上に半導体材料の追加のプレーンを形成するサブステップであって、前記半導体材料の前記追加のプレーンは、第1の犠牲材料層と、それぞれ第1の導電型を有し、かつ、前記第1の犠牲材料層によって互いに分離された第2の半導体副層及び第3の半導体副層とを含み、前記半導体材料の前記追加のプレーンの前記第2の半導体副層または前記第3の半導体副層は、前記次のセットの埋め込みコンタクトのうちの1つの埋め込みコンタクトによって電気的に接続される、該サブステップ、及び
(iv)前記半導体材料の前記追加のプレーンの一部をパターニング及びエッチングして、別の次のセットの埋め込みコンタクトのための空間を形成するサブステップ、
を所定の回数繰り返すステップと、
前記半導体材料の前記プレーン及び前記絶縁層をパターニング及び異方的にエッチングしてアクティブストリップのアレイを形成するステップと、
を含む、方法。 - 請求項54に記載の方法であって、
前記第2の半導体副層及び前記第3の半導体副層内のドーパントを活性化させるために、前記半導体材料の前記第1のプレーンと前記各追加のプレーンとを同時にアニーリングするステップをさらに含む、方法。 - 請求項54に記載の方法であって、
前記半導体材料の前記各プレーンは、エキシマレーザによるシャローアニーリングを用いて個別にアニーリングされる、方法。 - 請求項54に記載の方法であって、
前記第1の絶縁層、前記第1の半導体材料の前記第1のプレーン、前記追加の絶縁層、及び前記半導体材料の前記追加のプレーンの前記パターニング及び異方的なエッチングは、ハードマスクを使用して行われる、方法。 - 請求項54に記載の方法であって、
前記アクティブストリップの前記アレイは、前記アクティブストリップの複数のスタックを含み、
前記各スタックは、前記第1のセットのトレンチのうちの1つのトレンチによって、それに隣接するスタックから第1の方向に沿って分離されており、
前記各スタックは、第2の方向に長手方向に延びる側壁を有しており、
前記第1の方向及び前記第2の方向は、前記半導体基板の前記表面に対して略平行である、方法。 - 請求項58に記載の方法であって、
第2の犠牲材料を使用して、前記アクティブストリップの前記スタック間の前記トレンチを充填するステップをさらに含む、方法。 - 請求項59に記載の方法であって、
前記第2犠牲材料を部分的にエッチングして、前記アクティブストリップの前記スタックの一方または両方の側壁の一部と前記アクティブストリップの前記各スタックの底部とを露出させることによって、第2のセットのトレンチを形成するステップと、
全ての前記アクティブストリップから前記第1の犠牲材料の少なくとも一部を除去するステップと、をさらに含み、
前記除去するステップは、前記各アクティブストリップの前記第2の半導体副層及び前記第3の半導体副層または前記第2の犠牲材料を実質的にエッチングすることなく前記第1の犠牲材料を選択的に除去するエッチング液を使用して行われ、該ステップにより、前記各アクティブストリップの前記第2の半導体副層と前記第3の半導体副層との間に凹部またはキャビティが形成される、方法。 - 請求項60に記載の方法であって、
第2の導電型を有する第1の半導体副層を前記凹部またはキャビティ内に堆積させて、前記第2のセットのトレンチの前記側壁と共形にするステップと、
その後に、前記凹部またはキャビティの内側からを除いて、前記側壁から前記第1の半導体副層を除去するステップと、をさらに含む、方法。 - 請求項61に記載の方法であって、
前記側壁と共形であり、かつ、前記第2犠牲材料を除去することによって露出された前記第1のセットのトレンチの各トレンチの底部まで延びる電荷蓄積層を形成するステップをさらに含む、方法。 - 請求項62に記載の方法であって、
前記電荷蓄積層は、化学的もしくは原子層堆積、酸化シリコンの酸化、または窒化シリコンの酸化によって形成された1〜8nmの厚さを有するトンネル誘電体膜、あるいは、バンドギャップ操作酸化物−窒化物−酸化物誘電体サンドイッチを含み、
当該方法は、
酸化シリコン、あるいは、酸化アルミニウム、酸化ハフニウムまたはそれらの組み合わせを含む材料の高誘電率膜から選択された4〜15nmの厚さを有するブロッキング誘電体膜でキャップされた4〜8nmの厚さを有するシリコンリッチ窒化シリコンを含む電荷トラッピング層を堆積させるステップをさらに含む、方法。 - 請求項63に記載の方法であって、
前記第1のセットのトレンチ内に、前記露出された電荷蓄積層に隣接する導電性材料を設けるステップと、
前記導電性材料をパターニング及びエッチングして、前記半導体基板の前記表面に対して略垂直な第3の方向に沿って長手方向に延びる複数の導体を形成するステップと、をさらに含む、方法。 - 請求項64に記載の方法であって、
前記アクティブストリップの前記スタック及び前記導体上に誘電体層を設けるステップと、
前記誘電体層に、前記第1のセットのトレンチ内の前記導体と電気的に接触するための開口部を形成するステップと、
前記誘電体層上に、第2のセットの低抵抗率導体配線を設けるステップであって、前記第2のセットの低抵抗率導体配線は、前記誘電体層の前記開口部を通じて前記導体との電気的な接触を形成する、該ステップと、をさらに含む、方法。 - 請求項65に記載の方法であって、
前記各アクティブストリップの前記第2の半導体副層または前記第3の半導体副層は、一連の階段状ビアとして設けられた前記誘電体層の前記開口部を通じて前記第2のセットの低抵抗率導体配線に接続される、方法。 - 請求項65に記載の方法であって、
前記第1のセットのトレンチに前記導電性材料を設ける前に、前記第1のセットのトレンチの少なくとも1つおきの底部から前記電荷蓄積層を除去して、前記第1のセットの低抵抗率導体配線と電気的に接触するための開口部を露出させるステップをさらに含み、
前記第2のセットの低抵抗率導体配線への前記誘電体層の前記開口部は、前記第1のセットの低抵抗率配線と電気的に接触しない導体のみに設けられる、方法。 - 請求項63に記載の方法であって、
前記第1のセットのトレンチのうちの選択されたトレンチ内の前記側壁のみに前記電荷蓄積層が形成され、
前記電荷蓄積層で覆われていない前記側壁によって前記第1の犠牲材料を除去するための裏側アクセスが提供されるように、前記第1の犠牲材料を除去する前記ステップは、前記電荷蓄積層の形成後に行われる、方法。 - 請求項59に記載の方法であって、
前記第1の犠牲材料の少なくとも一部を制御横方向エッチングにより除去して前記アクティブストリップの前記各スタックの前記側壁に凹部を形成し、前記各アクティブストリップの両側からの前記凹部が前記アクティブストリップの前記第1の犠牲材料の残りの部分によって互いに分離されるようにするステップと、
第2の導電型を有する半導体材料を堆積させて前記凹部内に第1の半導体副層を形成し、前記アクティブストリップの前記スタックの前記側壁と共形にするステップと、をさらに含む、方法。 - 請求項69に記載の方法であって、
前記半導体材料を堆積させる前に、化学的もしくは原子層堆積または熱成長によって、前記凹部と共形のドーパント拡散防止層を形成するステップをさらに含み、
前記ドーパント拡散防止層は、1原子層ないし3ナノメートルの間の厚さを有する、方法。 - 請求項54に記載の方法であって、
前記半導体材料の前記各プレーンに、前記第2の半導体副層及び前記第3の半導体副層の一方または両方と接触する低抵抗率の金属またはケイ化物副層を形成するステップをさらに含む、方法。 - 請求項64に記載の方法であって、
前記導体間に位置する領域内の前記アクティブストリップの前記スタックの前記側壁に沿って前記電荷蓄積層の少なくとも一部を除去するステップをさらに含む、方法。 - 請求項54に記載の方法であって、
前記の導電型を有する前記第2の半導体副層及び前記第3の半導体副層は、
前記第1の犠牲層を挟み込むための第3の犠牲材料の層を形成し、
前記第3の犠牲材料を選択的に除去してキャビティを形成し、
前記キャビティに半導体材料を充填して、前記スタックの前記第2の半導体副層及び前記第3の半導体副層を同時に形成することによって設けられる、方法。 - 請求項70に記載の方法であって、
前記半導体材料の前記各プレーンにおいて、前記第2の半導体副層または前記第3の半導体副層と前記絶縁層のうちの隣接する絶縁層との間に第4の犠牲層を設けるステップと、
前記第4犠牲層を選択的に除去して凹部またはキャビティを形成するステップと、
前記キャビティに、前記第2の半導体副層または前記第3の半導体副層と接触する低抵抗率の金属またはケイ化物副層を充填するステップと、
前記各アクティブストリップの前記側縁部から前記低抵抗率の金属層またはシリサイド層を除去するステップと、をさらに含む、方法。 - 3次元メモリブロック用の半導体の製造方法であって、
半導体基板を用意し、その内部及び表面に回路を形成するステップと、
前記半導体基板上に第1のセットの低抵抗率導体配線を形成し、ビア開口部を介して前記回路に接続するステップと、
第1の絶縁層を堆積させ平坦化させるステップと、
前記半導体基板の前記回路への電気的接続を提供するために、前記第1の絶縁層内に第1のセットの埋め込みコンタクトを形成するステップと、
前記第1の絶縁層上に半導体材料の第1のプレーンを形成するステップであって、前記半導体材料の前記第1のプレーンは、第1の半導体副層を形成するためのスペースを画定する第1の犠牲材料層と、それぞれ第1の導電型を有し、かつ、前記第1の犠牲材料層によって互いに分離された第2の半導体副層及び第3の半導体副層とを含み、前記第1のセットの埋め込みコンタクトは、前記第2の半導体副層または前記第3の半導体副層と前記半導体基板の前記回路との間の電気的接触を提供する、該ステップと、
前記半導体材料の前記第1のプレーンの一部をパターニング及びエッチングして、次のセットの埋め込みコンタクトのための空間を形成するステップと、
次の(i)〜(iv)のサブステップ、
(i)追加の絶縁層を堆積させ平坦化するサブステップ、
(ii)前記半導体基板の前記回路への電気的接続を提供するために、前記次のセットの埋め込みコンタクトを形成するサブステップ、
(iii)前記追加の絶縁層上に半導体材料の追加のプレーンを形成するサブステップであって、前記半導体材料の前記追加のプレーンは、第1の犠牲材料層と、それぞれ第1の導電型を有し、かつ、前記第1の犠牲材料層によって互いに分離された第2の半導体副層及び第3の半導体副層とを含み、前記半導体材料の前記追加のプレーンの前記第2の半導体副層または前記第3の半導体副層は、前記次のセットの埋め込みコンタクトのうちの1つの埋め込みコンタクトによって電気的に接続される、該サブステップ、及び
(iv)前記半導体材料の前記追加のプレーンの一部をパターニング及びエッチングして、別の次のセットの埋め込みコンタクトのための空間を形成するサブステップ、
を所定の回数繰り返すステップと、
前記半導体材料の前記各プレーン及び前記絶縁層をパターニング及び異方的にエッチングしてアクティブストリップのアレイを形成するステップであって、前記アクティブストリップのアレイは、前記半導体基板の前記表面に対して略平行な第2の方向に沿って長手方向に延びる側壁を有する第1のセットのトレンチによって第1の方向に沿って互いに分離された前記アクティブストリップの複数のスタックを含む、該ステップと、
前記アクティブストリップの前記スタックの前記露出した側壁と共形の電荷蓄積層を形成するステップと、
前記電荷蓄積層内の開口部をパターニング及びエッチングして、前記アクティブストリップの前記各スタックの前記側壁の一方または両方の領域を露出させるステップと、
前記各アクティブストリップの前記第1の犠牲材料を前記露出した側壁から選択的にエッチングして、前記第2の半導体副層と前記第3の半導体副層との間に1以上のキャビティを形成するステップと、
前記キャビティ及び前記第1のトレンチのうちの前記露出したトレンチの前記選択された部分に半導体材料を堆積させて、前記第1のトレンチのうちの前記露出したトレンチ内に第1の半導体副層及び半導体材料のピラーを形成するステップと、を含む、方法。 - 請求項75に記載の方法であって、
前記半導体材料の互いに隣接する前記プレーンを互いに分離する前記絶縁層は、前記アクティブストリップ間の寄生容量結合を減少させるエアギャップを形成するためにエッチングされる、方法。 - 請求項75に記載の方法であって、
前記半導体材料のピラーは、前記各スタック内の前記アクティブストリップの周りを部分的に包囲して、互いに隣接する前記アクティブストリップ間を電気的にシールドする、方法。 - 請求項77に記載の方法であって、
前記半導体材料のピラーは、前記各アクティブストリップの前記第1の半導体副層を前記半導体基板の前記回路に接続する、方法。 - システムコントローラまたはホスト装置が、多数のメモリ回路のうちの1つに格納されたデータファイルの最新バージョンの位置を迅速に決定するための方法であって、
前記各メモリ回路において、
(a)前記データファイルの指定された1以上のページを、システムコントローラにより生成された固有の識別子インデックス番号に関連付けるとともに、前記固有の識別子インデックス番号を前記データファイルに付加し、
(b)前記データファイルが前記メモリ回路内に記憶または更新されるたびにタイムスタンプを前記固有の識別子インデックス番号に関連付けるステップであって、
前記各メモリ回路内に記憶された全ての前記データファイルについての全ての前記固有の識別子インデックス番号は、最新のタイムスタンプと、前記データファイルが格納された前記メモリ回路内の位置と共に前記メモリ回路内のルックアップテーブルに記憶される、該ステップと、
前記システムコントローラまたは前記ホスト装置から、検索するデータファイルの前記固有の識別子インデックス番号を指定する検索要求を、1以上の前記メモリ回路に対してブロードキャストで同時に送信するステップと、
前記各メモリ回路において、排他的論理和(XOR)回路または連想メモリ(CAM)回路を使用して、前記ブロードキャストされた固有の識別子インデックス番号を前記メモリ回路の前記ルックアップテーブルに記憶された前記固有の識別子インデックス番号と比較し、一致するものが見つかった場合には、それをそのデータファイルのタイムスタンプ及び位置と共に前記システムコントローラに報告するステップであって、一致するものが複数見つかった場合には、前記システムコントローラは、前記報告された位置から、前記報告されたタイムスタンプのうちの最新のタイムスタンプに関連する位置を選択する、該ステップと、を含む方法。 - 請求項79に記載の方法であって、
前記各メモリ回路は、低読み出しレイテンシのキャッシュメモリとして動作するように構成された部分を含み、
前記ルックアップテーブルは、前記キャッシュメモリに格納される、方法。 - 請求項79に記載の方法であって、
前記各メモリ回路は、前記メモリ回路内のエラーを検出した場合には、前記エラーをオンチップエラー訂正回路または前記システムコントローラに通知して、前記オンチップオンチップエラー訂正回路または前記システムコントローラにデータ復元及びプログラムリフレッシュ動作を実行させるデータ保全回路を含む、方法。 - 請求項79に記載の方法であって、
前記各メモリ回路は、1以上の従来のDRAM、SRAM、NORフラッシュ、NANDフラッシュ、フラッシュソリッドステートドライブ、ワード幅またはシリアルビットストリームプロトコルを使用して前記メモリ回路に直接的にアクセスすることを可能にするインターフェース回路を含む、方法。 - 請求項79に記載の方法であって、
前記各メモリ回路において、前記メモリ回路の第1の部分に対する読み出しリフレッシュまたはプログラムリフレッシュ動作をバックグラウンドモードで実行し、それと同時に、前記メモリ回路の第2の部分に対する読み出し動作、プログラム動作、または消去動作を実行するとともに、前記メモリ回路の第3の部分を電源オフにするステップをさらに含む、方法。 - 請求項79に記載の方法であって、
前記各メモリ回路にオンチップリソース管理データを格納するステップをさらに含み、
前記オンチップリソース管理データには、前記メモリ回路に格納されている前記データファイルのための更新可能なファイル割り当てテーブル、固有の識別子インデックス番号、プログラム/消去サイクルカウント、チップ温度、及び前記格納されている各データファイルの更新時に該データファイルに付加されるタイムスタンプのうちの1以上が含まれる、方法。 - 請求項79に記載の方法であって、
前記各メモリ回路は、パイプラインストリーミング回路をさらに含み、
前記パイプラインストリーミング回路は、センスアンプ内に記憶されているデータのメモリページを検出すること、及びシリアルビットストリームまたはメモリ回路からの並列ワード幅出力のために検出されたデータをデータバッファに転送することを、前記センスアンプで検出するために前記メモリ構造体から前記記憶されているデータの次のメモリページを同時に読み出すこととオーバーラップさせる、方法。 - 複数のメモリページに構成されたメモリ回路であって、
(a)指定された1以上のメモリページをデータファイルに関連付けるとともに、前記データファイルにシステムコントローラまたはホスト装置によって生成された固有の識別子インデックス番号を関連付け、かつ、
(b)前記データファイルが前記メモリ回路に格納されるまたは更新されるたびに、タイムスタンプを前記固有の識別子インデックス番号に関連付けるための制御回路を含み、
前記メモリ回路内に記憶された全ての前記データファイルについての全ての前記固有の識別子インデックス番号は、最新のタイムスタンプと、前記データファイルが格納された前記メモリ回路内の位置と共に前記メモリ回路内のルックアップテーブルに記憶される、メモリ回路。 - 請求項86に記載のメモリ回路であって、
前記制御回路は、前記システムコントローラから送信された検索するべきデータファイルの固有の識別子インデックス番号を、前記ルックアップテーブルに記憶された前記固有の識別子インデックスと比較し、一致するものが見つかった場合には、それをそのデータファイルのタイムスタンプ及び位置と共に前記システムコントローラまたは前記ホスト装置に報告するための排他的論理和(XOR)回路または連想メモリ(CAM)回路を含む、メモリ回路。 - 請求項86に記載のメモリ回路であって、
前記メモリ回路は、低読み出しレイテンシのキャッシュメモリとして動作するように構成された部分を含み、
前記ルックアップテーブルは、前記キャッシュメモリに格納される、メモリ回路。 - 請求項86に記載のメモリ回路であって、
前記各メモリ回路は、前記メモリ回路内のエラーを検出した場合には、前記エラーをオンチップエラー訂正回路または前記システムコントローラに通知して、前記オンチップオンチップエラー訂正回路または前記システムコントローラにデータ復元及びプログラムリフレッシュ動作を実行させるデータ保全回路を含む、メモリ回路。 - 請求項86に記載のメモリ回路であって、
(i)バックグラウンドモードでの前記メモリ回路の第1の部分に対する読み出しリフレッシュまたはプログラムリフレッシュ動作、
(ii)前記メモリ回路の第2の部分に対する読み出し動作、プログラム動作、または消去動作、及び
(iii)前記メモリ回路の第3の部分を電源オフにすること、を同時に実行するための回路をさらに含む、メモリ回路。 - 請求項86に記載のメモリ回路であって、
オンチップリソース管理データ用の記憶装置をさらに含み、
前記オンチップリソース管理データには、前記メモリ回路に格納されている前記データファイルのための更新可能なファイル割り当てテーブル、固有の識別子インデックス番号、プログラム/消去サイクルカウント、チップ温度、及び前記格納されている各データファイルの更新時に該データファイルに付加されるタイムスタンプのうちの1以上が含まれる、メモリ回路。 - 請求項86に記載のメモリ回路であって、
パイプラインストリーミング回路をさらに含み、
前記パイプラインストリーミング回路は、センスアンプ内に記憶されているデータのメモリページを検出すること、及びシリアルビットストリームまたはメモリ回路からの並列ワード幅出力のために検出されたデータをデータバッファに転送することを、前記センスアンプで検出するために前記メモリ構造体から前記記憶されているデータの次のメモリページを同時に読み出すこととオーバーラップさせる、メモリ回路。
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