JP2020524412A - ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法 - Google Patents

３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法 Download PDF

Info

Publication number
JP2020524412A
JP2020524412A JP2019570376A JP2019570376A JP2020524412A JP 2020524412 A JP2020524412 A JP 2020524412A JP 2019570376 A JP2019570376 A JP 2019570376A JP 2019570376 A JP2019570376 A JP 2019570376A JP 2020524412 A JP2020524412 A JP 2020524412A
Authority
JP
Japan
Prior art keywords
memory structure
layer
sublayer
semiconductor layer
active strip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019570376A
Other languages
English (en)
Other versions
JP2020524412A5 (ja
JP7203054B2 (ja
Inventor
ハラリ、エリ
ブラッド ヘルナー、スコット
ブラッド ヘルナー、スコット
チエン、ウー−イー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sunrise Memory Corp
Original Assignee
Sunrise Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sunrise Memory Corp filed Critical Sunrise Memory Corp
Publication of JP2020524412A publication Critical patent/JP2020524412A/ja
Publication of JP2020524412A5 publication Critical patent/JP2020524412A5/ja
Application granted granted Critical
Publication of JP7203054B2 publication Critical patent/JP7203054B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本発明により提供されるメモリ構造体は、半導体基板と、半導体基板上に形成された第１のアクティブストリップ積層体及び第２のアクティブストリップ積層体と、ストレージ層と、半導体基板の表面に対して略垂直な第３の方向に沿って長手方向に延びる複数の導体と、を備え、これにより、各アクティブストリップに少なくとも１つのＮＯＲストリングを形成する。各ＮＯＲストリングは、複数のストレージトランジスタを含む。本発明はまた、高アスペクト比構造体でのエッチングステップを容易にし、かつ、高アスペクト比メモリスタックの機械的安定性を高めるストラット構造体を提供する。【選択図】図５

Description

本発明は、不揮発性ＮＯＲ型メモリストリングに関する。特に、本発明は、このような不揮発性ＮＯＲ型メモリストリングの３次元構造体の製造方法に関する。
同時係属出願に開示されているような高密度３次元メモリ構造体では、ソース副層またはドレイン副層のいずれかに電気的に接続された金属副層シャントを含めることが望ましい。ソース副層及びドレイン副層の両方を、導電性副層シャントによって接続してもよい（すなわち、別個の導電性副層のように）。例えば、同時係属出願の図５ａに示すプロセスでは、ソース副層５２１、ドレイン副層５２３、犠牲副層５２２（後でチャネル副層に置き換えられる）に加えて、導電性副層を堆積させてもよい。これらの副層は、一層ずつ堆積させ、その後、フォトレジストを使用してパターニング及びエッチングされる。この詳細な説明では、任意の関連する導電性副層を含む、ドレイン副層、ソース副層、チャネル副層または犠牲副層は、「アクティブ層」と総称する。そして、互いに積み重ねて設けられ、かつ、誘電体層によって互いに分離された、複数のアクティブ層は、「ＮＩＮスタック」と称する。
金属副層は、ソース副層及びドレイン副層の各層の抵抗を大幅に低減させるために設けられる。抵抗が低くなるほど、抵抗／容量（ＲＣ）時定数が低くなり、その結果、より高速なデバイスが得られる。この目的のために、厚い金属含有導電性副層を用いて低抵抗を実現することが望ましい。
その後の高温処理（＞５００°Ｃ）に耐えることができる金属（例えば、タングステン）を有する導電性副層は、３Ｄメモリ構造体では、エッチング選択性に起因して、エッチングすることが困難である。すなわち、導電層のエッチング速度は、エッチングを意図しない他のフィーチャを保護するために使用されるフォトレジスト及び／またはハードマスクのエッチング速度よりも大幅に速くはない（一般的に、エッチングを意図しない材料を保護するために、ターゲット材料は、マスキング層よりも大幅に速い速度でエッチングするべきである。また、ターゲット材料のエッチングの完了前に、マスキング層を完全に除去することは望ましくない）。エッチング選択性は、各金属副層がより厚くなるに従って、より多くの金属副層がスタック内に存在するに従って（例えば、金属シャント副層が、ソース副層及びドレイン副層の両方に設けられる）、及び、より多くのメモリ層（例えば、８層または１６層の活性ストリップ）が設けられるに従って、より一層大きな問題となる。しかしながら、高密度化を低コストで実現するためには、８層以上のメモリ層を設けることが望ましい。
これらのメモリ構造体の製造において直面する別の問題は、これらのメモリ構造体の高アスペクト比に起因する機械的安定性である（これに関して、アスペクト比は、メモリ構造体の高さと幅の比である）。高アスペクト比を有する半導体構造体は機械的に不安定であり、製造プロセス中に傾いたり、さらには完全に倒れたりすることが分かっている。
本発明は、低コストかつ低抵抗の金属相互接続、及び、高アスペクト比構造体における機械的安定性を得ることを目的とする。本明細書に開示された様々な実施形態によれば、本発明は、製造プロセスにおける金属エッチングステップの必要性を、全てのパターニングされたフォトレジストがもはや存在しなくなるまで先送りすることができる金属置換プロセスを提供する。このプロセスでは、導電性副層は、厚くてもよいし多数でもよい。本発明はまた、高アスペクト比構造体でのエッチングステップを容易にし、かつ、高アスペクト比メモリスタックの機械的安定性を高めるストラット構造体を提供する。
本発明は、添付の図面と併せて、以下の詳細な説明を参照することにより、より良く理解できるであろう。
半導体構造体５００のＹ−Ｚ平面を通る断面図である。 図１Ａは、アクティブ層１１０を有するメモリ構造体１００を示す。このメモリ構造体１００は、アクティブ層１１０に形成される半導体デバイスを、半導体基板１０８に形成されるデバイスに接続する手段を備えている。図１Ａでは、メモリ構造体１００内のアクティブ層１１０は、第１の半導体層１０１及び第２の半導体層１０３を含む。第１の犠牲層１０２及び第２の犠牲層１０４は、導体層１０６（「グローバルワード線」）上に作製され、１または複数の誘電体層によって半導体基板１０８から分離される。アクティブ層１１０内に形成されるデバイスは、誘電体層内に形成されたビア１０７を介して、半導体基板１０８内の回路に接続される。 図１Ｂは、図１Ａのメモリ構造体１００の３つのアクティブ層を示す。これらの３つのアクティブ層は、ｎ＋ドープされた半導体層１０１と半導体基板１０８との間のビア１０７を介した接続をそれぞれ有する。 図１Ｃは、８つのアクティブ層を有するメモリ構造体１５０を示す。各アクティブ層にはビット線が形成され、このビット線は、ドープシリコンが充填されたビアによって半導体基板に接続される。 図１Ｄは、メモリ構造体１６０における第１のアクティブ層の製造を示す断面図であり、Ｎ＋ドープされた半導体副層１０１と半導体基板１０８との間のビア接続部、及び、これから形成されるアクティブ層のためのビア接続部の一部を示す。 図１Ｅは、第２のアクティブ層を第１のアクティブ層と同様の方法を用いて形成した後の、図１Ｄのメモリ構造体１６０を示す。 図２Ａは、本発明の一実施形態による、メモリ構造体５００内の様々な材料層の断面概略図を示す。図２Ｂは、図１の断面から実質的に９０度回転させた、図２Ａのメモリ構造体の断面を示す。図１の断面は、例えば、図２の符号５５０で示す領域を横断する垂直面を通る断面であり得る。 図３は、４つのＮＩＮ積層体３１０ａ、３１０ｂ、３１０ｃ及び３１０ｄを三次元で示す。各ＮＩＮ積層体は、８つのアクティブ層を含む。各アクティブ層は、ソース副層３０３、ドレイン副層３０１、層間誘電体（ＩＬＤ）層３０９、ＳＡＣ１材料を含有する第１の犠牲副層３０２、ソース副層３０３に接触する、ＳＡＣ４材料を含有する第２の犠牲副層３０４ａ、及び、ドレイン副層３０１に接触する、ＳＡＣ４材料を含有する第２の犠牲副層３０４ｂを含む。 図４は、図３のトレンチ３１２ａ、３１２ｂ及び３１２ｃを充填し、かつＮＩＮ積層体の頂部を覆うように堆積させた第３の犠牲層３１８（「ＳＡＣ２材料」）を示す。 図５は、図４のメモリ構造体３００上に堆積させたストラット層３１４をパターニングした後のメモリ構造体３００を示す。 図６は、図５のＮＩＮ積層体をさらにパターニングして、残りのトレンチを形成した後のメモリ構造体３００を示す。 図６の各ＮＩＮ積層体からＳＡＣ４を含有する第２の犠牲副層３０４ａ及び３０４ｂを除去した後、それにより形成されたキャビティ内に導電性材料を堆積させて導電性副層３１９ａ及び３１９ｂを形成し、その後、トレンチの側壁及びＮＩＮ積層体の頂部の露出領域から導電性副層を除去した結果を示す。 図８は、図７のメモリ構造体におけるアクティブ層の副層をさらに詳細に示す。この副層はそれぞれ、２以上の副層によって形成された金属膜を含む。 図９は、トレンチ３１２ａ、３１２ｂ及び３１２ｃからＳＡＣ２材料を除去した後の、図７のメモリ構造体３００を示す。 図１０は、選択的エッチングによってＳＡＣ１を含有する第１の犠牲層３０２を部分的に除去し、チャネル副層３３２を堆積させ、エッチングした後の、図９のメモリ構造体３００を示す。 図１１は、ストレージ層３３５（例えば、酸化物／窒化物／酸化物（ＯＮＯ）層）及びワード線層３３６を堆積させパターニングした後の、図１０のメモリ構造体３００を示す。 図１２Ａは、トレンチの最初のセットの形成後にストラット３１４ｄ、３１４ｅ及び３１４ｆを形成した、様々なストラット構造体を示す。 図１２Ｂは、メモリ構造体のブロックの領域を画定するためにエッチングされた、メモリ構造体３７０内の第１のアクティブ層を示す。また、ビア３７７ａ、３７７ｂ及び３７７ｃがアクティブ層にエッチングされる。 図１２Ｃは、第２のアクティブ層の形成後、かつ、第２のアクティブ層内にエッチングされたビア３７７ａ、３７７ｂ及び３７７ｃにＩＬＤ材料を充填する前の、図１２Ｂのメモリ構造体３７０を示す。 図１２Ｄは、８つのアクティブ層が形成された後の、図１２Ｃのメモリ構造体３７０を示す。 図１２Ｅは、選択的エッチングを用いてトレンチを形成することによって、図１２Ｄのメモリ構造体３７０内にＮＩＮ積層体を形成した状態を示す。選択的エッチングは、アクティブ層を貫通して充填されたビア３７７ａ、３７７ｂ及び３７７ｃ内のＩＬＤ構造をそのままの状態に保つ。 図１３は、ＳＡＣ４材料（例えば、第２の犠牲副層３０４ａ及び３０４ｂ）の除去及び金属交換がまだ行われていないことを除いて、図１１のメモリ構造体３００と実質的に同じメモリ構造体４００を示す。 図１４は、ワード線層３３６のスキップされたセクション４０５に対応するＮＩＮ積層体の部分を露出させた後の図１３のメモリ構造体４００を示す。 図１５は、金属置換ステップが完了した後の、図１４のメモリ構造体４００を示す。 図１６は、メモリアレイ４００の一部の断面図であり、２つのメモリセルを示す。ＳＡＣ４を含有する第２の犠牲層３０４ａ及び３０４ｂは、エッチングによって除去され、ライナ／バリア副層及びより多くの副層の組み合わせによって置換される。 図１７は、４つのＮＩＮ積層体５０１ａ、５０１ｂ、５０１ｃ及び５０１ｄ（「第１の部分」）を含むメモリ構造体５００を示す。４つのＮＩＮ積層体の第１の犠牲層３０２を部分的に除去してその両側に凹部を形成し、形成された凹部にチャネル材料を充填してチャネル副層３３２を形成した。 図１８は、誘電体層５０９を堆積させ、誘電体層５０９の誘電体材料を、例えばエッチングまたはＣＭＰを用いて除去した後の、図１７のメモリ構造体５００を示す。 図１９は、第１の部分の頂部の上側に、別の４つのＮＩＮ積層体５０１ｅ、５０１ｆ、５０１ｇ及び５０１ｈ（「第２の部分」）を作製することにより得られたメモリ構造体５００を示す。 図２０は、例えば誘電体層５０９の誘電体材料と同一の誘電体材料をトレンチ内に堆積させ、メモリ構造体５００をパターニング及びエッチングして、第１の部分及び第２の部分の１つおきのトレンチから誘電体材料を除去した後の、図１９のメモリ構造体５００を示す。 図２１は、各アクティブ層のＳＡＣ４を含有する第２の犠牲層３０４ａ及び３０４ｂを選択的エッチングによって除去した後、導電性副層３１９ａ及び３１９ｂによって置換した後の、図２０のメモリ構造体５００を示す。図２１に示すように、トレンチの側壁及びＮＩＮ積層体の頂部上の堆積からの過剰な導電性材料は除去されている。 図２２は、各ＮＩＮスタックの一方の側部に、ストレージ層４４６及びローカルワード線層３３６を形成した後の、図２１のメモリ構造体５００を示す。 図２３は、１つおきのトレンチ内の誘電体層５０９の残りの材料を完全に除去し、除去された誘電体層内にストレージ層及びワード線を形成した後の、図２２のメモリ構造体５００を示す。図２３は、メモリ構造体５００内の選択されたメモリセルをアドレス指定するために、ワード線層３３６から形成されたローカルワード線に接続するために、ＮＩＮ積層体の上側に形成されたグローバルワード線１０６ａをさらに示す。 図２４は、互いに幅が異なるトレンチ６０２−１、６０２−２、６０２−３、６０２−４及び６０２−５によって互いに分離された６つのＮＩＮ積層体６０１ａ〜６０１ｆを含むメモリ構造体６００を示す。 図２５は、誘電体材料６０９を堆積させ、パターニングし、ＮＩＮ積層体の頂部及び幅の広いトレンチ６０２−１、６０２−３、及び６０２−５から誘電体材料を除去し、誘電体材料６０９を幅の狭いトレンチ６０２−２及び６０２−４内にのみ残した後の、図２４のメモリ構造体６００を示す。 図２６は、ＳＡＣ１を含有する第１の犠牲層３０２を部分的に除去し、それにより形成された凹状キャビティにチャネル層３３２を堆積させて充填した後の、図２５のメモリ構造体６００を示す。 図２７は、ストレージ副層３３５（例えば、ＯＮＯ副層）を堆積させ、次いで、トレンチの底部と頂部の両方から異方性エッチングによって選択的に除去した後の、図２６のメモリ構造体６００を示す。 図２８は、ワード線層３３６を形成するために導電性材料を堆積させ、次いで、ワード線を形成するためにパターニング及びエッチングした後の、図２７のメモリ構造体６００を示す。 図２９は、ＳＡＣ４を含有する第２の犠牲層３０４ａ及び３０４ｂの除去または部分的除去により形成されたキャビティ内に導電性副層３１９ａ及び３１９ｂを堆積させ、次いで、トレンチの側壁及びＮＩＮ積層体の頂部上の過剰な導電性材料を除去し、キャビティに充填された導電性副層３０４ａ及び３０４ｂを残した後の、図２８のメモリ構造体６００を示す。 図３０は、幅の狭いトレンチ６０２−２及び６０２−４に誘電体材料６１２を堆積させて充填し、エッチングによって、ワード線層３３６における、ＮＩＮ積層体の頂部に位置する部分の下面から凹んだ凹部を形成し、そして、例えばデュアルダマシン法を用いて、ＮＩＮ積層体上にグローバルワード線１０６ａを形成した後の、図２９のメモリ構造体６００を示す。 図３１は、８つのアクティブ層を含むメモリ構造体７００を示す。アクティブ層は、グローバルワード線として機能する下部導体１０６ｓから底部アクティブ層を分離する頂部の絶縁層７２０（例えば、ＳｉＯ２）上に形成される。 図３２は、第２のハードマスク層７０２をメモリ構造体７００の全体にわたって堆積させた後の、図３１のメモリ構造体７００を示す。 図３３は、アクティブ層の全長にわたってパターニング及びエッチングすることによってトレンチを形成し、互いに連結されたＮＩＮ積層体７１０ａ、７１０ｂ、７１０ｃ及び７１０ｄを形成した後の、図３２のメモリ構造体７００を示す。 図３４は、トレンチを犠牲材料（ＳＡＣ２）で充填し、次いで、パターニングして１つおきのトレンチから犠牲材料を除去した後の、図３３のメモリ構造体７００を示す。 図３５は、露出した、ＳＡＣ４を含有する第２の犠牲副層３０４ａ及び３０４ｂを選択的エッチングによって除去し、導電性副層３１９ａ及び３１９ｂで置換した後の、図３４のメモリ構造体７００を示す。トレンチの側壁及びＮＩＮ積層体の頂部上の過剰な導電性副層材料は、異方性エッチングによって除去し、実質的に、それにより形成されたキャビティ内にのみ導電性副層３１９ａ及び３１９ｂを残す。 図３６は、選択的エッチングを用いて導電性副層３１９ａ及び３１９ｂにその側壁から凹んだ凹部を形成し、形成された凹所に誘電体バリア材料を堆積させることによって導電性副層３１９ａ及び３１９ｂをシールした後の、図３５のメモリ構造体７００を示す。 図３７は、凹状のチャネル副層３３２を形成した後の、図３６のメモリ構造体７００を示す。 図３７は、トレンチの側壁上にストレージ層３３５及び薄い保護誘電体副層７１３を堆積させ、次いで、ストレージ層３３５を保護誘電体副層７１３と共に異方性エッチングによって除去した後の、図３７のメモリ構造体７００を示す。 図３９は、誘電体犠牲層７１８（ＳＡＣ２材料を含有する）をトレンチ内に堆積させ、次いで、ビア７１９が１つおきのトレンチ内にエッチングされるようにパターニングした後の、図７００のメモリ構造体３８を示す。ビア７１９は、ＮＩＮ積層体の高さ全体にわたって延在し、下層の誘電体層７２０を貫通して、グローバルワード線として機能する下層の導体を露出させる。 図４０は、導電性材料（導電性層３３６）を堆積させ、次いで、選択的エッチングによってＮＩＮ積層体の頂部から除去してハードマスク層７０１及び７０２に凹部を形成し、続いて、必要に応じて、パターニングによって露出領域から導電層３３６及び保護誘電体副層７１３の両方を除去した後の、図３９のメモリ構造体７００を示す。 図４１は、図４０のメモリ構造体をパターニングすることにより、ローカルワード線をＮＩＮ積層体の反対側の位置に交互に設けた一例を挿入図に示す（すなわち、ローカルワード線層３３６ａ及び３３６ｂ内のワード線は、ＮＩＮ積層体の両側では互いに直接対向していない）。 図４２は、図７００は、堆積させた誘電体層７２１上にグローバルワード線１０６ａの第２層を形成した後の、図４１のメモリ構造体７００を示す。堆積させた誘電体層７２１内には、グローバルワード線１０６ａの第２層を、ＮＩＮスタックの下側のグローバルワード線１０６ｓに接続されていないローカルワード線に接続するためのビアが設けられる。 図４３は、スペーサ８０２を有する互いに隣接するハードマスクフィーチャ８０１間にトレンチ８０３がエッチングされたメモリ構造体８００を示す。ハードマスクフィーチャ８０１は、その後に形成されるフィーチャと比較して大きい。 図４４は、第１のセットのトレンチ８０３をエッチングして、互いに隣接するハードマスクフィーチャ８０１のスペーサを互いに連結するストラット層８０４ａを形成した後の、図４３のメモリ構造体８００を示す。 図４５は、ハードマスクフィーチャ８０１を除去し、次いで、側壁フィーチャ８０２をマスクとして使用して第２のセットのトレンチ８０５をエッチングした後の、図４４のメモリ構造体８００を示す。 図４６は、グローバルワード線１０６ｓを示し、このグローバルワード線１０６ｓは、その上側に形成された垂直相互接続部９０１ｓを含む。 図４７は、図４６のグローバルワード線９１０ｓ及び垂直相互接続部９０１ｓ上に形成されたメモリ構造体９００を示す。このメモリ構造体９００は、３つのＮＩＮ積層体９１０ａ、９１０ｂ及び９０１ｃを含む。 図４８は、トレンチ９１１−１及び９１１−２内に充填された一時的な充填材料（例えば、ＳＡＣ２材料）と協働して、図４７のメモリ構造体９００上のハードマスク９０２層のフィーチャを互いに連結するために形成されたストラット構造体９０３を示す。 図４９は、図４８のメモリ構造体９００に形成される追加のトレンチ９１１−３、９１１−４及び９１１−５を示す。 図５０は、図４９のメモリ構造体９００における、（ｉ）アクティブ層内の第１の犠牲副層３０２のＳＡＣ１材料の部分的な除去と、その結果形成されたキャビティのチャネル材料３３２による置換、並びに、（ｉｉ）金属置換プロセスを用いた、アクティブ層内の第２の犠牲副層３０４ａ及び３０４ｂのＳＡＣ４材料の導電性副層３１９ａ及び３１９ｂによる置換を示す。 図５１は、ＳＡＣ２材料をトレンチ９１１−３、９１１−４、及び９１１−５内に堆積させ、次いで、アクティブ層内の半導体副層３０３、３３２及び３０１を露出させるビアを形成するためにパターニングした後の、図５０のメモリ構造体９００を示す。アクティブ層内の露出した半導体副層３０３、３３２及び３０１は、その後、原子層エッチングによって選択的に除去され、ソース副層３０３及びドレイン副層３０１に開口９２３及び開口９２１がそれぞれ形成される。 図５２は、ストレージ層３５５及び保護誘電体副層７１３（例えば、ＯＮＯ副層及びＡｌ２Ｏ３副層）を堆積させた状態を示す。ストレージ層３５５及び保護誘電体副層７１３は、その後、異方性エッチングされ、過剰な材料は、ＮＩＮ積層体の頂部及び１つおきのトレンチの底部から除去される。 トレンチ９１１−３、９１１−４及び９１１−５内にワード線層３３６を堆積させ、次いで、パターニング及びエッチングして垂直ローカルワード線（隣接するトレンチ内のローカルワード線に対して互い違いに位置する）を形成し、形成された垂直ローカルワード線の半分を垂直相互接続部９０１ｓによってメモリ構造体５２の下側のグローバルワード線１０６ｓに電気的に接続した後の、図５２のメモリ構造体９００を示す。 図５３のメモリ構造体９００の上側の誘電体層上に形成された、グローバルワード線１０６ａの第２の層及び垂直相互接続部９０１ａを示す。グローバルワード線１０６ａの第２の層及び垂直相互接続部９０１ａにより、メモリ構造体９０１の下側のグローバルワード線１０６ｓに接続されていないローカルワード線への接続が提供される。
この詳細な説明では、図中の構成要素への参照を容易にするために、図中の同様の構成要素には同様の参照番号が付与されている。
本発明の様々な実施形態が、本明細書に一般的に説明される。様々な実施形態を説明した後、様々な実施形態を形成するために適用可能な材料及び作製ステップのいくつかの具体的な例を説明する。
この詳細な説明では、「パターニング」（ターゲット層に適用された場合）という用語は、（ｉ）ターゲット層上にマスキング層（例えば、フォトレジスト層またはハードマスク層）を設けること、（ｉｉ）適切なフォトリソグラフィ技術を用いて、マスキング層にパターンを形成すること、及び、（ｉｉｉ）エッチングステップを用いて、マスキング層のパターンをターゲット層に転写することを指す。
一例では、マスキング層は、当業者に既知の「ハードマスク」層である。ハードマスク材料からマスキング層を作製するためには、まず、ターゲット層上にハードマスク材料を提供し（例えば、堆積によって）、次いで、ハードマスク材料上にフォトレジスト材料を提供する。続いて、フォトレジストパターンをパターニングする。フォトレジストパターンは、ハードマスク材料の一部をエッチング剤に対して選択的に露光させると共に、ハードマスク材料の残りの部分をエッチング剤から保護する。次に、エッチング剤によって、ハードマスク材料の露出部分を除去し、ハードマスク材料の保護された部分を残すことにより、フォトレジストパターンをハードマスク材料に転写する。その後、ハードマスク材料を固定して（例えば、ベーキングによって）、ターゲット層をパターニングするためのマスキング層を形成する。通常は別のエッチングステップによってターゲット層をパターニングした後、その次のステップでマスキング層を除去する。ハードマスクを必要としない例では、フォトレジスト層のパターンは、ターゲット層に直接転写される。この詳細な説明では、本明細書中で特に明記しない限り、マスキング材料は、ターゲット層の１または複数のエッチングステップの完了後に適宜除去される。
この詳細な説明では、半導体基板上にメモリ構造体を作製する方法を説明する。メモリ構造体を作製する前に、従来の技術を用いて、半導体基板上または半導体基板内に様々なデバイス及び回路が作製される。まず、半導体基板上または半導体基板内のデバイスまたは回路にビット線を接続する方法の例を概略的に説明する。このような方法は、通常、メモリ構造体の作製前に実行される。
ビット線接続の説明後に、メモリ構造体に関する本発明の様々な実施形態を説明する。これらの実施形態は、一般的に、個々のメモリセルのアレイを形成するためにメモリ構造体を作製する様々な態様に関する。これらの実施形態では、メモリ構造体には、予め形成され、かつ、半導体基板上または半導体基板内に既に形成されたデバイス及び回路に接続されたビット線が組み込まれる。
メモリ構造体内に形成されるビット線と、半導体基板内のデバイスとの接続の形成
例１：
図１Ａは、アクティブ層１１０を有するメモリ構造体１００を示し、このメモリ構造体１００は、アクティブ層１１０に形成される半導体デバイスを、半導体基板１０８に形成されるデバイスに接続する手段を備えている。図１Ａのメモリ構造体１００を形成するためには、まず、導体層１０６（「グローバルワード線」）を、第１の誘電体層上の半導体基板１０８上に作製する。次いで、第２の誘電体層を、グローバルワード線１０６の上側及び周囲に堆積させる。続いて、第２の誘電体層を、化学機械研磨（ＣＭＰ）プロセスを用いて平坦化する。次に、犠牲材料ＳＡＣ４を、第２の犠牲層１０４として第２の誘電体層上に設ける。その後、第２の犠牲層１０４をパターニングし、１または複数のエッチングステップにより、第２の犠牲層１０４（すなわち、犠牲材料ＳＡＣ４）、第１の誘電体層、及び第２の誘電体層を貫通エッチングして、第２の犠牲層１０４の上面から半導体基板１０８内の回路に達するビア１０７を形成する。後のステップで、ビア１０７に導体材料が充填される。
あるいは、犠牲材料ＳＡＣ４を堆積させる前に、第１の誘電体層及び第２の誘電体層にビア１０７をエッチングしてもよい。この代替アプローチでも、ＳＡＣ４材料が、第１の誘電体層及び第２の誘電体層を貫通エッチングして形成されたビア１０７に充填される。
後述するように、第２の犠牲層１０４及びビア１０７内の犠牲材料ＳＡＣ４は、後のステップで、金属などの低抵抗率導体材料によって同時に置き換えられる。ビア１０７内に充填されたＳＡＣ４材料を後のステップで低抵抗率金属と置き換える（置換する）ことを可能にすることによって、垂直コネクタの抵抗を大幅に低減させるという利点が提供される。特に、背の高いＮＩＮ積層体の場合は、ビアにＮ＋ドープポリを充填することによって、共通ドレインまたはビット線に抵抗を追加することができる。このように、背の高いＮＩＮ積層体の場合は、後のステップで金属置換されるＳＡＣ４材料によってビア１０７を充填することが好ましい。
図１Ａを再び参照して、第２の犠牲層１０４上に、導電性の半導体層１０１（例えばｎ＋ドープシリコン）を堆積させる。導電性の半導体層１０１は、アクティブ層１１０から形成されるメモリセルのためのドレインまたはビット線を最終的に提供するように指定される。半導体層１０１の導電性半導体材料が、ビア１０７に充填される。次いで、第１の犠牲層１０２（犠牲材料「ＳＡＣ１」によって提供される）及び導電性の第２の半導体層１０３（例えばｎ＋ドープシリコン）を第１の半導体層１０１上に堆積させる。後のステップで、第１の犠牲層１０２の全部または一部を、薄膜トランジスタのチャネル領域を形成するのに適した材料と置換する。メモリ構造体１００を、メモリアレイを作製するのに適したサイズのブロックとなるようにパターニング及びエッチングする。第２の犠牲層１０４（すなわち、犠牲材料ＳＡＣ４）、第１の半導体層１０１、第２の半導体層１０３、及び第１の犠牲層１０２は（それらにより形成されるチャネル領域材料と共に）、この詳細な説明では、「アクティブ層」と称する。アクティブ層１１０の構成層の各々は、この詳細な説明では、「副層」とも称する。第１の犠牲層１０２及び第２の犠牲層１０４（すなわち、ＳＡＣ１材料層及びＳＡＣ４材料層）は、その後のステップで、その全体または一部が半導体材料及び導電性材料と置換される。次に、層間誘電体（ＩＬＤ）層を、パターニングされたアクティブ層上に堆積させ、ＣＭＰによって平坦化させる。その後、上記のプロセスを、必要に応じて繰り返すことによって、所望の数のアクティブ層が作製される。例えば、図１Ｂは、図１Ａのメモリ構造体１００に２つのアクティブ層を追加した場合を示す。
図１Ｂに示すように、メモリ構造体の３つのアクティブ層が、図１Ａに関連して上述したプロセスにしたがって提供される。これらの３つのアクティブ層は、ｎ＋ドープされた半導体層１０１と半導体基板１０８との間のビア１０７を介した接続をそれぞれ有する。図１Ｃは、別のアクティブ層が引き続き追加された、８つのアクティブ層を有するメモリ構造体１５０を示す。各アクティブ層には、ビット線が形成され、このビット線は、導体材料（例えば、ビット線１０１のドープシリコン）が充填されたビア１０７の１つによって半導体基板１０８に接続される（当然ながら、ＳＡＣ４が充填されたビアを形成する別のアプローチを用いる場合には、最終的なビット線は、低抵抗率金属を介して半導体基板１０８に接続される）。
メモリ構造体内に形成されるビット線と、半導体基板内のデバイスとの接続の形成
例２：
この例では、ビア１０７による、メモリ構造体の第２のアクティブ層及びそれよりも高いアクティブ層への接続は、先行する各アクティブ層の作製中に、後続の各アクティブ層のために部分的に作製される。このスキームでは、各ビアは、比較的低いアスペクト比（完成したビアに対して）を各々有する１または複数の部分に構成され、これにより、図１Ａ−１Ｃに関連して上述したプロセスと比較して、ビアをより簡単に作製することが可能となる。図１Ｄは、メモリ構造体１６０における第１のアクティブ層の作製を、該第１のアクティブ層の半導体基板１０８へのビア接続（１０７）、及び、その後に形成されるアクティブ層のためのビア接続の部分と共に示す断面図を示す。図１Ｄに示すように、その後に形成されるアクティブ層のためのビア接続の部分は、第１のアクティブ層内に第１の半導体層１０１を形成するために堆積及びパターニングされた導電性材料（例えば、ドープシリコン）によって既に充填されている（上述したように、代替的なアプローチは、後のステップで、低抵抗率金属と置換されるＳＡＣ４材料でビアを充填することであり、これは、高密度用途ではより有利である）。このメモリ構造体１６０では、ドープシリコン層１０１はエッチングによって除去されて誘電体層１６１が露出し、これにより、他のアクティブ層のためのビア１０７の一部が形成される。図１Ｅは、第２のアクティブ層を第１のアクティブ層と同様の方法で形成した後の、図１Ｄのメモリ構造体１６０を示す。図１Ｅでは、第２のアクティブ層の第１の半導体層１０１は、２つの部分から構成される完成したビアによって半導体基板１０８に接続される。
メモリセルの作製
実施形態１
この実施形態では、高アスペクト比を有する背の高いメモリ構造体が、補強ストラットを使用して達成される。高アスペクト比構造体は、先行する構造体がストラット構造体システムによって安定化され、１または複数の犠牲層（「ＳＡＣ４副層」）が１または複数のエッチングステップによってＮＩＮ積層体を通ってトレンチの露出側壁に除去された後に作製される。
図２Ａは、本発明の一実施形態による、メモリ構造体５００内の様々な材料層の断面概略図を示す。図２Ａにおいて、アクティブ層５０２−０〜５０２−７はそれぞれ、ドレイン副層５２３、ソース副層５２１、及び、犠牲材料１（「ＳＡＣ１」）副層５２２（後で、その全部または一部が、チャネル材料副層と置換される）を含む。加えて、犠牲材料４（ＳＡＣ４）副層５２４が設けられている。このＳＡＣ４副層５２４は、後で、導電性副層と置換され、置換された導電性副層は、実質的にその全長にわたって、ドレイン副層５２３に電気的に接続される。図２Ｂは、図２Ａの断面から垂直軸（「Ｚ」）を中心にして実質的に９０度回転させた、図２Ａのメモリ構造体５００の断面を示す。図２Ａの断面は、例えば、図２Ｂの符号５５０で示す領域を横断する垂直面を通る断面であり得る。
図３は、４つのＮＩＮ積層体３１０ａ、３１０ｂ、３１０ｃ及び３１０ｄを三次元で示す。各ＮＩＮ積層体は、８つのアクティブ層を含む。各アクティブ層は、ソース副層３０３、ドレイン副層３０１、層間誘電体（ＩＬＤ）層３０９、第１の犠牲副層３０２（「ＳＡＣ１」材料）、ソース副層３０３に接触する第２の犠牲副層３０４ａ（「ＳＡＣ４」材料）、及び、ドレイン副層３０１に接触する別の第２の犠牲副層３０４ｂ（「ＳＡＣ４」材料を同様に含んでいる）を含む。この詳細な説明では、各図に示す各メモリ構造体（例えば、図３のメモリ構造体３００）は、メモリアレイの一部のみを表している。例えば、図３のメモリ構造体における８つのアクティブ層は、説明及び例示のためのものに過ぎない。アクティブ層の数は、２、４、１６、３２、６４、１２８、またはそれ以上であってもよい。図３に示すように、各ＮＩＮ積層体の頂部には、ハードマスク層３１３が設けられる。ハードマスク層３１３は、１または複数の材料を使用して各々形成された１または複数の層を表す。ハードマスク層３１３は、その下側の層を異方性エッチングから保護するとともに、電気絶縁を提供する。ハードマスク層３１３は、任意の適切な材料（例えば、酸化ケイ素、窒化ケイ素、炭素、これらの任意の組み合わせ、または、これらの材料と他の材料との任意の組み合わせ）から形成することができる。
図３では、第２の犠牲層３０４ａと第２の犠牲層３０４ｂとの２つのＳＡＣ４が、各アクティブ層と共に設けられており、ドレイン副層３０１は第２の犠牲副層３０４ｂと接触しており、ソース副層３０３は第２の犠牲副層３０４ａと接触している。別の実施形態では、図２Ａ及び２Ｂのメモリ構造体の場合のように、各アクティブ層に、ソース副層またはドレイン副層のいずれかに接触するＳＡＣ４層を１つだけ設けてよい。いくつかの実施形態では、或るアクティブ層のＳＡＣ４を含有する第２の犠牲副層が、そのアクティブ層に隣接するアクティブ層のＳＡＣ４副層に面するようにし、このパターンをＮＩＮ積層体の２つのアクティブ層ごとに繰り返すことが好ましい。
図３は、メモリアレイ作製の中間ステップにおける、４つの８層ＮＩＮ積層体３１０ａ、３１０ｂ、３１０ｃ、３１０ｄと、それらの間に形成された３つのトレンチ３１２ａ、３１２ｂ、３１２ｃとを示す。その後、図４〜６に示すエッチングを実施することにより、８つのＮＩＮ積層体３１０ａ−１、３１０ａ−２、３１０ｂ−１、３１０ｂ−２、３１０ｃ−１、３１０ｃ−２、３１０ｄ−１及び３１０ｄ−２のセット（組）と、各積層体間の７つのトレンチとが形成される。このようにして、最終的に形成される７つのトレンチのうちの３つのトレンチが最初のステップでエッチングされ、残りの４つのトレンチが次のステップでエッチングされる。このような２段階エッチングは、単なる例である。トレンチの任意の適切な割合、例えば、１／４、１／３、または任意の適切な割合が最初のステップでエッチングされる。後続のトレンチエッチングステップに至るまでは、ＮＩＮ積層体には金属層がまだ設けられていないので、この時点では、金属エッチングに関連する問題は回避されていることに留意されたい。図３の各ＮＩＮ積層体は、最終的なＮＩＮ積層体（図６参照）の少なくとも２倍の幅を有するので、図３のＮＩＮ積層体は、図６のより狭いＮＩＮ積層体よりも機械的に安定的である。４つのＮＩＮ積層体３１０ａ、３１０ｂ、３１０ｃ及び３１０ｄを形成する最初のエッチングステップの後、第３の犠牲層３１８（「ＳＡＣ２材料」を含む）をＮＩＮ積層体上に堆積させて、露出したトレンチ３１２ａ、３１２ｂ及び３１２ｄに充填する。図４は、トレンチ３１２ａ、３１２ｂ及び３１２ｃ内に第３の犠牲層３１８のＳＡＣ２材料を堆積させた後の、図３のメモリ構造体３００を示す。
ＳＡＣ２材料を堆積させた後、第３の犠牲層３１８のＳＡＣ２材料を各ＮＩＮ積層体の頂部から除去して、ハードマスク層３１３を露出させる。ＳＡＣ２材料の一部は、ＳＡＣ２材料がハードマスク層３１３の頂面から凹んだ凹部を形成するように、トレンチの頂部から除去される。ＳＡＣ２材料のこの部分的な除去は、ウェットエッチング、ドライエッチング、ＣＭＰ、またはそれらの技術の組み合わせなどの任意の適切な技術を用いて達成される。続いて、ストラット層３１４を堆積させる。ストラット層３１４は、窒化シリコンなどの任意の適切な材料であってもよい。いくつかの実施形態では、ストラット層３１４は、ハードマスク層３１３と同じ材料であってよい。次に、ストラット層３１４をパターニングして、ＮＩＮ積層体のハードマスク層に連結されたストラット構造体３１４ａ、３１４ｂ及び３１４ｃを形成する。図５は、図４のメモリ構造体３００上に堆積させたストラット層３１４をパターニングした後のメモリ構造体３００を示す。ストラット構造体３１４ａ、３１４ｂ及び３１４ｃは、互いに隣接するＮＩＮ積層体を物理的に固定及び補強する。
図５に示すように、ストラット構造体３１４ａ、３１４ｂ及び３１４ｃは、各ＮＩＮ積層体のハードマスク層３１３によって覆われる領域と比較してより小さい領域を覆う。ストラット構造体３１４ａ、３１４ｂ及び３１４ｃによって覆われる領域は、機械的安定性を損なうことなく、後続の作製ステップにおけるトレンチへの自由なアクセスを依然として可能にするように、小さいことが好ましい。図５のメモリ構造体３００では、互いに隣接するＮＩＮ積層体間には、１つのストラット構造体のみが示されているが、所望の機械的安定性を提供するために、必要に応じて、互いに隣接するＮＩＮ積層体間に任意の数のストラットを設けてもよい。また、各ストラット構造体は、任意の有益なサイズまたは形状で設けてもよい。
次いで、図５のメモリ構造体３００は、ＮＩＮ積層体３１０ａ、３１０ｂ、３１０ｃ及び３１０ｄをそれぞれ切断して２つのＮＩＮ積層体に分割する残りの４つのトレンチを形成するためにさらにパターニングされる（分割後のＮＩＮ積層体には、それぞれ、３１０ａ−１、３１０ａ−２、３１０ｂ−１、３１０ｂ−２、３１０ｃ−１、３１０ｃ−２、３１０ｄ−１、３１０ｄ−２の符号を付す）。図６は、残りの４つのトレンチをエッチングすることによって得られたメモリ構造体３００を示す（ＮＩＮ積層体３１０ａ−１は図示しない）。いくつかの実施形態では、最終トレンチ（残りの４つのトレンチ）のパターンを形成するために使用されたフォトレジスト層は、次の作製ステップ中にトレンチ３１２ａ、３１２ｂ及び３１２ｃ内のＳＡＣ２材料を保護するために、ＮＩＮ積層体上に残してもよい。この時点で、図６に示すように、各ＮＩＮ積層体の一方の側部は、その長さに沿って新たに切断形成されたトレンチ内に露出し、各ＮＩＮ積層体の他方の側部は、第１のセットのトレンチ３１２ａ、３１２ｂ及び３１２ｃのＳＡＣ２材料によってシールされる。
次に、各ＮＩＮ積層体の各アクティブ層における、ＳＡＣ４を含有する第２の犠牲層３０４ａ及び３０４ｂの全部または一部をエッチングによって除去する。このエッチングは、アクティブ層内の他の副層をエッチングしないか、またはほとんどエッチングしない選択的化学エッチングを用いて達成することができる。各アクティブ層の第２の犠牲副層３０４ａ、３０４ｂ内のＳＡＣ４材料を除去した後、導電性材料を堆積させて、ＳＡＣ４材料の除去によって形成された空隙（void）を充填し、導電性副層３１９ａ、３１９ｂを形成する。また、導電性材料で、第２のセットのトレンチの側壁及びＮＩＮ積層体の頂部を被覆し、その後、これらの両方を、等方性エッチングまたは異方性エッチングによって除去する。この結果得られたメモリ構造体３００を図７に示す。残っているフォトレジスト層は、導電性材料を堆積させる前に除去することが好ましい。導電性材料は、或る副層が、比較的高い抵抗率、及び誘電体膜（例えば、ＩＬＤ層３０９）に対して良好な接着性を有し、別の副層が、より低い抵抗率、及び誘電体膜ではなく他の金属膜に対して良好な接着性を有する、いくつかの副層を含む金属膜を形成する。その金属膜の別の副層は、金属膜の他の２つの副層間の望ましくない化学反応を低減または防止する拡散バリアとして機能する。さらに、いくつかの実施形態では、ライナまたはバリア副層を含まない、単一の金属元素膜のみが形成される。導電性副層の形成に適した材料の他の例を以下に説明する。
図８は、図７のメモリ構造体３００におけるアクティブ層の副層３０１、３０２及び３０３をさらに詳細に示し、導電性副層３１９ａ及び３１９ｂはそれぞれ、２以上の副層によって形成された金属膜を含む。図８に示すように、ＳＡＣ４を含有する第２の犠牲層３０４ａ及び３０４ｂの除去後、最初の副層３２１によって、ＳＡＣ４材料の除去によって形成された空隙の露出した壁を被覆する。その後、空隙を実質的に埋める低抵抗副層３２２を堆積させる。低抵抗率副層３２２には、いくつかの孔隙（porosity）が存在し得る。最初の副層３２１は、図８に示すように、断面視でＣ字形の層を形成する、ライナ膜、バリア膜、またはその両方であり得る。
次に、選択的エッチングによって、トレンチ３１２ａ、３１２ｂ及び３１２ｃからＳＡＣ２材料を除去する。図９は、ＳＡＣ２材料を除去した後の、図７のメモリ構造体３００を示す。メモリ構造体は、オープントレンチ（すなわち、ＳＡＣ２材料が充填されていないトレンチ）を選択的エッチング中の損傷から保護するために、選択的エッチングの前にパターニングされる。この結果得られたＮＩＮ積層体は、各々高アスペクト比を有し、互いに隣接するＮＩＮ積層体間に設けられたストラットによって、部分的には、機械的及び構造的に支持することが可能となる。ストラットは、ＮＩＮ積層体が傾いたり倒れたりすることを防止する。
導電性副層３１９ａ及び３１９ｂはまた、下記の実施形態５に関連して後述するように、後続のプロセスステップでの損傷を防止するためにシールされる。後述するように、シールは、導電性副層３１９ａ及び３１９ｂの両側を露出させた後（すなわち、トレンチ３１２ａ、３１２ｂ及び３１２ｃからＳＡＣ２材料を除去した後）、かつ、チャネル副層３３２及びストレージ層３３５を形成する前に行われる。
図９のメモリ構造体３００からの残りの作製ステップは、同時係属出願に開示された作製ステップに従うことができる。例えば、図１０は、選択的エッチングによってＳＡＣ１を含有する第１の犠牲層３０２を部分的に除去し、チャネル副層３３２を堆積させ、エッチングした後の、図９のメモリ構造体３００を示す。図１０に示すように、ＳＡＣ１材料の部分的な除去により、ＳＡＣ１材料の壁が形成され、壁の両側に、凹部または空隙がそれぞれ形成される。チャネル材料を堆積させて、空隙を埋める。その後、チャネル材料をエッチングして、ＮＩＮ積層体間のトレンチからチャネル材料を除去する。図１０には、チャネル副層３３２及び残っている第１の犠牲副層３０２（「スパイン（spine）」）の詳細を示す挿入図が示されている。
次に、ストレージ層３３５（例えば、酸化物／窒化物／酸化物（ＯＮＯ）層）を、図１０のメモリ構造体３００上に堆積させる。ストレージ層３３５は、エッチングステップによって、ＮＩＮ積層体間のトレンチの底部から除去される。その後、得られた構造体上にワード線層３３６を堆積させ、図１１に示すようにパターニングする。ストレージ層３３５は、ＮＩＮ積層体の頂部に残してもよいし、または、トレンチの底部から除去するために、エッチング中にＮＩＮ積層体の頂部から除去してもよい。図１１は、メモリセルの作製が実質的に完了した状態を示す。
上述したように、図５〜１１に示した実施例では、ストラット構造体３１４ｂ、３１４ｃ及び３１４ｄは、ハードマスク層３１３の部分の間のみに設けられている。図１２Ａは、トレンチの最初のセットの形成後にストラット３１４ｄ、３１４ｅ及び３１４ｆを形成した、様々なストラット構造体を示す（例えば、図３では、ＳＡＣ２材料の堆積前）。図１２Ａでは、ストラット３１４ｄ、３１４ｅ及び３１４ｆは、トレンチ３１２ａ、３１２ｂ及び３１２ｃの全長にわたって延在する構造体である。ストラット３１４ｄ、３１４ｅ及び３１４ｆは、ストラット材料を、トレンチ３１２ａ、３１２ｂ及び３１２ｃ内及びＮＩＮ積層体上に堆積させ、パターニングすることにより形成される。ストラット３１４ｄ、３１４ｅ及び３１４ｆは、図５に示したストラット構造体３１４ａ、３１４ｂ及び３１４ｃよりも形成が困難であり、メモリセルをストラットに隣接して形成することができないので、メモリ密度ペナルティが生じる。
この例では、チャネル副層３３２は、第２の犠牲副層３０９ａ及び３０９ｂ内のＳＡＣ４材料が導電層３１９ａ及び３１９ｂで置換された後に形成される（「金属置換」）。他の実施形態では、チャネル副層３３２は、金属置換の前に形成してもよい。
この実施形態のさらなる例では、単一のマスク層を使用してすべてのアクティブ層の高さを支持及び延長するのではなく、酸化物ストラットによって、アクティブ層の高さを１つずつ延長する。図１２Ｂは、メモリ構造体のブロックの領域を画定するためにエッチングされた、メモリ構造体３７０内の第１のアクティブ層を示す。図１２Ｂに示すように、１または複数のビア（例えば、ビア３７７ａ、３７７ｂ及び３７７ｃ）が、画定された領域内にエッチングされる。ビア３７７ａ、３７７ｂ及び３７７ｃは、ＮＩＮ積層体間のトレンチの形成予定位置に形成される（図１２Ｂのアクティブ層３８０は、アクティブ層１１０と構造的に類似している。すなわち、図１Ｂまたは図１Ｄに関して上述したように、各アクティブ層内にＳＡＣ４材料の単一層のみを有する）。
ビア３７７ａ、３７７ｂ及び３７７ｃをアクティブ層３８０にエッチングした後、ＩＬＤ材料３４９を堆積させてビアを充填する。次に、ＩＬＤ材料を平坦化する。アクティブ層を形成し、ＩＬＤ材料をパターニングし、ビア３７７に充填するプロセスは、アクティブ層ごとに繰り返される。図１２Ｃは、第２のアクティブ層の形成後、かつ、第２のアクティブ層内にエッチングされたビア３７７ａ、３７７ｂ及び３７７ｃにＩＬＤ材料を充填する前の、図１２Ｂのメモリ構造体３７０を示す。第２のアクティブ層のエッチングされたビア３７７ａ、３７７ｂ及び３７７ｃは、ＩＬＤ材料の連続したピラーが形成されるように、第１のアクティブ層の対応するビア３７７ａ、３７７ｂ及び３７７ｃと実質的に同じ位置に配置される。図１２Ｄは、８つのアクティブ層が形成された後の、図１２Ｃのメモリ構造体３７０を示す。この実施形態では、各アクティブ層内の各ビアは、アクティブ層間の若干の位置ずれを許容し、そのベースよりも小さいピークを有するストラットを形成することができるように、それに先行して形成された隣接するアクティブ層内の対応するビアよりも小さい断面積を有する。この結果得られた、テーパ状ＩＬＤ構造体（または「ピラミッド」、例えばピラミッド３７８）を形成するストラットを図１２Ｅに示す。図１２Ｅは、選択的エッチングを用いてトレンチを形成することによって、図１２Ｄのメモリ構造体３７０内にＮＩＮ積層体を形成した状態を示す。選択的エッチングは、アクティブ層を貫通して充填されたビア３７７ａ、３７７ｂ及び３７７ｃ内のＩＬＤ構造をそのままの状態に保つ。
テーパ状の断面を有する酸化物ストラット（例えば、図１２Ｅのピラミッド３７８）は、トレンチをエッチングしたるときにＮＩＮストリンガが形成される可能性を最小限に抑える。図１２Ｅの連続する各アクティブ層のビアエッチングは、図１２Ａに示した酸化物ストラットを形成するエッチングと比較して、より短い時間で酸化物ストラットを形成することができる。このアプローチは、新しい各アクティブ層がＮＩＮ積層体内に形成されるときに、成長するＮＩＮ積層体がその成長ストラットによって支持されるという利点を有する。この利点は、酸化物ストラットを形成するためにＮＩＮ積層体内のすべてのアクティブ層を貫通してエッチングする図１２Ａのアプローチでは得られない。
酸化物ストラットは図１２Ｂ〜１２Ｅのすべてのトレンチに形成されているが、多くの用途では各ＮＩＮ積層体の一方の側への機械的支持だけで十分であるので、いくつかの実施形態では、酸化物ストラットは１つおきのトレンチにだけ形成してもよい。
実施形態２
この実施形態では、ＳＡＣ４材料含有副層（例えば、図７の第２の犠牲副層３０４ａ及び３０４ｂ）は、図６〜７（実施形態１）を参照して上述したようにトレンチの側壁から露出した部分を通じて横向きに（すなわち、その幅に沿った方向に）エッチングする代わりに、各副層の長さに沿った方向に長いキャビティをエッチングすることによって除去される。換言すれば、エッチング液により、ＳＡＣ４材料は、第２の犠牲層の長さに沿った一方または両方の端部から順次除去される。このエッチングは、より経路を必要とするが、実施形態２は、メモリセルの形成後に金属置換を実施することができ、これにより、メモリセル内の金属汚染のリスクが低減するという点で、実施形態１よりも有利である。
図１３に示すメモリ構造体４００は、図１１のメモリ構造体３００と実質的に同一であるが、図７を参照して上述した、第２の犠牲副層３０４ａ及び３０４ｂの除去及び金属置換がまだ実施されていないという点が異なる。加えて、図１３のメモリ構造体４００では、ワード線層３３６は、ＮＩＮ積層体のＮＯＲストリング内のすべてのストレージトランジスタがワード線を備えないように（「スキップされたワード線」）、各ＮＯＲストリングに沿ってギャップが形成されるようにパターニング及びエッチングされる。スキップされたセクション４０５として図１３に示されている、このようなスキップされたワード線は、例えば、１、２、４、１６、６４、１２８、またはそれ以上の数のスキップされたワード線の空間にわたって延在し得る。ストレージ副層（例えば、ＯＮＯを含むストレージ副層３３５）が設けられており、このストレージ副層は、ワード線が「スキップ」された場所を含むあらゆる場所で無傷である。ワード線がスキップされるＮＩＮ積層体の各セクションは、ＮＩＮ積層体の高さにわたって延在してもよい。明確にするために、図１３〜１５では、スキップされたセクション（すなわち、スキップされたセクション４０５）は１つだけ示している。２以上のスキップされたセクションを、各ＮＯＲストリングに沿って形成してもよい。
次に、図１３のメモリ構造体上に誘電体層４０３を堆積させて、ワード線間のトレンチを充填する。続いて、誘電体層４０３をパターニングして、スキップされたセクション（例えば、スキップされたセクション４０５）を露出させる。図１４は、スキップされたセクション４０５を露出させた後の、図１３のメモリ構造体４００を示す。その後、スキップされたセクション４０５の下側のストレージ副層３３５の露出部分を、その下側のアクティブ層を露出させるために除去する。
次に、ＮＩＮ積層体内のすべてのアクティブ層（例えば、第２の犠牲副層３０４ａ及び３０４ｂ）のＳＡＣ４材料含有副層を選択的にエッチングする。エッチングは、各露出副層から開始し、長さ方向（すなわち、ソース副層３０３及びドレイン副層３０１の長さの方向に）に進め、ストレージ層３３５の非露出部分の下まで続け、これにより、ＳＡＣ４材料が除去されるに従って、ＳＡＣ４材料含有副層内に長いキャビティが形成される。ＳＡＣ４材料含有副層の除去後、キャビティ内、ＮＩＮ積層体の露出側壁上、及びＮＩＮ積層体の頂部に導電性材料を堆積させることによって、金属置換を実施する。その後、ＮＩＮ積層体の露出側壁及びＮＩＮ積層体の頂部から導電性材料を除去し、これにより、キャビティに導電性材料を充填することにより形成された導電性副層を残す。これで金属置換ステップは完了する。図１５は、金属置換ステップが完了した後の、図１４のメモリ構造体４００を示す。
図１６は、図１５のメモリ構造体４００におけるアクティブ層の全体をより詳細に示す断面図である。図１６に示すように、ドレイン副層３０１及びソース副層３０３は、それぞれ、導電性副層４１９ｂ及び４１９ａと接触している。他の実施形態では、ドレイン副層３０１またはソース副層３０３のみが、導電性副層と接触している。図８の断面図では、メモリ構造体３００内の各導電性副層は、ライナまたはバリア層として機能する最初の副層（例えば、図８のライナまたはバリア副層３２１）を有する金属膜を含み得る。しかしながら、図８のメモリ構造体３００ｅにおけるライナまたはバリア副層３２１とは異なり、メモリ構造体４００のライナまたはバリア副層４０７は、各キャビティのすべての４つの側部（すなわち、ＮＩＮ積層の両側のストレージ層３３５、隣接するソース副層３３０３またはドレイン副層３０１、及び対応する隣接するＩＬＤ層３０９）を被覆する。次いで、キャビティに、低空隙率を有する低抵抗材料４０８を充填する。
図１６はまた、アクティブストリップの両側のチャネル副層３３２によって提供されるチャネル領域の間に、第１の犠牲副層３０２（ＳＡＣ１材料を含有する）が、チャネル領域を互いに電気的に絶縁するフィン構造体として残されることを示す。このフィン構造体もまた、チャネル副層３３２の堆積後に、選択的エッチングによって除去される。この選択的エッチングは、この例におけるＳＡＣ４材料のエッチングと同様な方法で、別の選択性を有するエッチング液を使用して、ソース副層３０３及びドレイン副層３０１の長さに沿って進めることができる。フィン構造体のＳＡＣ１材料の除去により、互いに隣接する２つのメモリセル間の寄生容量結合を低減するエアギャップ絶縁が提供される。このエアギャップ絶縁技術は、同様の利点を達成するために、この詳細な説明における他の実施形態または実施例に対して同様に適用することができる。
図１６のＮＩＮ積層体は、図５−１１のメモリ構造体に関連して上述したストラット構造体を使用して達成され得る。
実施形態３
あるいは、ＮＩＮ積層体は、２以上の部分により段階的に作製してもよい。各部分では、限られた数のアクティブ層のみが垂直方向にエッチングされる。具体的には、高アスペクト比ＮＩＮ積層体のエッチングは、より少ないアクティブ層をエッチングすることによって第１の部分（最初の部分）では回避され、これにより、アスペクト比が低減される。ＮＩＮ積層体の第２の部分をＮＩＮ積層体の第１の部分の上側に追加してエッチングするとき、第１の部分は、第１の部分のトレンチ内に堆積させた誘電体層によって支持される。第２の部分は、エッチングにより高アスペクト比構造が形成されないので、エッチング中は自立する。ＮＩＮ積層体のすべての部分が作製されると、誘電体層を堆積させて残りの開口トレンチを充填し、パターニングし、エッチングして、先行して堆積させた同様の誘電体層をＮＩＮ積層体のすべての第１の部分から除去し、この間、ＮＩＮ積層体の機械的強度は維持される。導電性副層がＮＩＮ積層体に挿入されたとき、各ＮＩＮ積層体の片側のみがトレンチ内に露出し、反対側のトレンチは誘電体層で充填される。
図１７は、構造的に堅固な状態を維持するために任意の適切な数のアクティブ層を含むことができる、４つのＮＩＮ積層体５０１ａ、５０１ｂ、５０１ｃ及び５０１ｄ（「第１の部分」）を含むメモリ構造体５００を示す（すなわち、各ＮＩＮ積層体のアスペクト比は、傾いたり倒れたりすることを回避できるように十分に低い）。第１の部分は、１、２、３、４、またはそれ以上の数のアクティブ層を有し得る。図１７では、各アクティブ層の第１の犠牲副層３０２は、部分的に除去され、チャネル副層３３２を堆積させて、ＳＡＣ１材料の除去により形成されたキャビティを充填する。また、チャネル副層３３２からの過剰材料も、ＮＩＮ積層体の側壁、及びＮＩＮ積層体の頂部から除去される（代替的に、第１の犠牲層３０２のこの部分的な除去、及びチャネル層３３２による置換は、第２の犠牲層３０４（すなわち、ＳＡＣ４材料）を導電層３１９で置換した後のステップで行ってもよい）。続いて、誘電体層５０９を堆積させて、すべてのトレンチを充填する。次に、ＮＩＮ積層体の頂部に堆積させた誘電体層５０９からの誘電体材料を、例えばエッチングまたはＣＭＰ工程を用いて除去する。この結果得られたメモリ構造体５００を図１８に示す。
次に、図１８の第１の部分の頂部の上側に、別の４つのＮＩＮ積層体５０１ｅ、５０１ｆ、５０１ｇ及び５０１ｈ（「第２の部分」）を作製する。この結果得られたメモリ構造体５００を図１９に示す。第２の部分のＮＩＮ積層体は、各ＮＩＮ積層体が第１の部分の対応するＮＩＮ積層体と整列するようにエッチングされる。第１の部分と同様に、第２の部分は、構造的に堅固な状態（すなわち、第２の部分の各ＮＩＮ積層体のアスペクト比は、傾いたり倒れたりすることを回避できるように十分に低い）を維持するために任意の適切な数のアクティブ層を含み得る。この点に関して、第２の部分は、１、２、３、４、またはそれ以上の数のアクティブ層を有し得る。続いて、第２の部分のトレンチを、誘電体材料（例えば、誘電体層５０９と同じ誘電体材料）で充填する。次に、図２０に示すように、第２の部分及び第１の部分の両方における１つおきのトレンチから誘電体材料をエッチングによって除去して、メモリ構造体５００をパターニングする。その後、各アクティブ層（例えば、第２の犠牲副層３０４ａ及び３０４ｂ）のＳＡＣ４材料含有副層を選択的エッチングによって除去し、導電性副層（例えば、導電性副層３１９ａ及び３１９ｂ）を堆積させることにより、ＳＡＣ４材料を導電性副層で置換する。その後、トレンチの側壁及びＮＩＮ積層体の頂部に堆積した過剰な導電性材料を択的に除去する。この結果得られたメモリ構造体５００を図２１に示す。
いくつかの実施形態では、第１の部分は、第２の部分の作製を開始する前に、ストレージ層３３５及びローカルワード線の形成を通して処理してもよい。
また、導電性副層３１９ａ及び３１９ｂは、作製プロセスにおける後続のステップにおいて保護するためにシールされる。シール工程の一例は、実施形態５に関連して後述する。シール工程は、導電層をトレンチに露出させた後、かつ、チャネル及びストレージ副層の形成前に行われる。
上述したように、チャネル副層３３２は、金属置換ステップ（例えば、導電性副層３１９ａ及び３１９ｂ）の前に形成されるが、チャネル副層３３２の形成は、金属置換ステップの後に行ってもよい。金属置換ステップの直後は、誘電体層５０９は依然として１つおきのトレンチを充填しているので、チャネル副層３３２は、ＮＩＮ積層体のオープントレンチ側に露出したアクティブ層内にのみ形成される。トレンチの底部、トレンチの側壁、及びＮＩＮ積層体の頂部に存在する過剰なチャネル材料を、エッチングによって除去する。ストレージ層３３５（例えば、ＯＮＯ層）を、オープントレンチをライニング（line）するために、及びＮＩＮ積層体の頂部に堆積させる。次いで、トレンチの底部及びＮＩＮ積層体の頂部の過剰なストレージ層材料を除去して、ストレージ層３３５をトレンチの側壁上にのみ残す。あるいは、ワード線の形成後まで、過剰ストレージ層材料を残しておいてもよい。
次に、ワード線を形成するための導電性材料を、露出したトレンチの側壁上のストレージ層上に堆積させ、パターニングして、図２２に示すメモリ構造体を形成する。作製プロセスのこの時点で、メモリセルの約半分が実質的に作製された。この時点で、ワード線用の導電性材料で保護されていないストレージ材料を任意選択で除去する。
次いで、１つおきのトレンチ内の誘電体層５０９の残りの部分を完全に除去し、上述したプロセスと実質的に同じプロセスを用いて、ストレージ層３３５及びワード線層３３６を形成する。この結果得られたメモリ構造体を図２３に示す。ワード線は、ＮＩＮ積層体の全体にわたって電気的に連続している。その後、ワード線層３３６のパターニング及びエッチングを行って、個々のローカルワード線を形成する。
各導電性副層（例えば、導電性副層３１９ａ及び３１９ｂ、隣接するソース副層３０３及びドレイン副層３０１）が２以上の材料を含む場合、図８に示した導電性副層３１９ａ及び３１９ｂの断面と同様の断面が得られる。最初に堆積させた材料（例えば、ライナまたはバリア材料３２１）は、元々はＳＡＣ４材料によって占められていた空間の３つの側面を被覆し、最後に堆積させた低抵抗率材料３２２は、その空間を実質的に満たす。完成した導電性材料には、いくつかの小さな孔隙が存在し得る。トレンチの側壁から導電性材料を除去することにより、図８に示したような断面で見た場合、ライナまたはバリア層３２１がＣ字形構造体として形成される。
さらに、メモリ構造体５００の上側にグローバルワード線１０６ａを形成し、ビア１０９ａをドロップダウンさせてローカルワード線と接触させることができる。図２３には、メモリ構造体５００の作製前に、メモリ構造体５００の下側に形成されたグローバルワード線１０６ｓも示されている。
図１７〜２３は、２つの部分から作製されたＮＩＮ積層体を示すが、３以上の部分（例えば、３、４、またはそれ以上）から作製されるＮＩＮ積層体も、図１７〜２３に関連して説明したステップを繰り返すことによって作製可能である。
この詳細な説明では、最初に、第１のグループのメモリセル（例えば、第１の部分のメモリセル、またはアクティブストリップの片側のメモリセル）のためのストレージ層（例えば、ＯＮＯ層）を形成し、その後に、第２のグループのメモリセル（例えば、第２の部分のメモリセル、またはアクティブストリップの反対側のメモリセル）のための別のストレージ層を形成する場合、第１のグループのメモリセルのストレージ層は、第２のグループのメモリセルのストレージ層と同一である必要はない。例えば、一方のストレージ層が、書き込みが遅く、書き込み／消去サイクル耐久性がより制限されるが、長期間のデータ保持を提供するために比較的厚いトンネル誘電体層（例えば、５ナノメートル以上）であり、他方のストレージ層が、書き込みがより速く、書き込み／消去サイクル耐久性がより高いが、短期間のデータ保持を提供するために比較的薄いトンネル誘電体層（例えば３ナノメートル以下）であってもよい。この結果、同一のメモリ構造体内に、２種類以上のメモリセルを設けることが可能となる。
実施形態４
同時係属出願では、メモリセルは、ＮＩＮ積層体の一方の側にのみ設けられ、他方の側には設けられない。このような構成は、作製を容易にし、同じＮＩＮ積層体の並列メモリセルで発生する可能性がある「セルディスターブ（cell disturb）」問題を排除する。この例では、メモリセルの作製が実質的に完了し（例えば、ＳＡＣ４材料などの犠牲材料による金属置換の前）、メモリセルが効果的に「密閉された」された後、各ＮＩＮ積層体内のアクティブ層に導電性副層を導入するために、金属置換ステップが、実施形態２に関連して上述したようにして行われる。これにより、メモリセル内の金属汚染の有害なリスクが低減される。
図２４は、互いに幅が異なるトレンチ６０２−１、６０２−２、６０２−３、６０２−４及び６０２−５によって互いに分離された６つのＮＩＮ積層体６０１ａ〜６０１ｆを含むメモリ構造体６００を示す。図２４では、とりわけ、１つおきのトレンチ（すなわち、トレンチ６０２−１、６０２−３または６０２−５）は、その両側のトレンチ（すなわち、トレンチ６０２−２及び６０２−４）よりも幅の広い。幅の広い各トレンチは、それに隣接するＮＩＮ積層体における、トレンチに面するメモリセルを分離する。幅の狭いトレンチに面したＮＩＮ積層体の側面には、メモリセルは設けられない。次に、誘電体材料６０９を、ＮＩＮ積層体のトレンチ内に堆積させる。続いて、誘電体材料６０９をパターニングして、ＮＩＮ積層体の頂部及び幅の広いトレンチ６０２−１、６０２−３及び６０２−５から誘電体材料を除去し、誘電体材料６０９を幅の狭いトレンチ６０２−２及び６０２−４のみに残す。この結果得られたメモリ構造体６００を図２５に示す。その後、上述したプロセスステップを用いて、幅の広いトレンチ６０２−１、６０２−３及び６０２−５の側壁に露出したアクティブ層からＳＡＣ１材料含有副層（例えば、第１の犠牲副層３０２）を部分的に除去し、次いで、チャネル層３３２を堆積させることによって、埋め込みチャネル副層を形成する。この結果得られた構造体６００を図２６に示す。次に、図２７のメモリ構造体６００を作製するために、ストレージ副層３３５（例えば、ＯＮＯ副層）を堆積させ、ＮＩＮ積層体の頂部及びトレンチの底部の両方から異方性エッチングによって除去する。続いて、図２８に示すように、導電性材料を堆積させてワード線層３３６を形成し、その後、パターニングしてローカルワード線を形成する。この時点で、ワード線副層３３６のワード線によって保護されていないストレージ副層３３５の露出部分のストレージ材料は除去される。
次に、誘電体層６１１を、ＮＩＮ積層体の上側、及び、任意のオープントレンチ内に堆積させる。続いて、誘電体層６１１をパターニングして、幅の狭いトレンチ（例えば、トレンチ６０１−２及び６０２−４）と、狭いトレンチを覆うワード線層３３６の任意の部分とを露出させる。次いで、狭いトレンチ内の露出した誘電体材料６０９と、これらの狭いトレンチを覆うワード線層３３６の部分とをエッチングによって除去する。
これにより、アクティブ層内のＳＡＣ４材料含有副層（例えば、第２の犠牲副層３０４ａ及び３０４ｂ）が狭いトレンチ内に露出し、エッチングによって除去することが可能になる。この例では、ＳＡＣ４材料含有副層は完全には除去されず、例えば、露出部分の遠位側（例えば、ストレージ副層３３５に隣接する）の第２の犠牲副層３０４ａ及び３０４ｂの一部が残る。別の例では、第２の犠牲副層３０４ａ及び３０４ｂは、完全に除去され得る。次に、導電性副層（例えば、導電性副層３１９ａ及び３１９ｂ、それぞれに隣接するソース副層３０３及びドレイン副層３０１）を、ＳＡＣ４材料を除去または部分的に除去した結果として形成されたキャビティ内に堆積させる。次いで、図２９に示すように、トレンチの側壁上及びＮＩＮ積層体の頂部の導電性副層３１９ａ及び３１９ｂからの過剰材料を除去して、キャビティを充填する導電性副層３１９ａ及び３１９ｂを残す。
次に、誘電体層６１２を、狭いトレンチ（例えば、トレンチ６０２−２及び６０２−４）に堆積させて充填し、ＮＩＮ積層体の頂部に位置するワード線層３３６の部分の下面から凹んだ凹部をエッチングによって形成する（あるいは、狭いトレンチ６０２−２及び６０２−４は、互いに隣接するＮＩＮ積層体間のエアギャップとして機能させるために、充填しないままにしてもよい。多くの用途では、エアギャップによる隔離が好ましい）。次いで、図３０に示すように、例えば、デュアルダマシン法を用いて、グローバルワード線１０６ａをＮＩＮ積層体上に形成する（図３０には図示していないが、グローバルワード線１０６ｓは、所望であれば、図２３に関して上述したのと同じ方法で、ＮＩＮ積層体の下側に形成してもよい）。
実施形態５
この実施形態では、ＮＩＮ積層体の高さ全体にわたって延在するストラットは、ビアエッチアンドフィル法（via etch and fill method）を用いて作製される。図１２Ａ（実施形態１）に関連して上述した上記の例に加えて、図１２Ａに関連して上述した方法とは異なり２つのトレンチエッチングを必要としない下記の例でも、ＮＩＮ積層体の高さ全体にわたって延在するストラットについて説明する。下記の例では、すべてのトレンチが、単一のプロセスで同時にパターニング及びトレンチングされ、これにより、パターニング及びエッチングの複数のプロセスを用いた場合に生じる可能性がある位置合わせエラーを排除する。
図３１は、８つのアクティブ層を含むメモリ構造体７００を示す。アクティブ層は、グローバルワード線として機能する下部導体１０６ｓから底部アクティブ層を分離する頂部絶縁層７２０（例えば、ＳｉＯ２）上に形成される。ハードマスク層７０１（例えば、ＳｉＮ、ＩＬＤ、または他の適切な材料）は、アクティブ層の上側に設けられる。図３１のメモリ構造体７００では、ハードマスク層７０１の高さ全体にわたって延在するビア７０３及び８つのアクティブ層が、パターニング及びエッチングされる。各ビア７０３は、２つのＮＩＮ積層体間のトレンチの幅と略同一の幅を有する。各ビア７０３は、形成されるトレンチの位置をマークし、それに隣接して形成されるトレンチは、これから形成されるＮＩＮ積層体の幅と実質的に等しい距離だけ分離されて形成される。隣接して形成されるトレンチ内のビア７０３は、互いに位置がずれていてもよい。続いて、ビア７０３は、例えば化学気相成長（ＣＶＤ）プロセスを用いて誘電体材料７０４（例えば、ＳｉＯ２）で充填され、その後、ハードマスク層７０１の頂部から除去される。その結果、誘電体材料７０４は、これから形成されるＮＩＮ積層体に対する機械的支持を提供する垂直ピラーまたはストラットを形成する。図３２に示すように、第２のハードマスク層７０２を、メモリ構造体７００上に堆積させる。次に、アクティブ層をその高さ全体にわたってパターニング及びエッチングしてトレンチを形成し、これにより、図３３に示すような、互いに連結されたＮＩＮ積層体７１０ａ、７１０ｂ、７１０ｃ及び７１０ｄが作製される。ビア７０４内の誘電体材料７０３の垂直ピラーは、ハードマスク層７０１及び７０２によって除去から保護されており、これにより、ＮＩＮ積層体７１０ａ、７１０ｂ、７１０ｃ及び７１０ｄを互いに連結する機械的ピラーまたはストラットが形成される。これらのピラーまたはストラットは、８つのアクティブ層の高さ全体にわたって延在する。
次に、トレンチに、上述したＳＡＣ２材料を含む第３の犠牲層３１８を充填する。この結果得られたメモリ構造体７００をパターニングして、図３４に示すように、１つおきのトレンチからＳＡＣ２材料を除去する。１つおきのトレンチをパターニングして除去する前に、例えばＣＭＰプロセスを用いてＳＡＣ２材料を平坦化して、図３４に示すように、１つおきのトレンチ内に残るＳＡＣ２材料がハードマスク層７０２の上面と同一平面をなすようにする。続いて、アクティブ層内の露出した、ＳＡＣ４材料を含有する犠牲副層３０４ａ及び３０４ｂを、選択的エッチングによって除去し、対応する導電性副層３１９ａ及び３１９ｂによって置換する。トレンチの側壁及びＮＩＮ積層体７１０ａ、７１０ｂ、７１０ｃ及び７１０ｄの頂部上の過剰な導電性副層材料を異方性エッチングによって除去し、実質的に、それにより形成されたキャビティ内にのみ、導電性副層３０４ａ及び３０４ｂを残す。次に、第３の犠牲層３１８内の残りのＳＡＣ２材料を選択的エッチングによって除去する。この結果得られたメモリ構造体７００を図３５に示す。あるいは、一変形例では、第３の犠牲層３１８のＳＡＣ２材料を、１つおきのトレンチに導入せず、ＳＡＣ４材料の除去及び金属置換のステップ中のメモリ構造体７００の機械的支持は、酸化物ストラット（すなわち、誘電体材料７０４のピラー）により大きく依存する。
次に、後続の処理ステップにおいてメモリ構造体７００が二次汚染されることを回避するために、導電性副層３１９ａ及び３１９ｂをシールする。各アクティブ層の導電性副層３１９ａ及び３１９ｂを選択的にエッチングして、導電性副層３１９ａ及び３１９ｂにその側壁から凹んだ凹部を形成し、その凹部に誘電体バリア材料７１２を堆積させることによって、シールを実現することができる。その後、過剰の誘電体バリア材料７１２をトレンチから除去することによって、図３６に示すように、導電性副層３１９ａ及び３１９ｂの側壁に形成された凹部内にのみ誘電体バリア材料７１２を残す。
次いで、凹部チャネル形成を、上述したようにして行って（すなわち、第１の犠牲副層３０２からＳＡＣ１材料を部分的に除去した後、チャネル副層３３２を堆積させる）、図３７に示すメモリ構造体７００を作製する。次に、ＮＩＮ積層体の側壁上に、ストレージ層３３５（例えば、ＯＮＯ層）を形成する。ストレージ層３３５は、薄い保護誘電体副層７１３（図示しない；例えば１〜２ｎｍのＡｌ２Ｏ３）をさらに含んでもよい。薄い保護誘電体副層７１３は、後続のプロセスで使用されるプラズマによって生じる損傷からストレージ層３３５を保護し、さらに、消去動作中の電子のトンネリングを妨げることによって、ストレージ層３３５内のブロッキング誘電体副層７１４（図示しない）を強化する。次に、図３８に示すように、異方性エッチングによって、ＮＩＮ積層体の頂部及びトレンチの底部から、ストレージ層３３５を保護誘電体副層７１３と共に除去する。
あるいは、保護誘電体副層７１３は、薄い１〜５ｎｍのシリコン層によって形成してもよい。いくつかの実施形態では、保護誘電体副層７１３は設けられない。いくつかの実施形態では、ストレージ層３３５及び保護誘電体副層７１３は、ワード線形成の前に、ＮＩＮ積層体の頂部からもトレンチの底部からも除去されない。さらに別の実施形態では、ストレージ層３３５は、１つおきのトレンチの底部からのみ除去される。
プロセスのこの時点で、ＳＡＣ２材料を含有する犠牲層７１８を、トレンチ内、及びＮＩＮ積層体上に堆積させる。犠牲層７１８を平坦化し、ＮＩＮ積層体の頂部でハードマスク層７０２から除去する。次に、ビア７１９が１つおきのトレンチ内にエッチングされるように、犠牲層７１８をパターニングする。図３９に示すように、ビア７１９は、ＮＩＮ積層体の高さ全体にわたって延在し、下層の誘電体層７２０を貫通して、グローバルワード線として機能する下層の導体を露出させる。次に、選択的エッチングによって、すべてのトレンチから犠牲層７１８を除去する。次いで、その後のローカルワード線の形成を可能にするために、トレンチに導電層３３６を堆積させて充填する。また、導電層３３６を下層の誘電体層７２０内のビア７１９に充填して、下層の導体（すなわち、グローバルワード線１０６ｓ）に接続させる。次に、導電層３３６内の導電性材料をＮＩＮ積層体の頂部から除去し、選択的エッチングによってハードマスク層７０１に凹部を形成する。その後、必要に応じて、導電層３３６をパターニングして、図４０に示すように、導電層３３６と保護誘電体副層３３５との両方の露出した領域を除去する。このようにして、パターニングによって保護された導電層３３６の部分によって、ローカルワード線が形成される。図４１は、図４０のメモリ構造体をパターニングすることにより、ローカルワード線をＮＩＮ積層体の反対側の位置に交互に設けた一例を挿入図に示す（例えば、図４１の挿入図におけるローカルワード線層３３６ａ及び３３６ｂ内のワード線は、ＮＩＮ積層体の両側では互いに直接対向していない）。図３９〜４１に関連して上述したメモリ構造体７００では、ワード線の半分は、ＮＩＮ積層体の下側の誘電体層７２０内のビア７１９によって、ＮＩＮ積層体の底部に設けられたグローバルワード線１０６ｓに接続される。
次に、上述したＮＩＮ積層体の空間と同様に、形成された任意のオープントレンチは、堆積させた誘電体材料７２１で充填され、次いで、堆積させた誘電体材料は、ＣＭＰプロセスを用いて平坦化される。その後、平坦化された誘電体層７２１内にビアを形成した後、グローバルワード線１０６ａの第２の層を形成する。グローバルワード線１０６ａの第２の層は、誘電体層７２１内に形成されたビアによって、ＮＩＮ積層体の下側のグローバルワード線１０６ｓに接続されていないワード線層３３６内のローカルワード線に接続される。グローバルワード線１０６ａの第２の層は、例えば、デュアルダマシン法を用いて形成される。この結果得られたメモリ構造体７００を図４２に示す。
上記の実施形態１〜４の説明では、グローバルワード線１０６ａ、１０６ｓの作製工程、及び、ビアによるグローバルワード線１０６ａ、１０６ｓとローカルワード線層３３６のローカルワード線との接続については説明しなかったが、実施形態５に関連して説明したことは、実施形態１〜４に関連するグローバルワード線１０６ａ、１０６ｓを形成する場合にも適用可能である。
実施形態６
この実施形態では、スペーサーハードマスクアプローチ（spacer hard mask approach）を用いて、１つのモジュール内のトレンチフィーチャをパターニングする。なお、パターニングされたフィーチャのエッチングは、２以上の別の後続のモジュール内で行ってもよい。この実施形態は、すべてのトレンチが同時にマスクされるので、トレンチ間の位置ずれが生じないという点で有利である。トレンチを２以上の互いに異なる時点でエッチングすることによって、より大きな構造体がストラットによって安定化された後まで、傾斜したり倒れたりする可能性のある高アスペクト比フィーチャが回避される。ストラットの形成後、トレンチエッチングを行い、これにより、高アスペクト比フィーチャが作製される。
図４３は、スペーサ８０２（「側壁フィーチャ」）を有する互いに隣接するハードマスクフィーチャ８０１間にトレンチ８０３がエッチングされたメモリ構造体８００を示す。ハードマスクフィーチャ８０１は、その後に形成されるフィーチャと比較して大きい。トレンチ８０３をエッチングする前に、フォトレジストをウエハから除去し、ハードマスクフィーチャ８０１及び側壁フィーチャ８０２のみを、後続のフィーチャをパターニングするために使用する。第１のセットのトレンチ８０３を、１または複数の非ターゲット層をマスクするより大きなハードマスクフィーチャ８０１及び側壁フィーチャ８０２の両方を使用してエッチングする。第１のセットのトレンチ８０３をエッチングした後、トレンチ８０３に犠牲材料（例えば、ＳＡＣ２）を充填し、次いで、ストラット層８０４の堆積を可能にするために凹部を形成する。次いで、ストラット層８０４をパターニングして、互いに隣接する側壁フィーチャ８０２を互いに連結するストラットを形成する。次いで、トレンチ８０３内のＳＡＣ２材料を除去し、図４４に示すように、互いに隣接するハードマスクフィーチャ８０１の互いに隣接する側壁フィーチャ８０２を互いに連結するトレンチの頂部にストラットフィーチャ８０４ａを残す。
次に、ハードマスクフィーチャ８０１を選択的に除去し（例えば、パターニング及びエッチングによって）、側壁フィーチャ８０２及びストラットフィーチャ８０４ａを残す。その後、図４５に示すように、側壁フィーチャ８０２をマスクとして使用して、第２のセットのトレンチ８０５をエッチングする。作製プロセスの残りの部分は、上述した技術、例えば実施形態１〜３（図３−１７）に関連して説明した技術を用いて行われる。
実施形態７
この例では、ＩＬＤ層（層間誘電体層）内のビアを介した、メモリ構造体の下側のグローバルワード線と、これから形成されるローカルワード線との間の垂直接続部は、メモリ構造体の作製前に形成される。この実施形態は、例えば上述した図３９の高アスペクト比ビアの困難なエッチングを回避することができる。
図４６は、グローバルワード線１０６ｓを示し、このグローバルワード線１０６ｓは、その上側に形成された垂直相互接続部９０１ｓを含む。グローバルワード線１０６ｓは、任意の適切な技術、例えば、サブトラクティブ金属プロセスまたはダマシン金属プロセスを使用して作製される。垂直相互接続部９０１ｓは、金属（例えば、Ｔｉ／ＴｉＮ／Ｗ）またはｐ＋ポリシリコンの１または複数の層などの導電性材料から形成される。垂直相互接続部９０１ｓは、グローバルワード線１０６ｓ上に堆積させた誘電体または絶縁層７２０をパターニングして形成したビアに導電性材料を充填することによって形成される。過剰な導電性材料を任意の適切な方法（例えば、ＣＭＰ）により水平面から除去し、エッチングされたビア内に導電性材料のみを残す。
図４６の構造体上のメモリ構造体の作製は、上述した任意の方法により行われる。例えば、図４７は、図４６のグローバルワード線９１０ｓ及び垂直相互接続部９０１ｓ上に形成されたメモリ構造体９００を示す。このメモリ構造体９００は、３つのＮＩＮ積層体９１０ａ、９１０ｂ及び９０１ｃを含み、各ＮＩＮ積層体は、８つのアクティブ層を含む（各ＮＩＮ積層体は、より多くのＮＩＮ積層体を形成するためにさらにエッチングされる。例えば、図４７のメモリ構造体９００は、最終的なトレンチ数の半分のみを含む）。図４７は、ＮＩＮ積層体９１０ａ、９１０ｂ及び９１０ｃがそれぞれ、ハードマスク層９０２によって覆われていることを示す。このハードマスク層９０２は、トレンチ９１１−１及び９１１−２をパターニング及びエッチングするために使用され、保持される。図４８は、図４７のメモリ構造体９００上のハードマスク９０２層のフィーチャを互いに連結するために形成されたストラット構造体９０３を示す。その後、ＮＩＮ積層体９１０ａ、９１０ｂ及び９１０ｃに対して機械的安定性をストラット構造体９０３と協働して提供する支持ピラーを形成するために、トレンチ９１１−１及び９１１−２内に、一時的な充填材料９１３（例えば、ＳＡＣ２材料）を充填する。
図４９は、図４８のメモリ構造体９００に形成される追加のトレンチ９１１−３、９１１−４及び９１１−５を示す。図５０は、図４９のメモリ構造体９００における、（ｉ）アクティブ層内の第１の犠牲副層３０２のＳＡＣ１材料の部分的な除去と、その結果形成されたキャビティのチャネル材料３３２による置換、並びに、（ｉｉ）図３７に関して上述したような金属置換プロセスを用いた、アクティブ層内の第２の犠牲副層３０４ａ及び３０４ｂのＳＡＣ４材料の導電性副層３１９ａ及び３１９ｂによる置換を示す。
仮出願ＩＩＩに記載されているように、ＮＯＲストリング内のソース副層３０３またはドレイン副層３０１のブレーク（break）は、このようなソース副層またはドレイン副層を水平にセグメント化するために導入される。セグメント化は、第１のトレンチ９１１−１〜９１１−５にＳＡＣ２材料を充填することによって達成される。ＳＡＣ２材料を平坦化して過剰のＳＡＣ２材料をＮＩＮ積層体の頂部から除去した後、メモリ構造体９００をパターニング及びエッチングして、ＳＡＣ２材料内にビアを形成する。その後、金属性の導電性副層３１９ａまたは３１９ｂのいずれでもなく、アクティブ層内の露出した半導体副層（例えば、ソース副層３０３、ドレイン副層３０１及びチャネル副層３３２）を、例えば原子層エッチングを用いて選択的に除去して、ソース副層３０３及びドレイン副層３０１に開口９２３及び開口９２１をそれぞれ形成する（「セグメント化」）。この結果得られた構造体９００を図５１に示す。ソース副層３０３の互いに隣接するセグメントは互いに分離され、そして、ドレイン副層３０１の互いに隣接するセグメントは、導電性または金属性の接続線３１９ｂによって架橋され、これにより、ドレイン副層は、ＮＯＲストリングの全長にわたって互いに分離されない。次に、トレンチ９１１−１〜９１１−５内のＳＡＣ２材料を除去する。
セグメント化の後、図５２に示すように、ストレージ層３５５及び保護誘電体副層７１３（例えば、ＯＮＯ副層及びＡｌ２Ｏ３副層）を堆積させる。次に、ストレージ層３５５及び保護誘電体副層７１３を異方性エッチングして、ＮＩＮ積層体の頂部及び１つおきのトレンチの底部から、過剰なストレージ及び保護誘電体材料を除去する。図５３は、トレンチ９１１−３、９１１−４及び９１１−５内に堆積させたワード線層３３６を堆積させ、次いで、パターニング及びエッチングして垂直ローカルワード線（隣接するトレンチ内のローカルワード線に対して互い違いに位置する）を形成し、形成された垂直ローカルワード線の半分を垂直相互接続部９０１ｓによってメモリ構造体５２の下側のグローバルワード線１０６ｓに電気的に接続した後の、図５２のメモリ構造体９００を示す。
図５４は、図５３のメモリ構造体９００の上側の誘電体層上に形成された、グローバルワード線１０６ａの第２の層及び垂直相互接続部９０１ａを示す。グローバルワード線１０６ａの第２の層及び垂直相互接続部９０１ａにより、メモリ構造体９０１の下側のグローバルワード線１０６ｓに接続されていないローカルワード線への接続が提供される。ＮＩＮ積層体の下側に設けられたグローバルワード線１０６ｓ及びそれに関連するローカルワード線は、ＮＩＮ積層体上に形成されたグローバルワード線１０６ａ及びそれに関連するローカルワード線に対して位置が互いに違いなっている、または位置がオフセットされている。このような配置により、フィーチャ密度を高めることができる。
ストラット
この詳細な説明では、ストラットは、高アスペクト比のメモリ構造体が作製される場合に該メモリ構造体を機械的に補強するために、様々な形態で用いられている。しかしながら、一般的に、メモリ構造体のアスペクト比が約２５未満である場合、このメモリ構造体は、ストラットまたは他の補強材を使用することなく自立できるほど機械的に安定的である。例えば、４つのＮＩＮ積層体を含み、各ＮＩＮ積層体が約６００ｎｍの高さ及び約３０ｎｍのワード線間隔を有するメモリ構造体では、各ＮＩＮ積層体のアスペクト比は２０である。この場合、約３０ｎｍ幅の最小フィーチャサイズを有するメモリ構造体は、ストラットまたは他の補強材を使用せずに作製される。
層間誘電体材料
この詳細な説明に記載される層間誘電体材料は、ＳＡＣ１、ＳＡＣ２及びＳＡＣ４材料の任意のエッチング（複数回のエッチングを含む）に対する耐えられることが好ましい。ここで使用される層間絶縁材料を選択する際には、ＮＩＮ積層体に発生するキャパシタンスを考慮することが好ましい。層間絶縁材料は、酸化シリコン（例えば、高温酸化物（ＨＴＯ）、または、他の高品質、耐エッチング性のもの）、窒化シリコン、またはこれらの組み合わせ（例えば、一部分が酸化シリコンであり、一部分が窒化シリコンであるもの）であることが好ましい。
例：犠牲材料及びエッチング
ＳＡＣ１材料、ＳＡＣ２材料及びＳＡＣ４材料は、任意の適切な犠牲材料であってよく、そのうちのいくつかは、同時係属出願に記載されている。そのような犠牲材料としては、酸化シリコン、ホウ素ドープ酸化シリコン（ＢＳＧ）、リンドープ酸化シリコン（ＰＳＧ）、ホウ素リンドープ酸化シリコン（ＢＰＳＧ）、窒化シリコン、炭化シリコン、窒化シリコン炭素、シリコン炭素酸素水素、ゲルマニウム、またはこれらの材料の任意の組み合わせが挙げられる。犠牲層は、高密度または低密度（すなわち、多孔質）であってよく、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、電着、スパッタリング、蒸着、またはスピンオン技術などの任意の適切な方法を用いて形成することができる。犠牲材料は、任意の適切な選択的技術、すなわち、標的犠牲材料を除去するが、非ターゲット層は実質的に除去しない技術を用いてエッチングされる。例えば、フッ化水素酸（ＨＦ）によりＳｉＯ２及びバリアントを迅速にエッチングし、一方、ＨＦによりＳｉＮ及びＳｉを非常に遅い速度で除去する。
例１：犠牲材料及びエッチング
この例におけるＳＡＣ１材料は、希釈ＨＦ中で比較的低いエッチング速度を有する高温酸化シリコン（ＨＴＯ）を含み得る。この例におけるＳＡＣ４材料は、Ｇｅ、または、ＳｉとＧｅとの二重層を含み得る。ＳＡＣ４材料はまた、テトラエチルオルトシリケート（ＴＥＯＳ）からのＢＰＳＧまたはＳｉＯ２を含んでよく、この場合、希釈ＨＦ中でＨＴＯのエッチング速度よりも速いエッチング速度を有する。ストラット及びハードマスク材料は、窒化ケイ素を含み得る。この例におけるＳＡＣ２材料はＧｅを含んでよく、この場合、このＳＡＣ４材料は、水と混合された高温の（７０°Ｃ）過酸化水素（例えば、２０ｖｏｌ％Ｈ２Ｏ２）を使用してエッチングされ得る。なお、任意の適切なエッチング混合物を使用してもよい。
本明細書中で使用される、「適切なエッチング」とは、或る材料を、エッチング液に曝される任意の及び他のすべての材料のエッチングよりも少なくとも１０倍速い速度でエッチングすることを指す。例えば、過酸化水素ウェットエッチングは、Ｇｅ（ゲルマニウム）に対して非常に選択的であり、他の材料（例えば、シリコン、二酸化シリコン、窒化シリコン）はエッチングしないかまたは最小限にしかエッチングしない。
ＳＡＣ４材料は、フッ化水素（ＨＦ）酸及び水の溶液、または緩衝ＨＦ中でエッチングされ得る。ＨＦまたは緩衝ＨＦは、ＨＴＯよりも大幅に速い速度でＢＰＳＧまたはＴＥＯＳをエッチングし（例えば、＞１０：１）、他の材料、シリコン及び窒化シリコンは、大幅に遅い速度でエッチングするか、または全くエッチングしない。
ＳＡＣ４材料及びＳＡＣ２材料を除去した後、ＳＡＣ１材料をウェット技術またはドライ技術を用いて部分的にエッチングし、これにより、同時係属出願に詳細に記載されている凹部フィーチャを形成することができる。いくつかの実施形態では、同一のアクティブストリップにおける互いに隣接する２つのチャネル間に残っているＳＡＣ１「スパイン」を、活性ストリップの長さに沿った選択的な横方向エッチングによって除去することによって、空気で満たされたキャビティが形成される。この結果、１．０の誘電率を有するいわゆる「エアギャップ」分離が提供され、これにより、互いに隣接する２つのチャネル間の寄生結合を実質的に低減させることができる。
例２：犠牲材料及びエッチング
この例におけるＳＡＣ１材料は、窒化シリコンを含み得る。この例におけるＳＡＣ４材料は、Ｇｅ、または、ＳｉとＧｅとの二重層を含み得る。この例におけるＳＡＣ２は、ＢＰＳＧまたはＴＥＯＳを含み得る。この例におけるストラット及びハードマスクは、窒化シリコンを含み得る。ＳＡＣ４材料がＧｅを含む場合、このＳＡＣ４材料は、水と混合された高温の（７０°Ｃ）過酸化水素（例えば、２０ｖｏｌ％Ｈ２Ｏ２）を使用してエッチングされ得る。このウェットエッチングは、ゲルマニウムに対して非常に選択的であり、他の材料（例えば、シリコン、二酸化シリコン、窒化シリコン）はエッチングしないかまたは最小限にしかエッチングしない。ＳＡＣ２材料は、フッ化水素（ＨＦ）酸及び水の溶液、または緩衝ＨＦ中でエッチングされ得る。フッ化水素（ＨＦ）酸及び水の溶液、または緩衝ＨＦは、Ｇｅ、Ｓｉ、またはＳｉＮをエッチングしないかまたは最小限にしかエッチングしない。最後に、ＳＡＣ４材料及びＳＡＣ２材料を除去した後、ＳＡＣ１材料を、リン酸を含む溶液（ウェット技術）または任意の適切な選択的ドライエッチング技術を用いて部分的にエッチングし、これにより、同時係属出願に詳細に記載されている凹部フィーチャを形成することができる。
例３：犠牲材料及びエッチング
この例におけるＳＡＣ１材料は、比較的低いエッチング速度を有する酸化シリコン（ＨＴＯ）を含み得る。この例におけるＳＡＣ２材料は、比較的高いエッチング速度を有するＢＰＳＧまたはＴＥＯＳを含み得る。この例におけるＳＡＣ４材料は、ＢＰＳＧまたはＴＥＯＳを含み得る。この例におけるストラット及びハードマスクは、酸化シリコンまたは窒化シリコンを含み得る。ＳＡＣ２及びＳＡＣ４材料は、フッ化水素（ＨＦ）酸及び水の溶液、または緩衝ＨＦを使用してエッチングされ得る。ＳＡＣ２材料をエッチングするとき、ＳＡＣ４材料はフォトレジストによってウェットエッチングから保護される。このウェットエッチングは、ＢＰＳＧ及びＴＥＯＳに対して非常に選択的であり、他の材料（例えばシリコン、ＨＴＯ、窒化シリコン）はエッチングしないかまたは最小限にしかエッチングせず、ＨＴＯ（ＳＡＣ１）をゆっくりとエッチングする。最後に、ＳＡＣ４及びＳＡＣ２材料を除去した後、ＳＡＣ１材料を、ウェット技術またはドライ技術を用いて部分的にエッチングし、これにより、同時係属出願に詳細に記載されている凹部フィーチャを形成することができる。
例：導電性副層材料
この詳細な説明に記載される導電性副層は、チタン、窒化チタン、窒化タングステン、タングステン、チタンタングステン、タンタル、窒化タンタル、コバルト、クロム、モリブデン、ニオブ、または、それらの任意の組み合わせ若しくは合金などの任意の適切な材料または材料であり得る。金属層は、ＣＶＤ、原子層堆積（ＡＬＤ）、ＰＶＤ、スパッタリング、蒸着、電着、またはそれらの任意の組み合わせなどの任意の適切な方法を用いて堆積させることができる。また、この詳細な説明における金属層は、化学気相成長（ＣＶＤ）、原子層蒸着（ＡＬＤ）、物理気相成長（ＰＶＤ）、スパッタリング、蒸着、電着、またはそれらの組み合わせなどの任意の適切な方法を用いて蒸着させることができる。
例１：導電性副層材料
副層群の例は、Ｔｉ／ＴｉＮ／Ｗである。Ｔｉ副層は誘電体層またはシリコン層に対して良好な接着性を有し、ＴｉＮ副層は拡散バリアであり、Ｗ副層はＴｉまたはＴｉＮのいずれかよりも低い抵抗率を有する。Ｔｉ／ＴｉＮ層は、ライナ層またはバリア層と称することができる。一般的に、これは必須ではないが、ライナまたはバリア副層の厚さは、低抵抗率副層よりも薄いことが好ましい。導電性副層は、１〜５ｎｍのチタン、１〜５ｎｍの窒化チタン、及び１〜４０ｎｍのタングステンを含み得る。
例２：導電性副層材料
副層群の別の例は、ＴｉＮ／Ｗである。ＴｉＮ副層は誘電体層またはシリコン層に対して良好な接着性を有し、Ｗ副層はＴｉＮよりも低い抵抗率を有する。導電性副層は、１〜５ｎｍの窒化タングステン、及び１〜４０ｎｍのタングステンを含み得る。
他の例：導電性副層材料
他の副層群の例は、ＷＮ／Ｗ、Ｔａ／Ｗ、Ｔａ／ＴａＮ／Ｗ、ＴａＮ／Ｗ、Ｔｉ／Ｃｒ、及びＴｉ／ＴｉＮ／Ｃｒである。この例は限定を意図するものではなく、副層の任意の適切な組み合わせを用いてよい。導電性副層は、１〜５ｎｍのタンタル、及び１〜４０ｎｍのタングステンを含み得る。金属層は、１〜５ｎｍの窒化タンタル、及び１〜４０ｎｍのタングステンを含み得る。金属層はまた、１〜４０ｎｍの窒化チタンを含み得る。

Claims (52)

  1. メモリ構造体であって、
    略平坦な表面を有する半導体基板と、
    前記半導体基板の前記表面上に形成され、第１の方向に沿って所定の距離によって互いに分離された、第１のアクティブストリップ積層体及び第２のアクティブストリップ積層体と、
    ストレージ層と、
    前記半導体基板の前記平坦な表面に対して略垂直な第３の方向に沿って長手方向に延びる複数の導体と、を備え、
    前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体はそれぞれ、２以上のアクティブストリップを含み、
    前記２以上のアクティブストリップは、２以上の互いに分離された面上に互いに重畳して配置され、かつ、前記平坦な表面に対して略平行な第２の方向に沿って互いに長手方向に略整列され、
    前記各アクティブストリップは、第１の導電型を有する第１の半導体層と、第２の導電型を有する第２の半導体層及び第３の半導体層とを含み、前記第１の半導体層は、前記第２の半導体層と前記第３の半導体層との間に設けられ、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層はそれぞれ、ポリシリコンまたはシリコンゲルマニウムを含み、
    前記複数の導体の各導体は、前記第１のアクティブストリップ積層体と前記第２のアクティブストリップ積層体との間に設けられ、かつ、前記ストレージ層によって前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体から分離された導体群内に存在し、それにより、前記各アクティブストリップ内に少なくとも１つのＮＯＲストリングを形成し、
    前記各ＮＯＲストリングは、前記アクティブストリップの前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層と、それらに隣接する前記ストレージ層及び前記導体群内の前記導体とから形成された複数のストレージトランジスタを含む、メモリ構造体。
  2. 請求項１に記載のメモリ構造体であって、
    前記各アクティブストリップは、前記第２の半導体層及び前記第３の半導体層の一方または両方に電気的に接続され、かつ長手方向に略整列された少なくとも１つの金属層をさらに含む、メモリ構造体。
  3. 請求項１に記載のメモリ構造体であって、
    前記第２の半導体層及び前記第３の半導体層の一方に電気的に接続された金属層をさらに備え、
    前記金属層は、犠牲層の全部または一部を除去することによって形成されたキャビティまたは凹部内に設けられる、メモリ構造体。
  4. 請求項３に記載のメモリ構造体であって、
    前記犠牲層は、酸化シリコン、ホウ素ドープ酸化シリコン、リンドープ酸化シリコン、ホウ素リンドープ酸化シリコン、窒化シリコン、炭化シリコン、窒化シリコン炭素、シリコン炭素酸素水素、ゲルマニウム、及びこれらの任意の組み合わせのうちの１以上を含む、メモリ構造体。
  5. 請求項４に記載のメモリ構造体であって、
    前記犠牲層は多孔質である、メモリ構造体。
  6. 請求項３に記載のメモリ構造体であって、
    前記金属層は、２以上の副層をさらに含み、
    前記２以上の副層の第１の副層は、前記２以上の副層の第２の副層に隣接して、かつ電気的に接続して配置され、
    前記第１の副層は、前記第２の副層の３方以上を取り囲む、メモリ構造体。
  7. 請求項６に記載のメモリ構造体であって、
    前記第２の副層の厚さは、前記第１の副層の厚さの少なくとも１．５倍である、メモリ構造体。
  8. 請求項３に記載のメモリ構造体であって、
    前記金属層は、チタン、窒化チタン、窒化タングステン、タングステン、チタンタングステン、タンタル、窒化タンタル、コバルト、クロム、モリブデン、ニオブ、及びそれらの任意の合金のうちの１以上を含む、メモリ構造体。
  9. 請求項３に記載のメモリ構造体であって、
    前記金属層は、原子層堆積法によって形成される、メモリ構造体。
  10. 請求項１に記載のメモリ構造体であって、
    互いに隣接する前記アクティブストリップ積層体間に形成されたストラットをさらに備え、
    前記ストラットは、前記互いに隣接する前記アクティブストリップ積層体を互いに物理的に連結する絶縁層を含む、メモリ構造体。
  11. 請求項１０に記載のメモリ構造体であって、
    前記ストラットは、前記アクティブストリップ積層体の高さ方向の一部においてのみ、それに隣接する前記アクティブストリップ積層体に連結されるように設けられる、メモリ構造体。
  12. 請求項１１に記載のメモリ構造体であって、
    前記ストラットは、前記アクティブストリップ積層体の頂部において、それに隣接する前記アクティブストリップ積層体に連結される、メモリ構造体。
  13. 請求項１０に記載のメモリ構造体であって、
    前記ストラットは、前記メモリ構造体の実質的に全体高さに沿って、それに隣接する前記アクティブストリップ積層体に連結されるように設けられる、メモリ構造体。
  14. メモリ構造体の作製方法であって、
    略平坦な表面を有する半導体基板を用意するステップと、
    前記半導体基板の前記表面上に形成され、第１の方向に沿って所定の距離によって互いに分離された、第１のアクティブストリップ積層体及び第２のアクティブストリップ積層体であって、前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体はそれぞれ、２以上のアクティブストリップを含み、前記２以上のアクティブストリップは、２以上の互いに分離された面上に互いに重畳して配置され、かつ、前記平坦な表面に対して略平行な第２の方向に沿って互いに長手方向に略整列され、前記各アクティブストリップは、第１の導電型を有する第１の半導体層と、第２の導電型を有する第２の半導体層及び第３の半導体層とを含み、前記第１の半導体層は、前記第２の半導体層と前記第３の半導体層との間に設けられ、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層はそれぞれ、ポリシリコンまたはシリコンゲルマニウムを含む、前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体を設けるステップと、
    ストレージ層を設けるステップと、
    前記半導体基板の前記平坦な表面に対して略垂直な第３の方向に沿って長手方向に延びる複数の導体であって、前記各導体は、前記第１のアクティブストリップ積層体と前記第２のアクティブストリップ積層体との間に設けられ、かつ、前記ストレージ層によって前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体から分離された導体群内に存在し、それにより、前記各アクティブストリップ内に少なくとも１つのＮＯＲストリングを形成し、前記各ＮＯＲストリングは、前記アクティブストリップの前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層と、それらに隣接する前記ストレージ層及び前記導体群内の前記導体とから形成された複数のストレージトランジスタを含む、前記導体を設けるステップと、を含む、方法。
  15. 請求項１４に記載の方法であって、
    前記各アクティブストリップは、前記第２の半導体層及び前記第３の半導体層の一方または両方に電気的に接続され、かつ長手方向に略整列された少なくとも１つの金属層をさらに含む、方法。
  16. 請求項１４に記載の方法であって、
    前記第２の半導体層及び前記第３の半導体層の一方に電気的に接続された金属層を設けるステップをさらに含み、
    前記金属層は、犠牲層の全部または一部を除去することによって形成されたキャビティまたは凹部内に設けられる、方法。
  17. 請求項１６に記載の方法であって、
    前記犠牲層は、酸化シリコン、ホウ素ドープ酸化シリコン、リンドープ酸化シリコン、ホウ素リンドープ酸化シリコン、窒化シリコン、炭化シリコン、窒化シリコン炭素、シリコン炭素酸素水素、ゲルマニウム、及びこれらの任意の組み合わせのうちの１以上を含む、方法。
  18. 請求項１７に記載の方法であって、
    前記犠牲層は多孔質である、方法。
  19. 請求項１６に記載の方法であって、
    前記金属層は、２以上の副層をさらに含み、
    前記２以上の副層の第１の副層は、前記２以上の副層の第２の副層に隣接して、かつ電気的に接続して配置され、
    前記第１の副層は、前記第２の副層の３方以上を取り囲む、方法。
  20. 請求項１９に記載の方法であって、
    前記第２の副層の厚さは、前記第１の副層の厚さの少なくとも１．５倍である、方法。
  21. 請求項１６に記載の方法であって、
    前記金属層は、チタン、窒化チタン、窒化タングステン、タングステン、チタンタングステン、タンタル、窒化タンタル、コバルト、クロム、モリブデン、ニオブ、及びそれらの任意の合金のうちの１以上を含む、方法。
  22. 請求項１６に記載の方法であって、
    前記金属層は、原子層堆積法によって形成される、方法。
  23. 請求項１４に記載の方法であって、
    互いに隣接する前記アクティブストリップ積層体間に形成されたストラットを設けるステップをさらに含み、
    前記ストラットは、前記互いに隣接する前記アクティブストリップ積層体を互いに物理的に連結する絶縁層を含む、方法。
  24. 請求項２３に記載の方法であって、
    前記ストラットは、前記アクティブストリップ積層体の高さ方向の一部においてのみ、それに隣接する前記アクティブストリップ積層体に連結されるように設けられる、方法。
  25. 請求項２３に記載の方法であって、
    前記ストラットは、前記アクティブストリップ積層体の頂部において、それに隣接する前記アクティブストリップ積層体に連結される、方法。
  26. 請求項２３に記載の方法であって、
    前記ストラットは、前記メモリ構造体の実質的に全体高さに沿って、それに隣接する前記アクティブストリップ積層体に連結されるように設けられる、方法。
  27. メモリ構造体であって、
    平坦な表面を有する半導体基板であって、その内部または表面に回路が形成された、前記半導体基板と、
    第１の誘電体層と、
    前記半導体基板の前記平坦な表面に対して略平行な第１の方向に沿って延在する前記回路に電気的に接続された第１の複数の導体であって、前記各導体は、ビア内に前記導体に接続可能に形成された複数の導電性プラグによって前記第１の誘電体層を貫通してアクセス可能であり、前記導電性プラグは、前記平坦な表面に対して略平行であり、かつ前記第１の方向に対して略垂直な第２の方向に沿ってそれぞれ延在する複数の行を形成するように設けられる、前記第１の複数の導体と、
    前記第１の誘電体層の表面に形成され、前記第１の方向に沿って所定の距離によって互いに分離された、第１のアクティブストリップ積層体及び第２のアクティブストリップ積層体であって、前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体はそれぞれ、２以上のアクティブストリップを含み、前記２以上のアクティブストリップは、２以上の互いに分離された面上に互いに重畳して配置され、かつ、前記第２の方向に沿って互いに長手方向に略整列され、前記各アクティブストリップは、第１の導電型を有する第１の半導体層と、第２の導電型を有する第２の半導体層及び第３の半導体層とを含み、前記第１の半導体層は、前記第２の半導体層と前記第３の半導体層との間に設けられた、前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体と、
    ストレージ層と、
    前記第１のアクティブストリップ積層体と前記第２のアクティブストリップ積層体とを互いに連結するストラットと、
    前記半導体基板の前記平坦な表面に対して略垂直な第３の方向に沿って長手方向に延びる第２の複数の導体であって、前記各導体は、前記第１のアクティブストリップ積層体と前記第２のアクティブストリップ積層体との間に設けられ、かつ、前記ストレージ層によって前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体から分離された導体群内に存在し、それにより、前記各アクティブストリップ内に少なくとも１つのＮＯＲストリングを形成し、前記各ＮＯＲストリングは、前記アクティブストリップの前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層と、それらに隣接する前記ストレージ層及び前記導体群内の前記導体とから形成された複数のストレージトランジスタを含む、前記第２の複数の導体とを備え、
    前記第２の複数の導体のうちの選択された導体が、前記導電性プラグによって、前記第１の複数の導体に接続されている、メモリ構造体
  28. 請求項２７に記載のメモリ構造体であって、
    前記第１の方向に沿って延びる前記回路に電気的に接続された第３の複数の導体をさらに備え、
    前記第３の複数の導体は、前記メモリ構造体の上側に設けられ、前記導電性プラグを介して、前記第１の複数の導体に電気的に接続されていない前記第２の複数の導体に接続される、メモリ構造体。
  29. 請求項２７に記載のメモリ構造体であって、
    前記ストラットは、前記アクティブストリップ積層体の実質的に高さ全体にわたって前記第３の方向に沿って延在する延長部分を含む、メモリ構造体。
  30. 請求項２７に記載のメモリ構造体であって、
    前記第２の半導体層及び前記第３の半導体層の一方に電気的に接続された金属層をさらに備える、メモリ構造体。
  31. 請求項３０に記載のメモリ構造体であって、
    前記金属層は、犠牲層の全部または一部を除去することによって形成されたキャビティまたは凹部内に設けられる、メモリ構造体。
  32. 請求項３１に記載のメモリ構造体であって、
    前記犠牲層は、酸化シリコン、ホウ素ドープ酸化シリコン、リンドープ酸化シリコン、ホウ素リンドープ酸化シリコン、窒化シリコン、炭化シリコン、窒化シリコン炭素、シリコン炭素酸素水素、ゲルマニウム、及びこれらの任意の組み合わせのうちの１以上を含む、メモリ構造体。
  33. 請求項３２に記載のメモリ構造体であって、
    前記犠牲層は多孔質である、メモリ構造体。
  34. 請求項３０に記載のメモリ構造体であって、
    前記金属層は、２以上の副層をさらに含み、
    前記２以上の副層の第１の副層は、前記２以上の副層の第２の副層に隣接して、かつ電気的に接続して配置され、
    前記第１の副層は、前記第２の副層の３方以上を取り囲む、メモリ構造体。
  35. 請求項３４に記載のメモリ構造体であって、
    前記第２の副層の厚さは、前記第１の副層の厚さの少なくとも１．５倍である、メモリ構造体。
  36. 請求項３０に記載のメモリ構造体であって、
    前記金属層は、チタン、窒化チタン、窒化タングステン、タングステン、チタンタングステン、タンタル、窒化タンタル、コバルト、クロム、モリブデン、ニオブ、及びそれらの任意の合金のうちの１以上を含む、メモリ構造体。
  37. 請求項３０に記載のメモリ構造体であって、
    前記金属層は、原子層堆積法によって形成される、メモリ構造体。
  38. 請求項１に記載のメモリ構造体であって、
    前記ストレージ層は、前記メモリ構造体における互いに異なる位置に設けられた第１の種類のストレージ材料及び第２の種類のストレージ材料を含み、
    前記第１の種類のストレージ材料及び第２の種類のストレージ材料は、互いに異なる特性を有する、メモリ構造体。
  39. 請求項３８に記載のメモリ構造体であって、
    前記第１の種類のストレージ材料及び第２の種類のストレージ材料は、それぞれ、第１のトンネル誘電体層及び第２のトンネル誘電体層を含み、
    前記第１のトンネル誘電体層の厚さは、前記第２のトンネル誘電体層の厚さよりも大きい、メモリ構造体。
  40. 請求項３９に記載のメモリ構造体であって、
    前記第１のトンネル誘電体層は、５ｎｍ以上の厚さを有する、メモリ構造体。
  41. 請求項３９に記載のメモリ構造体であって、
    前記第２のトンネル誘電体層は、３ｎｍ以下の厚さを有する、メモリ構造体。
  42. 請求項３８に記載のメモリ構造体であって、
    前記ストレージ層は、酸化物／窒化物／酸化物材料を含む、メモリ構造体。
  43. 請求項１４に記載の方法であって、
    前記ストレージ層は、前記メモリ構造体における互いに異なる位置に設けられた第１の種類のストレージ材料及び第２の種類のストレージ材料を含み、
    前記第１の種類のストレージ材料及び第２の種類のストレージ材料は、互いに異なる特性を有する、方法。
  44. 請求項４３に記載の方法であって、
    前記第１の種類のストレージ材料及び第２の種類のストレージ材料は、それぞれ、第１のトンネル誘電体層及び第２のトンネル誘電体層を含み、
    前記第１のトンネル誘電体層の厚さは、前記第２のトンネル誘電体層の厚さよりも大きい、方法。
  45. 請求項４４に記載の方法であって、
    前記第１のトンネル誘電体層は、５ｎｍ以上の厚さを有する、方法。
  46. 請求項４４に記載の方法であって、
    前記第２のトンネル誘電体層は、３ｎｍ以下の厚さを有する、方法。
  47. 請求項４３に記載の方法であって、
    前記ストレージ層は、酸化物／窒化物／酸化物材料を含む、方法。
  48. 請求項２７に記載のメモリ構造体であって、
    前記ストレージ層は、前記メモリ構造体における互いに異なる位置に設けられた第１の種類のストレージ材料及び第２の種類のストレージ材料を含み、
    前記第１の種類のストレージ材料及び第２の種類のストレージ材料は、互いに異なる特性を有する、メモリ構造体。
  49. 請求項４８に記載のメモリ構造体であって、
    前記第１の種類のストレージ材料及び第２の種類のストレージ材料は、それぞれ、第１のトンネル誘電体層及び第２のトンネル誘電体層を含み、
    前記第１のトンネル誘電体層の厚さは、前記第２のトンネル誘電体層の厚さよりも大きい、メモリ構造体。
  50. 請求項４９に記載のメモリ構造体であって、
    前記第１のトンネル誘電体層は、５ｎｍ以上の厚さを有する、メモリ構造体。
  51. 請求項４９に記載のメモリ構造体であって、
    前記第２のトンネル誘電体層は、３ｎｍ以下の厚さを有する、メモリ構造体。
  52. 請求項４８に記載のメモリ構造体であって、
    前記ストレージ層は、酸化物／窒化物／酸化物材料を含む、メモリ構造体。
JP2019570376A 2017-06-20 2018-06-19 ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法 Active JP7203054B2 (ja)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
US201762522661P 2017-06-20 2017-06-20
US201762522666P 2017-06-20 2017-06-20
US201762522665P 2017-06-20 2017-06-20
US62/522,661 2017-06-20
US62/522,665 2017-06-20
US62/522,666 2017-06-20
US201762550553P 2017-08-25 2017-08-25
US62/550,553 2017-08-25
PCT/US2018/038373 WO2018236937A1 (en) 2017-06-20 2018-06-19 NON-THREE DIMENSIONAL MEMORY MATRIX ARCHITECTURE AND METHODS OF MAKING THE SAME

Publications (3)

Publication Number Publication Date
JP2020524412A true JP2020524412A (ja) 2020-08-13
JP2020524412A5 JP2020524412A5 (ja) 2021-07-29
JP7203054B2 JP7203054B2 (ja) 2023-01-12

Family

ID=64658316

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019570376A Active JP7203054B2 (ja) 2017-06-20 2018-06-19 ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法

Country Status (6)

Country Link
US (4) US10608011B2 (ja)
EP (1) EP3642841A4 (ja)
JP (1) JP7203054B2 (ja)
KR (1) KR20200015743A (ja)
CN (1) CN111033625B (ja)
WO (1) WO2018236937A1 (ja)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
JP7203054B2 (ja) * 2017-06-20 2023-01-12 サンライズ メモリー コーポレイション ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法
US11180861B2 (en) 2017-06-20 2021-11-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10431596B2 (en) * 2017-08-28 2019-10-01 Sunrise Memory Corporation Staggered word line architecture for reduced disturb in 3-dimensional NOR memory arrays
US10896916B2 (en) 2017-11-17 2021-01-19 Sunrise Memory Corporation Reverse memory cell
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
CN112567516A (zh) 2018-07-12 2021-03-26 日升存储公司 三维nor存储器阵列的制造方法
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
US11587940B2 (en) * 2018-10-08 2023-02-21 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
EP3891780A4 (en) 2018-12-07 2022-12-21 Sunrise Memory Corporation METHODS OF FORMING NETWORKS OF MULTILAYER VERTICAL NOR TYPE MEMORY CHAINS
US11670620B2 (en) 2019-01-30 2023-06-06 Sunrise Memory Corporation Device with embedded high-bandwidth, high-capacity memory using wafer bonding
CN113424319A (zh) 2019-02-11 2021-09-21 日升存储公司 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用
TWI743784B (zh) * 2019-05-17 2021-10-21 美商森恩萊斯記憶體公司 形成三維水平ｎｏｒ記憶陣列之製程
TWI747369B (zh) * 2019-07-09 2021-11-21 美商森恩萊斯記憶體公司 水平反或閘記憶體串之三維陣列製程
US11917821B2 (en) 2019-07-09 2024-02-27 Sunrise Memory Corporation Process for a 3-dimensional array of horizontal nor-type memory strings
CN110800106B (zh) * 2019-09-29 2021-01-29 长江存储科技有限责任公司 具有外延生长的半导体沟道的三维存储器件及其形成方法
US11515309B2 (en) 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
CN115362436A (zh) * 2020-02-07 2022-11-18 日升存储公司 准易失性系统级存储器
US11675500B2 (en) 2020-02-07 2023-06-13 Sunrise Memory Corporation High capacity memory circuit with low effective latency
US11561911B2 (en) 2020-02-24 2023-01-24 Sunrise Memory Corporation Channel controller for shared memory access
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
WO2021173209A1 (en) 2020-02-24 2021-09-02 Sunrise Memory Corporation High capacity memory module including wafer-section memory circuit
US20230143057A1 (en) * 2020-03-04 2023-05-11 Lam Research Corporation Protection of channel layer in three-terminal vertical memory structure
US11315893B2 (en) * 2020-03-25 2022-04-26 Nanya Technology Corporation Semiconductor device with composite connection structure and method for fabricating the same
US11705496B2 (en) 2020-04-08 2023-07-18 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array
KR20210152471A (ko) * 2020-06-05 2021-12-15 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 구조와 그 형성 방법
CN117116308A (zh) * 2020-06-11 2023-11-24 武汉新芯集成电路制造有限公司 一种半导体结构
US11069410B1 (en) * 2020-08-05 2021-07-20 Sandisk Technologies Llc Three-dimensional NOR-NAND combination memory device and method of making the same
US11937424B2 (en) 2020-08-31 2024-03-19 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array of nor memory strings and process for fabricating the same
JP2022049543A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体記憶装置
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
CN112909015B (zh) * 2021-03-08 2023-10-17 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
KR20220126154A (ko) * 2021-03-08 2022-09-15 삼성전자주식회사 3차원 적층 구조를 가지는 반도체 소자 및 그 제조방법
CN117295339A (zh) * 2021-03-08 2023-12-26 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
US20220310655A1 (en) * 2021-03-29 2022-09-29 Sandisk Technologies Llc Memory device including a ferroelectric semiconductor channel and methods of forming the same
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
WO2024035487A1 (en) * 2022-08-11 2024-02-15 Sandisk Technologies Llc Three-dimensional memory device including trench bridges and methods of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009150767A1 (ja) * 2008-06-10 2009-12-17 パナソニック株式会社 不揮発性半導体記憶装置および信号処理システム
US20100207185A1 (en) * 2009-02-16 2010-08-19 Lee Sunwoo Nonvolatile Memory Device and Method of Manufacturing the Same
WO2012009076A2 (en) * 2010-07-15 2012-01-19 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and their formation
US20170092371A1 (en) * 2015-09-30 2017-03-30 Eli Harari Capacitive-coupled non-volatile thin-film transistor strings in three dimensional arrays
WO2018039654A1 (en) * 2016-08-26 2018-03-01 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor strings in three dimensional arrays

Family Cites Families (174)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4213139A (en) 1978-05-18 1980-07-15 Texas Instruments Incorporated Double level polysilicon series transistor cell
US5583808A (en) 1994-09-16 1996-12-10 National Semiconductor Corporation EPROM array segmented for high performance and method for controlling same
US5646886A (en) 1995-05-24 1997-07-08 National Semiconductor Corporation Flash memory having segmented array for improved operation
JPH098290A (ja) 1995-06-20 1997-01-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5789776A (en) 1995-09-22 1998-08-04 Nvx Corporation Single poly memory cell and array
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
KR100242723B1 (ko) 1997-08-12 2000-02-01 윤종용 불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법
US6040605A (en) 1998-01-28 2000-03-21 Hitachi, Ltd. Semiconductor memory device
US6107133A (en) 1998-05-28 2000-08-22 International Business Machines Corporation Method for making a five square vertical DRAM cell
JP2000200842A (ja) 1998-11-04 2000-07-18 Sony Corp 不揮発性半導体記憶装置、製造方法および書き込み方法
US6118171A (en) 1998-12-21 2000-09-12 Motorola, Inc. Semiconductor device having a pedestal structure and method of making
JP2000285016A (ja) 1999-03-30 2000-10-13 Sanyo Electric Co Ltd メモリ制御回路
JP4899241B2 (ja) 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
US6639835B2 (en) 2000-02-29 2003-10-28 Micron Technology, Inc. Static NVRAM with ultra thin tunnel oxides
US6362508B1 (en) 2000-04-03 2002-03-26 Tower Semiconductor Ltd. Triple layer pre-metal dielectric structure for CMOS memory devices
JP2001357682A (ja) 2000-06-12 2001-12-26 Sony Corp メモリシステムおよびそのプログラム方法
US6580124B1 (en) 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
EP2988331B1 (en) 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
US6621725B2 (en) 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
US20020193484A1 (en) * 2001-02-02 2002-12-19 The 54 Group, Ltd. Polymeric resins impregnated with insect repellants
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
US7012297B2 (en) 2001-08-30 2006-03-14 Micron Technology, Inc. Scalable flash/NV structures and devices with extended endurance
GB0123416D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Non-volatile memory control
US6873004B1 (en) 2002-02-04 2005-03-29 Nexflash Technologies, Inc. Virtual ground single transistor memory cell, memory array incorporating same, and method of operation thereof
US7064018B2 (en) 2002-07-08 2006-06-20 Viciciv Technology Methods for fabricating three dimensional integrated circuits
US6774458B2 (en) 2002-07-23 2004-08-10 Hewlett Packard Development Company, L.P. Vertical interconnection structure and methods
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
KR100881201B1 (ko) * 2003-01-09 2009-02-05 삼성전자주식회사 사이드 게이트를 구비하는 소노스 메모리 소자 및 그제조방법
US7307308B2 (en) 2003-04-07 2007-12-11 Silicon Storage Technology, Inc. Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation
JP4108537B2 (ja) 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
KR100546331B1 (ko) 2003-06-03 2006-01-26 삼성전자주식회사 스택 뱅크들 마다 독립적으로 동작하는 멀티 포트 메모리장치
US20040262772A1 (en) 2003-06-30 2004-12-30 Shriram Ramanathan Methods for bonding wafers using a metal interlayer
KR100535651B1 (ko) 2003-06-30 2005-12-08 주식회사 하이닉스반도체 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법
JP4545423B2 (ja) 2003-12-09 2010-09-15 ルネサスエレクトロニクス株式会社 半導体装置
US7223653B2 (en) 2004-06-15 2007-05-29 International Business Machines Corporation Process for forming a buried plate
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7366826B2 (en) 2004-12-16 2008-04-29 Sandisk Corporation Non-volatile memory and method with multi-stream update tracking
US7412560B2 (en) 2004-12-16 2008-08-12 Sandisk Corporation Non-volatile memory and method with multi-stream updating
US7473589B2 (en) 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US8314024B2 (en) 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
KR100673105B1 (ko) 2005-03-31 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법
GB2441726B (en) 2005-06-24 2010-08-11 Metaram Inc An integrated memory core and memory interface circuit
US7612411B2 (en) 2005-08-03 2009-11-03 Walker Andrew J Dual-gate device and method
US7429767B2 (en) 2005-09-01 2008-09-30 Micron Technology, Inc. High performance multi-level non-volatile memory device
EP1932158A4 (en) 2005-09-30 2008-10-15 Mosaid Technologies Inc MEMORY WITH OUTPUT CONTROL
US7857907B2 (en) 2007-01-25 2010-12-28 Au Optronics Corporation Methods of forming silicon nanocrystals by laser annealing
JP2008251138A (ja) 2007-03-30 2008-10-16 Toshiba Corp 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード
US20080291723A1 (en) 2007-05-23 2008-11-27 Wang Daniel C Source biasing of nor-type flash array with dynamically variable source resistance
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
JP5130596B2 (ja) 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
DE102007035251B3 (de) 2007-07-27 2008-08-28 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Isolationsgräben mit unterschiedlichen Seitenwanddotierungen
US20090157946A1 (en) 2007-12-12 2009-06-18 Siamak Arya Memory having improved read capability
US7542348B1 (en) 2007-12-19 2009-06-02 Juhan Kim NOR flash memory including bipolar segment read circuit
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
JP5354944B2 (ja) 2008-03-27 2013-11-27 株式会社東芝 半導体装置および電界効果トランジスタ
US8072811B2 (en) * 2008-05-07 2011-12-06 Aplus Flash Technology, Inc, NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS NOR flash memory array
WO2009154799A1 (en) 2008-06-20 2009-12-23 Aplus Flash Technology, Inc. An apparatus and method for inhibiting excess leakage current in unselected nonvolatile memory cells in an array
TWI376773B (en) 2008-07-17 2012-11-11 Au Optronics Corp Method for manufacturing non-volatile memory and structure threrof
US20100121994A1 (en) 2008-11-10 2010-05-13 International Business Machines Corporation Stacked memory array
JP2010118580A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US8148763B2 (en) 2008-11-25 2012-04-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
EP2377129A4 (en) 2008-12-09 2013-05-22 Rambus Inc NON-VOLATILE MEMORY DEVICE FOR SIMULTANEOUS AND OVERLAP MEMORY OPERATIONS
JP4956598B2 (ja) 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
US8178396B2 (en) 2009-03-11 2012-05-15 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
US8284601B2 (en) 2009-04-01 2012-10-09 Samsung Electronics Co., Ltd. Semiconductor memory device comprising three-dimensional memory cell array
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
KR101635504B1 (ko) 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
JP2011028540A (ja) 2009-07-27 2011-02-10 Renesas Electronics Corp 情報処理システム、キャッシュメモリの制御方法、プログラム及びコンパイラ
KR20110018753A (ko) 2009-08-18 2011-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
JP5031809B2 (ja) 2009-11-13 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
EP2333830B1 (en) 2009-12-07 2014-09-03 STMicroelectronics (Research & Development) Limited a package comprising a first and a second die coupled by a multiplexed bus
US8247895B2 (en) 2010-01-08 2012-08-21 International Business Machines Corporation 4D device process and structure
JP2010108522A (ja) 2010-02-02 2010-05-13 Toshiba Corp メモリシステムの制御方法
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8395942B2 (en) 2010-05-17 2013-03-12 Sandisk Technologies Inc. Junctionless TFT NAND flash memory
KR101660432B1 (ko) * 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
WO2012033533A1 (en) 2010-09-09 2012-03-15 Aplus Flash Technology, Inc. Compact flotox-based combo nvm design without sacrificing endurance cycles for 1-die data and code storage
US8630114B2 (en) * 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
KR20120085603A (ko) 2011-01-24 2012-08-01 김진선 3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20120085591A (ko) * 2011-01-24 2012-08-01 김진선 3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
JP2012204684A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US8527695B2 (en) 2011-07-29 2013-09-03 The Boeing Company System for updating an associative memory
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
JP2013214552A (ja) 2012-03-30 2013-10-17 Toshiba Corp 半導体装置とその製造方法
US9645177B2 (en) 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
US9054183B2 (en) 2012-07-13 2015-06-09 United Silicon Carbide, Inc. Trenched and implanted accumulation mode metal-oxide-semiconductor field-effect transistor
US9697147B2 (en) 2012-08-06 2017-07-04 Advanced Micro Devices, Inc. Stacked memory device with metadata management
US8922243B2 (en) 2012-12-23 2014-12-30 Advanced Micro Devices, Inc. Die-stacked memory device with reconfigurable logic
KR101975534B1 (ko) 2012-09-11 2019-05-07 삼성전자주식회사 연산기능을 갖는 반도체 메모리 장치
JP2014093319A (ja) 2012-10-31 2014-05-19 Toshiba Corp 半導体装置およびその製造方法
KR101447547B1 (ko) 2012-11-23 2014-10-06 삼성전자주식회사 자기 공명 영상 촬상 방법 및 장치
US10403766B2 (en) 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
US8878271B2 (en) 2013-03-01 2014-11-04 Micron Technology, Inc. Vertical access device and apparatuses having a body connection line, and related method of operating the same
US9202694B2 (en) 2013-03-04 2015-12-01 Sandisk 3D Llc Vertical bit line non-volatile memory systems and methods of fabrication
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9281044B2 (en) * 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
CN103366798B (zh) 2013-07-10 2016-02-17 格科微电子（上海）有限公司 动态随机存取存储器及制造方法、半导体封装件及封装方法
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US9368214B2 (en) 2013-10-03 2016-06-14 Apple Inc. Programmable peak-current control in non-volatile memory devices
KR102432754B1 (ko) 2013-10-21 2022-08-16 에프엘씨 글로벌 리미티드 최종 레벨 캐시 시스템 및 이에 대응하는 방법
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
KR102066743B1 (ko) 2014-01-09 2020-01-15 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성방법
KR102183713B1 (ko) 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
US9368601B2 (en) 2014-02-28 2016-06-14 Sandisk Technologies Inc. Method for forming oxide below control gate in vertical channel thin film transistor
US20150372099A1 (en) 2014-06-19 2015-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide formation using a spike annealing process
US20160013156A1 (en) 2014-07-14 2016-01-14 Apple Inc. Package-on-package options with multiple layer 3-d stacking
KR102140788B1 (ko) 2014-07-18 2020-08-03 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US9685429B2 (en) 2014-07-29 2017-06-20 Dyi-chung Hu Stacked package-on-package memory devices
US10014317B2 (en) * 2014-09-23 2018-07-03 Haibing Peng Three-dimensional non-volatile NOR-type flash memory
US9230985B1 (en) 2014-10-15 2016-01-05 Sandisk 3D Llc Vertical TFT with tunnel barrier
US9595566B2 (en) 2015-02-25 2017-03-14 Sandisk Technologies Llc Floating staircase word lines and process in a 3D non-volatile memory having vertical bit lines
US10007573B2 (en) 2015-04-27 2018-06-26 Invensas Corporation Preferred state encoding in non-volatile memories
KR20160128127A (ko) 2015-04-28 2016-11-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9620605B2 (en) 2015-05-15 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method
US10254968B1 (en) 2015-06-10 2019-04-09 Firquest Llc Hybrid memory device for lookup operations
US9530785B1 (en) * 2015-07-21 2016-12-27 Sandisk Technologies Llc Three-dimensional memory devices having a single layer channel and methods of making thereof
US9627399B2 (en) * 2015-07-24 2017-04-18 Sandisk Technologies Llc Three-dimensional memory device with metal and silicide control gates
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US9412752B1 (en) 2015-09-22 2016-08-09 Macronix International Co., Ltd. Reference line and bit line structure for 3D memory
US9842651B2 (en) * 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US11120884B2 (en) * 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US10886228B2 (en) 2015-12-23 2021-01-05 Intel Corporation Improving size and efficiency of dies
US9985046B2 (en) 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
US10417098B2 (en) 2016-06-28 2019-09-17 International Business Machines Corporation File level access to block level incremental backups of a virtual disk
US9995785B2 (en) 2016-09-30 2018-06-12 Intel Corporation Stacked semiconductor package and method for performing bare die testing on a functional die in a stacked semiconductor package
US10157780B2 (en) 2016-11-29 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a device having a doping layer and device formed
JP2018152419A (ja) 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
US11180861B2 (en) * 2017-06-20 2021-11-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
JP7203054B2 (ja) * 2017-06-20 2023-01-12 サンライズ メモリー コーポレイション ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法
US10608008B2 (en) * 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US10692874B2 (en) * 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10460817B2 (en) 2017-07-13 2019-10-29 Qualcomm Incorporated Multiple (multi-) level cell (MLC) non-volatile (NV) memory (NVM) matrix circuits for performing matrix computations with multi-bit input vectors
US10431596B2 (en) * 2017-08-28 2019-10-01 Sunrise Memory Corporation Staggered word line architecture for reduced disturb in 3-dimensional NOR memory arrays
EP3676872A4 (en) 2017-08-31 2020-11-25 Micron Technology, Inc. DEVICES HAVING MEMORY CELLS CONTAINING TWO TRANSISTORS AND ONE CAPACITOR, AND OF WHICH THE BODY REGIONS OF THE TRANSISTORS ARE COUPLED TO REFERENCE VOLTAGES
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10896916B2 (en) 2017-11-17 2021-01-19 Sunrise Memory Corporation Reverse memory cell
US10672484B2 (en) * 2017-11-17 2020-06-02 Sunrise Memory Corporation Sensing in floating source string NOR architecture
JP7072658B2 (ja) * 2017-12-28 2022-05-20 サンライズ メモリー コーポレイション 超微細ピッチを有する３次元ｎｏｒ型メモリアレイ：デバイスと方法
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10475812B2 (en) * 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US10381378B1 (en) * 2018-02-02 2019-08-13 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
KR102512754B1 (ko) 2018-03-30 2023-03-23 삼성전자주식회사 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치
US10431576B1 (en) 2018-04-20 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array and method of manufacturing same
US10748931B2 (en) 2018-05-08 2020-08-18 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with body regions coupled to carrier reservoirs
US10319696B1 (en) 2018-05-10 2019-06-11 Micron Technology, Inc. Methods for fabricating 3D semiconductor device packages, resulting packages and systems incorporating such packages
US10651153B2 (en) 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
CN110707006B (zh) * 2018-07-09 2023-10-17 日升存储公司 锑掺杂的硅和硅锗膜的原位制备的方法
CN112567516A (zh) * 2018-07-12 2021-03-26 日升存储公司 三维nor存储器阵列的制造方法
US11069696B2 (en) * 2018-07-12 2021-07-20 Sunrise Memory Corporation Device structure for a 3-dimensional NOR memory array and methods for improved erase operations applied thereto
US10692837B1 (en) 2018-07-20 2020-06-23 Xilinx, Inc. Chip package assembly with modular core dice
TWI757635B (zh) * 2018-09-20 2022-03-11 美商森恩萊斯記憶體公司 記憶體結構及其用於電性連接三維記憶裝置之多水平導電層之階梯結構的製作方法
US11049873B2 (en) * 2018-09-24 2021-06-29 Sunrise Memory Corporation Epitaxial monocrystalline channel for storage transistors in 3-dimensional memory structures and methods for formation thereof
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
EP3891801A4 (en) * 2018-12-04 2022-08-24 Sunrise Memory Corporation PROCESS FOR FABRICATION OF MULTILAYERY HORIZONTAL NOR THIN FILM MEMORY STRINGS
EP3891780A4 (en) * 2018-12-07 2022-12-21 Sunrise Memory Corporation METHODS OF FORMING NETWORKS OF MULTILAYER VERTICAL NOR TYPE MEMORY CHAINS
CN113424319A (zh) 2019-02-11 2021-09-21 日升存储公司 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用
WO2020210390A1 (en) * 2019-04-09 2020-10-15 Sunrise Memory Corporation Quasi-volatile memory device with a back-channel usage
TWI747369B (zh) * 2019-07-09 2021-11-21 美商森恩萊斯記憶體公司 水平反或閘記憶體串之三維陣列製程
US11515309B2 (en) * 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
TWI767512B (zh) * 2020-01-22 2022-06-11 美商森恩萊斯記憶體公司 薄膜儲存電晶體中冷電子抹除
CN115362436A (zh) * 2020-02-07 2022-11-18 日升存储公司 准易失性系统级存储器
US11507301B2 (en) * 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
WO2021173209A1 (en) * 2020-02-24 2021-09-02 Sunrise Memory Corporation High capacity memory module including wafer-section memory circuit
US11561911B2 (en) * 2020-02-24 2023-01-24 Sunrise Memory Corporation Channel controller for shared memory access

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009150767A1 (ja) * 2008-06-10 2009-12-17 パナソニック株式会社 不揮発性半導体記憶装置および信号処理システム
JP2009301600A (ja) * 2008-06-10 2009-12-24 Panasonic Corp 不揮発性半導体記憶装置および信号処理システム
US20110047325A1 (en) * 2008-06-10 2011-02-24 Panasonic Corporation Nonvolatile semiconductor memory device and signal processing system
US20100207185A1 (en) * 2009-02-16 2010-08-19 Lee Sunwoo Nonvolatile Memory Device and Method of Manufacturing the Same
WO2012009076A2 (en) * 2010-07-15 2012-01-19 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and their formation
US20120012921A1 (en) * 2010-07-15 2012-01-19 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
JP2014140054A (ja) * 2010-07-15 2014-07-31 Micron Technology Inc 互いに隣接する実質的に垂直な半導体構造を有するメモリアレイ、およびそれらの形成
US20170092371A1 (en) * 2015-09-30 2017-03-30 Eli Harari Capacitive-coupled non-volatile thin-film transistor strings in three dimensional arrays
WO2018039654A1 (en) * 2016-08-26 2018-03-01 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor strings in three dimensional arrays
JP2019526934A (ja) * 2016-08-26 2019-09-19 サンライズ メモリー コーポレイション ３次元アレイにおける容量結合型不揮発性薄膜トランジスタストリング

Also Published As

Publication number Publication date
US20200258903A1 (en) 2020-08-13
US20220199643A1 (en) 2022-06-23
CN111033625A (zh) 2020-04-17
WO2018236937A1 (en) 2018-12-27
US20180366489A1 (en) 2018-12-20
CN111033625B (zh) 2024-02-06
KR20200015743A (ko) 2020-02-12
US11309331B2 (en) 2022-04-19
US10818692B2 (en) 2020-10-27
US20200403002A1 (en) 2020-12-24
US11729980B2 (en) 2023-08-15
US10608011B2 (en) 2020-03-31
JP7203054B2 (ja) 2023-01-12
EP3642841A4 (en) 2021-07-28
EP3642841A1 (en) 2020-04-29

Similar Documents

Publication Publication Date Title
JP7203054B2 (ja) ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法
US11751392B2 (en) Fabrication method for a 3-dimensional NOR memory array
US10741584B2 (en) 3-dimensional NOR memory array with very fine pitch: device and method
US9018692B2 (en) Low cost scalable 3D memory
US11844217B2 (en) Methods for forming multi-layer vertical nor-type memory string arrays
CN106024794B (zh) 半导体器件及其制造方法
JP2022510370A (ja) 多層水平ｎｏｒ型薄膜メモリストリングの形成方法
US7435648B2 (en) Methods of trench and contact formation in memory cells
US20220231040A1 (en) Vertical nor flash thin film transistor strings and fabrication thereof
WO2024058846A1 (en) Semiconductor device having edge seal and method of making thereof without metal hard mask arcing

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210608

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210608

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221024

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221226

R150 Certificate of patent or registration of utility model

Ref document number: 7203054

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150