JP2020524412A5

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Publication number: JP2020524412A5
Application number: JP2019570376A
Authority: JP
Filing date: 2018-06-19
Publication date: 2021-07-29
Anticipated expiration: 2038-06-19

Claims

メモリ構造体であって、
略平坦な表面を有する半導体基板と、
前記半導体基板の前記略平坦な表面上に形成され、前記略平坦な表面に対して実質的に平行な第１の方向に沿って所定の距離によって互いに分離された、第１のアクティブストリップ積層体及び第２のアクティブストリップ積層体と、
ストレージ層と、
前記半導体基板の前記略平坦な表面に対して略垂直な第３の方向に沿って長手方向に延びる複数の導体と、を備え、
前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体はそれぞれ、２以上のアクティブストリップを含み、
前記２以上のアクティブストリップは、互いに重畳して配置され、かつ、前記略平坦な表面に対して略平行なかつ前記第１の方向に対して直交する第２の方向に沿って互いに長手方向に略整列され、
互いに隣接する前記アクティブストリップは、第１の誘電体層によって互いに分離され、
前記各アクティブストリップは、第１の導電型を有する第１の半導体層と、第２の導電型を有する第２の半導体層及び第３の半導体層とを含み、前記第１の半導体層は、前記第２の半導体層と前記第３の半導体層との間に配置された第２の誘電体層に形成された１以上の凹部に設けられ、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、前記第３の方向に沿って積層され、
前記複数の導体の各導体は、前記第１のアクティブストリップ積層体と前記第２のアクティブストリップ積層体との間に設けられ、かつ、前記ストレージ層によって前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体から分離された導体群内に存在し、それにより、前記各アクティブストリップ内に少なくとも１つのＮＯＲストリングを形成し、
前記各ＮＯＲストリングは、前記アクティブストリップの前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層と、それらに隣接する前記ストレージ層及び前記導体群内の前記導体とから形成された複数のストレージトランジスタを含む、メモリ構造体。
請求項１に記載のメモリ構造体であって、
前記各アクティブストリップは、前記第２の半導体層及び前記第３の半導体層の一方に電気的に接続され、かつ長手方向に略整列された少なくとも１つの金属層をさらに備える、メモリ構造体。
請求項１に記載のメモリ構造体であって、
前記第２の半導体層及び前記第３の半導体層の一方に電気的に接続された金属層をさらに備える、メモリ構造体。
請求項３に記載のメモリ構造体であって、
前記第２の半導体層と前記第３の半導体層との間に設けられた非導電材料層と、
前記非導電材料層に形成されたキャビティまたは凹部に設けられ、前記第２の半導体層に電気的に接続された金属層と、をさらに備える、メモリ構造体。
請求項４に記載のメモリ構造体であって、
前記非導電材料層は、酸化シリコン、ホウ素ドープ酸化シリコン、リンドープ酸化シリコン、ホウ素リンドープ酸化シリコン、窒化シリコン、炭化シリコン、窒化シリコン炭素、シリコン炭素酸素水素、ゲルマニウム、及びこれらの任意の組み合わせのうちの１以上を含む、メモリ構造体。
請求項４に記載のメモリ構造体であって、
前記非導電材料層は多孔質である、メモリ構造体。
請求項３に記載のメモリ構造体であって、
前記金属層は、２以上の副層をさらに含み、
前記２以上の副層の第１の副層は、前記２以上の副層の第２の副層に隣接して、かつ電気的に接続して配置され、
前記第１の副層は、前記第２の副層の３方以上を取り囲む、メモリ構造体。
請求項７に記載のメモリ構造体であって、
前記第２の副層の厚さは、前記第１の副層の厚さの少なくとも１．５倍である、メモリ構造体。
請求項３に記載のメモリ構造体であって、
前記金属層は、チタン、窒化チタン、窒化タングステン、タングステン、チタンタングステン、タンタル、窒化タンタル、コバルト、クロム、モリブデン、ニオブ、及びそれらの任意の合金のうちの１以上を含む、メモリ構造体。
請求項３に記載のメモリ構造体であって、
前記金属層は、原子層堆積法によって形成される、メモリ構造体。
請求項１に記載のメモリ構造体であって、
互いに隣接する前記アクティブストリップ積層体間に形成された１以上のストラットを有するハードマスク層をさらに備え、
前記各ストラットは、前記互いに隣接する前記アクティブストリップ積層体を互いに物理的に連結する絶縁層を含む、メモリ構造体。
請求項１１に記載のメモリ構造体であって、
前記ストラットは、前記アクティブストリップ積層体の高さ方向の一部においてのみ、それに隣接する前記アクティブストリップ積層体に連結されるように設けられる、メモリ構造体。
請求項１１に記載のメモリ構造体であって、
前記ストラットは、前記アクティブストリップ積層体の頂部において、それに隣接する前記アクティブストリップ積層体に連結される、メモリ構造体。
請求項１１に記載のメモリ構造体であって、
前記各ストラットは、前記メモリ構造体の実質的に全体高さに沿って、それに隣接する前記アクティブストリップ積層体に連結されるように設けられる、メモリ構造体。
請求項１に記載のメモリ構造体であって、
前記ストレージ層は、前記メモリ構造体における互いに異なる位置に設けられた第１の種類のストレージ材料及び第２の種類のストレージ材料を含み、
前記第１の種類のストレージ材料及び第２の種類のストレージ材料は、互いに異なる特性を有する、メモリ構造体。
請求項１５に記載のメモリ構造体であって、
前記第１の種類のストレージ材料及び第２の種類のストレージ材料は、それぞれ、第１のトンネル誘電体層及び第２のトンネル誘電体層を含み、
前記第１のトンネル誘電体層の厚さは、前記第２のトンネル誘電体層の厚さよりも大きい、メモリ構造体。
請求項１６に記載のメモリ構造体であって、
前記第１のトンネル誘電体層は、５ｎｍ以上の厚さを有する、メモリ構造体。
請求項１６に記載のメモリ構造体であって、
前記第２のトンネル誘電体層は、３ｎｍ以下の厚さを有する、メモリ構造体。
請求項１に記載のメモリ構造体であって、
前記ストレージ層は、酸化物／窒化物／酸化物材料を含む、メモリ構造体。
メモリ構造体の作製方法であって、
略平坦な表面を有する半導体基板を用意するステップと、
前記半導体基板の前記略平坦な表面上に形成され、前記略平坦な表面に対して実質的に平行な第１の方向に沿って所定の距離によって互いに分離された、第１のアクティブストリップ積層体及び第２のアクティブストリップ積層体であって、前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体はそれぞれ、２以上のアクティブストリップを含み、前記２以上のアクティブストリップは、互いに重畳して配置され、かつ、前記略平坦な表面に対して略平行なかつ前記第１の方向に対して直交する第２の方向に沿って互いに長手方向に略整列され、互いに隣接する前記アクティブストリップは、第１の誘電体層によって互いに分離され、前記各アクティブストリップは、第１の導電型を有する第１の半導体層と、第２の導電型を有する第２の半導体層及び第３の半導体層とを含み、前記第１の半導体層は、前記第２の半導体層と前記第３の半導体層との間に配置された第２の誘電体層に形成された１以上の凹部に設けられ、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、前記半導体基板の前記略平坦な表面に対して略垂直な第３の方向に沿って積層された、前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体を設けるステップと、
ストレージ層を設けるステップと、
前記第３の方向に沿って長手方向に延びる複数の導体であって、前記各導体は、前記第１のアクティブストリップ積層体と前記第２のアクティブストリップ積層体との間に設けられ、かつ、前記ストレージ層によって前記第１のアクティブストリップ積層体及び前記第２のアクティブストリップ積層体から分離された導体群内に存在し、それにより、前記各アクティブストリップ内に少なくとも１つのＮＯＲストリングを形成し、前記各ＮＯＲストリングは、前記アクティブストリップの前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層と、それらに隣接する前記ストレージ層及び前記導体群内の前記導体とから形成された複数のストレージトランジスタを含む、前記複数の導体を設けるステップと、を含む、方法。
請求項２０に記載の方法であって、
前記各アクティブストリップは、前記第２の半導体層及び前記第３の半導体層の一方に電気的に接続され、かつ長手方向に略整列された少なくとも１つの金属層をさらに備える、方法。
請求項２０に記載の方法であって、
前記第２の半導体層及び前記第３の半導体層の一方に電気的に接続された金属層をさらに備える、方法。
請求項２２に記載の方法であって、
前記第２の半導体層と前記第３の半導体層との間に設けられた非導電材料層と、
前記非導電材料層に形成されたキャビティまたは凹部に設けられ、前記第２の半導体層に電気的に接続された金属層と、をさらに備える、方法。
請求項２３に記載の方法であって、
前記非導電材料層は、酸化シリコン、ホウ素ドープ酸化シリコン、リンドープ酸化シリコン、ホウ素リンドープ酸化シリコン、窒化シリコン、炭化シリコン、窒化シリコン炭素、シリコン炭素酸素水素、ゲルマニウム、及びこれらの任意の組み合わせのうちの１以上を含む、方法。
請求項２３に記載の方法であって、
前記非導電材料層は多孔質である、方法。
請求項２２に記載の方法であって、
前記金属層は、２以上の副層をさらに含み、
前記２以上の副層の第１の副層は、前記２以上の副層の第２の副層に隣接して、かつ電気的に接続して配置され、
前記第１の副層は、前記第２の副層の３方以上を取り囲む、方法。
請求項２６に記載の方法であって、
前記第２の副層の厚さは、前記第１の副層の厚さの少なくとも１．５倍である、方法。
請求項２２に記載の方法であって、
前記金属層は、チタン、窒化チタン、窒化タングステン、タングステン、チタンタングステン、タンタル、窒化タンタル、コバルト、クロム、モリブデン、ニオブ、及びそれらの任意の合金のうちの１以上を含む、方法。
請求項２２に記載の方法であって、
前記金属層は、原子層堆積法によって形成される、方法。
請求項２０に記載の方法であって、
互いに隣接する前記アクティブストリップ積層体間に形成された１以上のストラットを有するハードマスク層を設けるステップをさらに含み、
前記各ストラットは、前記互いに隣接する前記アクティブストリップ積層体を互いに物理的に連結する絶縁層を含む、方法。
請求項３０に記載の方法であって、
前記ストラットは、前記アクティブストリップ積層体の高さ方向の一部においてのみ、それに隣接する前記アクティブストリップ積層体に連結されるように設けられる、方法。
請求項３０に記載の方法であって、
前記ストラットは、前記アクティブストリップ積層体の頂部において、それに隣接する前記アクティブストリップ積層体に連結される、方法。
請求項３０に記載の方法であって、
前記各ストラットは、前記メモリ構造体の実質的に全体高さに沿って、それに隣接する前記アクティブストリップ積層体に連結されるように設けられる、方法。
請求項２０に記載の方法であって、
前記ストレージ層は、前記メモリ構造体における互いに異なる位置に設けられた第１の種類のストレージ材料及び第２の種類のストレージ材料を含み、
前記第１の種類のストレージ材料及び第２の種類のストレージ材料は、互いに異なる特性を有する、方法。
請求項３４に記載の方法であって、
前記第１の種類のストレージ材料及び第２の種類のストレージ材料は、それぞれ、第１のトンネル誘電体層及び第２のトンネル誘電体層を含み、
前記第１のトンネル誘電体層の厚さは、前記第２のトンネル誘電体層の厚さよりも大きい、方法。
請求項３５に記載の方法であって、
前記第１のトンネル誘電体層は、５ｎｍ以上の厚さを有する、方法。
請求項３５に記載の方法であって、
前記第２のトンネル誘電体層は、３ｎｍ以下の厚さを有する、方法。
請求項２０に記載の方法であって、
前記ストレージ層は、酸化物／窒化物／酸化物材料を含む、方法。