JP2023116095A - 半導体装置 - Google Patents

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Abstract

【課題】製造歩留まりを向上する。【解決手段】実施形態によれば、半導体装置は、素子領域ＥＲ及び素子領域を囲む第１領域ＷＲを有する基板２０１と、素子領域及び第１領域の一部に設けられた表面保護層１１９と、少なくとも一部が、第１領域の表面保護層が設けられていない第２領域ＯＲに配置されている第１半導体層１０１＿１と、第１領域に設けられ、素子領域を囲み、第１方向（Ｚ方向）における基板と第１半導体層との間に配置され、一端が第１半導体層に接する第１導電体１２０＿３と、を含む。第１導電体は、基板に電気的に接続される。【選択図】図４

Description

本発明の実施形態は、半導体装置に関する。
半導体装置の１つとして、ＮＡＮＤ型フラッシュメモリが知られている。
特開２０２０－９２１４６号公報
本発明の一実施形態では、製造歩留まりを向上した半導体装置を提供する。
実施形態に係る半導体装置は、素子領域及び素子領域を囲む第１領域を有する基板と、素子領域及び第１領域の一部に設けられた表面保護層と、少なくとも一部が、第１領域の表面保護層が設けられていない第２領域に配置されている第１半導体層と、第１領域に設けられ、素子領域を囲み、第１方向における基板と第１半導体層との間に配置され、一端が第１半導体層に接する第１導電体と、を含む。第１導電体は、基板に電気的に接続される。
図１は、第１実施形態に係る半導体装置の全体構成を示すブロック図である。 図２は、第１実施形態に係る半導体装置に含まれるメモリセルアレイの回路図である。 図３は、第１実施形態に係る半導体装置の平面図である。 図４は、第１実施形態に係る半導体装置の断面図である。 図５は、第１実施形態に係る半導体装置に含まれるメモリセルアレイの断面図である。 図６は、第１実施形態に係る半導体装置に含まれる壁ユニットＷＵ１及びＷＵ２の断面図である。 図７は、図６のＡ１－Ａ２線に沿った導電体１２０の平面図である。 図８は、図６のＢ１－Ｂ２線に沿った配線層１０８の平面図である。 図９は、第１実施形態に係る半導体装置の製造工程を示す断面図である。 図１０は、第１実施形態に係る半導体装置の製造工程を示す断面図である。 図１１は、第１実施形態に係る半導体装置の製造工程を示す断面図である。 図１２は、第１実施形態に係る半導体装置の製造工程を示す断面図である。 図１３は、第１実施形態に係る半導体装置の製造工程を示す断面図である。 図１４は、第１実施形態に係る半導体装置の製造工程を示す断面図である。 図１５は、第１実施形態に係る半導体装置の製造工程を示す断面図である。 図１６は、第１実施形態に係る半導体装置の製造工程を示す断面図である。 図１７は、第２実施形態の第１例に係る半導体装置の断面図である。 図１８は、第２実施形態の第１例に係る半導体装置における配線層１０８の平面図である。 図１９は、第２実施形態の第２例に係る半導体装置の断面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。重複説明は不要な場合には省略する場合がある。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、発明の要旨を逸脱しない範囲において、種々の変更を加えることができる。これら実施形態やその変形は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１．第１実施形態
第１実施形態に係る半導体装置について説明する。以下では、半導体装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体装置の全体構成
まず、図１を参照して、半導体装置１の全体構成の一例について説明する。図１は、半導体装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
半導体装置１は、例えば、三次元積層型ＮＡＮＤ型フラッシュメモリである。三次元積層型ＮＡＮＤ型フラッシュメモリは、半導体基板上に三次元に配置された複数の不揮発性のメモリセルトランジスタを含む。
図１に示すように、半導体装置１は、アレイチップ１０と、回路チップ２０とを含む。アレイチップ１０は、不揮発性のメモリセルトランジスタのアレイが設けられたチップである。回路チップ２０は、アレイチップ１０を制御する回路が設けられたチップである。本実施形態の半導体装置１は、アレイチップ１０と、回路チップ２０とを貼り合わせて形成される。以下、アレイチップ１０と回路チップ２０とのいずれかを限定しない場合は、単に「チップ」と表記する。なお、アレイチップ１０は、複数設けられてもよい。
アレイチップ１０は、１つまたは複数のメモリセルアレイ１１を含む。メモリセルアレイ１１は、不揮発のメモリセルトランジスタが三次元に配置された領域である。図１の例では、アレイチップ１０は、１つのメモリセルアレイ１１を含む。
回路チップ２０は、シーケンサ２１、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４を含む。
シーケンサ２１は、半導体装置１の制御回路である。例えば、シーケンサ２１は、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４に接続される。そして、シーケンサ２１は、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４を制御する。また、シーケンサ２１は、外部コントローラの制御に基づいて、半導体装置１の全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作等を実行する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作等に用いられる電圧を発生させる回路である。例えば、電圧発生回路２２は、ロウデコーダ２３及びセンスアンプ２４に接続される。電圧発生回路２２は、発生した電圧を、ロウデコーダ２３及びセンスアンプ２４等に供給する。
ロウデコーダ２３は、ロウアドレスのデコードを行う回路である。ロウアドレスは、メモリセルアレイ１１のロウ方向の配線を指定するアドレス信号である。ロウデコーダ２３は、ロウアドレスのデコード結果に基づいて、電圧発生回路２２から印加された電圧を、メモリセルアレイ１１に供給する。
センスアンプ２４は、データの書き込み及び読み出しを行う回路である。センスアンプ２４は、読み出し動作時に、メモリセルアレイ１１から読み出されたデータをセンスする。また、センスアンプ２４は、書き込み動作時に、書き込みデータに応じた電圧をメモリセルアレイ１１に供給する。
次に、メモリセルアレイ１１の内部構成について説明する。メモリセルアレイ１１は、複数のブロックＢＬＫを備える。ブロックＢＬＫは、例えば、一括してデータが消去される複数のメモリセルトランジスタの集合である。ブロックＢＬＫ内の複数のメモリセルトランジスタは、ロウ及びカラムに対応付けられる。図１の例では、メモリセルアレイ１１は、ＢＬＫ０、ＢＬＫ１、及びＢＬＫ２を含む。
ブロックＢＬＫは、複数のストリングユニットＳＵを含む。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において、一括して選択される複数のＮＡＮＤストリングの集合である。ＮＡＮＤストリングは、直列に接続された複数のメモリセルトランジスタの集合を含む。図１の例では、各ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。
１．１．２ メモリセルアレイの回路構成
次に、図２を参照して、メモリセルアレイ１１の回路構成の一例について説明する。図２は、メモリセルアレイ１１の回路図である。なお、図２の例は、１つのブロックＢＬＫの回路構成を示している。
図２に示すように、ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２を含む。図２の例では、ＮＡＮＤストリングＮＳは、８個のメモリセルトランジスタＭＣ０～ＭＣ７を含む。なお、メモリセルトランジスタＭＣの個数は、任意である。
メモリセルトランジスタＭＣは、データを不揮発に記憶するメモリ素子である。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。ＭＯＮＯＳ型は、電荷蓄積層に絶縁層を用いる。ＦＧ型は、電荷蓄積層に導電体を用いる。以下では、メモリセルトランジスタＭＣがＭＯＮＯＳ型である場合について説明する。
選択トランジスタＳＴ１及びＳＴ２は、スイッチング素子である。選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択にそれぞれ使用される。選択トランジスタＳＴ１及びＳＴ２の個数は任意である。選択トランジスタＳＴ１及びＳＴ２は、ＮＡＮＤストリングＮＳにそれぞれ１個以上含まれていればよい。
ＮＡＮＤストリングＮＳ内の選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の電流経路は、直列に接続される。選択トランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫ内のメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、各ストリングユニットＳＵは、複数のメモリセルトランジスタＭＣ０をそれぞれ含む。ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ７も同様である。
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。
ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳが設けられてもよい。
ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ０～ＳＧＤ３、及び選択ゲート線ＳＧＳは、ロウデコーダ２３にそれぞれ接続される。
ビット線ＢＬは、各ブロックＢＬＫの各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。１つのビット線ＢＬに接続された複数のＮＡＮＤストリングＮＳには、同一のカラムアドレスが割り当てられる。各ビット線ＢＬは、センスアンプ２４に接続される。
ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えば、「セルユニットＣＵ」と表記される。例えば、書き込み動作及び読み出し動作は、セルユニットＣＵ単位で実行される。
１．１．３ 半導体装置の平面構成
次に、図３を参照して、半導体装置１の平面構成の一例について説明する。図３は、半導体装置１の平面図である。なお、以下で参照される図面において、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
図３に示すように、半導体装置１の平面レイアウトは、大まかに、素子領域ＥＲと、壁領域ＷＲと、カーフ領域ＫＲとを含む。更に、素子領域ＥＲは、コア領域ＣＲと、周辺回路領域ＰＲとを含む。壁領域ＷＲは、内周領域ＩＲと外周領域ＯＲとを含む。
素子領域ＥＲは、メモリセルアレイ１１、シーケンサ２１、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４等の半導体装置１を構成する素子が設けられた領域である。
コア領域ＣＲは、例えば、素子領域ＥＲの中央部に設けられた矩形の領域である。コア領域ＣＲには、メモリセルアレイ１１が配置される。また、コア領域ＣＲは、ロウデコーダ２３及びセンスアンプ２４等を含み得る。なお、コア領域ＣＲは、任意の形状及び任意の領域に配置され得る。半導体装置１が複数のメモリセルアレイ１１を有する場合、半導体装置１は、複数のコア領域ＣＲを有していてもよい。
周辺回路領域ＰＲは、素子領域ＥＲにおいて、コア領域ＣＲの外周を囲むように設けられた、例えば四角環状の領域である。周辺回路領域ＰＲには、メモリセルアレイ１１以外のいずれかの回路、及びメモリセルアレイ１１と他の回路との間を接続するためのコンタクト等が配置される。または、周辺回路領域ＰＲには、半導体装置１と外部機器との接続に用いられる外部接続端子等が配置される。
壁領域ＷＲは、素子領域ＥＲの外周を囲むように設けられた、例えば四角環状の領域である。壁領域ＷＲは、例えばダイシング工程において、半導体装置１の端部にクラックや層間絶縁膜等の剥離が発生した際、半導体装置１の内側にクラックあるいは剥離が到達するのを抑制する。また、壁領域ＷＲは、外部からの静電気を基板へ逃がすことで、半導体装置１の素子が破壊されるのを抑制する。更に、壁領域ＷＲには、半導体装置１の外周を同電位（接地電位ＶＳＳ）に固定して、電源線、ウェル等の電位を安定させるための部材が設けられてもよい。
内周領域ＩＲは、素子領域ＥＲとの近傍において、素子領域ＥＲ（周辺回路領域ＰＲ）を囲むように設けられた、例えば四角環状の領域である。内周領域ＩＲは、壁領域ＷＲにおいて、表面保護層により表面が保護されて（覆われて）いる領域である。
外周領域ＯＲは、内周領域ＩＲを囲むように設けられた、例えば四角環状の領域である。外周領域ＯＲは、壁領域ＷＲにおいて、表面保護層により表面が保護されて（覆われて）いない領域である。
カーフ領域ＫＲは、壁領域ＷＲの外周を囲むように設けられた、例えば四角環状の領域であり、チップ端部を含む。カーフ領域ＫＲには、例えば半導体装置１の製造時に使用されるアライメントマーク、特性チェック用パターン等が設けられる。カーフ領域ＫＲ内の構造体は、ダイシング工程によって除去されてもよい。
１．１．４ 半導体装置の断面構成
次に、図４を参照して、半導体装置１の断面構成の一例について説明する。図４は、半導体装置１の断面図を示している。なお、以下の説明において、Ｘ方向は、半導体基板２０１に略平行である。例えば、Ｘ方向は、ワード線ＷＬの延伸方向に対応している。Ｙ方向は、半導体基板２０１に略平行であり且つＸ方向に交差する。例えば、Ｙ方向は、ビット線ＢＬの延伸方向に対応している。Ｚ１方向は、半導体基板２０１に略垂直であり、アレイチップ１０から回路チップ２０に向かう方向に対応している。Ｚ２方向は、半導体基板２０１に略垂直であり、回路チップ２０からアレイチップ１０に向かう方向に対応している。Ｚ１方向及びＺ２方向のいずれかを限定しない場合は、Ｚ方向と表記する。
図４に示すように、半導体装置１は、アレイチップ１０と回路チップ２０が貼り合わされた構成を有する。
１．１．４．１ アレイチップの内部構成
引き続き、図４を参照して、アレイチップ１０の内部構成について説明する。
アレイチップ１０は、半導体層１０１、絶縁層１０２、１１１、１１２，１１３、１１４、１１５、１１７、１１８、及び１２１、配線層１０３、１０６、１１６、及び１０８、導電体１０４、１０５、１０７、１０９、１２０、及び１３０、電極パッド１１０、表面保護層１１９、並びにメモリピラーＭＰを含む。
１．１．４．１．１ コア領域の内部構成
まず、アレイチップ１０のコア領域ＣＲについて説明する。アレイチップ１０のコア領域ＣＲには、メモリセルアレイ１１及びメモリセルアレイ１１と回路チップ２０とを接続するための各種配線が設けられている。
半導体層１０１は、Ｘ方向及びＹ方向に延伸する。コア領域ＣＲに設けられた半導体層１０１は、ソース線ＳＬとして機能する。例えば、半導体層１０１は、シリコンを含み得る。コア領域ＣＲでは、Ｚ１方向における半導体層１０１の上に、複数の絶縁層１０２と複数の配線層１０３とが一層ずつ交互に積層されている。図４の例では、１０層の絶縁層１０２と１０層の配線層１０３とが１層ずつ交互に積層されている。換言すれば、半導体基板２０１と半導体層１０１との間に、Ｚ方向に離間して積層された複数の配線層１０３が設けられている。配線層１０３は、Ｘ方向に延伸する。配線層１０３は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳとして機能する。絶縁層１０２は、絶縁材料として、酸化シリコン（ＳｉＯ）を含み得る。配線層１０３は、導電材料を含む。例えば、配線層１０３は、タングステン（Ｗ）を含み得る。
コア領域ＣＲには、複数のメモリピラーＭＰが設けられている。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。例えば、メモリピラーＭＰは、Ｚ方向に延伸する円柱形状を有する。メモリピラーＭＰは、複数の絶縁層１０２及び複数の配線層１０３を貫通（通過）する。メモリピラーＭＰのＺ２方向の端部（底面）は、半導体層１０１に達する。メモリピラーＭＰは、半導体層を含む。メモリピラーＭＰ内の半導体層の一部は、半導体層１０１と接している。メモリピラーＭＰの構造の詳細については、後述する。
Ｚ１方向におけるメモリピラーＭＰの上には、導電体１０４が設けられている。例えば、導電体１０４は、Ｚ方向に延伸する円柱形状を有する。Ｚ１方向における導電体１０４の上には、導電体１０５が設けられている。例えば、コア領域ＣＲに設けられた導電体１０５は、Ｚ方向に延伸する円柱形状を有する。更に、導電体１０５の上には、配線層１０６が設けられている。例えば、コア領域ＣＲには、Ｘ方向に並んで配置され、各々がＹ方向に延伸する複数の配線層１０６が設けられている。複数のメモリピラーＭＰの各々は、導電体１０４及び１０５を介して、複数の配線層１０６のいずれかに電気的に接続される。メモリピラーＭＰが接続された配線層１０６は、ビット線ＢＬとして機能する。導電体１０４及び１０５並びに配線層１０６は、導電材料を含む。例えば、導電体１０４は、Ｗを含み得る。例えば、導電体１０５及び配線層１０６は、銅（Ｃｕ）を含み得る。
Ｚ１方向における配線層１０６の上には、導電体１０７が設けられている。例えば、コア領域ＣＲに設けられた導電体１０７は、Ｚ方向に延伸する円柱形状を有する。導電体１０７の上には、配線層１０８が設けられている。配線層１０８の上には、導電体１０９が設けられている。例えば、コア領域ＣＲに設けられた導電体１０９は、Ｚ方向に延伸する円柱形状を有する。導電体１０９の上には、電極パッド１１０が設けられている。電極パッド１１０は、回路チップ２０の電極パッド２１１と電気的に接続される。複数の配線層１０６の各々は、導電体１０７、配線層１０８、及び導電体１０９を介して、いずれかの電極パッド１１０に電気的に接続される。導電体１０７及び１０９、配線層１０８、並びに電極パッド１１０は、導電材料を含む。例えば、導電体１０７及び１０９、配線層１０８、並びに電極パッド１１０は、Ｃｕを含み得る。なお、配線層１０６と電極パッド１１０との間に設けられる配線層の層数は、任意である。
アレイチップ１０と回路チップ２０との貼り合わせ工程において、電極パッド１１０は、電極パッド２１１に接続される。例えば、電極パッド１１０と電極パッド２１１とにＣｕを用いると電極パッド１１０のＣｕと電極パッド２１１のＣｕとが一体化して、互いのＣｕの境界の確認が困難となる。但し、貼り合わせの位置ずれによる電極パッド１１０と電極パッド２１１とを貼り合わせた形状の歪み、Ｃｕのバリアメタルの位置ずれ（側面における不連続箇所の発生）により貼り合わせが確認できる。また、電極パッド１１０及び２１１をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、電極パッド１１０と電極パッド２１１とを貼り合わせた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、電極パッド１１０と電極パッド２１１とを貼り合わせた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合わせの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
絶縁層１１１は、絶縁層１０２、配線層１０３、メモリピラーＭＰ、導電体１０４、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を覆うように、設けられている。Ｚ１方向における絶縁層１１１の上には、絶縁層１１２が設けられている。絶縁層１１２と同層には、複数の電極パッド１１０が設けられている。絶縁層１１２は、回路チップ２０の絶縁層２１３に接する。
Ｚ２方向における半導体層１０１の上には、絶縁層１１３及び１１４が積層されている。そして、半導体層１０１並びに絶縁層１１３及び１１４を覆うように、絶縁層１１５が設けられている。絶縁層１１３及び１１５は、絶縁材料として、ＳｉＯを含み得る。絶縁層１１４には、金属（例えばＣｕ）の酸化防止機能を有する絶縁材料が用いられ得る。例えば、絶縁層１１４は、ＳｉＣＮまたは窒化シリコン（ＳｉＮ）を含み得る。なお、絶縁層１１４は、省略されてもよい。
Ｚ２方向における絶縁層１１５の上には、配線層１１６が設けられている。コア領域ＣＲに設けられた配線層１１６は、半導体層１０１上の絶縁層１１３～１１５が除去された領域において、半導体層１０１と接している。例えば、半導体層１０１に接している配線層１１６は、半導体層１０１（ソース線ＳＬ）と回路チップ２０とを電気的に接続する配線層の一部として機能する。また、周辺回路領域ＰＲに設けられた配線層１１６は、例えば、外部機器との接続に用いられる配線層の一部として機能する。例えば、周辺回路領域ＰＲに設けられた配線層１１６は、導電体１３０、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を介して電極パッド１１０に、電気的に接続される。導電体１３０は、Ｚ方向に延伸する。導電体１３０のＺ２方向の一端は、配線層１１６に接続され、Ｚ１方向の一端は、配線層１０６に接続される。壁領域ＷＲに設けられた配線層１１６は、半導体層１０１、並びに絶縁層１１３～１１５が除去された領域において、導電体１２０＿５及び１２０＿６と接している。壁領域ＷＲの配線層１１６は、素子領域ＥＲ（コア領域ＣＲ及び周辺回路領域ＰＲ）に設けられた配線層１１６と電気的に接続されていない。配線層１１６は、導電材料を含む。例えば、配線層１１６は、アルミニウム（Ａｌ）を含み得る。
Ｚ２方向における配線層１１６の上には、絶縁層１１７が設けられている。絶縁層１１７の上には、絶縁層１１８が設けられている。そして、絶縁層１１８の上には、表面保護層１１９が設けられている。絶縁層１１７及び１１８並びに表面保護層１１９は、素子領域ＥＲ及び壁領域ＷＲの内周領域ＩＲを覆うように設けられている。すなわち、壁領域ＷＲの外周領域ＯＲ及びカーフ領域ＫＲでは、絶縁層１１７及び１１８並びに表面保護層１１９は、除去されている。なお、周辺回路領域ＰＲでも、外部機器との接続端子が設けられる領域（以下、「外部接続端子形成領域」と表記する）ＢＲでは、絶縁層１１７及び１１８並びに表面保護層１１９が除去されている。絶縁層１１７は、絶縁材料として、ＳｉＯを含み得る。例えば、絶縁層１１８には、透水性の低い絶縁材料が用いられる。例えば、絶縁層１１８は、ＳｉＮを含み得る。例えば、表面保護層１１９は、ポリイミド等の樹脂材料を含み得る。
１．１．４．１．２ 壁領域の内部構成
次に、アレイチップ１０の壁領域ＷＲの構成について説明する。アレイチップ１０の壁領域ＷＲには、壁ユニットＷＵ１及びＷＵ２、並びに壁ユニットＷＵ１及びＷＵ２と回路チップ２０とを接続するための各種配線が設けられている。壁ユニットＷＵ１及びＷＵ２は、素子領域ＥＲ（コア領域ＣＲ及び周辺回路領域ＰＲ）を囲うように設けられた複数の導電体１２０をそれぞれ含むユニットである。換言すれば、導電体１２０と半導体基板２０１との間に、アレイチップ１０と回路チップ２０との界面が位置する。
壁ユニットＷＵ１は、壁領域ＷＲの外周領域ＯＲに設けられる。壁ユニットＷＵ２は、壁領域ＷＲの内周領域ＩＲに設けられる。換言すれば、壁ユニットＷＵ１は、表面保護層１１９により表面が覆われていない。壁ユニットＷＵ２は、表面保護層１１９により、表面が覆われている。
例えば、壁ユニットＷＵ１は、ダイシング工程において、半導体装置１の端部にクラックや絶縁層の剥離等が発生した際、素子領域ＥＲにクラックあるいは剥離が到達するのを抑制するクラックストッパーとして機能する。また、壁ユニットＷＵ１は、半導体装置１の端部から内部に水等が浸透するのを抑制する。例えば、外周領域ＯＲ（表面保護層１１９等が除去された領域）に壁ユニットＷＵ１を設けることにより、壁ユニットＷＵ１の導電体１２０またはその上方の半導体層１０１に沿って半導体装置１の端部から進展してきたクラックまたは水分等は、外周領域ＯＲで、半導体装置１の上方（すなわち外部）に導かれる。半導体装置１の外部に、クラックまたは水分等を導きやすくするために、外周領域ＯＲでは、絶縁層１１７及び１１８並びに表面保護層１１９が除去されている。
例えば、壁ユニットＷＵ２は、外部からの静電気を半導体基板２０１へと逃がし、サージによる素子の破壊を抑制する。
壁領域ＷＲの半導体層１０１は、素子領域ＥＲ（コア領域ＣＲ）の半導体層１０１と同層に設けられている。壁領域ＷＲの半導体層１０１は、ソース線ＳＬとしては機能しない。壁領域ＷＲの半導体層１０１の内部には、絶縁層１２１が設けられている。例えば、半導体層１０１は、壁領域ＷＲにおいて、周辺回路領域ＰＲとの近傍、及び壁ユニットＷＵ１と壁ユニットＷＵ２との間に設けられている。以下、壁ユニットＷＵ１と壁ユニットＷＵ２との間、すなわち、内周領域ＩＲと外周領域ＯＲとの境界近傍の領域に設けられた半導体層１０１を特定する場合、半導体層１０１＿１と表記する。半導体層１０１＿１は、素子領域ＥＲのいずれの回路とも電気的に接続されていない。半導体層１０１＿１の少なくとも一部は、表面保護層１１９により覆われて（保護されて）いない。すなわち、半導体層１０１＿１の少なくとも一部は、Ｚ方向において、半導体基板２０１と表面保護層１１９との間に設けられていない。換言すると、半導体層１０１＿１の少なくとも一部は、外周領域ＯＲに配置されている。また、半導体層１０１＿１の一部は、Ｚ方向において、壁ユニットＷＵ１と重なる位置に設けられている。なお、半導体層１０１＿１は、その全体が、外周領域ＯＲに配置されていてもよい。
例えば、半導体層１０１＿１のＺ２方向を向いた面上には、Ｚ２方向に延伸する複数の突出部分ＰＴが設けられている。例えば、突出部分ＰＴは、絶縁層１１３を貫通する。例えば、突出部分ＰＴの上面は、絶縁層１１４に接する。例えば、半導体層１０１＿１は、ＸＹ平面において素子領域ＥＲを囲む四角環状の形状を有する。この場合、突出部分ＰＴは、ＸＹ平面において素子領域ＥＲを囲む四角環状の形状を有し得る。突出部分ＰＴは、アレイチップ１０の製造工程において、半導体層１０１をアレイチップ１０の基板に接地して、例えば、ドライエッチング時における半導体層１０１のチャージアップによるアーキング発生を抑制するのに使用される。なお、突出部分ＰＴは、設けられていなくてもよい。
導電体１２０は、ＸＹ平面において、例えば四角環状の形状を有する。導電体１２０は、Ｚ方向に延伸する。図４の例では、壁ユニットＷＵ１は、例えば、３つの導電体１２０を含む。また、壁ユニットＷＵ２は、例えば、４つの導電体１２０を含む。以下、それぞれの導電体１２０を区別する場合、カーフ領域ＫＲ側から順に、導電体１２０＿１～１２０＿７と表記する。すなわち、壁ユニットＷＵ１は、導電体１２０＿１～１２０＿３を含む。壁ユニットＷＵ２は、導電体１２０＿４～１２０＿７を含む。
導電体１２０＿２は、素子領域ＥＲと導電体１２０＿１との間に設けられている。導電体１２０＿３は、素子領域ＥＲと導電体１２０＿２との間に設けられている。導電体１２０＿４は、素子領域ＥＲと導電体１２０＿３との間に設けられている。導電体１２０＿５は、素子領域ＥＲと導電体１２０＿４との間に設けられている。導電体１２０＿６は、素子領域ＥＲと導電体１２０＿５との間に設けられている。換言すれば、導電体１２０＿５及び１２０＿６は、素子領域ＥＲと半導体層１０１＿１との間に設けられる。導電体１２０＿７は、素子領域ＥＲと導電体１２０＿６との間に設けられている。導電体１２０＿１～１２０＿３は、壁領域ＷＲの外周領域ＯＲに設けられている。なお、導電体１２０＿３は、壁領域ＷＲの内周領域ＩＲにあってもよい。導電体１２０＿４～１２０＿７は、壁領域ＷＲの内周領域ＩＲに設けられている。換言すれば、導電体１２０＿４～１２０＿７は、Ｚ方向において、表面保護層１１９と重なる位置に設けられている。
例えば、導電体１２０＿１及び１２０＿２のＺ２方向の一端は、絶縁層１１５に接する。導電体１２０＿３のＺ２方向の一端は、壁ユニットＷＵ１と壁ユニットＷＵ２との間に設けられた半導体層１０１に接する。図４の例では、導電体１２０＿１～１２０＿３は、異なる導電体１０５、配線層１０６、及び導電体１０７を介して、１つの配線層１０８に共通に接続されている。以下、導電体１２０＿１～１２０＿３に電気的に接続された配線層１０８を特定する場合、配線層１０８＿１と表記する。導電体１２０に電気的に接続される導電体１０５、配線層１０６、及び導電体１０７は、ＸＹ平面において四角環状の形状を有し得る。配線層１０８＿１のＸＹ平面における形状については後述する。配線層１０８＿１は、導電体１０９を介して、電極パッド１１０に接続される。導電体１２０に電気的に接続される導電体１０９及び電極パッド１１０は、ＸＹ平面において四角環状の形状を有し得る。
なお、壁ユニットＷＵ１に含まれる導電体１２０は、３つに限定されない。壁ユニットＷＵ１に含まれる導電体１２０は２つ以上あればよい。例えば、導電体１２０＿１は、導電体１２０＿２が充填される溝を形成する際の溝の加工精度を向上させるために設けられる。このため、導電体１２０＿１は、省略されてもよい。また、導電体１２０＿１と同じ目的の導電体１２０が複数個設けられてもよい。そして、少なくとも１つの導電体１２０が、半導体層１０１に接続されていればよい。更には、導電体１２０＿２及び１２０＿３の少なくとも一方が、ＸＹ平面において素子領域ＥＲの外周を連続的に囲むような環状の形状を有していればよく、導電体１２０＿２及び１２０＿３の他方は、素子領域ＥＲの外周を断続的に囲むようなパターン形状で形成されていてもよい。この場合、導電体１２０＿２及び１２０＿３の他方に電気的に接続される導電体１０５、配線層１０６、及び導電体１０７のパターン形状についても同様である。
また、本例では、導電体１２０＿１～１２０＿３は、配線層１０８＿１に共通に接続されている場合について説明したが、これに限定されない。導電体１２０＿１～１２０＿３は、異なる導電体１０５を介して、１つの配線層１０６に共通に接続されていてもよい。また、導電体１２０＿１～１２０＿３は、異なる導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を介して、１つの電極パッド１１０に共通に接続されていてもよい。更には、導電体１２０＿１～１２０＿３は、アレイチップ１０内では共通に接続されずに、回路チップ２０のいずれかの配線層に共通に接続されていてもよい。更には、導電体１２０＿１～１２０＿３は、互いに別々の電流経路を介して、半導体基板２０１に電気的に接続されていてもよい。
例えば、導電体１２０＿４及び１２０＿７のＺ２方向の一端は、絶縁層１１５に接する。例えば、導電体１２０＿５及び１２０＿６のＺ２方向の一端は、壁領域ＷＲの内周領域ＩＲ内に設けられた配線層１１６に接する。内周領域ＩＲ内に設けられた配線層１１６の上には、外部接続端子形成領域ＢＲは設けられていない。配線層１１６は、表面保護層１１９により、覆われている。なお、導電体１２０＿４及び１２０＿７のＺ２方向の一端は、半導体層１０１または配線層１１６に接していてもよいし、絶縁層１１１内部にあってもよい。
導電体１２０＿４及び１２０＿７は、導電体１０５に接続されていない。導電体１２０＿５及び１２０＿６は、異なる導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、及び電極パッド１１０にそれぞれ接続されている。以下、導電体１２０＿５に電気的に接続された配線層１０８を特定する場合、配線層１０８＿２と表記する。導電体１２０＿６に電気的に接続された配線層１０８を特定する場合、配線層１０８＿３と表記する。配線層１０８＿２及び１０８＿３は、ＸＹ平面において四角環状の形状を有し得る。
なお、壁ユニットＷＵ２に含まれる導電体１２０は、４つに限定されない。壁ユニットＷＵ２に含まれる導電体１２０は２つ以上あればよい。例えば、導電体１２０＿４及び１２０＿７は、導電体１２０＿５及び１２０＿６が充填される溝を形成する際の溝の加工精度を向上させるために設けられる。このため、導電体１２０＿４及び１２０＿７は、省略されてもよい。また、導電体１２０＿４及び１２０＿７と同じ目的の導電体１２０が、それぞれ複数個設けられてもよい。そして、少なくとも２つの導電体１２０が、半導体基板２０１に設けられたＮ型不純物拡散領域ＮＷ及びＰ型不純物拡散領域ＰＷにそれぞれ電気的に接続されていればよい。
１．１．４．２ 回路チップの内部構成
次に、回路チップ２０の内部構成について説明する。
回路チップ２０の素子領域ＥＲ（コア領域ＣＲ及び周辺回路領域ＰＲ）には、シーケンサ２１、電圧発生回路２２、ロウデコーダ２３、センスアンプ２４、及びこれらの回路を接続するための各種配線が設けられている。回路チップ２０の壁領域ＷＲには、導電体１２０と半導体基板２０１とを電気的に接続するための各種配線が設けられている。
回路チップ２０は、半導体基板２０１、Ｎ型不純物拡散領域ＮＷ、Ｐ型不純物拡散領域ＰＷ、トランジスタＴＲ、ゲート絶縁膜２０２、ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、及び２０９、電極パッド２１１、並びに絶縁層２１２及び２１３を含む。
コア領域ＣＲ及び周辺回路領域ＰＲでは、半導体基板２０１の上に複数のトランジスタＴＲが設けられている。
トランジスタＴＲは、シーケンサ２１、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４等に用いられる。トランジスタＴＲは、ゲート絶縁膜２０２、ゲート電極２０３、半導体基板２０１に形成された図示せぬソース及びドレインを含む。ゲート絶縁膜２０２は、半導体基板２０１の上に設けられる。ゲート電極２０３は、ゲート絶縁膜２０２の上に設けられる。
素子領域ＥＲでは、ゲート電極２０３、ソース、及びドレインの上に、導電体２０４が設けられている。壁領域ＷＲでは、半導体基板２０１、半導体基板２０１に設けられたＮ型不純物拡散領域ＮＷ、及び半導体基板２０１に設けられたＰ型不純物拡散領域ＰＷの上に、導電体２０４が設けられている。例えば、素子領域ＥＲに設けられた導電体２０４は、Ｚ方向に延伸する円柱形状を有する。
導電体２０４の上には、配線層２０５が設けられている。配線層２０５の上には、導電体２０６が設けられている。導電体２０６の上には、配線層２０７が設けられている。配線層２０７の上には、導電体２０８が設けられている。導電体２０８の上には、配線層２０９が設けられている。配線層２０９の上には、導電体２１０が設けられている。例えば、素子領域ＥＲに設けられた導電体２０４、２０６、２０８、及び２１０は、Ｚ方向に延伸する円柱形状を有する。導電体２１０の上には、電極パッド２１１が設けられている。なお、回路チップ２０に設けられる配線層の層数は、任意である。
半導体基板２０１の上には、絶縁層２１２が設けられている。絶縁層２１２は、トランジスタＴＲ、導電体２０４、配線層２０５、導電体２０６、配線層２０７、導電体２０８、配線層２０９、及び導電体２１０を覆うように設けられている。絶縁層２１２の上には絶縁層２１３が設けられている。絶縁層２１３の同層には、複数の電極パッド２１１が設けられている。
ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、及び２０９、並びに電極パッド２１１は、導電材料により構成され、金属材料、ｐ型半導体、またはｎ型半導体等を含み得る。例えば、電極パッド２１１は、Ｃｕを含み得る。ゲート絶縁膜２０２、絶縁層２１２、及び絶縁層２１３は、絶縁材料として、ＳｉＯを含み得る。
図４の例では、壁領域ＷＲの導電体１２０＿１～１２０＿３は、電極パッド２１１、導電体２１０、配線層２０９、導電体２０８、配線層２０７、導電体２０６、配線層２０５、及び導電体２０４を介して、半導体基板２０１に電気的に接続されている。換言すれば、導電体１２０＿１～１２０＿３は、半導体基板２０１に接地されている。
同様に、導電体１２０＿５は、半導体基板２０１のＮ型不純物拡散領域ＮＷに電気的に接続されている。導電体１２０＿６は、半導体基板２０１のＰ型不純物拡散領域ＰＷに電気的に接続されている。導電体１２０に対応する導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、２０９、並びに電極パッド２１１は、ＸＹ平面において四角環状の形状を有し得る。なお、導電体１２０＿５がＰ型不純物拡散領域ＰＷに電気的に接続され、導電体１２０＿６がＮ型不純物拡散領域ＮＷに電気的に接続されてもよい。
１．１．４．３ メモリピラーの構成
次に、図５を参照して、メモリピラーＭＰの構成の一例について説明する。図５は、メモリセルアレイ１１の断面図である。
図５に示すように、例えば、半導体層１０１は、３層の半導体層１０１ａ、１０１ｂ、１０１ｃを含む。Ｚ１方向における半導体層１０１ａの上に、半導体層１０１ｂが設けられる。半導体層１０１ｂの上に、半導体層１０１ｃが設けられる。例えば、半導体層１０１ｂは、半導体層１０１ａと半導体層１０１ｃとの間に設けられた絶縁層１２１を置き換えることにより形成される。半導体層１０１ａ～１０１ｃは、シリコンを含み得る。また、半導体層１０１ａ～１０１ｃは、半導体の不純物としてリン（Ｐ）を含み得る。
Ｚ１方向における半導体層１０１の上には、１０層の絶縁層１０２と１０層の配線層１０３とが１層ずつ交互に積層されている。図５の例では、１０層の配線層１０３は、半導体層１０１に近い側から順に、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤとして機能する。なお、選択ゲート線ＳＧＳ及びＳＧＤとして機能する配線層１０３は、複数設けられてもよい。例えば、配線層１０３の導電材料として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられ得る。この場合、ＴｉＮは、Ｗを覆うように形成される。ＴｉＮは、例えばＣＶＤ（chemical vapor deposition）によりＷを成膜する際、Ｗの酸化を抑制するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。また、配線層１０３は、ＡｌＯ等の高誘電率材料を含み得る。この場合、高誘電率材料は、導電材料を覆うように形成される。例えば、配線層１０３の各々において、配線層１０３の上下に設けられた絶縁層１０２及びメモリピラーＭＰの側面と接するように高誘電率材料が設けられる。そして、高誘電率材料と接するようにＴｉＮが設けられる。そして、ＴｉＮと接し、配線層１０３の内部を埋め込むようにＷが設けられる。
選択ゲート線ＳＧＤとして機能する配線層１０３の上には、絶縁層１１１が設けられている。
メモリセルアレイ１１内には、複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、Ｚ方向に延伸する略円柱形状を有している。メモリピラーＭＰは、１０層の配線層１０３を貫通する。メモリピラーＭＰの底面は、半導体層１０１に達する。なお、メモリピラーＭＰは、Ｚ方向に複数のピラーが連結された構造であってもよい。
メモリピラーＭＰの内部構成について説明する。メモリピラーＭＰは、ブロック絶縁膜１４０、電荷蓄積層１４１、トンネル絶縁膜１４２、半導体層１４３、コア層１４４、及びキャップ層１４５を含む。
メモリピラーＭＰの側面の一部及びＺ２方向の底面には、外側から順に、ブロック絶縁膜１４０、電荷蓄積層１４１、及びトンネル絶縁膜１４２が積層されている。より具体的には、半導体層１０１ｂの同層及びその近傍において、メモリピラーＭＰの側面のブロック絶縁膜１４０、電荷蓄積層１４１、及びトンネル絶縁膜１４２が除去されている。トンネル絶縁膜１４２の側面及び底面、並びに半導体層１０１ｂに接するように半導体層１４３が設けられている。半導体層１４３は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。半導体層１４３の内部は、コア層１４４により埋め込まれている。メモリピラーＭＰの上部では、半導体層１４３及びコア層１４４の上に、キャップ層１４５が設けられている。キャップ層１４５の側面は、トンネル絶縁膜１４２に接する。
メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７として機能する配線層１０３が組み合わされることにより、メモリセルトランジスタＭＣ０～ＭＣ７が構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤとして機能する配線層１０３とが組み合わされることにより、選択トランジスタＳＴ１が構成される。メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層１０３とが組み合わされることにより、選択トランジスタＳＴ２が構成される。
ブロック絶縁膜１４０、トンネル絶縁膜１４２、及びコア層１４４は、絶縁材料として、ＳｉＯを含み得る。電荷蓄積層１４１は、ＳｉＮを含み得る。半導体層１４３及びキャップ層１４５は、シリコンを含み得る。
キャップ層１４５の上には、導電体１０４が設けられている。導電体１０４の上には、導電体１０５が設けられている。導電体１０５は、配線層１０６に接続されている。
１．１．５ 壁ユニットＷＵ１及びＷＵ２の構成
次に、図６～図８を参照して、壁ユニットＷＵ１及びＷＵ２の構成の一例について説明する。図６は、壁ユニットＷＵ１及びＷＵ２の断面図である。図７は、図６のＡ１－Ａ２線に沿った導電体１２０の平面図である。図８は、図６のＢ１－Ｂ２線に沿った配線層１０８の平面図である。なお、図７の例では、導電体１２０以外は省略されている。図８の例では、壁領域ＷＲの配線層１０８以外は省略されている。なお、図６～図８の説明において、図４の説明と重複する部分は省略する。
図６に示すように、例えば、導電体１２０は、Ｚ２方向に向かってテーパー形状を有している。すなわち、導電体１２０のＺ１方向を向いた面の面積は、Ｚ２方向を向いた面の面積よりも大きい。半導体層１０１＿１は、半導体層１０１ａ及び１０１ｃを含み、半導体層１０１ｂを含まない。半導体層１０１において、突出部分ＰＴが設けられる領域では、半導体層１０１ａと、半導体層１０１ｃとが、半導体層１０１ｂを介さずに直接接している。突出部分ＰＴは、半導体層１０１ａの突出部分である。例えば、絶縁層１２１は、３層の絶縁層１２１ａ、１２１ｂ、及び１２１ｃを含む。コア領域ＣＲ以外の半導体層１０１では、絶縁層１２１（１２１ａ～１２１ｃ）を半導体層１０１ｂに置き換える処理が行われていない。このため、半導体層１０１＿１内には、絶縁層１２１ａ～１２１ｃが残存している。例えば、絶縁層１２１ａ及び１２１ｃは、絶縁材料として、ＳｉＯを含み得る。絶縁層１２１ｂは、絶縁材料として、ＳｉＮを含み得る。
次に、導電体１２０の平面レイアウトについて説明する。
図７に示すように、例えば、導電体１２０＿１～１２０＿７は、ＸＹ平面において、四角環状の形状を有する。導電体１２０＿１～１２０＿７は、互いに接していない。なお、導電体１２０＿１～１２０＿３は、互いに接していてもよい。また、導電体１２０＿１～１２０＿７は、環状であれば、四角形状でなくてもよい。
次に、配線層１０８の平面レイアウトについて説明する。
図８に示すように、例えば、配線層１０８＿１は、格子状の配線層が四角環状に配置されたパターン形状を有する。配線層１０８＿１は、導電体１２０＿１～１２０＿３に電気的に接続される。より具体的には、例えば、配線層１０８＿１は、Ｚ方向において、導電体１２０＿１～１２０＿３と向かい合う位置に、３列の環状の配線層が設けられている。そして、３列の配線層が互いに接続するように、格子状の配線層が形成されている。なお、配線層１０８＿１の形状は、これに限定されない。配線層１０８＿１は、導電体１２０＿１～１２０＿３が電気的に接続可能な構造であればよい。例えば、配線層１０８＿１は、導電体１２０＿１から１２０＿３までの幅の広さを有するライン形状（１列）の配線層であってもよい。
配線層１０８＿２及び１０８＿３は、例えば、四角環状に配置されたライン形状を有する。配線層１０８＿２は、導電体１２０＿５に電気的に接続される。配線層１０８＿３は、導電体１２０＿６に電気的に接続される。より具体的には、例えば、配線層１０８＿２は、Ｚ方向において、導電体１２０＿５と向かい合う位置に設けられている。配線層１０８＿３は、Ｚ方向において、導電体１２０＿６と向かい合う位置に設けられている。なお、Ｚ方向において、導電体１２０＿４及び１２０＿７と向かい合う位置に、配線層１０８は、設けられていない。
１．２ チップ貼り合わせ後の半導体装置の製造工程
次に、図９～図１６を参照して、アレイチップ１０と回路チップ２０とを貼り合わせた後の半導体装置の製造工程について説明する。図９～図１６は、半導体装置の製造工程を示す素子領域ＥＲ及び壁領域ＷＲの断面図である。
図９に示すように、アレイチップ１０と回路チップ２０とを貼り合わせた後、アレイチップ１０の基板を除去する。その後、Ｚ２方向における絶縁層１１３の上に絶縁層１１４を形成する。なお、絶縁層１１４の上に、例えば、ＳｉＯを含む絶縁層が更に形成されてもよい。
図１０に示すように、半導体層１０１、並びに絶縁層１２１、１１３、及び１１４を加工する。
図１１に示すように、Ｚ２方向における上面全体を覆うように、絶縁層１１５を形成する。
図１２に示すように、絶縁層１１３、１１４及び１１５を加工する。これにより、例えば、コア領域ＣＲでは、半導体層１０１の一部が露出する。周辺回路領域ＰＲでは、導電体１３０のＺ２方向の端部が露出する。壁領域ＷＲでは、導電体１２０＿５及び１２０＿６のＺ２方向の端部が露出する。
図１３に示すように、配線層１１６を形成する。例えば、コア領域ＣＲでは、配線層１１６は、半導体層１０１と接続される。周辺回路領域ＰＲでは、配線層１１６は、導電体１３０と接続される。壁領域ＷＲでは、配線層１１６は、導電体１２０＿５及び１２０＿６と接続される。
図１４に示すように、Ｚ２方向における上面全体を覆うように、絶縁層１１７及び１１８を形成する。
図１５に示すように、表面保護層１１９を形成する。その後、表面保護層１１９をマスクとして、絶縁層１１７及び１１８を加工する。これにより、周辺回路領域ＰＲでは、外部接続端子形成領域ＢＲにおいて、配線層１１６が露出する。図４に示すように、壁領域ＷＲの外周部及びカーフ領域ＫＲでは、表面保護層１１９に覆われていない絶縁層１１７及び１１８が加工され、絶縁層１１５が露出する。なお、図１６に示すように、絶縁層１１７及び１１８を加工する際に、壁領域ＷＲの外周部及びカーフ領域ＫＲでは、表面保護層１１９に覆われていない絶縁層１１４及び１１５も除去される場合がある。この場合、表面保護層１１９に覆われていない半導体層１０１、並びに導電体１２０＿１及び１２０＿２が露出する。
１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、半導体装置１の歩留まりを向上できる。本効果につき、詳述する。
図１６を用いて説明したように、例えば、半導体装置１の製造工程において、絶縁層１１７及び１１８を加工する際に、表面保護層１１９に覆われていない半導体層１０１＿１、並びに導電体１２０＿１及び１２０＿２が露出する場合がある。半導体層１０１＿１（及び半導体層１０１＿１に接続されている導電体１２０＿３）、並びに導電体１２０＿１及び１２０＿２がフローティング状態（半導体基板２０１に接地されていない状態）にあると、絶縁層１１７及び１１８のドライエッチングによるチャージアップにより、アーキングが発生するおそれがある。
これに対して、本実施形態に係る構成であれば、壁ユニットＷＵ１を構成する複数の導電体１２０（１２０＿１～１２０＿３）は、共通に接続された配線層１０８＿１を介して、半導体基板２０１に接続（接地）されている。このため、絶縁層１１７及び１１８を加工する際に、壁領域ＷＲにおいて露出した半導体層１０１及び導電体１２０に発生した電荷を半導体基板２０１に逃がすことができる。これにより、アーキングの発生を抑制できる。よって、半導体装置１の歩留まりを向上できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる壁領域ＷＲの構成について２つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１ 第１例
図１７及び図１８を参照して、第１例の壁領域ＷＲの構成について説明する。図１７は、半導体装置１の断面を示している。図１８は、配線層１０８の平面図である。
図１７に示すように、本例では、壁ユニットＷＵ１の導電体１２０＿１～１２０＿３は、別々の電流経路を介して、半導体基板２０１に電気的に接続されている。より具体的には、例えば、導電体１２０＿１～１２０＿３は、互いに異なる導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、電極パッド１１０及び２１１、導電体２１０、配線層２０９、導電体２０８、配線層２０７、導電体２０６、配線層２０５、及び導電体２０４を介して、半導体基板２０１に接続されている。以下の説明において、導電体１２０＿１、１２０＿２、及び１２０＿３に接続された配線層１０８をそれぞれ特定する場合、配線層１０８＿ａ、１０８＿ｂ、及び１０８＿ｃと表記する。
図１８に示すように、例えば、配線層１０８＿ａ～１０８＿ｃは、例えば、四角環状に配置されたライン形状を有する。例えば、配線層１０８＿ａ～１０８＿ｃは、Ｚ方向において、導電体１２０＿１～１２０＿３とそれぞれ向かい合う位置に設けられている。
２．２ 第２例
図１９を参照して、第２例の壁領域ＷＲの構成について説明する。図１９は、半導体装置１の断面を示している。
図１９に示すように、本例では、導電体１２０＿１～１２０＿３は、回路チップ２０に設けられた配線層２０９に、共通に接続されている。この場合、例えば、配線層２０９は、第１実施形態の図８で説明した配線層１０８＿１と同様のパターン形状を有していてもよい。
２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
３、変形例等
上記実施形態によれば、半導体装置は、素子領域（ＥＲ）及び素子領域を囲む第１領域（ＷＲ）を有する基板（２０１）と、素子領域及び第１領域の一部に設けられた表面保護層（１１９）と、少なくとも一部が、第１領域の表面保護層が設けられていない第２領域（ＯＲ）に配置されている第１半導体層（１０１＿１）と、第１領域に設けられ、素子領域を囲み、第１方向（Ｚ方向）における基板と第１半導体層との間に配置され、一端が第１半導体層に接する第１導電体（１２０＿３）と、を含む。第１導電体は、基板に電気的に接続される。
上記実施形態を適用することにより、半導体装置１の製造歩留まりを向上できる。
なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。
例えば、上記実施形態において、導電体１２０＿３が素子領域ＥＲ及び壁ユニットＷＵ２を囲む環状の形状である場合について説明したが、導電体１２０＿３の形状は、これに限定されない。導電体１２０＿１及び１２０＿２が環状であれば、壁ユニットＷＵ１は、クラックストッパーとしての機能を有し得る。この場合、導電体１２０＿３を介して半導体層１０１＿１と半導体基板２０１とが電気的に接続されていれば、導電体１２０＿３は、環状でなくてもよい。例えば、導電体１２０＿３は、図７に示す四角環状の一部であってもよいし、四角環状を分割した複数の部分の集合であってもよい。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
実施形態は例示であり、発明の範囲はそれらに限定されない。
１…半導体装置
１０…アレイチップ
１１…メモリセルアレイ
２０…回路チップ
２１…シーケンサ
２２…電圧発生回路
２３…ロウデコーダ
２４…センスアンプ
１０１、１０１＿１、１０１ａ～１０１ｃ、１４３…半導体層
１０２、１１１～１１５、１１７、１１８、１２１、１２１ａ～１２１ｃ、２１２、２１３…絶縁層
１０３、１０６、１０８、１０８＿１～１０８＿３、１０８＿ａ～１０８＿ｃ、１１６、２０５、２０７、２０９…配線層
１０４、１０５、１０７、１０９、１２０、１２０＿１～１２０＿７、１３０、２０４、２０６、２０８、２１０…導電体
１１０、２１１…電極パッド
１１９…表面保護層
１４０…ブロック絶縁膜
１４１…電荷蓄積層
１４２…トンネル絶縁膜
１４４…コア層
１４５…キャップ層
２０１…半導体基板
２０２…ゲート絶縁膜
２０３…ゲート電極
ＢＲ…外部接続端子形成領域
ＣＲ…コア領域
ＥＲ…素子領域
ＩＲ…内周領域
ＫＲ…カーフ領域
ＭＣ０～ＭＣ７…メモリセルトランジスタ
ＯＲ…外周領域
ＰＲ…周辺回路領域
ＳＧＤ０～ＳＧＤ３…選択ゲート線
ＳＴ１、ＳＴ２…選択トランジスタ
ＳＵ０～ＳＵ３…ストリングユニット
ＴＲ…トランジスタ
ＷＬ０～ＷＬ７…ワード線
ＷＲ…壁領域
ＷＵ１…壁ユニット
ＷＵ２…壁ユニット

Claims (5)

  1. 素子領域及び前記素子領域を囲む第１領域を有する基板と、
    前記素子領域及び前記第１領域の一部に設けられた表面保護層と、
    少なくとも一部が、前記第１領域の前記表面保護層が設けられていない第２領域に配置されている第１半導体層と、
    前記第１領域に設けられ、前記素子領域を囲み、第１方向における前記基板と前記第１半導体層との間に配置され、一端が前記第１半導体層に接する第１導電体と、
    を備え、
    前記第１導電体は、前記基板に電気的に接続される、
    半導体装置。
  2. 前記第１領域において前記第１導電体と同層に設けられ、前記第１導電体及び前記第１半導体層を囲み、前記第１半導体層に接していない第２導電体を更に備え、
    前記第２導電体は、前記基板に電気的に接続される、
    請求項１に記載の半導体装置。
  3. 前記素子領域において、前記第１半導体層と同層に設けられた第２半導体層と、
    前記第１方向における前記基板と前記第２半導体層との間に設けられた第１配線層と、
    前記第１方向に延伸し、前記第１配線層を通過し、前記第２半導体層に接する第３半導体層を含むメモリピラーと、
    を更に備える、
    請求項１または２に記載の半導体装置。
  4. 前記第１方向における前記基板と前記第１導電体及び前記第２導電体との間に設けられ、前記第１導電体及び前記第２導電体が電気的に接続された第２配線層を更に備え、
    前記第１導電体及び前記第２導電体は、前記第２配線層を介して、前記基板に電気的に接続される、
    請求項２に記載の半導体装置。
  5. 前記第２配線層は、前記素子領域を囲み、格子状のパターンで形成されている、
    請求項４に記載の半導体装置。


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