WO2024080192A1 - 半導体装置及び半導体装置の製造方法、光検出装置 - Google Patents

半導体装置及び半導体装置の製造方法、光検出装置 Download PDF

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insulating film
opening
interlayer insulating
film
semiconductor device
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隆聖 山本
聖大 日田
雅幸 田崎
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ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • This disclosure relates to a semiconductor device, a method for manufacturing a semiconductor device, and a photodetector.
  • a pad in the uppermost layer of the wiring layer of the pixel substrate see, for example, Patent Document 1. It is also known to form a pad in a semiconductor layer in which the photoelectric conversion elements of the pixel substrate are formed (see, for example, Patent Document 2). It is also known to use a low dielectric constant film as an interlayer insulating film (see, for example, Patent Document 3).
  • unevenness may occur on the side of the opening as the side etching progresses. If unevenness is formed on the side of the opening, the electrode film may be formed in the recesses of this unevenness, and the electrode film may remain in the recesses. This may cause a deterioration in characteristics.
  • This disclosure has been made in consideration of these circumstances, and aims to provide a semiconductor device, a method for manufacturing a semiconductor device, and a photodetector that can suppress deterioration of characteristics.
  • a semiconductor device includes a first semiconductor layer having a first surface and a second surface located opposite the first surface, a first interlayer insulating film provided on the first surface side of the first semiconductor layer, a first opening provided in the first interlayer insulating film and opening on a surface of the first interlayer insulating film, an electrode provided within the first opening, and an insulating film covering at least a side surface of the first opening and provided away from the side surface of the electrode.
  • the insulating film can cover the unevenness and fill in the concaves of the unevenness. This can prevent the electrode film from being formed in the concaves of the unevenness. This can reduce the possibility that light will be diffusely reflected by the surface of the electrode film remaining in the concaves of the unevenness during visual inspection, resulting in the film being determined to be abnormal (defective). This can prevent deterioration of visual characteristics.
  • the insulating film covering the side surface of the first opening can reduce the above-mentioned unevenness. This makes it easier to fill the first opening with, for example, the second interlayer insulating film without any gaps. Since the occurrence of voids in the first opening can be suppressed, the filling characteristics of the first opening can be improved.
  • a method for manufacturing a semiconductor device includes the steps of forming a first interlayer insulating film on the first surface side of a first semiconductor layer having a first surface and a second surface located opposite the first surface, dry etching the first interlayer insulating film to form a first opening that opens into the surface of the first interlayer insulating film, forming an insulating film on at least a side surface of the first opening, and forming an electrode within the first opening at a position away from the insulating film covering the side surface.
  • a photodetector has a first surface and a second surface located opposite the first surface, and includes a first semiconductor layer in which a photoelectric conversion element is provided, a first interlayer insulating film provided on the first surface side of the first semiconductor layer, a first opening provided in the first interlayer insulating film and opening onto the surface of the first interlayer insulating film, an electrode provided within the first opening, and an insulating film covering at least a side surface of the first opening and spaced apart from the side surface of the electrode.
  • the insulating film can cover the unevenness and fill in the concave portions of the unevenness. This can prevent the electrode film from being formed in the concave portions of the unevenness.
  • the possibility of light being diffused by the surface of the electrode film remaining in the concave portions of the unevenness, resulting in the film being determined to be abnormal (defective) can be reduced. Deterioration of visual characteristics can be prevented.
  • the unevenness can be reduced by covering the unevenness with an insulating film. This makes it easier to fill the first opening with, for example, the second interlayer insulating film without any gaps. Since the occurrence of voids in the first opening can be suppressed, the filling characteristics of the first opening can be improved.
  • FIG. 1 is a diagram illustrating an example of a system configuration of an imaging apparatus according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing an example of the configuration of one pixel provided in a pixel array portion of the imaging device according to an embodiment of the present disclosure.
  • FIG. 3 is a cross-sectional view illustrating an example of the configuration of an imaging device according to an embodiment of the present disclosure.
  • FIG. 4 is a cross-sectional view illustrating a more specific configuration example of the imaging device according to the embodiment of the present disclosure.
  • FIG. 5A is a cross-sectional view showing a manufacturing method for an imaging device according to an embodiment of the present disclosure (before bonding of substrates).
  • FIG. 5B is a cross-sectional view showing a manufacturing method for an imaging device according to an embodiment of the present disclosure (before bonding of substrates).
  • FIG. 5C is a cross-sectional view showing a manufacturing method for an imaging device according to an embodiment of the present disclosure (before bonding of substrates).
  • FIG. 5D is a cross-sectional view showing a manufacturing method for an imaging device according to an embodiment of the present disclosure (before bonding of substrates).
  • FIG. 5E is a cross-sectional view showing a manufacturing method for an imaging device according to an embodiment of the present disclosure (before bonding of substrates).
  • FIG. 5F is a cross-sectional view showing a manufacturing method for an imaging device according to an embodiment of the present disclosure (before bonding of substrates).
  • FIG. 5G is a cross-sectional view showing a manufacturing method for an imaging device according to an embodiment of the present disclosure (before bonding of substrates).
  • FIG. 6A is a cross-sectional view showing a manufacturing method of an imaging device according to an embodiment of the present disclosure (after bonding of substrates).
  • FIG. 6B is a cross-sectional view showing a manufacturing method of an imaging device according to an embodiment of the present disclosure (after bonding of substrates).
  • 7A to 7C are cross-sectional views showing a manufacturing process of an imaging device according to a comparative example of the present disclosure.
  • 8A to 8C are cross-sectional views showing a manufacturing process of an imaging device according to a comparative example of the present disclosure.
  • FIG. 9A to 9C are cross-sectional views showing a manufacturing process of an imaging device according to a comparative example of the present disclosure.
  • 10A to 10C are cross-sectional views showing a manufacturing process of an imaging device according to a comparative example of the present disclosure.
  • FIG. 11 is a cross-sectional view showing a case where an etching damage layer is formed on the side surface and bottom surface of the first opening in the imaging device according to the embodiment of the present disclosure.
  • FIG. 12 is a cross-sectional view showing a configuration example of an imaging device according to Modification 1-1 of the embodiment of the present disclosure.
  • FIG. 13 is a cross-sectional view illustrating a configuration example of an imaging device according to Modification 1-2 of the embodiment of the present disclosure.
  • FIG. 14 is a cross-sectional view illustrating a configuration example of an imaging device according to Modification 1-3 of the embodiment of the present disclosure.
  • FIG. 15 is a cross-sectional view showing a configuration example of an imaging device according to Modification 2-1 of the embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view showing a configuration example of an imaging device according to Modification 2-2 of the embodiment of the present disclosure.
  • FIG. 17 is a cross-sectional view showing a configuration example of an imaging device according to Modification 3-1 of the embodiment of the present disclosure.
  • FIG. 18 is a cross-sectional view showing a configuration example of an imaging device according to Modification 3-2 of the embodiment of the present disclosure.
  • FIG. 19 is a cross-sectional view illustrating a configuration example of an imaging device according to a fourth modification of the embodiment of the present disclosure.
  • FIG. 20 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • FIG. 21 is a diagram showing an example of the installation position of the imaging unit.
  • FIG. 1 is a diagram showing an example of a system configuration of an imaging device 10 according to an embodiment of the present disclosure.
  • the imaging device 10 shown in Fig. 1 (which is an example of a "semiconductor device" of the present disclosure and also an example of a "photodetector” of the present disclosure) is, for example, a CMOS image sensor manufactured by applying or partially using a CMOS process.
  • the imaging device 10 includes a pixel array unit 11 and a peripheral circuit unit.
  • the peripheral circuit unit includes, for example, a vertical drive unit 12, a column processing unit 13, a horizontal drive unit 14, and a system control unit 15.
  • the imaging device 10 further includes a signal processing unit 18 and a data storage unit 19.
  • the signal processing unit 18 and the data storage unit 19 may be mounted on the same substrate as the pixel array unit 11 and the peripheral circuit unit of the imaging device 10, or may be disposed on a substrate separate from the pixel array unit 11 and the peripheral circuit unit.
  • the processing of the signal processing unit 18 and the data storage unit 19 may be performed by an external signal processing unit provided on a substrate separate from the pixel array unit 11 and the peripheral circuit unit, such as a DSP (Digital Signal Processor) circuit or software.
  • DSP Digital Signal Processor
  • the pixel array section 11 is configured with a number of unit pixels (hereinafter sometimes simply referred to as "pixels") arranged in row and column directions.
  • pixels unit pixels
  • the row direction refers to the direction in which the pixels in a pixel row are arranged (i.e., the horizontal direction)
  • the column direction refers to the direction in which the pixels in a pixel column are arranged (i.e., the vertical direction).
  • a unit pixel has a photoelectric conversion section (e.g., a photodiode) that generates and accumulates an electric charge according to the amount of light received, and a number of pixel transistors (so-called MOS transistors).
  • a photoelectric conversion section e.g., a photodiode
  • MOS transistors pixel transistors
  • pixel drive lines 16 are wired in the row direction as row signal lines for each pixel row, and vertical signal lines 17 are wired in the column direction as column signal lines for each pixel column.
  • the pixel drive lines 16 transmit drive signals for driving the pixels when reading out signals.
  • the pixel drive line 16 is shown as a single wire, but is not limited to one.
  • One end of the pixel drive line 16 is connected to an output terminal corresponding to each row of the vertical drive section 12.
  • the vertical drive unit 12 is composed of a shift register, an address decoder, etc., and drives each pixel of the pixel array unit 11 all at once or on a row-by-row basis.
  • the vertical drive unit 12, together with the system control unit 15 that controls the vertical drive unit 12 constitutes a drive unit that controls the operation of each pixel of the pixel array unit 11.
  • this vertical drive unit 12 is generally configured to have two scanning systems: a read scanning system and a sweep scanning system.
  • the readout scanning system sequentially selects and scans the unit pixels of the pixel array section 11 row by row in order to read out signals from the unit pixels.
  • the signals read out from the unit pixels are analog signals.
  • the sweep scanning system performs sweep scanning on the readout row on which the readout scanning system performs readout scanning, prior to the readout scanning by the exposure time.
  • the sweep-out scan by this sweep-out scanning system sweeps out unnecessary charges from the photoelectric conversion units of the unit pixels of the readout row, thereby resetting the photoelectric conversion units. Then, by sweeping out (resetting) the unnecessary charges by this sweep-out scanning system, a so-called electronic shutter operation is performed.
  • electronic shutter operation refers to the operation of discarding the charge in the photoelectric conversion unit and starting a new exposure (starting the accumulation of charge).
  • the signal read out by the read operation of the read scanning system corresponds to the amount of light received since the immediately preceding read operation or electronic shutter operation.
  • the period from the read timing of the immediately preceding read operation or the sweep timing of the electronic shutter operation to the read timing of the current read operation is the exposure period of the charge in the unit pixel.
  • the signals output from each unit pixel in the pixel row selected and scanned by the vertical drive unit 12 are input to the column processing unit 13 through each vertical signal line 17 for each pixel column.
  • the column processing unit 13 performs a predetermined signal processing on the signals output from each pixel in the selected row through the vertical signal line 17 for each pixel column in the pixel array unit 11, and temporarily holds the pixel signals after signal processing.
  • the column processing unit 13 performs at least noise removal processing as signal processing, such as CDS (Correlated Double Sampling) processing and DDS (Double Data Sampling) processing.
  • CDS processing removes pixel-specific fixed pattern noise such as reset noise and threshold variation of the amplification transistor in the pixel.
  • the column processing unit 13 can also have, for example, an AD (analog-digital) conversion function to convert analog pixel signals into digital signals and output them.
  • AD analog-digital
  • the horizontal drive unit 14 is composed of a shift register, an address decoder, etc., and sequentially selects unit circuits corresponding to pixel columns in the column processing unit 13. Through selective scanning by this horizontal drive unit 14, pixel signals that have been signal-processed for each unit circuit in the column processing unit 13 are output sequentially.
  • the system control unit 15 is composed of a timing generator that generates various timing signals, and controls the driving of the vertical driving unit 12, column processing unit 13, and horizontal driving unit 14 based on the various timings generated by the timing generator.
  • the signal processing unit 18 has at least an arithmetic processing function, and performs various signal processing such as arithmetic processing on the pixel signals output from the column processing unit 13.
  • the data storage unit 19 temporarily stores data necessary for signal processing in the signal processing unit 18.
  • Fig. 2 is a circuit diagram showing a configuration example of one pixel provided in the pixel array section 11 of the imaging device 10 according to an embodiment of the present disclosure.
  • the pixel in the pixel array section 11 is configured to include a photoelectric conversion element 51, a transfer transistor 52, a charge-voltage conversion section 53, a reset transistor 54, an amplification transistor 55, and a selection transistor 56.
  • the photoelectric conversion element 51 is, for example, a PN junction photodiode that receives light from a subject and generates and accumulates an electric charge according to the amount of light received through photoelectric conversion.
  • the transfer transistor 52 is provided between the photoelectric conversion element 51 and the charge-voltage conversion unit 53, and transfers the electric charge accumulated in the photoelectric conversion element 51 to the charge-voltage conversion unit 53 in response to a drive signal TRG applied to the gate electrode (i.e., transfer gate) of the transfer transistor 52.
  • the transfer transistor 52, the reset transistor 54, and the selection transistor 56 are composed of N-channel MOS transistors.
  • the gate electrode (transfer gate) of the transfer transistor 52, the gate electrode of the reset transistor 54, and the gate electrode of the selection transistor 56 are respectively supplied with drive signals TRG, RST, and SEL. These drive signals are pulse signals that are active (on) when high level and inactive (off) when low level.
  • the transfer transistor 52 when the drive signal TRG supplied to the gate electrode (transfer gate) of the transfer transistor 52 becomes active and the transfer transistor 52 is turned on, the charge stored in the photoelectric conversion element 51 is transferred to the charge-voltage conversion unit 53.
  • the charge-voltage conversion unit 53 is a floating diffusion region (FD) that converts the charge transferred from the photoelectric conversion element 51 via the transfer transistor 52 into an electrical signal, for example a voltage signal, and outputs it.
  • the charge-voltage conversion unit 53 is connected to a reset transistor 54, and is also connected to the vertical signal line 17 via an amplification transistor 55 and a selection transistor 56.
  • the reset transistor 54 is an element that appropriately initializes (resets) the charge-voltage conversion unit 53 and the like, and has a drain connected to the power supply voltage VDD and a source connected to the charge-voltage conversion unit 53.
  • a drive signal RST is applied to the gate electrode of the reset transistor 54 as a reset signal.
  • the reset transistor 54 becomes conductive, and the potential of the charge-voltage conversion unit 53 and other components is reset to the level of the power supply voltage VDD. In other words, the charge-voltage conversion unit 53 and other components are initialized.
  • the amplifying transistor 55 has a gate electrode connected to the charge-voltage converter 53 and a drain connected to the power supply voltage VDD, and serves as the input of a source follower circuit that reads out the charge obtained by photoelectric conversion in the photoelectric conversion element 51.
  • the amplifying transistor 55 has a source connected to the vertical signal line 17 via the selection transistor 56, and thus constitutes a constant current source and a source follower circuit that are connected to one end of the vertical signal line 17.
  • the selection transistor 56 is connected between the source of the amplification transistor 55 and the vertical signal line 17, and the gate electrode of the selection transistor 56 is supplied with the drive signal SEL as a selection signal.
  • the drive signal SEL is activated, the selection transistor 56 is turned on and the pixel in which the selection transistor 56 is provided is selected.
  • the signal output from the amplification transistor 55 is read out to the column processing unit 13 via the vertical signal line 17.
  • a plurality of drive lines are wired, for example, for each pixel row, as pixel drive lines 16 in FIG. 1.
  • Drive signals TRG, RST, and SEL are supplied from the vertical drive unit 12 to the inside of the pixel through the plurality of drive lines as pixel drive lines 16.
  • each pixel circuit in FIG. 2 is an example of a pixel circuit that can be used in the pixel array section 11, and pixel circuits of other configurations can also be used.
  • each pixel can have a shared pixel structure.
  • the shared pixel structure is composed of, for example, multiple photoelectric conversion elements, multiple transfer transistors, one shared charge-voltage conversion section, and one other shared pixel transistor.
  • FIG. 3 is a cross-sectional view showing a configuration example of an imaging device 10 according to an embodiment of the present disclosure.
  • the imaging device 10 shown in FIG. 3 has a so-called back-illuminated structure in which light is incident from the back side opposite to the surface (front surface) of the wiring layer 101C side of the pixel substrate 101.
  • the back side of the pixel substrate 101 will be referred to as the incident surface or light receiving surface.
  • the light incident side (upper side of FIG. 3) is the upper side of the imaging device 10
  • the opposite side to the light incident side (lower side of FIG. 3) is the lower side of the imaging device 10.
  • the imaging device 10 has a pixel substrate 101 and a control substrate 102, and has a stacked back-illuminated configuration in which the control substrate 102 is stacked on the front side of the pixel substrate 101.
  • the pixel substrate 101 has, for example, the pixel array unit 11 shown in FIG. 1 arranged thereon.
  • the control substrate 102 has, for example, the vertical drive unit 12, column processing unit 13, horizontal drive unit 14, system control unit 15, signal processing unit 18, and data storage unit 19 shown in FIG. 1 arranged thereon.
  • the vertical drive unit 12, column processing unit 13, horizontal drive unit 14, system control unit 15, signal processing unit 18, and part of the data storage unit 19 may be arranged on the pixel substrate 101.
  • the signal processing unit 18 and data storage unit 19 may be arranged on a substrate separate from the pixel substrate 101 and control substrate 102.
  • a light collection layer 101A, a semiconductor layer 101B (an example of a "first semiconductor layer” in the present disclosure), and a wiring layer 101C are laminated from the top.
  • the semiconductor layer 101B has a surface 101Ba (a lower surface in FIG. 3; an example of a "first surface” in the present disclosure) and a back surface 101Bb (an upper surface in FIG. 3; an example of a "second surface” in the present disclosure) located on the opposite side of the surface 101Ba.
  • the wiring layer 101C is disposed on the surface 101Ba side of the semiconductor layer 101B, and the light collection layer 101A is disposed on the back surface 101Bb side of the semiconductor layer 101B.
  • On-chip microlenses 121 and color filters 122 are formed on the light-collecting layer 101A.
  • Light from a subject that is incident on the upper surface (incident surface) of the light-collecting layer 101A is collected by the on-chip microlenses 121 onto a photoelectric conversion element 51 (see FIG. 2) formed on the semiconductor layer 101B.
  • the photoelectric conversion element 51 photoelectrically converts the light that is incident from the back surface 101Bb side of the semiconductor layer 101B.
  • the semiconductor layer 101B includes semiconductor elements such as a photoelectric conversion element 51, a transfer transistor 52, a charge-voltage conversion unit 53, a reset transistor 54, an amplification transistor 55, and a selection transistor 56 (all of which are shown in FIG. 2) for each pixel.
  • semiconductor elements such as a photoelectric conversion element 51, a transfer transistor 52, a charge-voltage conversion unit 53, a reset transistor 54, an amplification transistor 55, and a selection transistor 56 (all of which are shown in FIG. 2) for each pixel.
  • the wiring layer 101C is provided with wiring 123 across four layers in the vertical direction (i.e., the thickness direction of the wiring layer 101C).
  • the wiring 123 in each layer is connected by vias 124.
  • the wiring 123 and the vias 124 are made of, for example, Cu (copper) or a Cu alloy.
  • the wiring layer 101C is provided with pad electrodes 125 (an example of an "electrode" in this disclosure) for external connection.
  • the pad electrodes 125 are shown positioned at approximately the same height as the wiring 123 in the second to fourth layers of the wiring layer 101C, but this is merely one example of this embodiment.
  • a through hole 101D is provided above the pad electrode 125, penetrating the light collecting layer 101A and the semiconductor layer 101B.
  • the through hole 101D corresponds to the second opening H2 (see Figures 6A and 6B) described below.
  • the through hole 101D exposes a part of the surface 125b of the pad electrode 125 that connects to the conductive wire (hereinafter, the connection surface).
  • the bottom surface of the through hole 101D is the connection surface 125b of the pad electrode 125.
  • a bonding pad 126 (an example of a "first bonding pad” in this disclosure) for bonding to the control board 102 is provided at the lower end of the wiring layer 101C.
  • a part of the bonding pad 126 is connected to the fourth layer wiring 123 through a via 124.
  • Another part of the bonding pad 126 is provided on the opposite side of the through hole 101D across the pad electrode 125, and is connected to the pad electrode 125 through a via.
  • the bonding pad 126 is made of, for example, Cu or a Cu alloy.
  • control substrate 102 In the control substrate 102, a wiring layer 102A and a semiconductor layer 102B (an example of the "second semiconductor layer” of this disclosure) are stacked from the top.
  • the control substrate 102 is stacked on the wiring layer 101C side of the pixel substrate 101, and the wiring layer 101C of the pixel substrate 101 and the wiring layer 102A of the control substrate 102 are in contact with each other.
  • a bonding pad 141 (an example of a "second bonding pad” in this disclosure) for bonding to the pixel substrate 101 is provided at the upper end of the wiring layer 102A.
  • the bonding pad 141 is made of, for example, Cu or a Cu alloy. Although a gap is provided in FIG. 3 to make the drawing easier to understand, the lower surface of the bonding pad 126 on the pixel substrate 101 and the upper surface of the bonding pad 141 on the control substrate 102 are bonded with Cu-Cu. Therefore, in the imaging device 10, the bonding pad 126 and the bonding pad 141 function as internal wiring rather than for external connection.
  • Al wiring 143 made of Al (aluminum) or an Al alloy is provided in the wiring layer 102A.
  • the Al wiring 143 is disposed between the bonding pad 141 and the first-layer wiring 144 of the wiring layer 102A, and is connected to the bonding pad 141 and the first-layer wiring 144 through a via 142.
  • the via 142 is made of, for example, Cu or a Cu alloy.
  • the wiring layer 102A is provided with wiring 144 and an interlayer insulating film 145 (an example of the "third interlayer insulating film" of this disclosure) across three layers in the vertical direction.
  • the interlayer insulating film 145 is provided on the surface 102Ba (an example of the "third surface” of this disclosure) side of the semiconductor layer 102B, and insulates between the top and bottom of the wiring 144 and between the Al wiring 143 and the wiring 144.
  • the wiring 144 of each layer is connected by the via 142.
  • the semiconductor layer 102B is provided with the vertical drive unit 12, column processing unit 13, horizontal drive unit 14, system control unit 15, signal processing unit 18, and control circuitry constituting the data storage unit 19 shown in FIG. 1.
  • the pad electrode 125 of the pixel substrate 101 is connected to the control circuit provided in the semiconductor layer 102B of the control substrate 102 via the wiring 123, via 124, and bonding pad 126 of the wiring layer 101C of the pixel substrate 101, and the bonding pad 141, via 142, Al wiring 143, and wiring 144 of the wiring layer 102A of the control substrate 102.
  • FIG. 4 is a cross-sectional view showing a more specific example of the configuration of the imaging device 10 according to the embodiment of the present disclosure. Note that the top-bottom direction in FIG. 4 is reversed compared to FIG. 3. FIG. 4 also shows the state before the through-hole 101D (see FIG. 3) under the pad electrode 125 and the insulating film (see FIG. 3) covering the pad electrode 125 are provided.
  • the wiring layer 101C has a first interlayer insulating film 20.
  • the first interlayer insulating film 20 has an insulating film 21 made of, for example, a silicon oxide (SiO 2 ) film, a silicon carbide (SiC) film 22, a low dielectric constant film (Low-k film) 23, and a TEOS film 24 alternately stacked on the insulating film 21.
  • the SiC film 22 is an example of the "second insulating layer" of the present disclosure
  • the Low-k film 23 is an example of the "first insulating layer" of the present disclosure.
  • the first interlayer insulating film 20 has a laminated structure in which the SiC film 22 and the Low-k film 23 are alternately stacked.
  • the TEOS film 24 is provided on the topmost SiC film 22.
  • the TEOS film is an oxide film formed using tetra ethoxy silane (Si( OC2H5 ) 4 ) as a raw material.
  • the TEOS film 24 and TEOS films 30, 45, 30A, 30B, 30C, 45 , 301, and 302 described below are all oxide films formed using Si( OC2H5 ) 4 .
  • one SiC film 22 and one low-k film 23 in contact with it are regarded as one insulating film layer, and an example is shown in which a total of four insulating films are stacked.
  • Each of the four insulating films is disposed between the layers of the wiring 123 (see FIG. 3) in the thickness direction (e.g., Z-axis direction) of the wiring layer 101C.
  • the wiring 123 is made of, for example, Cu or a Cu alloy.
  • the SiC film 22 of each layer has the function of suppressing the diffusion of Cu constituting the wiring 123 in the Z-axis direction (i.e., diffusion beyond the layer).
  • the low-k film 23 of each layer has the function of reducing the capacitance generated between the layers of the wiring 123.
  • the relative dielectric constant of the low-k film 23 is, for example, 2.55 or more and 3.19 or less.
  • One example of the material that constitutes the low-k film 23 is a SiOCH film.
  • the low-k film 23 is, for example, composed of a porous material in order to achieve a low relative dielectric constant.
  • the first interlayer insulating film 20 has a first opening H1 that is provided from the surface 20a (top surface in FIG. 4) of the first interlayer insulating film 20 to a midway position in the thickness direction (e.g., Z-axis direction) of the first interlayer insulating film 20.
  • the first opening H1 is provided from the surface 20a of the first interlayer insulating film 20 to the third layer of low-k film 23.
  • the side of the first opening H1 is uneven.
  • the recess 23rec of the unevenness is formed on the side of the low-k film 23.
  • the first opening H1 is formed by, for example, dry etching, and the low-k film 23 is more easily etched than the SiC film 22.
  • the low-k film 23 is made of a porous material and is therefore more easily etched than the SiC film 22. For this reason, the low-k film 23 is formed in a recessed shape relative to the SiC film 22.
  • the side surface of the first opening H1 is covered with a TEOS film 30 (one example of an "insulating film” in the present disclosure).
  • the TEOS film 30 is also an oxide film formed using Si(OC 2 H 5 ) 4 as a raw material.
  • the recess 23rec formed on the side surface of the low-k film 23 is filled with the TEOS film 30.
  • the TEOS film 30 is provided continuously from the surface 20a of the first interlayer insulating film 20 through the side surface of the first opening H1 to the bottom surface of the first opening H1.
  • the thickness of the TEOS film 30 is preferably, for example, 100 nm or more and 200 nm or less, and is preferably 160 nm as an example. If the thickness of the TEOS film 30 is less than 100 nm, the recess 23rec on the side of the first opening H1 may not be sufficiently filled, and the unevenness on the side of the first opening H1 may not be sufficiently alleviated. Also, if the thickness of the TEOS film 30 exceeds 200 nm, the space S between the part of the TEOS film 30 covering the side of the first opening H1 and the side of the pad electrode 125 may become narrow, and the embeddability of the TEOS film 45 (see FIG. 5F described later) in this space S may decrease.
  • the thickness of the TEOS film 30 is preferably, for example, 100 nm or more and 200 nm or less.
  • the thickness of the TEOS film 30 is not limited to 100 nm or more and 200 nm or less.
  • the depth of the recess 23rec is relatively small, even if the thickness of the TEOS film 30 is less than 100 nm, it may be possible to sufficiently reduce the unevenness on the side surface of the first opening H1.
  • the above-mentioned space S is designed to be relatively large, it may be possible to sufficiently ensure embeddability in the space S even if the thickness of the TEOS film 30 exceeds 200 nm.
  • the pad electrode 125 is provided on the TEOS film 30 in the first opening H1.
  • the side of the pad electrode 125 is separated from the portion of the TEOS film 30 that covers the side of the first opening H1.
  • a space S is interposed between the side of the pad electrode 125 and the TEOS film 30.
  • the pad electrode 125 has, for example, an electrode film 40, a first barrier metal film 41 covering the lower surface of the electrode film 40 (i.e., the surface facing the TEOS film 30), and a second barrier metal film 42 covering the upper surface of the electrode film 40 (i.e., the surface facing the TEOS film 30 and connected to the conductive wire).
  • the electrode film 40 is made of, for example, aluminum (Al) or an Al alloy.
  • the first barrier metal film 41 is made of, for example, a tantalum (Ta)/tantalum nitride (TaN) laminate film. TaN is located on the TEOS film 30 side, and Ta is located on the electrode film 40 side.
  • the second barrier metal film 42 is made of, for example, Ta.
  • the imaging device 10 is manufactured using various devices such as a film forming device (including a CVD (chemical vapor deposition) device and a sputtering device), an etching device, a CMP (chemical mechanical polishing) device, and a bonding device.
  • a film forming device including a CVD (chemical vapor deposition) device and a sputtering device
  • an etching device e.g., a CMP (chemical mechanical polishing) device
  • a bonding device e.g., a bonding device.
  • FIG. 5A to 5G are cross-sectional views showing a manufacturing method (before bonding of substrates) of the imaging device 10 according to an embodiment of the present disclosure.
  • Fig. 5A to Fig. 5G show an example of a manufacturing process of the pixel substrate 101 before bonding the pixel substrate 101 and the control substrate 102.
  • the manufacturing equipment forms an insulating film 21 on the surface (the underside in FIG. 3) of the semiconductor layer 101B (see FIG. 3).
  • the manufacturing equipment alternately stacks SiC films 22 and low-k films 23 on the insulating film 21.
  • the manufacturing equipment then deposits a TEOS film 24 on the topmost SiC film 22. This forms the first interlayer insulating film 20.
  • the insulating film 21, SiC film 22, low-k film 23, and TEOS film are each deposited by, for example, the CVD method.
  • the manufacturing equipment uses photolithography to form a mask (not shown) on the TEOS film 24 that exposes the area where the first opening H1 is to be formed and covers the other areas.
  • the manufacturing equipment then uses this mask to dry etch the first interlayer insulating film 20.
  • the manufacturing equipment dry etch the first interlayer insulating film 20 from the surface 20a (top surface in FIG. 5B) of the first interlayer insulating film 20 to a midpoint in the thickness direction (e.g., Z-axis direction) of the first interlayer insulating film 20. This forms the first opening H1 with the low-k film 23 as its bottom surface.
  • the low-k film 23 is porous and is more easily etched than the SiC film 22. As a result, unevenness is formed on the side of the first opening H1. An uneven recess 23rec is formed on the side of the SiC film 22.
  • the manufacturing equipment deposits a TEOS film 30 on the first interlayer insulating film 20 in which the first opening H1 is formed.
  • the TEOS film 30 is deposited to a thickness of 100 nm or more and 200 nm or less by a CVD method, for example.
  • the recess 23rec on the side surface of the first opening H1 is filled with the TEOS film 30.
  • the manufacturing equipment sequentially deposits a first barrier metal film 41, an electrode film 40, and a second barrier metal film 42 on the first interlayer insulating film 20 on which the TEOS film 30 has been formed.
  • the first barrier metal film 41 is made of a Ta/TaN laminate film.
  • the electrode film 40 is made of Al or an Al alloy.
  • the second barrier metal film 42 is made of Ta.
  • the first barrier metal film 41, the electrode film 40, and the second barrier metal film 42 are formed by, for example, a sputtering method.
  • the manufacturing equipment uses photolithography and dry etching techniques to pattern the second barrier metal film 42, the electrode film 40, and the first barrier metal film 41. As a result, as shown in FIG. 5E, the manufacturing equipment forms a pad electrode 125 in the first opening H1.
  • the manufacturing equipment forms a TEOS film 45 (an example of the "second interlayer insulating film" of the present disclosure) on the first interlayer insulating film 20 on which the pad electrode 125 has been formed, to cover the first interlayer insulating film 20 and the pad electrode 125 and to fill the first opening H1.
  • the TEOS film 45 is also an oxide film formed using Si( OC2H5 ) 4 as a raw material.
  • the TEOS film 45 is formed by, for example, a CVD method.
  • the manufacturing equipment then planarizes the surface of the TEOS film 45. This planarization is performed by, for example, CMP.
  • the manufacturing equipment forms a bonding pad 126 and a via 127 that connects the bonding pad 126 to the pad electrode 125.
  • the bonding pad 126 and the via 127 are made of, for example, Cu or a Cu alloy.
  • the bonding pad 126 and the via 127 are formed, for example, by a dual damascene method.
  • the manufacturing equipment places the surface of the pixel substrate 101 on which the bonding pads 126 are formed and the surface of the control substrate 102 on which the bonding pads 141 (see FIG. 3) are formed facing each other, and in this state, bonds the pixel substrate 101 and the control substrate 102 together.
  • This bonding causes the surface of the second interlayer insulating film 45 and the surface of the interlayer insulating film 145 to face each other and be bonded together.
  • the bonding pads 126 exposed on the surface of the second interlayer insulating film 45 and the bonding pads 141 exposed on the surface of the interlayer insulating film 145 face each other and are Cu-Cu bonded.
  • Figures 6A and 6B are cross-sectional views showing a manufacturing method (after bonding the substrates) of the imaging device 10 according to the embodiment of the present disclosure.
  • Figures 6A and 6B show an example of a manufacturing process of the pixel substrate 101 after bonding the pixel substrate 101 and the control substrate 102.
  • the top and bottom directions of Figures 6A and 6B are reversed compared to Figures 5A to 5G.
  • the manufacturing equipment After bonding the pixel substrate 101 and the control substrate 102, the manufacturing equipment forms a second opening H2 on the back surface 20b (top surface in FIG. 6A) of the first interlayer insulating film 20 as shown in FIG. 6A to expose the surface (top surface in FIG. 6A) of the pad electrode 125.
  • This surface is the bottom surface of the second opening H2 and also the connection surface 125b.
  • the connection surface 125b may be the first barrier metal film 41, or may be the electrode film 40 under the first barrier metal film 41 if the first barrier metal film 41 is over-etched.
  • the manufacturing equipment joins one end of the conductive wire 130 (an example of the "external connection terminal" of the present disclosure) to the connection surface 125b of the pad electrode 125 exposed from the second opening H2.
  • the imaging device 10 is completed.
  • Comparative Example 7 to 10 are cross-sectional views showing a manufacturing process of an imaging device 10' according to a comparative example of the present disclosure.
  • a first barrier metal film 41', an electrode film 40', and a second barrier metal film 42' are sequentially formed without forming an insulating film of the present disclosure (e.g., the TEOS film 30 shown in FIG. 4).
  • the first barrier metal film 41' and an electrode film 40 of Al or the like are filled in the recess 23rec on the side surface of the first opening H1.
  • the first barrier metal film 41' and the electrode film 40' may remain in the recess 23rec. If the electrode film 40' etc. remains in the recess 23rec, diffuse reflection of light may occur on the side of the first opening H1, as shown by the arrow in FIG. 10 described below, and the pad electrode 125' may look different from normal. If the pad electrode 125' looks different from normal, it may be determined to be abnormal (defective) in a visual inspection.
  • an etching damage layer 44 may be formed on the side and bottom surface of the first opening H1.
  • the first barrier metal film 41' and the electrode film 40' are formed without forming the TEOS film 30. Therefore, there is a possibility that the first barrier metal film 41' and the electrode film 40' may penetrate and be formed inside the etching damage layer 44.
  • unevenness reflecting the surface shape of the etching damage layer 44 may be formed on the connection surface 125b' of the pad electrode 125'. If unevenness is formed on the connection surface 125b' of the pad electrode 125', diffuse reflection of light may occur on the connection surface 125b'. In this case, too, the pad electrode 125' may look different from normal, and may be determined to be abnormal (defective) in a visual inspection.
  • a TEOS film 30 is formed on the side and bottom surface of the first opening H1 before forming the first barrier metal film 41. Since the recess 23rec on the side surface of the first opening H1 is filled with the TEOS film 30, it is possible to reduce the possibility that the first barrier metal film 41 or the electrode film 40 will remain in the recess 23rec. This allows the image pickup device 10 to reduce the possibility that diffuse reflection of light will occur on the side surface of the first opening H1.
  • FIG. 11 is a cross-sectional view showing an image pickup device 10 according to an embodiment of the present disclosure, in which an etching damage layer 44 is formed on the side and bottom surfaces of the first opening H1.
  • the TEOS film 30 is formed after the first opening H1 is formed. This makes it possible to cover the etching damage layer 44 with the TEOS film 30, even if the etching damage layer 44 is formed on the side and bottom surfaces of the first opening H1 when the first opening H1 is formed. This makes it possible to prevent the first barrier metal film 41 and the electrode film 40 from being formed directly on the etching damage layer 44.
  • the imaging device 10 can reduce the possibility of diffuse reflection of light on the connection surface 125b of the pad electrode 125.
  • the imaging device 10 comprises a semiconductor layer 101B having a surface 101Ba and a back surface 101Bb located opposite the surface 101Ba, a first interlayer insulating film 20 provided on the surface 101Ba side of the semiconductor layer 101B, a first opening H1 provided in the first interlayer insulating film 20 and opening to the surface 20a of the first interlayer insulating film 20, a pad electrode 125 provided in the first opening H1, and a TEOS film 30 covering at least the side surface of the first opening H1 and spaced apart from the side surface of the pad electrode 125.
  • the unevenness can be covered with the TEOS film 30 to fill the recess 23rec of the unevenness.
  • This can prevent the electrode film 40 and the like from being formed in the recess 23rec of the unevenness.
  • This can reduce the possibility that light will be diffusely reflected by the surface of the electrode film 40 remaining in the recess 23rec of the unevenness during an appearance inspection, resulting in a determination of an abnormality (defect). This can prevent a deterioration in appearance characteristics.
  • the TEOS film 30 covering the side surface of the first opening H1 can reduce the above-mentioned unevenness. This makes it easier to fill the first opening H1 with the TEOS film 45 without leaving any gaps.
  • the occurrence of voids 46 (see FIG. 9) in the first opening H1 can be suppressed, improving the filling characteristics of the first opening H1.
  • the TEOS film 30 also continuously covers the surface 20a of the first interlayer insulating film 20, through the side surface of the first opening H1, and down to the bottom surface of the first opening H1.
  • the TEOS film 30 is interposed between the bottom surface of the first opening H1 and the electrode film 40, etc. This makes it possible to suppress the formation of irregularities reflecting the surface shape of the etching damage layer 44 on the connection surface 125b of the pad electrode 125, even if an etching damage layer 44 (see FIG. 11) is formed on the bottom surface of the first opening H1. This makes it possible to reduce the possibility of diffuse reflection of light on the connection surface 125b of the pad electrode 125.
  • the TEOS film 30 is interposed between the bottom surface of the first opening H1 and the pad electrode 125, it is expected that the adhesion of the pad electrode 125 to the underlying layer will be improved compared to when the TEOS film 30 is not interposed (for example, when the pad electrode 125 is placed directly on the etching damage layer 44).
  • the TEOS film 30 which is an example of the "insulating film” of the present disclosure, continuously covers from the surface 20a of the first interlayer insulating film 20 through the side surface of the first opening H1 to the bottom surface of the first opening H1.
  • the range covered by the “insulating film” is not limited to this.
  • the “insulating film” of the present disclosure only needs to cover at least the side surface of the first opening H1.
  • Modification 1-1 12 is a cross-sectional view showing a configuration example of an imaging device 10A according to Modification 1-1 of the embodiment of the present disclosure.
  • the imaging device 10A (which is an example of the "semiconductor device” of the present disclosure and also an example of the "photodetector” of the present disclosure) includes a TEOS film 30A as an example of the "insulating film” of the present disclosure.
  • the TEOS film 30A covers only the side surface of the first opening H1.
  • the TEOS film 30A is also provided away from the side surface of the pad electrode 125.
  • the TEOS film 30A can cover the unevenness and fill the recess 23rec of the unevenness. This can prevent the electrode film 40 from being formed and remaining in the recess 23rec. This can reduce the possibility that light will be diffusely reflected by the surface of the electrode film 40 remaining in the recess 23rec during an appearance inspection, resulting in a determination of an abnormality (defect). This can suppress deterioration of appearance characteristics.
  • the TEOS film 30A covering the side surface of the first opening H1 can reduce the above-mentioned unevenness. This can suppress the occurrence of voids 46 (see FIG. 9) in the first opening H1, improving the filling characteristics of the first opening H1.
  • FIG. 13 is a cross-sectional view showing a configuration example of an imaging device 10B according to Modification 1-2 of the embodiment of the present disclosure.
  • the imaging device 10B (which is an example of the "semiconductor device” of the present disclosure and is also an example of the "photodetector” of the present disclosure) includes a TEOS film 30B as an example of the "insulating film” of the present disclosure.
  • the TEOS film 30B has a laminated structure in a portion covering the side surface of the first opening H1.
  • the TEOS film 30B has a TEOS film 301 that continuously covers from the surface 20a of the first interlayer insulating film 20 through the side surface of the first opening H1 to the bottom surface of the first opening H1, and a TEOS film 302 that covers only the side surface of the first opening H1.
  • the TEOS film 302 is laminated on the TEOS film 301.
  • the TEOS film 302 covers the side surface of the first opening H1 via the TEOS film 301.
  • the side surface of the first opening H1 is covered with the TEOS film 30B, so degradation of the appearance characteristics can be suppressed, as in the above modification 1-1.
  • the filling characteristics of the first opening H1 can be improved.
  • the bottom surface of the first opening H1 is covered with the TEOS film 301, even if an etching damage layer 44 (see FIG. 11) is formed on the bottom surface of the first opening H1, it is possible to prevent the first barrier metal film 41 and the electrode film 40 (see FIG. 4) from being directly formed on the etching damage layer 44. This makes it possible to prevent the formation of irregularities reflecting the surface shape of the etching damage layer 44 on the connection surface 125b (see FIG. 4) of the pad electrode 125.
  • the TEOS film 301 is interposed between the bottom surface of the first opening H1 and the pad electrode 125, it is expected that the adhesion of the pad electrode 125 to the underlying layer will be improved compared to when the pad electrode 125 is placed directly on the etching damage layer 44.
  • FIG. 14 is a cross-sectional view showing a configuration example of an imaging device 10C according to Modification 1-3 of the embodiment of the present disclosure.
  • the imaging device 10C (which is an example of the "semiconductor device” of the present disclosure and is also an example of the "photodetector” of the present disclosure) includes a TEOS film 30C as an example of the "insulating film” of the present disclosure.
  • the TEOS film 30C has a laminated structure in a portion covering the side surface of the first opening H1.
  • the TEOS film 30C differs from the TEOS film 30B shown in FIG. 13 only in the positional relationship between the TEOS films 301 and 302. In the portion covering the side surface of the first opening H1, the TEOS film 301 is laminated on the TEOS film 302.
  • the TEOS film 302 directly covers the side surface of the first opening H1.
  • the side surface of the first opening H1 is covered with the TEOS film 30C, so the deterioration of the appearance characteristics can be suppressed, as in the above modification 1-1.
  • the filling characteristics of the first opening H1 can be improved.
  • the bottom surface of the first opening H1 is covered with the TEOS film 301, as in the above-mentioned modification 1-2, it is possible to prevent the formation of irregularities reflecting the surface shape of the etching damage layer 44 on the connection surface 125b (see FIG. 4) of the pad electrode 125. Also, compared to the case where the pad electrode 125 is disposed directly on the etching damage layer 44, it is expected that the adhesion of the pad electrode 125 to the underlying layer will be improved.
  • the TEOS film is used as an example of the "insulating film” of the present disclosure.
  • the film type of the "insulating film” is not limited to the TEOS film.
  • the "insulating film” of the present disclosure may be a film type other than the TEOS film.
  • FIG. 15 is a cross-sectional view showing a configuration example of an image pickup device 10D according to Modification 2-1 of the embodiment of the present disclosure.
  • the image pickup device 10D (which is an example of the "semiconductor device” of the present disclosure and also an example of the "photodetector” of the present disclosure) includes a silicon nitride (SiN) film 30D as an example of the "insulating film” of the present disclosure.
  • the SiN film 30D continuously covers the area from the surface 20a of the first interlayer insulating film 20 through the side surface of the first opening H1 to the bottom surface of the first opening H1.
  • the SiN film 30D can cover the unevenness and fill the recess 23rec of the unevenness. This can prevent the electrode film 40 from being formed and remaining in the recess 23rec. This can reduce the possibility that the surface of the electrode film 40 remaining in the recess 23rec will cause diffuse reflection of light during an appearance inspection, resulting in a determination of an abnormality (defect). This can suppress deterioration of the appearance characteristics.
  • the SiN film 30D covering the side surface of the first opening H1 can reduce the above-mentioned unevenness. This can suppress the occurrence of voids 46 (see FIG. 9) in the first opening H1, improving the filling characteristics of the first opening H1.
  • the bottom surface of the first opening H1 is covered with the SiN film 30D, it is possible to prevent the formation of irregularities reflecting the surface shape of the etching damage layer 44 on the connection surface 125b (see FIG. 4) of the pad electrode 125. Also, compared to the case where the pad electrode 125 is disposed directly on the etching damage layer 44, it is expected that the adhesion of the pad electrode 125 to the underlying layer will be improved.
  • a silicon oxynitride (SiON) film or a silicon oxide (SiO 2 ) film may be used instead of the SiN film 30D.
  • each of the configurations of the above-mentioned modified examples 1-1 to 1-3 may be combined with the configuration of modified example 2-1.
  • any one or more of the TEOS films 30A, 301, and 302 described in the above-mentioned modified examples 1-1 to 1-3 may be replaced with a SiN film, a SiON film, or a SiO2 film.
  • Modification 2-2 16 is a cross-sectional view showing a configuration example of an image pickup device 10E according to Modification 2-2 of the embodiment of the present disclosure.
  • the image pickup device 10E (which is an example of the "semiconductor device” of the present disclosure and also an example of the "photodetector” of the present disclosure) includes an insulating film 30E as an example of the "insulating film” of the present disclosure.
  • the insulating film 30E has a first insulating film 303 and a second insulating film 304 stacked on the first insulating film 303.
  • the first insulating film 303 continuously covers the area from the surface 20a of the first interlayer insulating film 20, through the side of the first opening H1, to the bottom of the first opening H1.
  • the second insulating film 304 continuously covers the area from the surface 20a of the first interlayer insulating film 20, through the side of the first opening H1, to the bottom of the first opening H1.
  • the first insulating film 303 and the second insulating film 304 are different in film type from each other.
  • the first insulating film 303 and the second insulating film 304 are, for example, a SiN film, a SiON film, or a SiO2 film.
  • the first insulating film 303 is a SiO2 film
  • the second insulating film 304 is a SiN film.
  • one of the first insulating film 303 and the second insulating film 304 may be a TEOS film, and the other may be a SiN film, a SiON film, or a SiO2 film.
  • the insulating film 30E covers the side surface of the first opening H1, so deterioration of the appearance characteristics can be suppressed, as in the above modification 2-1.
  • the embedding characteristics of the first opening H1 can be improved.
  • the bottom surface of the first opening H1 is covered with the insulating film 30E, it is possible to prevent the formation of irregularities reflecting the surface shape of the etching damage layer 44 on the connection surface 125b (see FIG. 4) of the pad electrode 125, as in the above-mentioned modified example 2-1. It is also expected that the adhesion of the pad electrode 125 to the underlying layer will be improved.
  • the number of layers of the "insulating film” disclosed herein is not limited to two, but may be three or more.
  • the first interlayer insulating film 20 has a laminated structure in which the SiC film 22 and the low-k film 23 are alternately laminated.
  • the configuration of the first interlayer insulating film 20 is not limited to this. At least a portion of the low-k film 23 may be replaced with an insulating film other than the low-k film (for example, a SiO2 film).
  • FIG. 17 is a cross-sectional view showing a configuration example of an image pickup device 10F according to Modification 3-1 of the embodiment of the present disclosure.
  • the image pickup device 10F (which is an example of the "semiconductor device" of the present disclosure and also an example of the "photodetector” of the present disclosure) includes a first interlayer insulating film 20A.
  • the first interlayer insulating film 20A has a configuration in which SiC films 22 and SiO2 films 23A are alternately stacked.
  • the TEOS film 30 can cover the unevenness and fill the recess 23rec of the unevenness. This can prevent the electrode film 40 from being formed and remaining in the recess 23rec. This can reduce the possibility that the surface of the electrode film 40 remaining in the recess 23rec will cause diffuse reflection of light during an appearance inspection, resulting in a determination of an abnormality (defect). This can suppress deterioration of the appearance characteristics.
  • the TEOS film 30 covering the side surface of the first opening H1 can reduce the above-mentioned unevenness. This can suppress the occurrence of voids 46 (see FIG. 9) in the first opening H1, improving the filling characteristics of the first opening H1.
  • the bottom surface of the first opening H1 is covered with the TEOS film 30, it is possible to prevent the formation of irregularities reflecting the surface shape of the etching damage layer 44 on the connection surface 125b (see FIG. 4) of the pad electrode 125. Also, compared to the case where the pad electrode 125 is disposed directly on the etching damage layer 44, it is expected that the adhesion of the pad electrode 125 to the underlying layer will be improved.
  • the configurations of the above-described modified examples 1-1 to 1-3, modified examples 2-1, and 2-2 may be combined with the configuration of modified example 3-1.
  • the first interlayer insulating film 20 may be replaced with the first interlayer insulating film 20A shown in FIG. 17.
  • Modification 3-2 18 is a cross-sectional view showing a configuration example of an imaging device 10G according to Modification 3-2 of the embodiment of the present disclosure.
  • the imaging device 10G (which is an example of the "semiconductor device" of the present disclosure and is also an example of the "photodetector” of the present disclosure) includes a first interlayer insulating film 20B.
  • the first interlayer insulating film 20B has a configuration in which one SiC film 22 and one Low-k film 23 in contact with the SiC film 22 are stacked as one insulating film, for a total of three insulating films, and further, a SiO 2 film 23A and a SiC film 22 are stacked in this order on top of the SiC film 22. That is, the first interlayer insulating film 20B has a configuration in which the topmost Low-k film 23 in the first interlayer insulating film 20 shown in FIG. 4 is replaced with a SiO 2 film 23A.
  • the side surface of the first opening H1 is covered with the TEOS film 30, so that the deterioration of the appearance characteristics can be suppressed, as in the above modification 3-1.
  • the filling characteristics of the first opening H1 can be improved.
  • the bottom surface of the first opening H1 is covered with the TEOS film 30, it is possible to prevent the formation of irregularities reflecting the surface shape of the etching damage layer 44 on the connection surface 125b (see FIG. 4) of the pad electrode 125, as in the above modification 3-1. It is also expected that the adhesion of the pad electrode 125 to the underlying layer will be improved.
  • the configurations of the above-described modified examples 1-1 to 1-3, modified examples 2-1, and 2-2 may be combined with the configuration of modified example 3-2.
  • the first interlayer insulating film 20 may be replaced with the first interlayer insulating film 20B shown in FIG. 18.
  • the first opening H1 is provided from the surface 20a of the first interlayer insulating film 20 to a midpoint in the thickness direction (e.g., the Z-axis direction) of the first interlayer insulating film 20.
  • the embodiment of the present disclosure is not limited to this.
  • FIG. 19 is a cross-sectional view showing a configuration example of an imaging device 10H according to the fourth modified embodiment of the present disclosure.
  • the imaging device 10H (which is an example of the "semiconductor device” of the present disclosure and is also an example of the "photodetector” of the present disclosure) is provided in the first interlayer insulating film 20 and has a first opening H1A that opens to the surface 20a of the first interlayer insulating film 20.
  • the first opening H1A penetrates the first interlayer insulating film 20 in the thickness direction (e.g., the Z-axis direction), and the surface 101Ba of the semiconductor layer 101B forms the bottom surface.
  • the TEOS film 30 continuously covers the area from the surface 20a of the first interlayer insulating film 20 through the side surface of the first opening H1A to the bottom surface of the first opening H1A (i.e., the surface 101Ba of the semiconductor layer 101B).
  • the TEOS film 30 can cover the unevenness and fill the recess 23rec (see FIG. 4) of the unevenness. This can prevent the electrode film 40 from being formed and remaining in the recess 23rec. This can reduce the possibility that the surface of the electrode film 40 remaining in the recess 23rec will cause diffuse reflection of light during an appearance inspection, resulting in a determination of an abnormality (defect). This can suppress deterioration of the appearance characteristics.
  • the TEOS film 30 covering the side surface of the first opening H1A can reduce the unevenness. This can suppress the occurrence of voids 46 (see FIG. 9) in the first opening H1A, improving the filling characteristics of the first opening H1A.
  • the configurations of the above-mentioned modifications 1-1 to 1-3, modifications 2-1, 2-2, modifications 3-1, and 3-2 may be combined with the configuration of modification 4. That is, in modifications 1-1 to 1-3, modifications 2-1, 2-2, modifications 3-1, and 3-2, the first opening H1 may be replaced with a first opening H1A having the semiconductor layer 101B as its bottom surface.
  • CMOS image sensors have been described as examples of the "semiconductor device” or “photodetector” of the present disclosure.
  • application of the technology according to the present disclosure is not limited to imaging devices such as CMOS image sensors.
  • the present technology may be applied to, for example, an imaging device provided in an indirect ToF (Time of Flight) type or direct ToF type distance measuring device.
  • Indirect ToF distance measuring devices can quickly distribute the signal charge obtained by receiving the light reflected off an object when active light is irradiated at a certain phase using an LED (Light Emitting Diode) or laser, to different areas.
  • CAPD Current Assisted Photonic Demodulator
  • CAPD Current Assisted Photonic Demodulator
  • Direct ToF distance measuring devices have an avalanche photodiode (APD) in each pixel.
  • Avalanche photodiodes can be operated in Geiger mode at a bias voltage higher than the breakdown voltage, or in linear mode at a slightly higher bias voltage close to the breakdown voltage.
  • Geiger mode avalanche photodiodes are also called single photon avalanche diodes (SPADs). SPADs can detect a single photon for each pixel by multiplying carriers generated by photoelectric conversion in a high-electric field PN junction region provided for each pixel.
  • the side surface of the first opening H1 is covered with a TEOS film 30 or the like, as in the above embodiment and its modified example. This makes it possible to suppress deterioration of the appearance characteristics. In addition, it is possible to improve the embedding characteristics of the first opening H1.
  • the application of the present technology is not limited to imaging devices such as CMOS image sensors or imaging devices included in ToF distance measuring devices.
  • the present technology may be applied to various semiconductor devices, such as logic ICs (Integrated Circuits) such as central processing units (CPUs) and digital signal processors (DSPs), analog ICs, digital-to-analog (D/A) converters, analog-to-digital (A/D) converters, dynamic random access memories (DRAMs), and memory ICs such as NANDs.
  • logic ICs Integrated Circuits
  • CPUs central processing units
  • DSPs digital signal processors
  • analog ICs digital-to-analog converters
  • A/D analog-to-digital converters
  • DRAMs dynamic random access memories
  • memory ICs such as NANDs.
  • the side surface of the first opening H1 is covered with a TEOS film 30 or the like, as in the above embodiment and its modified examples. This makes it possible to suppress deterioration of the appearance characteristics. In addition, it is possible to improve the embedding characteristics of the first opening H1.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 20 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate the control target values of the driving force generating device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output a control command to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also control the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby performing cooperative control aimed at automatic driving, which allows the vehicle to travel autonomously without relying on the driver's operation.
  • the microcomputer 12051 can also output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the outside-vehicle information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside-vehicle information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 21 shows an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the top of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the images of the front acquired by the imaging units 12101 and 12105 are mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 21 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for detecting phase differences.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by forcibly decelerating or steering to avoid a collision via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology disclosed herein can be applied to the imaging unit 12031 and other components of the configuration described above. Specifically, the imaging devices 10 to 10H shown in Figures 4, 12 to 19, etc. can be applied to the imaging unit 12031.
  • the technology disclosed herein it is possible to reduce the possibility that the imaging device included in the imaging unit 12031 will be determined to be abnormal (defective) in a visual inspection, and it is possible to suppress deterioration of visual characteristics. An improvement in product yield can be expected.
  • control substrate 102 shown in FIG. 3 is not limited to being composed of one semiconductor layer 102B.
  • the control substrate 102 may be composed of two or more semiconductor layers bonded together via a wiring layer.
  • the pixel substrate 101 shown in FIG. 3 may be provided with a part of the peripheral circuitry such as the vertical drive unit 12, the column processing unit 13, the horizontal drive unit 14, and the system control unit 15 shown in FIG. 1, a part of the signal processing unit 18, and a part of the data storage unit 19, and other circuits. It is arbitrary what circuits are provided on each of the stacked substrates (for example, the pixel substrate 101, the control substrate 102).
  • the present disclosure can also be configured as follows. (1) a first semiconductor layer having a first surface and a second surface opposite the first surface; a first interlayer insulating film provided on the first surface side of the first semiconductor layer; a first opening provided in the first interlayer insulating film and opening to a surface of the first interlayer insulating film; An electrode provided in the first opening; an insulating film covering at least a side surface of the first opening and spaced apart from a side surface of the electrode. (2) The semiconductor device according to (1), wherein the insulating film continuously covers an area from a surface of the first interlayer insulating film through a side surface of the first opening to a bottom surface of the first opening.
  • the first interlayer insulating film has projections and recesses formed on at least a side surface of the first opening, The semiconductor device according to any one of (1) to (3), wherein the concave portions of the concave portions are filled with an insulating film.
  • the first interlayer insulating film has a first insulating layer and a second insulating layer having a composition different from that of the first insulating layer, and has a laminated structure in which the first insulating layer and the second insulating layer are alternately laminated;
  • the first insulating layer is a low dielectric constant film.
  • first interlayer insulating film on a first semiconductor layer having a first surface and a second surface located opposite to the first surface; dry etching the first interlayer insulating film to form a first opening that opens in a surface of the first interlayer insulating film; forming an insulating film on at least a side surface of the first opening; and forming an electrode in the first opening at a position away from the insulating film covering the side surface.
  • a first semiconductor layer having a first surface and a second surface located opposite to the first surface, the first semiconductor layer including a photoelectric conversion element; a first interlayer insulating film provided on the first surface side of the first semiconductor layer; a first opening provided in the first interlayer insulating film and opening to a surface of the first interlayer insulating film; An electrode provided in the first opening; an insulating film covering at least a side surface of the first opening and spaced apart from a side surface of the electrode.
  • the photoelectric conversion element photoelectrically converts light incident from the second surface side.

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Abstract

特性の低下を抑制できるようにした半導体装置及び半導体装置の製造方法、光検出装置を提供する。半導体装置は、第１面と、前記第１面の反対側に位置する第２面とを有する第１半導体層と、前記第１半導体層の前記第１面側に設けられた第１層間絶縁膜と、前記第１層間絶縁膜に設けられ、前記第１層間絶縁膜の表面に開口する第１開口部と、前記第１開口部内に設けられた電極と、前記第１開口部の少なくとも側面を覆い、前記電極の側面から離して設けられた絶縁膜と、を備える。

Description

半導体装置及び半導体装置の製造方法、光検出装置
　本開示は、半導体装置及び半導体装置の製造方法、光検出装置に関する。
　裏面照射型の固体撮像素子において、画素基板の配線層の最上層にパッドを形成することが知られている（例えば、特許文献１参照）。また、裏面照射型の固体撮像素子において、画素基板の光電変換素子等が形成されている半導体層内にパッドを形成することが知られている（例えば、特許文献２参照）。また、層間絶縁膜に低誘電率膜を用いることが知られている（例えば、特許文献３参照）。
特開２０１２－２３５１２６号公報 特開２００５－１９１４９２号公報 特開２００４－２００２０３号公報
　低誘電率膜をドライエッチングしてパッドを配置するための開口部を形成すると、サイドエッチングの進行により、開口部の側面に凹凸が生じる場合がある。開口部の側面に凹凸が形成されると、この凹凸の凹部に電極膜が成膜され、凹部内に電極膜がそのまま残存する可能性がある。これが原因で、特性が低下する可能性がある。
　本開示はこのような事情に鑑みてなされたもので、特性の低下を抑制できるようにした半導体装置及び半導体装置の製造方法、光検出装置を提供することを目的とする。
　本開示の一態様に係る半導体装置は、第１面と、前記第１面の反対側に位置する第２面とを有する第１半導体層と、前記第１半導体層の前記第１面側に設けられた第１層間絶縁膜と、前記第１層間絶縁膜に設けられ、前記第１層間絶縁膜の表面に開口する第１開口部と、前記第１開口部内に設けられた電極と、前記第１開口部の少なくとも側面を覆い、前記電極の側面から離して設けられた絶縁膜と、を備える。
　これによれば、第１開口部の側面に凹凸が形成される場合でも、この凹凸を絶縁膜が覆って凹凸の凹部を埋めることができる。これにより、凹凸の凹部に電極膜が成膜されることを抑制することができる。外観検査において、凹凸の凹部に残存する電極膜の表面で光が乱反射して異常（不良）と判定される可能性を低減することができる。外観特性の低下を抑制することができる。
　また、第１開口部の側面を覆う絶縁膜は、上記の凹凸を緩和することができる。これにより、第１開口部内を例えば第２層間絶縁膜で隙間なく埋め込むことが容易となる。第１開口部内でのボイドの発生を抑制することができるので、第１開口部の埋込特性を向上させることができる。
　本開示の一態様に係る半導体装置の製造方法は、第１面と、前記第１面の反対側に位置する第２面とを有する第１半導体層の前記第１面側に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜をドライエッチングして、前記第１層間絶縁膜の表面に開口する第１開口部を形成する工程と、前記第１開口部の少なくとも側面に絶縁膜を形成する工程と、前記第１開口部内であって前記側面を覆う前記絶縁膜から離れた位置に電極を形成する工程と、を含む。
　これによれば、上記の半導体装置を製造することができる。したがって、外観検査において、光の乱反射が原因で異常（不良）と判定される可能性を低減することができ、外観特性の低下を抑制することができる。また、第１開口部内でのボイドの発生を抑制することができるので、第１開口部の埋込特性を向上させることができる。
　本開示の一態様に係る光検出装置は、第１面と、前記第１面の反対側に位置する第２面とを有し、光電変換素子が設けられた第１半導体層と、前記第１半導体層の前記第１面側に設けられた第１層間絶縁膜と、前記第１層間絶縁膜に設けられ、前記第１層間絶縁膜の表面に開口する第１開口部と、前記第１開口部内に設けられた電極と、前記第１開口部の少なくとも側面を覆い、前記電極の側面から離して設けられた絶縁膜と、を備える。
　これによれば、第１開口部の側面に凹凸が形成される場合でも、この凹凸を絶縁膜が覆って凹凸の凹部を埋めることができる。これにより、凹凸の凹部に電極膜が成膜されることを抑制することができる。外観検査において、凹凸の凹部に残存する電極膜の表面で光が乱反射して、異常（不良）と判定される可能性を低減することができる。外観特性の低下を抑制することができる。
　また、第１開口部の側面に凹凸が形成される場合でも、この凹凸を絶縁膜で覆って凹凸を緩和することができる。これにより、第１開口部内を例えば第２層間絶縁膜で隙間なく埋め込むことが容易となる。第１開口部内でのボイドの発生を抑制することができるので、第１開口部の埋込特性を向上させることができる。
図１は、本開示の実施形態に係る撮像装置のシステム構成例を示す図である。 図２は、本開示の実施形態に係る撮像装置の画素アレイ部に設けられた１つの画素の構成例を示す回路図である。 図３は、本開示の実施形態に係る撮像装置の構成例を示す断面図である。 図４は、本開示の実施形態に係る撮像装置の構成例をより具体的に示す断面図である。 図５Ａは、本開示の実施形態に係る撮像装置の製造方法（基板貼り合わせ前）を示す断面図である。 図５Ｂは、本開示の実施形態に係る撮像装置の製造方法（基板貼り合わせ前）を示す断面図である。 図５Ｃは、本開示の実施形態に係る撮像装置の製造方法（基板貼り合わせ前）を示す断面図である。 図５Ｄは、本開示の実施形態に係る撮像装置の製造方法（基板貼り合わせ前）を示す断面図である。 図５Ｅは、本開示の実施形態に係る撮像装置の製造方法（基板貼り合わせ前）を示す断面図である。 図５Ｆは、本開示の実施形態に係る撮像装置の製造方法（基板貼り合わせ前）を示す断面図である。 図５Ｇは、本開示の実施形態に係る撮像装置の製造方法（基板貼り合わせ前）を示す断面図である。 図６Ａは、本開示の実施形態に係る撮像装置の製造方法（基板貼り合わせ後）を示す断面図である。 図６Ｂは、本開示の実施形態に係る撮像装置の製造方法（基板貼り合わせ後）を示す断面図である。 図７は、本開示の比較例に係る撮像装置の製造工程を示す断面図である。 図８は、本開示の比較例に係る撮像装置の製造工程を示す断面図である。 図９は、本開示の比較例に係る撮像装置の製造工程を示す断面図である。 図１０は、本開示の比較例に係る撮像装置の製造工程を示す断面図である。 図１１は、本開示の実施形態に係る撮像装置において、第１開口部の側面及び底面にエッチングダメージ層が形成されている場合を示す断面図である。 図１２は、本開示の実施形態の変形例１－１に係る撮像装置の構成例を示す断面図である。 図１３は、本開示の実施形態の変形例１－２に係る撮像装置の構成例を示す断面図である。 図１４は、本開示の実施形態の変形例１－３に係る撮像装置の構成例を示す断面図である。 図１５は、本開示の実施形態の変形例２－１に係る撮像装置の構成例を示す断面図である。 図１６は、本開示の実施形態の変形例２－２に係る撮像装置の構成例を示す断面図である。 図１７は、本開示の実施形態の変形例３－１に係る撮像装置の構成例を示す断面図である。 図１８は、本開示の実施形態の変形例３－２に係る撮像装置の構成例を示す断面図である。 図１９は、本開示の実施形態の変形例４に係る撮像装置の構成例を示す断面図である。 図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図２１は、撮像部の設置位置の例を示す図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚さや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
＜実施形態＞
（撮像装置のシステム構成例）
　図１は、本開示の実施形態に係る撮像装置１０のシステム構成例を示す図である。図１に示す撮像装置１０（本開示の「半導体装置」の一例であり、本開示の「光検出装置」の一例でもある）は、例えば、ＣＭＯＳプロセスを応用して、又は、部分的に使用して製造されるＣＭＯＳイメージセンサである。撮像装置１０は、画素アレイ部１１と周辺回路部とを備える。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５を備える。
　撮像装置１０は更に、信号処理部１８及びデータ格納部１９を備える。信号処理部１８及びデータ格納部１９については、撮像装置１０の画素アレイ部１１や周辺回路部と同じ基板上に搭載しても構わないし、画素アレイ部１１や周辺回路部とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、画素アレイ部１１や周辺回路部とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）回路やソフトウェアによる処理でも構わない。
　画素アレイ部１１は、複数の単位画素（以下、単に「画素」と称する場合もある）が行方向及び列方向に配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）を言い、列方向とは画素列の画素の配列方向（すなわち、垂直方向）を言う。
　単位画素は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部（例えば、フォトダイオード）、及び、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有する。なお、単位画素の構成例については、図２を参照して後述する。
　また、画素アレイ部１１において、画素行ごとに行信号線としての画素駆動線１６が行方向に沿って配線され、画素列ごとに列信号線としての垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素の動作を制御する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミング又は電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の露光期間となる。
　垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ；相関二重サンプリング）処理や、ＤＤＳ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｓａｍｐｌｉｎｇ）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ－デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
　水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
　信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
（画素の構成例）
　次に、上述した画素アレイ部１１の各画素の構成について説明する。図２は、本開示の実施形態に係る撮像装置１０の画素アレイ部１１に設けられた１つの画素の構成例を示す回路図である。この例では、画素アレイ部１１の画素は、光電変換素子５１、転送トランジスタ５２、電荷電圧変換部５３、リセットトランジスタ５４、増幅トランジスタ５５、及び、選択トランジスタ５６を含むように構成される。
　光電変換素子５１は、例えばＰＮ接合のフォトダイオードからなり、被写体からの光を受光して、その受光量に応じた電荷を光電変換により生成し、蓄積する。転送トランジスタ５２は、光電変換素子５１と電荷電圧変換部５３との間に設けられており、転送トランジスタ５２のゲート電極（すなわち、転送ゲート）に印加される駆動信号ＴＲＧに応じて、光電変換素子５１に蓄積されている電荷を電荷電圧変換部５３に転送する。
　例えば、転送トランジスタ５２、リセットトランジスタ５４、及び、選択トランジスタ５６は、ＮチャンネルのＭＯＳトランジスタから構成されている。そして、転送トランジスタ５２のゲート電極（転送ゲート）、リセットトランジスタ５４のゲート電極、選択トランジスタ５６のゲート電極には、駆動信号ＴＲＧ、ＲＳＴ、ＳＥＬがそれぞれ供給される。これらの駆動信号は、高レベルの状態がアクティブ状態（オンの状態）となり、低レベルの状態が非アクティブ状態（オフの状態）となるパルス信号である。
　したがって、例えば転送トランジスタ５２では、転送トランジスタ５２のゲート電極（転送ゲート）に供給される駆動信号ＴＲＧがアクティブ状態となり、転送トランジスタ５２がオンされた状態となったとき、光電変換素子５１に蓄積された電荷が電荷電圧変換部５３に転送される。
　電荷電圧変換部５３は、転送トランジスタ５２を介して光電変換素子５１から転送されてきた電荷を電気信号、例えば電圧信号に変換して出力する浮遊拡散領域（ＦＤ）である。電荷電圧変換部５３には、リセットトランジスタ５４が接続されるとともに、増幅トランジスタ５５及び選択トランジスタ５６を介して垂直信号線１７に接続されている。
　リセットトランジスタ５４は、電荷電圧変換部５３等を適宜初期化（リセット）する素子であり、ドレインが電源電圧ＶＤＤの電源に接続され、ソースが電荷電圧変換部５３に接続されている。リセットトランジスタ５４のゲート電極には、駆動信号ＲＳＴがリセット信号として印加される。
　また、駆動信号ＲＳＴがアクティブ状態とされると、リセットトランジスタ５４は導通状態となり、電荷電圧変換部５３等の電位が電源電圧ＶＤＤのレベルにリセットされる。すなわち、電荷電圧変換部５３等の初期化が行なわれる。
　増幅トランジスタ５５は、ゲート電極が電荷電圧変換部５３に接続され、ドレインが電源電圧ＶＤＤの電源に接続されており、光電変換素子５１での光電変換によって得られる電荷を読み出すソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ５５は、ソースが選択トランジスタ５６を介して垂直信号線１７に接続されることにより、垂直信号線１７の一端に接続される定電流源とソースフォロワ回路を構成する。
　選択トランジスタ５６は、増幅トランジスタ５５のソースと垂直信号線１７との間に接続されており、選択トランジスタ５６のゲート電極には、選択信号として駆動信号ＳＥＬが供給される。駆動信号ＳＥＬがアクティブ状態とされると、選択トランジスタ５６は導通状態となって選択トランジスタ５６が設けられている画素が選択状態とされる。画素が選択状態とされると、増幅トランジスタ５５から出力される信号が垂直信号線１７を介してカラム処理部１３に読み出される。
　また、各画素では、図１の画素駆動線１６として、複数の駆動線が例えば画素行ごとに配線される。そして、垂直駆動部１２から画素駆動線１６としての複数の駆動線を通して画素内に駆動信号ＴＲＧ、ＲＳＴ、ＳＥＬが供給される。
　なお、図２の画素回路は、画素アレイ部１１に用いることが可能な画素回路の一例であり、他の構成の画素回路を用いることも可能である。また、各画素は、共有画素構造とすることもできる。共有画素構造は、例えば、複数の光電変換素子、複数の転送トランジスタ、共有される１つの電荷電圧変換部、及び、共有される１つずつの他の画素トランジスタから構成される。
（パッド電極とその周辺部の構成例）
　図３は、本開示の実施形態に係る撮像装置１０の構成例を示す断面図である。図３に示す撮像装置１０は、画素基板１０１の配線層１０１Ｃ側の表面（おもて面）とは逆の裏面側から光が入射する、いわゆる裏面照射型の構造を有する。なお、以下、画素基板１０１の裏面を入射面又は受光面と称する。また、図３を用いた説明では、光の入射側（図３の上側）を撮像装置１０の上方とし、光の入射側と反対側（図３の下側）を撮像装置１０の下方とする。
　撮像装置１０は、画素基板１０１と制御基板１０２とを有し、画素基板１０１の表面側に制御基板１０２が積層された積層裏面照射型の構成を有する。画素基板１０１には、例えば、図１に示した画素アレイ部１１が配置されている。一方、制御基板１０２は、例えば、図１に示した垂直駆動部１２、カラム処理部１３、水平駆動部１４、システム制御部１５、信号処理部１８、及び、データ格納部１９が配置されている。
　なお、垂直駆動部１２、カラム処理部１３、水平駆動部１４、システム制御部１５、信号処理部１８、及び、データ格納部１９の一部を画素基板１０１に配置するようにしてもよい。また、例えば、信号処理部１８及びデータ格納部１９を、画素基板１０１及び制御基板１０２とは別の基板上に配置するようにしてもよい。
　画素基板１０１においては、上から順に集光層１０１Ａ、半導体層１０１Ｂ（本開示の第１半導体層」の一例）、配線層１０１Ｃが積層されている。半導体層１０１Ｂは、表面１０１Ｂａ（図３では下面；本開示の「第１面」の一例）と、表面１０１Ｂａの反対側に位置する裏面１０１Ｂｂ（図３では上面；本開示の「第２面」の一例）とを有する。半導体層１０１Ｂの表面１０１Ｂａ側に配線層１０１Ｃが配置され、半導体層１０１Ｂの裏面１０１Ｂｂ側に集光層１０１Ａが配置されている。
　集光層１０１Ａには、オンチップマイクロレンズ１２１及びカラーフィルタ１２２等が形成されている。集光層１０１Ａの上面（入射面）に入射した被写体からの光は、オンチップマイクロレンズ１２１により、半導体層１０１Ｂに形成されている光電変換素子５１（図２参照）に集光される。光電変換素子５１は、半導体層１０１Ｂの裏面１０１Ｂｂ側から入射する光を光電変換する。
　半導体層１０１Ｂには、図示を省略しているが、各画素の光電変換素子５１、転送トランジスタ５２、電荷電圧変換部５３、リセットトランジスタ５４、増幅トランジスタ５５、及び、選択トランジスタ５６等（いずれも図２参照）の半導体素子が設けられている。
　配線層１０１Ｃには、上下方向（すなわち、配線層１０１Ｃの厚さ方向）の４層にわたって配線１２３が設けられている。各層の配線１２３間は、ビア１２４により接続されている。配線１２３及びビア１２４は、例えば、Ｃｕ（銅）又はＣｕ合金からなる。また、配線層１０１Ｃには、外部接続用のパッド電極１２５（本開示の「電極」の一例）が設けられている。
　なお、図３では、パッド電極１２５は、配線層１０１Ｃの２層目から４層目までの配線１２３とほぼ同じ高さに配置されている場合を示しているが、これはあくまで本実施形態の一例である。
　パッド電極１２５の上方には、集光層１０１Ａ及び半導体層１０１Ｂを貫通する貫通孔１０１Ｄが設けられている。貫通孔１０１Ｄは、後述の第２開口部Ｈ２（図６Ａ、図６Ｂ参照）に相当する。貫通孔１０１Ｄにより、パッド電極１２５の導電性ワイヤーと接続する面（以下、接続面）１２５ｂの一部が露出している。貫通孔１０１Ｄの底面は、パッド電極１２５の接続面１２５ｂである。
　さらに、配線層１０１Ｃの下端には、制御基板１０２との接合用の接合パッド１２６（本開示の「第１接合パッド」の一例）が設けられている。接合パッド１２６の一部は、ビア１２４を介して４層目の配線１２３に接続されている。また、接合パッド１２６の他の一部は、パッド電極１２５を挟んで貫通孔１０１Ｄの反対側に設けられており、ビアを介してパッド電極１２５に接続している。接合パッド１２６は、例えば、Ｃｕ又はＣｕ合金からなる。
　制御基板１０２においては、上から順に配線層１０２Ａ、半導体層１０２Ｂ（本開示の「第２半導体層」の一例）が積層されている。制御基板１０２は、画素基板１０１の配線層１０１Ｃ側に積層されており、画素基板１０１の配線層１０１Ｃと制御基板１０２の配線層１０２Ａとが接している。
　配線層１０２Ａの上端には、画素基板１０１との接合用の接合パッド１４１（本開示の「第２接合パッド」の一例）が設けられている。接合パッド１４１は、例えば、Ｃｕ又はＣｕ合金からなる。図３では、図を分かりやすくするために隙間を空けているが、画素基板１０１の接合パッド１２６の下面と、制御基板１０２の接合パッド１４１の上面とがＣｕ－Ｃｕ接合されている。従って、撮像装置１０において、接合パッド１２６及び接合パッド１４１は、外部接続用ではなく、内部の配線として機能する。
　また、配線層１０２Ａには、Ａｌ（アルミニウム）又はＡｌ合金からなるＡｌ配線１４３が設けられている。Ａｌ配線１４３は、配線層１０２Ａの接合パッド１４１と１層目の配線１４４との間に配置され、ビア１４２を介して接合パッド１４１と１層目の配線１４４に接続されている。ビア１４２は、例えば、Ｃｕ又はＣｕ合金からなる。さらに、配線層１０２Ａには、上下方向の３層にわたって配線１４４と、層間絶縁膜１４５（本開示の「第３層間絶縁膜」の一例）とが設けられている。層間絶縁膜１４５は、半導体層１０２Ｂの表面１０２Ｂａ（本開示の「第３面」の一例）側に設けられており、配線１４４の上下間や、Ａｌ配線１４３と配線１４４との間を絶縁する。各層の配線１４４間は、ビア１４２により接続されている。
　半導体層１０２Ｂには、図示を省略しているが、図１に示した垂直駆動部１２、カラム処理部１３、水平駆動部１４、システム制御部１５、信号処理部１８、及び、データ格納部１９を構成する制御回路等が設けられている。そして、画素基板１０１のパッド電極１２５は、画素基板１０１の配線層１０１Ｃの配線１２３、ビア１２４、及び、接合パッド１２６、並びに、制御基板１０２の配線層１０２Ａの接合パッド１４１、ビア１４２、Ａｌ配線１４３、及び、配線１４４を介して、制御基板１０２の半導体層１０２Ｂに設けられた制御回路に接続されている。
　次に、本開示の実施形態に係る撮像装置１０のパッド電極１２５とその周辺部について、より具体的に説明する。図４は、本開示の実施形態に係る撮像装置１０の構成例をより具体的に示す断面図である。なお、図４は、図３に対して上下の方向が逆となっている。また、図４は、パッド電極１２５下の貫通孔１０１Ｄ（図３参照）や、パッド電極１２５を覆う絶縁膜（図３参照）が設けられる前の状態を示している。
　図４に示すように、配線層１０１Ｃは、第１層間絶縁膜２０を有する。第１層間絶縁膜２０は、例えば酸化シリコン（ＳｉＯ２）膜からなる絶縁膜２１と、絶縁膜２１上に交互に積層された炭化シリコン（ＳｉＣ）膜２２及び低誘電率膜（Ｌｏｗ－ｋ膜）２３と、ＴＥＯＳ膜２４とを有する。ＳｉＣ膜２２が本開示の「第２絶縁層」の一例であり、Ｌｏｗ－ｋ膜２３が本開示の「第１絶縁層」の一例である。第１層間絶縁膜２０は、ＳｉＣ膜２２とＬｏｗ－ｋ膜２３とが交互に積層された積層構造を有する。図４において、最上層のＳｉＣ膜２２上にＴＥＯＳ膜２４が設けられている。
　なお、ＴＥＯＳ膜とは、原料としてｔｅｔｒａ　ｅｔｈｏｘｙ　ｓｉｌａｎｅ（Ｓｉ（ＯＣ２Ｈ５）４）を用いて成膜された酸化膜のことである。ＴＥＯＳ膜２４や、後述のＴＥＯＳ膜３０、４５、３０Ａ、３０Ｂ、３０Ｃ、４５、３０１、３０２は、いずれも、Ｓｉ（ＯＣ２Ｈ５）４を用いて成膜された酸化膜である。
　図４では、１つのＳｉＣ膜２２と、これと接する１つのＬｏｗ－ｋ膜２３とを１層の絶縁膜とし、計４層の絶縁膜が積層されている場合を例示している。計４層の絶縁膜の各々は、配線層１０１Ｃの厚さ方向（例えば、Ｚ軸方向）において、配線１２３（図３参照）の層間に配置されている。上述したように、配線１２３は、例えばＣｕ又はＣｕ合金からなる。各層のＳｉＣ膜２２は、配線１２３を構成するＣｕのＺ軸方向への拡散（すなわち、層を超えた拡散）を抑制する機能を有する。各層のＬｏｗ－ｋ膜２３は、配線１２３の層間に生じる容量を低減する機能を有する。
　Ｌｏｗ－ｋ膜２３の比誘電率は、例えば２．５５以上３．１９以下である。Ｌｏｗ－ｋ膜２３を構成する材料は、一例を挙げると、ＳｉＯＣＨ膜である。Ｌｏｗ－ｋ膜２３は、例えば、低い比誘電率を実現するためにポーラスな（多孔性の）材料で構成されている。
　図４に示すように、第１層間絶縁膜２０には、第１層間絶縁膜２０の表面２０ａ（図４では、上面）から第１層間絶縁膜２０の厚さ方向（例えば、Ｚ軸方向）の途中位置まで設けられた第１開口部Ｈ１が設けられている。例えば、第１開口部Ｈ１は、第１層間絶縁膜２０の表面２０ａから、３層目目のＬｏｗ－ｋ膜２３まで設けられている。
　第１開口部Ｈ１の側面には凹凸が形成されている。凹凸の凹部２３ｒｅｃは、Ｌｏｗ－ｋ膜２３の側面に形成されている。第１開口部Ｈ１は例えばドライエッチングによって形成されるが、ＳｉＣ膜２２よりもＬｏｗ－ｋ膜２３の方がエッチングされ易い。例えば、Ｌｏｗ－ｋ膜２３はポーラスな材料で構成されているため、ＳｉＣ膜２２よりもエッチングされ易い。このため、ＳｉＣ膜２２に対してＬｏｗ－ｋ膜２３が凹んだ形状に形成される。
　第１開口部Ｈ１の側面は、ＴＥＯＳ膜３０（本開示の「絶縁膜」の一例）で覆われている。ＴＥＯＳ膜２４と同様に、ＴＥＯＳ膜３０も、原料としてＳｉ（ＯＣ２Ｈ５）４を用いて成膜された酸化膜である。Ｌｏｗ－ｋ膜２３の側面に形成された凹部２３ｒｅｃは、ＴＥＯＳ膜３０によって埋め込まれている。ＴＥＯＳ膜３０は、第１層間絶縁膜２０の表面２０ａから第１開口部Ｈ１の側面を通って第１開口部Ｈ１の底面まで連続して設けられている。
　ＴＥＯＳ膜３０の膜厚は、例えば１００ｎｍ以上２００ｎｍ以下であることが好ましく、一例を挙げると１６０ｎｍであることが好ましい。ＴＥＯＳ膜３０の膜厚が１００ｎｍを下回ると、第１開口部Ｈ１の側面の凹部２３ｒｅｃの埋込が不十分となり、第１開口部Ｈ１の側面の凹凸を十分に緩和できない可能性がある。また、ＴＥＯＳ膜３０の膜厚が２００ｎｍを超えると、ＴＥＯＳ膜３０のうち第１開口部Ｈ１の側面を覆う部分とパッド電極１２５の側面との間のスペースＳが狭くなり、このスペースＳへのＴＥＯＳ膜４５（後述の図５Ｆ参照）の埋込み性が低下する可能性がある。この埋込み性を改善するためにスペースＳを広げる方法も考えられるが、その場合はチップサイズが大きくなるので、撮像装置１０の理論収量が低下する可能性がある。このような理由から、ＴＥＯＳ膜３０の膜厚は、例えば１００ｎｍ以上２００ｎｍ以下であることが好ましい。
　但し、本開示の実施形態において、ＴＥＯＳ膜３０の膜厚は、１００ｎｍ以上２００ｎｍ以下に限定されるものではない。例えば、凹部２３ｒｅｃの深さが比較的小さい場合は、ＴＥＯＳ膜３０の膜厚が１００ｎｍ未満であっても、第１開口部Ｈ１の側面の凹凸を十分に緩和できる可能性がある。また、上記のスペースＳが比較的大きく設計されている場合は、ＴＥＯＳ膜３０の膜厚が２００ｎｍを超えていても、スペースＳへの埋め込み性を十分に確保できる可能性がある。
　パッド電極１２５は、第１開口部Ｈ１内のＴＥＯＳ膜３０上に設けられている。パッド電極１２５の側面は、ＴＥＯＳ膜３０のうち第１開口部Ｈ１の側面を覆う部分から離れている。パッド電極１２５の側面とＴＥＯＳ膜３０との間に、スペースＳが介在している。
　パッド電極１２５は、例えば、電極膜４０と、電極膜４０の下面（すなわち、ＴＥＯＳ膜３０と向かい合う面）を覆う第１バリアメタル膜４１と、電極膜４０の上面（すなわち、ＴＥＯＳ膜３０と向かい合う面であって、導電性ワイヤーと接続する側の面）を覆う第２バリアメタル膜４２とを有する。電極膜４０は、例えばアルミニウム（Ａｌ）又はＡｌ合金からなる。第１バリアメタル膜４１は、例えばタンタル（Ｔａ）／窒化タンタル（ＴａＮ）の積層膜からなる。ＴＥＯＳ膜３０側にＴａＮが位置し、電極膜４０側にＴａが位置する。第２バリアメタル膜４２は、例えばＴａからなる。
（製造方法）
　次に、本開示の実施形態に係る撮像装置１０の製造方法を説明する。ここでは、図４に示した構成を含む撮像装置１０の製造方法を説明する。なお、撮像装置１０は、成膜装置（ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）装置、スパッタ装置を含む）、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）装置、貼り合わせ装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
（１）基板貼り合わせ前
　図５Ａから図５Ｇは、本開示の実施形態に係る撮像装置１０の製造方法（基板貼り合わせ前）を示す断面図である。図５Ａから図５Ｇは、画素基板１０１と制御基板１０２とを貼り合わせる前の、画素基板１０１の製造工程の一例を示している。
　図５Ａにおいて、製造装置は、半導体層１０１Ｂ（図３参照）の表面（図３では、下面）上に絶縁膜２１を形成する。次に、製造装置は、絶縁膜２１上にＳｉＣ膜２２とＬｏｗ－ｋ膜２３とを交互に積層する。そして、製造装置は、最上層のＳｉＣ膜２２上にＴＥＯＳ膜２４を成膜する。これにより、第１層間絶縁膜２０を形成する。絶縁膜２１、ＳｉＣ膜２２、Ｌｏｗ－ｋ膜２３及びＴＥＯＳ膜の各成膜は、例えばＣＶＤ法で行う。
　次に、図５Ｂに示すように、製造装置は、フォトリソグラフィ技術を用いて、第１開口部Ｈ１を形成する予定領域を露出し、それ以外の領域を覆うマスク（図示せず）をＴＥＯＳ膜２４上に形成する。そして、製造装置は、このマスクを用いて、第１層間絶縁膜２０をドライエッチングする。この工程では、製造装置は、第１層間絶縁膜２０の表面２０ａ（図５Ｂでは、上面）から第１層間絶縁膜２０の厚さ方向（例えば、Ｚ軸方向）の途中位置まで、第１層間絶縁膜２０をドライエッチングする。これにより、Ｌｏｗ－ｋ膜２３を底面とする第１開口部Ｈ１を形成する。
　Ｌｏｗ－ｋ膜２３はポーラスであり、ＳｉＣ膜２２よりもエッチングされ易い。このため、第１開口部Ｈ１の側面には凹凸が形成される。ＳｉＣ膜２２の側面に凹凸の凹部２３ｒｅｃが形成される。
　次に、図５Ｃに示すように、製造装置は、第１開口部Ｈ１が形成された第１層間絶縁膜２０上にＴＥＯＳ膜３０を成膜する。これにより、第１層間絶縁膜２０の表面２０ａから第１開口部Ｈ１の側面を通って第１開口部Ｈ１の底面まで、ＴＥＯＳ膜３０が連続して設けられる。ＴＥＯＳ膜３０は、例えばＣＶＤ法で１００ｎｍ以上２００ｎｍ以下の厚さに成膜される。これにより、第１開口部Ｈ１の側面の凹部２３ｒｅｃは、ＴＥＯＳ膜３０で埋め込まれる。
　次に、図５Ｄに示すように、製造装置は、ＴＥＯＳ膜３０が形成された第１層間絶縁膜２０上に第１バリアメタル膜４１と、電極膜４０と、第２バリアメタル膜４２とを順次成膜する。例えば、第１バリアメタル膜４１は、Ｔａ／ＴａＮの積層膜からなる。電極膜４０は、Ａｌ又はＡｌ合金からなる。第２バリアメタル膜４２はＴａからなる。第１バリアメタル膜４１と、電極膜４０と、第２バリアメタル膜４２は、例えばスパッタ法で形成する。
　次に、製造装置は、フォトリソグラフィ技術及びドライエッチング技術を用いて、第２バリアメタル膜４２、電極膜４０及び第１バリアメタル膜４１をパターニングする。これにより、図５Ｅに示すように、製造装置は、第１開口部Ｈ１内にパッド電極１２５を形成する。
　次に、図５Ｆに示すように、製造装置は、パッド電極１２５が形成された第１層間絶縁膜２０上にＴＥＯＳ膜４５（本開示の「第２層間絶縁膜」の一例）を成膜して、第１層間絶縁膜２０及びパッド電極１２５を覆うとともに、第１開口部Ｈ１内を埋め込む。ＴＥＯＳ膜２４、３０と同様に、ＴＥＯＳ膜４５も原料としてＳｉ（ＯＣ２Ｈ５）４を用いて成膜される酸化膜である。ＴＥＯＳ膜４５は、例えばＣＶＤ法で形成する。
　次に、製造装置は、ＴＥＯＳ膜４５の表面を平坦化する。この平坦化は、例えばＣＭＰで行う。
　次に、図５Ｇに示すように、製造装置は、接合パッド１２６と、接合パッド１２６とパッド電極１２５とを接続するビア１２７とを形成する。接合パッド１２６及びビア１２７は、例えばＣｕ又はＣｕ合金からなる。接合パッド１２６及びビア１２７は、例えばデュアルダマシン法で形成する。
　接合パッド１２６を形成した後、製造装置は、画素基板１０１の接合パッド１２６が形成されている面と、制御基板１０２の接合パッド１４１（図３参照）が形成されている面とを互いに向い合せ、この状態で画素基板１０１と制御基板１０２とを貼り合わせる。この貼り合わせにより、第２層間絶縁膜４５の表面と層間絶縁膜１４５の表面とが互いに向かい合って接合される。また、第２層間絶縁膜４５の表面に露出して設けられた接合パッド１２６と、層間絶縁膜１４５（図３参照）の表面に露出して設けられた接合パッド１４１とが互いに向かい合ってＣｕ－Ｃｕ接合される。
（２）基板貼り合わせ後
　図６Ａ及び図６Ｂは、本開示の実施形態に係る撮像装置１０の製造方法（基板貼り合わせ後）を示す断面図である。図６Ａ及び図６Ｂは、画素基板１０１と制御基板１０２とを貼り合わせた後の、画素基板１０１の製造工程の一例を示している。また、図６Ａ及び図６Ｂは、図５Ａから図５Ｇに対して上下の方向が逆となっている。
　画素基板１０１と制御基板１０２とを貼り合わせた後、製造装置は、図６Ａに示すように、第１層間絶縁膜２０の裏面２０ｂ（図６Ａでは、上面）に第２開口部Ｈ２を形成して、パッド電極１２５の表面（図６Ａでは、上面）を露出させる。この表面は、第２開口部Ｈ２の底面であり、接続面１２５ｂでもある。接続面１２５ｂは、第１バリアメタル膜４１でもよいし、第１バリアメタル膜４１がオーバーエッチングされる場合は第１バリアメタル膜４１下の電極膜４０であってもよい。
　次に、図６Ｂに示すように、製造装置は、第２開口部Ｈ２から露出しているパッド電極１２５の接続面１２５ｂに、導電性ワイヤー１３０（本開示の「外部接続端子」の一例）の一端を接合する。このような工程を経て、撮像装置１０が完成する。
（比較例）
　図７から図１０は、本開示の比較例に係る撮像装置１０´の製造工程を示す断面図である。本開示の比較例では、図７において、第１層間絶縁膜２０に第１開口部Ｈ１を形成した後で、本開示の絶縁膜（例えば、図４に示すＴＥＯＳ膜３０）を成膜せずに、第１バリアメタル膜４１´、電極膜４０´及び第２バリアメタル膜４２´を順次成膜する。比較例では、本開示の「絶縁膜」を成膜しないので、第１開口部Ｈ１の側面の凹部２３ｒｅｃに第１バリアメタル膜４１´や、Ａｌ等の電極膜４０が埋め込まれる。
　その結果、図８に示すように、電極膜４０´等をパターニングしてパッド電極１２５´を形成した後も、凹部２３ｒｅｃ内に第１バリアメタル膜４１´や電極膜４０´が残存する可能性がある。凹部２３ｒｅｃ内に電極膜４０´等が残存すると、後述の図１０の矢印で示すように、第１開口部Ｈ１の側面で光の乱反射が生じる可能性があり、パッド電極１２５´が通常とは異なるように見える可能性がある。パッド電極１２５´が通常とは異なるように見える場合、外観検査で異常（不良）と判定される可能性がある。
　また、図９に示すように、ＴＥＯＳ膜４５´を成膜する際に、第１開口部Ｈ１の側面に凹凸が残されていると、第１開口部Ｈ１の側面とパッド電極１２５´の側面との間をＴＥＯＳ膜４５´で隙間なく埋め込むことが難しくなり、ボイド４６が発生する可能性もある。
　さらに、第１開口部Ｈ１をドライエッチング等で形成する場合、第１開口部Ｈ１の側面及び底面にエッチングダメージ層４４（後述の図１１参照）が形成される可能性がある。比較例では、第１開口部Ｈ１を形成した後でＴＥＯＳ膜３０を成膜せずに第１バリアメタル膜４１´や電極膜４０´を成膜する。このため、エッチングダメージ層４４の内側に第１バリアメタル膜４１´や電極膜４０´が入り込んで成膜される可能性がある。
　この場合は、図１０に示すように、パッド電極１２５´の接続面１２５ｂ´にエッチングダメージ層４４の表面形状を反映した凹凸が形成される可能性がある。パッド電極１２５´の接続面１２５ｂ´に凹凸が形成されると、接続面１２５ｂ´で光の乱反射が生じる可能性がある。この場合も、パッド電極１２５´が通常とは異なるように見える可能性があり、外観検査で異常（不良）と判定される可能性がある。
（実施形態と比較例との対比）
　本開示の実施形態に係る撮像装置１０の製造方法では、図５Ｂから図５Ｄに示したように、第１バリアメタル膜４１を成膜する前に、第１開口部Ｈ１の側面及び底面にＴＥＯＳ膜３０を成膜する。第１開口部Ｈ１の側面の凹部２３ｒｅｃはＴＥＯＳ膜３０で埋め込まれるため、凹部２３ｒｅｃ内に第１バリアメタル膜４１や電極膜４０が残存する可能性を低減することができる。これにより、撮像装置１０は、第１開口部Ｈ１の側面で光の乱反射が生じる可能性を低減することができる。
　また、本開示の実施形態に係る撮像装置１０の製造方法では、図５Ｅ及び図５Ｆに示したように、ＴＥＯＳ膜４５を成膜する際に、第１開口部Ｈ１の側面はＴＥＯＳ膜３０で覆われおり、凹部２３ｒｅｃはＴＥＯＳ膜３０で埋め込まれている。第１開口部Ｈ１の側面の凹凸はＴＥＯＳ膜３０によって低減されているので、ボイド４６が発生することができる。
　さらに、本開示の実施形態に係る撮像装置１０では、パッド電極１２５の接続面１２５ｂにエッチングダメージ層４４の表面形状を反映した凹凸が形成されることを抑制することもできる。この点について、図１１を参照して説明する。
　図１１は、本開示の実施形態に係る撮像装置１０において、第１開口部Ｈ１の側面及び底面にエッチングダメージ層４４が形成されている場合を示す断面図である。図１１に示すように、撮像装置１０の製造工程では、第１開口部Ｈ１を形成した後でＴＥＯＳ膜３０を成膜する。これにより、第１開口部Ｈ１を形成する際に、第１開口部Ｈ１の側面や底面にエッチングダメージ層４４が形成される場合でも、エッチングダメージ層４４をＴＥＯＳ膜３０で覆うことができる。第１バリアメタル膜４１や電極膜４０がエッチングダメージ層４４上に直接成膜されることを防ぐことができる。
　これにより、パッド電極１２５の接続面１２５ｂにエッチングダメージ層４４の表面形状を反映した凹凸が形成されることを抑制することができる。撮像装置１０は、パッド電極１２５の接続面１２５ｂで光の乱反射が生じる可能性を低減することができる。
（実施形態の効果）
　以上説明したように、本開示の実施形態に係る撮像装置１０は、表面１０１Ｂａと、表面１０１Ｂａの反対側に位置する裏面１０１Ｂｂとを有する半導体層１０１Ｂと、半導体層１０１Ｂの表面１０１Ｂａ側に設けられた第１層間絶縁膜２０と、第１層間絶縁膜２０に設けられ、第１層間絶縁膜２０の表面２０ａに開口する第１開口部Ｈ１と、第１開口部Ｈ１内に設けられたパッド電極１２５と、第１開口部Ｈ１の少なくとも側面を覆い、パッド電極１２５の側面から離して設けられたＴＥＯＳ膜３０と、を備える。
　これによれば、第１開口部Ｈ１の側面に凹凸が形成される場合でも、この凹凸をＴＥＯＳ膜３０が覆って凹凸の凹部２３ｒｅｃを埋めることができる。これにより、凹凸の凹部２３ｒｅｃに電極膜４０等が成膜されることを抑制することができる。外観検査において、凹凸の凹部２３ｒｅｃに残存する電極膜４０の表面で光が乱反射して異常（不良）と判定される可能性を低減することができる。外観特性の低下を抑制することができる。
　また、第１開口部Ｈ１の側面を覆うＴＥＯＳ膜３０は、上記の凹凸を緩和することができる。これにより、第１開口部Ｈ１内をＴＥＯＳ膜４５で隙間なく埋め込むことが容易となる。第１開口部Ｈ１内でのボイド４６（図９参照）の発生を抑制することができるので、第１開口部Ｈ１の埋込特性を向上させることができる。
　また、ＴＥＯＳ膜３０は、第１層間絶縁膜２０の表面２０ａから第１開口部Ｈ１の側面を通って第１開口部Ｈ１の底面までを連続して覆っている。第１開口部Ｈ１の底面と電極膜４０等との間にＴＥＯＳ膜３０が介在する。これによれば、第１開口部Ｈ１の底面にエッチングダメージ層４４（図１１参照）が形成される場合でも、パッド電極１２５の接続面１２５ｂにエッチングダメージ層４４の表面形状を反映した凹凸が形成されることを抑制することができる。これにより、パッド電極１２５の接続面１２５ｂで光の乱反射が生じる可能性を低減することができる。
　また、第１開口部Ｈ１の底面とパッド電極１２５との間にＴＥＯＳ膜３０が介在するため、ＴＥＯＳ膜３０が介在しない場合（例えば、パッド電極１２５がエッチングダメージ層４４上に直接配置される場合）と比べて、パッド電極１２５の下地への密着性向上を期待することができる。
（変形例１）
　上記の実施形態では、本開示の「絶縁膜」の一例となるＴＥＯＳ膜３０が、第１層間絶縁膜２０の表面２０ａから第１開口部Ｈ１の側面を通って第１開口部Ｈ１の底面までを連続して覆うことを説明した。しかしながら、本開示の実施形態において、「絶縁膜」が覆う範囲はこれに限定されない。本開示の「絶縁膜」は、第１開口部Ｈ１の少なくとも側面を覆えばよい。
（１）変形例１－１
　図１２は、本開示の実施形態の変形例１－１に係る撮像装置１０Ａの構成例を示す断面図である。図１２に示すように、撮像装置１０Ａ（本開示の「半導体装置」の一例であり、本開示の「光検出装置」の一例でもある）は、本開示の「絶縁膜」の一例として、ＴＥＯＳ膜３０Ａを備える。ＴＥＯＳ膜３０Ａは、第１開口部Ｈ１の側面のみを覆っている。図４に示したＴＥＯＳ膜３０と同様に、ＴＥＯＳ膜３０Ａも、パッド電極１２５の側面から離して設けられている。
　このような態様であっても、第１開口部Ｈ１の側面に凹凸が形成される場合は、この凹凸をＴＥＯＳ膜３０Ａが覆って凹凸の凹部２３ｒｅｃを埋めることができる。凹部２３ｒｅｃに電極膜４０が成膜、残存することを防ぐことができる。これにより、外観検査において、凹部２３ｒｅｃに残存する電極膜４０の表面で光が乱反射して異常（不良）と判定される可能性を低減することができる。外観特性の低下を抑制することができる。
　また、第１開口部Ｈ１の側面を覆うＴＥＯＳ膜３０Ａは、上記の凹凸を緩和することができる。これにより、第１開口部Ｈ１内でのボイド４６（図９参照）の発生を抑制することができるので、第１開口部Ｈ１の埋込特性を向上させることができる。
（２）変形例１－２
　図１３は、本開示の実施形態の変形例１－２に係る撮像装置１０Ｂの構成例を示す断面図である。図１３に示すように、撮像装置１０Ｂ（本開示の「半導体装置」の一例であり、本開示の「光検出装置」の一例でもある）は、本開示の「絶縁膜」の一例としてＴＥＯＳ膜３０Ｂを備える。ＴＥＯＳ膜３０Ｂは、第１開口部Ｈ１の側面を覆う部分が積層構造となっている。例えば、ＴＥＯＳ膜３０Ｂは、第１層間絶縁膜２０の表面２０ａから第１開口部Ｈ１の側面を通って第１開口部Ｈ１の底面までを連続して覆うＴＥＯＳ膜３０１と、第１開口部Ｈ１の側面のみを覆うＴＥＯＳ膜３０２と、を有する。第１開口部Ｈ１の側面を覆う部分において、ＴＥＯＳ膜３０１上にＴＥＯＳ膜３０２が積層されている。ＴＥＯＳ膜３０２は、ＴＥＯＳ膜３０１を介して第１開口部Ｈ１の側面を覆っている。
　このような態様であっても、第１開口部Ｈ１の側面をＴＥＯＳ膜３０Ｂが覆うため、上記の変形例１－１と同様に、外観特性の低下を抑制することができる。また、第１開口部Ｈ１の埋込特性を向上させることができる。
　さらに、第１開口部Ｈ１の底面をＴＥＯＳ膜３０１が覆うため、第１開口部Ｈ１の底面にエッチングダメージ層４４（図１１参照）が形成されている場合でも、エッチングダメージ層４４上に第１バリアメタル膜４１や電極膜４０（図４参照）が直接成膜されることを防ぐことができる。これにより、パッド電極１２５の接続面１２５ｂ（図４参照）にエッチングダメージ層４４の表面形状を反映した凹凸が形成されることを抑制することができる。
　また、第１開口部Ｈ１の底面とパッド電極１２５との間にＴＥＯＳ膜３０１が介在するため、パッド電極１２５がエッチングダメージ層４４上に直接配置される場合と比べて、パッド電極１２５の下地への密着性向上を期待することができる。
（３）変形例１－３
　図１４は、本開示の実施形態の変形例１－３に係る撮像装置１０Ｃの構成例を示す断面図である。図１４に示すように、撮像装置１０Ｃ（本開示の「半導体装置」の一例であり、本開示の「光検出装置」の一例でもある）は、本開示の「絶縁膜」の一例としてＴＥＯＳ膜３０Ｃを備える。ＴＥＯＳ膜３０Ｃは、第１開口部Ｈ１の側面を覆う部分が積層構造となっている。ＴＥＯＳ膜３０Ｃにおいて、図１３に示したＴＥＯＳ膜３０Ｂとの違いは、ＴＥＯＳ膜３０１、３０２の位置関係のみである。第１開口部Ｈ１の側面を覆う部分において、ＴＥＯＳ膜３０２上にＴＥＯＳ膜３０１が積層されている。ＴＥＯＳ膜３０２は、第１開口部Ｈ１の側面を直接覆っている。
　このような態様であっても、第１開口部Ｈ１の側面をＴＥＯＳ膜３０Ｃが覆うため、上記の変形例１－１と同様に、外観特性の低下を抑制することができる。また、第１開口部Ｈ１の埋込特性を向上させることができる。
　さらに、第１開口部Ｈ１の底面をＴＥＯＳ膜３０１が覆うため、上記の変形例１－２と同様に、パッド電極１２５の接続面１２５ｂ（図４参照）にエッチングダメージ層４４の表面形状を反映した凹凸が形成されることを抑制することができる。また、パッド電極１２５がエッチングダメージ層４４上に直接配置される場合と比べて、パッド電極１２５の下地への密着性向上を期待することができる。
（変形例２）
　上記の実施形態では、本開示の「絶縁膜」の一例として、ＴＥＯＳ膜を用いることを説明した。しかしながら、本開示の実施形態において、「絶縁膜」の膜種はＴＥＯＳ膜に限定されない。本開示の「絶縁膜」は、ＴＥＯＳ膜以外の膜種であってあってもよい。
（１）変形例２－１
　図１５は、本開示の実施形態の変形例２－１に係る撮像装置１０Ｄの構成例を示す断面図である。図１５に示すように、撮像装置１０Ｄ（本開示の「半導体装置」の一例であり、本開示の「光検出装置」の一例でもある）は、本開示の「絶縁膜」の一例として、窒化シリコン（ＳｉＮ）膜３０Ｄを備える。ＳｉＮ膜３０Ｄは、第１層間絶縁膜２０の表面２０ａから第１開口部Ｈ１の側面を通って第１開口部Ｈ１の底面までを連続して覆っている。
　このような態様であっても、第１開口部Ｈ１の側面に凹凸が形成される場合は、この凹凸をＳｉＮ膜３０Ｄが覆って凹凸の凹部２３ｒｅｃを埋めることができる。凹部２３ｒｅｃに電極膜４０が成膜、残存することを防ぐことができる。これにより、外観検査において、凹部２３ｒｅｃに残存する電極膜４０の表面で光が乱反射して異常（不良）と判定される可能性を低減することができる。外観特性の低下を抑制することができる。
　また、第１開口部Ｈ１の側面を覆うＳｉＮ膜３０Ｄは、上記の凹凸を緩和することができる。これにより、第１開口部Ｈ１内でのボイド４６（図９参照）の発生を抑制することができるので、第１開口部Ｈ１の埋込特性を向上させることができる。
　さらに、第１開口部Ｈ１の底面をＳｉＮ膜３０Ｄが覆うため、パッド電極１２５の接続面１２５ｂ（図４参照）にエッチングダメージ層４４の表面形状を反映した凹凸が形成されることを抑制することができる。また、パッド電極１２５がエッチングダメージ層４４上に直接配置される場合と比べて、パッド電極１２５の下地への密着性向上を期待することができる。
　なお、変形例２－１では、本開示の「絶縁膜」の一例として、ＳｉＮ膜３０Ｄの代わりに、酸窒化シリコン（ＳｉＯＮ）膜、酸化シリコン（ＳｉＯ２）膜を用いてもよい。
　また、上述の変形例１－１から１－３の各構成と、変形例２－１の構成とを組み合わせてもよい。例えば、上述の変形例１－１から１－３で説明したＴＥＯＳ膜３０Ａ、３０１、３０２のいずれか１つ以上を、ＳｉＮ膜、ＳｉＯＮ膜、又はＳｉＯ２膜に置き換えてもよい。
（２）変形例２－２
　図１６は、本開示の実施形態の変形例２－２に係る撮像装置１０Ｅの構成例を示す断面図である。図１６に示すように、撮像装置１０Ｅ（本開示の「半導体装置」の一例であり、本開示の「光検出装置」の一例でもある）は、本開示の「絶縁膜」の一例として、絶縁膜３０Ｅを備える。絶縁膜３０Ｅは、第１絶縁膜３０３と、第１絶縁膜３０３上に積層された第２絶縁膜３０４とを有する。
　第１絶縁膜３０３は、第１層間絶縁膜２０の表面２０ａから第１開口部Ｈ１の側面を通って第１開口部Ｈ１の底面までを連続して覆っている。同様に、第２絶縁膜３０４も、第１層間絶縁膜２０の表面２０ａから第１開口部Ｈ１の側面を通って第１開口部Ｈ１の底面までを連続して覆っている。
　第１絶縁膜３０３と第２絶縁膜３０４は、互いに膜種が異なる。第１絶縁膜３０３及び第２絶縁膜３０４は、例えばＳｉＮ膜、ＳｉＯＮ膜、又はＳｉＯ２膜である。一例を挙げると、第１絶縁膜３０３はＳｉＯ２膜であり、第２絶縁膜３０４はＳｉＮ膜である。あるいは、第１絶縁膜３０３及び第２絶縁膜３０４の一方がＴＥＯＳ膜であり、他方がＳｉＮ膜、ＳｉＯＮ膜、又はＳｉＯ２膜であってもよい。
　このような態様であっても、第１開口部Ｈ１の側面を絶縁膜３０Ｅが覆うため、上記の変形例２－１と同様に、外観特性の低下を抑制することができる。また、第１開口部Ｈ１の埋込特性を向上させることができる。
　また、第１開口部Ｈ１の底面を絶縁膜３０Ｅが覆うため、上記の変形例２－１と同様に、パッド電極１２５の接続面１２５ｂ（図４参照）にエッチングダメージ層４４の表面形状を反映した凹凸が形成されることを抑制することができる。また、パッド電極１２５の下地への密着性向上を期待することができる。
　なお、本開示の「絶縁膜」の積層数は２層までに限定されず、３層以上であってもよい。
（変形例３）
　上記の実施形態１、２では、第１層間絶縁膜２０がＳｉＣ膜２２とＬｏｗ－ｋ膜２３とが交互に積層された積層構造を有することを説明した。しかしながら、本開示の実施形態において、第１層間絶縁膜２０の構成はこれに限定されない。Ｌｏｗ－ｋ膜２３の少なくとも一部を、Ｌｏｗ－ｋ膜以外の他の絶縁膜（例えば、ＳｉＯ２膜）と置き換えてもよい。
（１）変形例３－１
　図１７は、本開示の実施形態の変形例３－１に係る撮像装置１０Ｆの構成例を示す断面図である。図１７に示すように、撮像装置１０Ｆ（本開示の「半導体装置」の一例であり、本開示の「光検出装置」の一例でもある）は、第１層間絶縁膜２０Ａを備える。第１層間絶縁膜２０Ａは、ＳｉＣ膜２２とＳｉＯ２膜２３Ａとが交互に積層された構成を有する。
　このような態様であっても、第１開口部Ｈ１の側面に凹凸が形成される場合は、この凹凸をＴＥＯＳ膜３０が覆って凹凸の凹部２３ｒｅｃを埋めることができる。凹部２３ｒｅｃに電極膜４０が成膜、残存することを防ぐことができる。これにより、外観検査において、凹部２３ｒｅｃに残存する電極膜４０の表面で光が乱反射して異常（不良）と判定される可能性を低減することができる。外観特性の低下を抑制することができる。
　また、第１開口部Ｈ１の側面を覆うＴＥＯＳ膜３０は、上記の凹凸を緩和することができる。これにより、第１開口部Ｈ１内でのボイド４６（図９参照）の発生を抑制することができるので、第１開口部Ｈ１の埋込特性を向上させることができる。
　さらに、第１開口部Ｈ１の底面をＴＥＯＳ膜３０が覆うため、パッド電極１２５の接続面１２５ｂ（図４参照）にエッチングダメージ層４４の表面形状を反映した凹凸が形成されることを抑制することができる。また、パッド電極１２５がエッチングダメージ層４４上に直接配置される場合と比べて、パッド電極１２５の下地への密着性向上を期待することができる。
　なお、本開示の実施形態では、上述の変形例１－１から１－３、変形例２－１、２－２の各構成と、変形例３－１の構成とを組み合わせてもよい。例えば、上述の変形例１－１から１－３、変形例２－１、２－２において、第１層間絶縁膜２０を図１７に示した第１層間絶縁膜２０Ａに置き換えてもよい。
（２）変形例３－２
　図１８は、本開示の実施形態の変形例３－２に係る撮像装置１０Ｇの構成例を示す断面図である。図１８に示すように、撮像装置１０Ｇ（本開示の「半導体装置」の一例であり、本開示の「光検出装置」の一例でもある）は、第１層間絶縁膜２０Ｂを備える。第１層間絶縁膜２０Ｂは、１つのＳｉＣ膜２２と、これと接する１つのＬｏｗ－ｋ膜２３とを１層の絶縁膜とし、計３層の絶縁膜が積層され、さらに、その上にＳｉＯ２膜２３ＡとＳｉＣ膜２２とがこの順で積層された構成を有する。すなわち、第１層間絶縁膜２０Ｂは、図４に示した第１層間絶縁膜２０において最上層のＬｏｗ－ｋ膜２３をＳｉＯ２膜２３Ａに置き換えた構成を有する。
　このような態様であっても、第１開口部Ｈ１の側面をＴＥＯＳ膜３０が覆うため、上記の変形例３－１と同様に、外観特性の低下を抑制することができる。また、第１開口部Ｈ１の埋込特性を向上させることができる。
　また、第１開口部Ｈ１の底面をＴＥＯＳ膜３０が覆うため、上記の変形例３－１と同様に、パッド電極１２５の接続面１２５ｂ（図４参照）にエッチングダメージ層４４の表面形状を反映した凹凸が形成されることを抑制することができる。また、パッド電極１２５の下地への密着性向上を期待することができる。
　なお、本開示の実施形態では、上述の変形例１－１から１－３、変形例２－１、２－２の各構成と、変形例３－２の構成とを組み合わせてもよい。例えば、上述の変形例１－１から１－３、変形例２－１、２－２において、第１層間絶縁膜２０を図１８に示した第１層間絶縁膜２０Ｂに置き換えてもよい。
（変形例４）
　上記の実施形態では、第１開口部Ｈ１が、第１層間絶縁膜２０の表面２０ａから第１層間絶縁膜２０の厚さ方向（例えば、Ｚ軸方向）の途中位置まで設けられていることを説明した。しかしながら、本開示の実施形態はこれに限定されない。
　図１９は、本開示の実施形態の変形例４に係る撮像装置１０Ｈの構成例を示す断面図である。図１９に示すように、撮像装置１０Ｈ（本開示の「半導体装置」の一例であり、本開示の「光検出装置」の一例でもある）は、第１層間絶縁膜２０に設けられ、第１層間絶縁膜２０の表面２０ａに開口する第１開口部Ｈ１Ａを備える。第１開口部Ｈ１Ａは、第１層間絶縁膜２０を厚さ方向（例えば、Ｚ軸方向）に貫通しており、半導体層１０１Ｂの表面１０１Ｂａが底面となっている。ＴＥＯＳ膜３０は、第１層間絶縁膜２０の表面２０ａから第１開口部Ｈ１Ａの側面を通って第１開口部Ｈ１Ａの底面（すなわち、半導体層１０１Ｂの表面１０１Ｂａ）までを連続して覆っている。
　このような態様であっても、第１開口部Ｈ１Ａの側面に凹凸が形成される場合は、この凹凸をＴＥＯＳ膜３０が覆って凹凸の凹部２３ｒｅｃ（図４参照）を埋めることができる。凹部２３ｒｅｃに電極膜４０が成膜、残存することを防ぐことができる。これにより、外観検査において、凹部２３ｒｅｃに残存する電極膜４０の表面で光が乱反射して異常（不良）と判定される可能性を低減することができる。外観特性の低下を抑制することができる。
　また、第１開口部Ｈ１Ａの側面を覆うＴＥＯＳ膜３０は、上記の凹凸を緩和することができる。これにより、第１開口部Ｈ１Ａ内でのボイド４６（図９参照）の発生を抑制することができるので、第１開口部Ｈ１Ａの埋込特性を向上させることができる。
　なお、本開示の実施形態では、上述の変形例１－１から１－３、変形例２－１、２－２、変形例３－１、３－２の各構成と、変形例４の構成とを組み合わせてもよい。すなわち、変形例１－１から１－３、変形例２－１、２－２、変形例３－１、３－２において、第１開口部Ｈ１を、半導体層１０１Ｂを底面とする第１開口部Ｈ１Ａに置き換えてもよい。
＜測距装置への適用＞
　上記の実施形態では、本開示の「半導体装置」又は「光検出装置」の一例として、撮像装置１０から１０Ｈ（ＣＭＯＳイメージセンサ）を説明した。しかしながら、本開示に係る技術（以下、本技術ともいう）の適用は、ＣＭＯＳイメージセンサ等の撮像装置に限定されない。本技術は、例えば、間接ＴｏＦ（Ｔｉｍｅ　ｏｆ　Ｆｌｉｇｈｔ）方式又は直接ＴｏＦ方式の測距装置が備える撮像装置に適用してもよい。
　間接ＴｏＦ方式の測距装置は、ある位相でＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）やレーザを用いて照射されたアクティブ光が対象物にあたって反射した光を受光することで得られる信号電荷を高速に異なる領域に振り分けることができる。また、間接ＴｏＦ方式のなかでも、ＣＡＰＤ（Ｃｕｒｒｅｎｔ　Ａｓｓｉｓｔｅｄ　Ｐｈｏｔｏｎｉｃ　Ｄｅｍｏｄｕｌａｔｏｒ）方式の測距装置は、半導体基板に直接電圧を印加して半導体基板内に電流を発生させることで、半導体基板内の広範囲の領域を高速に変調することができる。
　直接ＴｏＦ方式の測距装置は、各画素にアバランシェフォトダイオード（ＡＰＤ）を有する。アバランシェフォトダイオード（ＡＰＤ）には、ブレークダウン電圧よりも高いバイアス電圧で動作させるガイガーモードと、ブレークダウン電圧近傍の少し高いバイアス電圧で動作させるリニアモードとがある。ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード（ＳＰＡＤ）とも呼ばれている。ＳＰＡＤは、光電変換により発生したキャリアを画素毎に設けられた高電界のＰＮ接合領域で増倍させることで、１個のフォトンを画素毎に検出することができる。
　本技術を測距装置が備える撮像装置に適用する場合でも、上記の実施形態やその変形例と同様に、例えば、第１開口部Ｈ１の側面をＴＥＯＳ膜３０等が覆う。これにより、外観特性の低下を抑制することができる。また、第１開口部Ｈ１の埋込特性を向上させることができる。
　なお、間接ＴｏＦ方式の測距装置、直接ＴｏＦ方式の測距装置のいずれにおいても、撮像装置の画素にカラーフィルタは不要である。このため、例えば図３に示した撮像装置１０を測距装置に用いる場合は、カラーフィルタ１２２を除いた構成となる。
＜各種半導体装置への適用＞
　本技術の適用は、ＣＭＯＳイメージセンサ等の撮像装置や、ＴｏＦ方式の測距装置が備える撮像装置に限定されない。本技術は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＤＳＰ（ｄｉｇｉｔａｌ　ｓｉｇｎａｌ　ｐｒｏｃｅｓｓｏｒ）等のロジックＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、アナログＩＣ、デジタルアナログ（Ｄ／Ａ）変換器、アナログデジタル（Ａ／Ｄ）変換器、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＮＡＮＤ等のメモリＩＣなど、各種の半導体装置に適用してもよい。
　本技術を、これら各種の半導体装置に適用する場合でも、上記の実施形態やその変形例と同様に、例えば、第１開口部Ｈ１の側面をＴＥＯＳ膜３０等が覆う。これにより、外観特性の低下を抑制することができる。また、第１開口部Ｈ１の埋込特性を向上させることができる。
＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２１は、撮像部１２０３１の設置位置の例を示す図である。
　図２１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、図４、図１２から図１９等に示した撮像装置１０から１０Ｈは、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１に含まれる撮像装置について、外観検査で異常（不良）と判定される可能性を低減することができ、外観特性の低下を抑制することができる。製品歩留まりの向上を期待することができる。
＜その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図３に示した制御基板１０２は、１つの半導体層１０２Ｂで構成される場合に限定されない。制御基板１０２は、２つ以上の半導体層を、配線層を介して貼り合わせて構成してもよい。また、図３に示した画素基板１０１に、図１に示した垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５等の周辺回路部の一部や、信号処理部１８及びデータ格納部１９の一部、その他の回路等が設けられていてもよい。積層された各基板（例えば、画素基板１０１、制御基板１０２）にどのような回路を設けるかは任意である。
　このように、本開示はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
　なお、本開示は以下のような構成も取ることができる。
（１）
　第１面と、前記第１面の反対側に位置する第２面とを有する第１半導体層と、
　前記第１半導体層の前記第１面側に設けられた第１層間絶縁膜と、
　前記第１層間絶縁膜に設けられ、前記第１層間絶縁膜の表面に開口する第１開口部と、
　前記第１開口部内に設けられた電極と、
　前記第１開口部の少なくとも側面を覆い、前記電極の側面から離して設けられた絶縁膜と、を備える半導体装置。
（２）
　前記絶縁膜は、前記第１層間絶縁膜の表面から前記第１開口部の側面を通って前記第１開口部の底面までを連続して覆う、前記（１）に記載の半導体装置。
（３）
　前記絶縁膜の膜厚は、１００ｎｍ以上２００ｎｍ以下である、前記（１）又は（２）に記載の半導体装置。
（４）
　前記第１層間絶縁膜は、前記第１開口部の少なくとも側面に形成された凹凸を有し、
　前記凹凸の凹部は絶縁膜で埋め込まれている、前記（１）から（３）のいずれか１項に記載の半導体装置。
（５）
　前記第１層間絶縁膜は、第１絶縁層と、前記第１絶縁層とは組成が異なる第２絶縁層とを有し、前記第１絶縁層と前記第２絶縁層とが交互に積層された積層構造を有し、
　前記凹部は第１絶縁層に形成されている、前記（４）に記載の半導体装置。
（６）
　前記第１絶縁層は低誘電率膜である、前記（５）に記載の半導体装置。
（７）
　前記第１開口部は、前記第１層間絶縁膜の表面から前記第１層間絶縁膜の厚さ方向の途中位置まで設けられている、前記（１）から（６）のいずれか１項に記載の半導体装置。
（８）
　前記第２面の側から前記第１半導体層と前記第１層間絶縁膜とを貫通し、前記電極を底面とする第２開口部をさらに備える、前記（１）から（６）のいずれか１項に記載の半導体装置。
（９）
　前記第２開口部を介して前記電極に接続される外部接続端子、をさらに備える前記（８）に記載の半導体装置。
（１０）
　前記外部接続端子は、導電性ワイヤーである、前記（９）に記載の半導体装置。
（１１）
　前記第１層間絶縁膜上に設けられて、前記第１開口部を埋め込む第２層間絶縁膜、をさらに備える前記（１）から（１０）のいずれか１項に記載の半導体装置。
（１２）
　第３面を有する第２半導体層と、
　前記第３面側に設けられた第３層間絶縁膜と、をさらに備え、
　前記第２層間絶縁膜と前記第３層間絶縁膜とが互いに向かい合って接合される、前記（１１）に記載の半導体装置。
（１３）
　前記第２層間絶縁膜の表面に露出して設けられた第１接合パッドと、
　前記第３層間絶縁膜の表面に露出して設けられた第２接合パッドと、をさらに備え、
　前記第１接合パッドと前記第２接合パッドとが互いに接合される、前記（１２）に記載の半導体装置。
（１４）
　第１面と、前記第１面の反対側に位置する第２面とを有する第１半導体層の前記第１面側に第１層間絶縁膜を形成する工程と、
　前記第１層間絶縁膜をドライエッチングして、前記第１層間絶縁膜の表面に開口する第１開口部を形成する工程と、
　前記第１開口部の少なくとも側面に絶縁膜を形成する工程と、
　前記第１開口部内であって前記側面を覆う前記絶縁膜から離れた位置に電極を形成する工程と、を含む半導体装置の製造方法。
（１５）
　第１面と、前記第１面の反対側に位置する第２面とを有し、光電変換素子が設けられた第１半導体層と、
　前記第１半導体層の前記第１面側に設けられた第１層間絶縁膜と、
　前記第１層間絶縁膜に設けられ、前記第１層間絶縁膜の表面に開口する第１開口部と、
　前記第１開口部内に設けられた電極と、
　前記第１開口部の少なくとも側面を覆い、前記電極の側面から離して設けられた絶縁膜と、を備える光検出装置。
（１６）
　前記光電変換素子は、前記第２面側から入射する光を光電変換する、前記（１５）に記載の光検出装置。
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ、１０Ｈ　撮像装置
１１　画素アレイ部
１２　垂直駆動部
１３　カラム処理部
１４　水平駆動部
１５　システム制御部
１６　画素駆動線
１７　垂直信号線
１８　信号処理部
１９　データ格納部
２０　第１層間絶縁膜
２０ａ、１０１Ｂａ　表面
２０Ａ　第１層間絶縁膜
２０ｂ、１０１Ｂｂ　裏面
２０Ｂ　第１層間絶縁膜
２１、３０Ｅ　絶縁膜
２２　ＳｉＣ膜
２３　低誘電率膜（Ｌｏｗ－ｋ膜）
２３Ａ　ＳｉＯ２膜
２３ｒｅｃ　凹部
２４、３０、３０Ａ、３０Ｂ、３０Ｃ、４５、３０１、３０２　ＴＥＯＳ膜
３０Ｄ　ＳｉＮ膜
４０　電極膜
４１　第１バリアメタル膜
４２　第２バリアメタル膜
４４　エッチングダメージ層
４６　ボイド
５１　光電変換素子
５２　転送トランジスタ
５３　電荷電圧変換部
５４　リセットトランジスタ
５５　増幅トランジスタ
５６　選択トランジスタ
１０１　画素基板
１０１Ａ　集光層
１０１Ｂ、１０２Ｂ　半導体層
１０１Ｃ、１０２Ａ　配線層
１０１Ｄ　貫通孔
１０２　制御基板
１２１　オンチップマイクロレンズ
１２２　カラーフィルタ
１２３、１４４　配線
１２４、１２７、１４２　ビア
１２５　パッド電極
１２５ｂ　接続面
１２６、１４１　接合パッド
１３０　導電性ワイヤー
１４３　Ａｌ配線
３０３　第１絶縁膜
３０４　第２絶縁膜
１２０００　車両制御システム
１２００１　通信ネットワーク
１２０１０　駆動系制御ユニット
１２０２０　ボディ系制御ユニット
１２０３０　車外情報検出ユニット
１２０３１　撮像部
１２０４０　車内情報検出ユニット
１２０４１　運転者状態検出部
１２０５０　統合制御ユニット
１２０５１　マイクロコンピュータ
１２０５２　音声画像出力部
１２０６１　オーディオスピーカ
１２０６２　表示部
１２０６３　インストルメントパネル
１２１００　車両
１２１０１、１２１０２、１２１０３、１２１０４、１２１０５　撮像部
１２１１１、１２１１２、１２１１３、１２１１４　撮像範囲
Ｈ１、Ｈ１Ａ　第１開口部
Ｈ２　第２開口部
ＲＳＴ、ＳＥＬ、ＴＲＧ　駆動信号
Ｓ　スペース
ＶＤＤ　電源電圧

Claims (16)

  1. 　第１面と、前記第１面の反対側に位置する第２面とを有する第１半導体層と、
    　前記第１半導体層の前記第１面側に設けられた第１層間絶縁膜と、
    　前記第１層間絶縁膜に設けられ、前記第１層間絶縁膜の表面に開口する第１開口部と、
    　前記第１開口部内に設けられた電極と、
    　前記第１開口部の少なくとも側面を覆い、前記電極の側面から離して設けられた絶縁膜と、を備える半導体装置。
  2. 　前記絶縁膜は、前記第１層間絶縁膜の表面から前記第１開口部の側面を通って前記第１開口部の底面までを連続して覆う、請求項１に記載の半導体装置。
  3. 　前記絶縁膜の膜厚は、１００ｎｍ以上２００ｎｍ以下である、請求項１に記載の半導体装置。
  4. 　前記第１層間絶縁膜は、前記第１開口部の少なくとも側面に形成された凹凸を有し、
    　前記凹凸の凹部は絶縁膜で埋め込まれている、請求項１に記載の半導体装置。
  5. 　前記第１層間絶縁膜は、第１絶縁層と、前記第１絶縁層とは組成が異なる第２絶縁層とを有し、前記第１絶縁層と前記第２絶縁層とが交互に積層された積層構造を有し、
    　前記凹部は第１絶縁層に形成されている、請求項４に記載の半導体装置。
  6. 　前記第１絶縁層は低誘電率膜である、請求項５に記載の半導体装置。
  7. 　前記第１開口部は、前記第１層間絶縁膜の表面から前記第１層間絶縁膜の厚さ方向の途中位置まで設けられている、請求項１に記載の半導体装置。
  8. 　前記第２面の側から前記第１半導体層と前記第１層間絶縁膜とを貫通し、前記電極を底面とする第２開口部をさらに備える、請求項１に記載の半導体装置。
  9. 　前記第２開口部を介して前記電極に接続される外部接続端子、をさらに備える請求項８に記載の半導体装置。
  10. 　前記外部接続端子は、導電性ワイヤーである、請求項９に記載の半導体装置。
  11. 　前記第１層間絶縁膜上に設けられて、前記第１開口部を埋め込む第２層間絶縁膜、をさらに備える請求項１に記載の半導体装置。
  12. 　第３面を有する第２半導体層と、
    　前記第３面側に設けられた第３層間絶縁膜と、をさらに備え、
    　前記第２層間絶縁膜と前記第３層間絶縁膜とが互いに向かい合って接合される、請求項１１に記載の半導体装置。
  13. 　前記第２層間絶縁膜の表面に露出して設けられた第１接合パッドと、
    　前記第３層間絶縁膜の表面に露出して設けられた第２接合パッドと、をさらに備え、
    　前記第１接合パッドと前記第２接合パッドとが互いに接合される、請求項１２に記載の半導体装置。
  14. 　第１面と、前記第１面の反対側に位置する第２面とを有する第１半導体層の前記第１面側に第１層間絶縁膜を形成する工程と、
    　前記第１層間絶縁膜をドライエッチングして、前記第１層間絶縁膜の表面に開口する第１開口部を形成する工程と、
    　前記第１開口部の少なくとも側面に絶縁膜を形成する工程と、
    　前記第１開口部内であって前記側面を覆う前記絶縁膜から離れた位置に電極を形成する工程と、を含む半導体装置の製造方法。
  15. 　第１面と、前記第１面の反対側に位置する第２面とを有し、光電変換素子が設けられた第１半導体層と、
    　前記第１半導体層の前記第１面側に設けられた第１層間絶縁膜と、
    　前記第１層間絶縁膜に設けられ、前記第１層間絶縁膜の表面に開口する第１開口部と、
    　前記第１開口部内に設けられた電極と、
    　前記第１開口部の少なくとも側面を覆い、前記電極の側面から離して設けられた絶縁膜と、を備える光検出装置。
  16. 　前記光電変換素子は、前記第２面側から入射する光を光電変換する、請求項１５に記載の光検出装置。
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