WO2022176530A1 - 撮像装置およびその製造方法 - Google Patents

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WO2022176530A1
WO2022176530A1 PCT/JP2022/002709 JP2022002709W WO2022176530A1 WO 2022176530 A1 WO2022176530 A1 WO 2022176530A1 JP 2022002709 W JP2022002709 W JP 2022002709W WO 2022176530 A1 WO2022176530 A1 WO 2022176530A1
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imaging device
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silicon
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知広 杉山
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ソニーグループ株式会社
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Definitions

  • the present disclosure relates to an imaging device and its manufacturing method.
  • the WLCSP Wafer Level Chip Size Package
  • the SM Silicon Mask
  • TSVs through silicon vias
  • RDLs redistribution layers
  • connection terminals are covered with a passivation film.
  • a resin is used for a passivation film in order to prevent corrosion of rewiring and ensure insulation.
  • solder is welded to the connection terminals.
  • the through electrode may be deformed by the stress of the resin.
  • an image obtained by inspecting the imaging device from the incident light side may show spots caused by deformation of the through electrodes, which is a so-called spot defect.
  • the solder may be deformed by the stress associated with the expansion and contraction of the resin contained in the passivation film. In this case, if a crack occurs between the connection terminal and the solder, a conduction failure may occur.
  • the present disclosure provides an imaging device capable of suppressing at least one defect caused by a passivation film and a manufacturing method thereof.
  • An imaging device includes a substrate, a pixel circuit provided on the substrate, a through electrode that penetrates the substrate and is electrically connected to the pixel circuit, a passivation film that covers the through electrode, Prepare.
  • the passivation film contains at least silicon.
  • the passivation film may contain silicon oxide (SiO 2 ), silicon nitride (SiN), or silicon carbonitride (SiCN).
  • the passivation film may contain a porous Low-k material.
  • the porous Low-k material may be fluorine-doped silicon oxide (SiOF) or carbon-doped silicon oxide (SiOC).
  • the passivation film may have a thickness of 30 nm to 50 nm.
  • the substrate has a first substrate and a second substrate laminated on the first substrate,
  • the pixel circuit is provided on the first substrate,
  • the through electrode may be provided on the second substrate.
  • the shape of the through electrode may be a recessed shape recessed toward the first substrate.
  • the shape of the through electrode may be tapered such that the diameter of the opening of the recess is narrower than the width of the bottom of the recess.
  • connection terminal protruding from the second substrate and electrically connected to the through electrode;
  • the passivation film may cover side surfaces of the connection terminals.
  • Another imaging device includes a substrate, a pixel circuit provided on the substrate, connection terminals projecting from the substrate, and a passivation film covering side surfaces of the connection terminals.
  • the passivation film contains at least silicon.
  • the passivation film may contain silicon oxide (SiO 2 ), silicon nitride (SiN), or silicon carbonitride (SiCN).
  • the passivation film may contain a porous Low-k material.
  • the porous Low-k material may be fluorine-doped silicon oxide (SiOF) or carbon-doped silicon oxide (SiOC).
  • the passivation film may have a thickness of 30 nm to 50 nm.
  • the substrate has a first substrate and a second substrate laminated on the first substrate,
  • the pixel circuit is provided on the first substrate,
  • the connection terminal may be provided on the second substrate.
  • connection terminal may have a recess, and a solder ball may be welded to the recess.
  • a method for manufacturing an imaging device includes: forming a through electrode that penetrates the substrate and is electrically connected to the pixel circuit; The through electrode is covered with a passivation film containing at least silicon.
  • the passivation film may be formed by CVD (Chemical Vapor Deposition) or ALD (Atomic Layer Deposition).
  • the passivation film may contain silicon oxide (SiO 2 ), silicon nitride (SiN), or silicon carbonitride (SiCN).
  • the passivation film may contain a porous Low-k material.
  • FIG. 1 is a layout diagram showing an example of circuit arrangement of an imaging device according to a first embodiment
  • FIG. 4 is a layout diagram showing another example of the circuit layout of the imaging device according to the first embodiment
  • FIG. It is a figure which shows the circuit structure of an imaging device planarly.
  • 3 is an equivalent circuit diagram of a pixel
  • FIG. It is sectional drawing which expanded and showed the principal part of a laminated substrate.
  • FIG. 4 is a cross-sectional view showing a step of forming through electrodes and connection terminals in the first embodiment
  • FIG. 4 is a cross-sectional view showing a resist stripping process in the first embodiment
  • FIG. 4 is a cross-sectional view showing a step of removing a seed layer in the first embodiment;
  • FIG. 4 is a cross-sectional view showing a process of forming a passivation film in the first embodiment;
  • FIG. 4 is a cross-sectional view showing a resist coating process in the first embodiment;
  • FIG. 4 is a cross-sectional view showing a resist polishing step in the first embodiment;
  • FIG. 4 is a cross-sectional view showing a resist stripping process in the first embodiment; It is a figure which shows an example of the mounting state of the imaging device which concerns on 1st Embodiment. It is the figure which expanded a part of FIG. 7A.
  • FIG. 10 is a cross-sectional view showing a resist exposure process in the second embodiment;
  • FIG. 10 is a cross-sectional view showing a resist exposure process in the second embodiment;
  • FIG. 10 is a cross-sectional view showing a resist exposure process in the second embodiment;
  • FIG. 10 is
  • FIG. 10 is a cross-sectional view showing a resist exposure process in the second embodiment
  • FIG. 10 is a cross-sectional view showing a step of removing an exposed portion of the passivation film in the second embodiment
  • FIG. 11 is a cross-sectional view showing a resist stripping step in the second embodiment
  • FIG. 11 is a cross-sectional view showing the structure of the essential parts of an imaging device according to a third embodiment
  • FIG. 12 is a plan view showing the structure of the essential parts of an imaging device according to a third embodiment
  • FIG. 12 is a cross-sectional view showing a resist exposure process in the third embodiment
  • FIG. 11 is a cross-sectional view showing a resist development process in the third embodiment
  • FIG. 11 is a cross-sectional view showing an electroplating step of a seed layer in the third embodiment
  • FIG. 14 is a cross-sectional view showing a resist stripping step in the third embodiment
  • FIG. 12 is a cross-sectional view showing a resist exposure process in the third embodiment
  • FIG. 11 is a cross-sectional view showing a resist development process in the third embodiment
  • FIG. 11 is a cross-sectional view showing an electrolytic plating step of an underlying layer in the third embodiment
  • FIG. 12 is a cross-sectional view showing a step of removing the resist and seed layer in the third embodiment
  • FIG. 12 is a cross-sectional view showing a passivation film forming process in the third embodiment
  • FIG. 12 is a cross-sectional view showing a resist exposure process in the third embodiment
  • FIG. 11 is a cross-sectional view showing a resist development process in the third embodiment
  • FIG. 14 is a cross-sectional view showing a step of removing an exposed portion of the passivation film in the third embodiment
  • FIG. 14 is a cross-sectional view showing a resist stripping step in the third embodiment
  • FIG. 11 is a cross-sectional view showing the shape of a solder ball before being joined to a relay board in the third embodiment
  • FIG. 14 is a cross-sectional view showing the shape of a solder ball after being joined to the relay board in the third embodiment
  • FIG. 11 is a plan view showing the shape of a solder ball after bonding with a relay board in the third embodiment; It is a figure which shows an example of the mounting state of the imaging device which concerns on 3rd Embodiment. It is the figure which expanded a part of FIG. 13A.
  • FIG. 11 is a cross-sectional view showing a schematic structure of an imaging device according to a fourth embodiment;
  • FIG. 11 is a cross-sectional view showing a schematic structure of an imaging device according to a fifth embodiment;
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit;
  • FIG. 1 is a diagram schematically showing the internal structure of an imaging device according to the first embodiment.
  • the imaging device 1 shown in FIG. 1 has a layered substrate 13 in which a logic substrate 11 and a pixel sensor substrate 12 are layered.
  • the logic board 11 corresponds to the first board, and the pixel sensor board 12 corresponds to the second board.
  • the imaging device 1 converts light incident from above (see arrow A) into an electrical signal and outputs the electrical signal.
  • a plurality of balls 14 are formed on the bottom surface of the logic board 11 .
  • the plurality of balls 14 are electrically connected to a relay board (not shown).
  • a red (R), green (G), or blue (B) color filter 15 and an on-chip lens 16 are formed on the upper surface of the pixel sensor substrate 12 .
  • the pixel sensor substrate 12 is also connected to a glass protection substrate 18 for protecting the on-chip lens 16 via a glass seal resin 17 in a cavityless structure.
  • FIG. 2A is a layout diagram showing an example of the circuit arrangement of the imaging device 1 according to this embodiment.
  • the pixel circuit 21 and the control circuit 22 are arranged on the pixel sensor substrate 12 .
  • a logic circuit 23 is arranged on the logic board 11 .
  • a plurality of pixels that photoelectrically convert incident light are arranged two-dimensionally.
  • a control circuit 22 controls the operation of each pixel.
  • the logic circuit 23 has a signal processing circuit and the like that processes the pixel signal output from each pixel.
  • FIG. 2B is a layout diagram showing another example of the circuit layout of the imaging device 1 according to this embodiment.
  • the layout diagram shown in FIG. 2B only the pixel circuit 21 is arranged on the pixel sensor substrate 12 .
  • a control circuit 22 and a logic circuit 23 are arranged on the logic board 11 .
  • both the control circuit 22 and the logic circuit 23, or the logic circuit 23 are arranged on a semiconductor substrate different from the pixel circuit 21.
  • FIG. Therefore, compared to the case where the pixel circuits 21 to the logic circuits 23 are arranged two-dimensionally on one semiconductor substrate, the size of the imaging device 1 can be reduced.
  • FIG. 3 is a plan view showing the circuit configuration of the imaging device 1. As shown in FIG. As shown in FIG. 3, the pixel circuit 21 has a plurality of pixels 32 arranged two-dimensionally.
  • the control circuit 22 receives an input clock and data instructing an operation mode, etc., and outputs data such as internal information of the laminated substrate 13 . That is, the control circuit 22 generates clock signals and control signals that serve as references for the operation of the vertical drive circuit 34, the column signal processing circuit 35, the horizontal drive circuit 36, etc. based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. do. The control circuit 22 then outputs the generated clock signal and control signal to the vertical drive circuit 34, the column signal processing circuit 35, the horizontal drive circuit 36, and the like.
  • the vertical drive circuit 34 is composed of, for example, a shift register, selects a predetermined pixel drive wiring 40, supplies a pulse for driving the pixels 32 to the selected pixel drive wiring 40, and drives the pixels 32 row by row. do. That is, the vertical driving circuit 34 sequentially selectively scans the pixels 32 of the pixel circuit 21 in the vertical direction row by row, and generates pixel signals based on the signal charges generated by the photoelectric conversion units of the pixels 32 according to the amount of received light. , to the column signal processing circuit 35 through the vertical signal line 41 .
  • the column signal processing circuit 35 is arranged for each column of the pixels 32, and performs signal processing such as noise removal on the signals output from the pixels 32 of one row for each pixel column.
  • the column signal processing circuit 35 performs signal processing such as CDS (Correlated Double Sampling) for removing pixel-specific fixed pattern noise and AD conversion for converting an analog signal into a digital signal.
  • CDS Correlated Double Sampling
  • the horizontal driving circuit 36 is composed of, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 35 in turn, and outputs pixel signals from each of the column signal processing circuits 35 to the horizontal signal line. 42 to output.
  • the output circuit 37 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 35 through the horizontal signal line 42 and outputs the processed signals.
  • the output circuit 37 may, for example, perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the input/output terminal 39 exchanges signals with the outside.
  • the imaging device 1 configured as described above is a CMOS image sensor called a column AD system in which a column signal processing circuit 35 for performing CDS processing and AD conversion processing is arranged for each pixel column.
  • FIG. 4 is an equivalent circuit diagram of the pixel 32.
  • FIG. The pixel 32 shown in FIG. 4 implements an electronic global shutter function.
  • the pixel 32 has a photodiode 51 , a first transfer transistor 52 , a memory section 53 , a second transfer transistor 54 , an FD (floating diffusion region) 55 , a reset transistor 56 , an amplification transistor 57 , a selection transistor 58 and an ejection transistor 59 . .
  • the photodiode 51 is a photoelectric conversion unit that generates and accumulates charges (signal charges) according to the amount of light received.
  • the photodiode 51 has an anode terminal grounded and a cathode terminal connected to the memory section 53 via the first transfer transistor 52 .
  • the cathode terminal of the photodiode 51 is also connected to a discharge transistor 59 for discharging unnecessary charges.
  • the first transfer transistor 52 reads the charge generated by the photodiode 51 and transfers it to the memory section 53 when turned on by the transfer signal TRX.
  • the memory unit 53 is a charge holding unit that temporarily holds charges until the charges are transferred to the FD 55 .
  • the second transfer transistor 54 When the second transfer transistor 54 is turned on by the transfer signal TRG, it reads out the charge held in the memory section 53 and transfers it to the FD 55 .
  • the FD 55 is a charge holding unit that holds charges read from the memory unit 53 for reading out as a signal.
  • the reset transistor 56 is turned on by the reset signal RST, the charge accumulated in the FD 55 is discharged to the constant voltage source VDD, thereby resetting the potential of the FD 55 .
  • the amplification transistor 57 outputs a pixel signal according to the potential of the FD55. That is, the amplifying transistor 57 constitutes a source follower circuit together with the load MOS 60 as a constant current source.
  • the pixel signal indicates a level corresponding to the charge accumulated in the FD 55 and is output from the amplification transistor 57 through the selection transistor 58 to the column signal processing circuit 35 (see FIG. 3).
  • the load MOS 60 is arranged in the column signal processing circuit 35, for example.
  • the selection transistor 58 is turned on when the pixel 32 is selected by the selection signal SEL, and outputs the pixel signal of the pixel 32 to the column signal processing circuit 35 via the vertical signal line 41 .
  • the discharge transistor 59 discharges unnecessary charges accumulated in the photodiode 51 to the constant voltage source VDD when turned on by the discharge signal OFG.
  • the transfer signal TRX, the transfer signal TRG, the reset signal RST, the discharge signal OFG, and the selection signal SEL are supplied from the vertical drive circuit 34 via the pixel drive wiring 40 .
  • the discharge transistor 59 is turned on by supplying the discharge signal OFG of High level to the discharge transistor 59 .
  • the charges accumulated in the photodiodes 51 are discharged to the constant voltage source VDD, and the photodiodes 51 of all pixels are reset.
  • the first transfer transistor 52 is turned on by the transfer signal TRX in all pixels of the pixel circuit 21 , and the charge accumulated in the photodiode 51 is transferred to the memory section 53 . be.
  • the charges held in the memory section 53 of each pixel 32 are sequentially read out to the column signal processing circuit 35 row by row.
  • the second transfer transistors 54 of the pixels 32 in the readout row are turned on by the transfer signal TRG, and the charges held in the memory section 53 are transferred to the FD55.
  • the selection transistor 58 is turned on by the selection signal SEL, a pixel signal indicating a level corresponding to the charge accumulated in the FD 55 is output from the amplification transistor 57 to the column signal processing circuit 35 via the selection transistor 58. be.
  • the imaging device 1 can operate (image) using the global shutter method.
  • the exposure time is set to be the same for all pixels of the pixel circuit 21, and after the exposure is completed, the charge is temporarily held in the memory section 53 and read out sequentially row by row.
  • the circuit configuration of the pixel 32 is not limited to the configuration shown in FIG.
  • the pixels 32 may have a circuit configuration that does not have the memory unit 53 and performs operation according to a so-called rolling shutter method in which charges are accumulated in the FDs 55 at different timings among the plurality of pixels 32 .
  • the pixel 32 may have a shared pixel structure in which some pixel transistors are shared by a plurality of pixels.
  • the first transfer transistor 52, the memory unit 53, and the second transfer transistor 54 are provided in units of 32 pixels, and the FD 55, reset transistor 56, amplification transistor 57, and selection transistor 58 are shared by a plurality of pixels such as four pixels. You can have configuration etc.
  • FIG. 5 is a cross-sectional view showing an enlarged main part of the laminated substrate 13. As shown in FIG. The cross-sectional structure of the laminated substrate 13 will be described below with reference to FIG.
  • a multilayer wiring layer 82 is formed on the upper side of the silicon substrate 81 (on the pixel sensor substrate 12 side). With this multilayer wiring layer 82, the control circuit 22 and the logic circuit 23 shown in FIG. 2 can be formed.
  • the multilayer wiring layer 82 has a plurality of wiring layers 83 and interlayer insulating films 84 .
  • the plurality of wiring layers 83 are composed of an uppermost wiring layer 83a closest to the pixel sensor substrate 12, an intermediate wiring layer 83b, a lowermost wiring layer 83c closest to the silicon substrate 81, and the like.
  • an interlayer insulating film 84 is formed between each wiring layer 83 .
  • Each wiring layer 83 is formed using, for example, copper (Cu), aluminum (Al), tungsten (W), or the like.
  • the interlayer insulating film 84 is formed of, for example, a silicon oxide film, a silicon nitride film, or the like.
  • Each of the plurality of wiring layers 83 and interlayer insulating films 84 may be made of the same material in all layers, or two or more materials may be used depending on the layer.
  • a through-hole 85 that penetrates the silicon substrate 81 is formed at a predetermined position of the silicon substrate 81 .
  • a through electrode 87 is formed on the inner wall of the through hole 85 with an insulating film 86 interposed therebetween.
  • the insulating film 86 can be formed of, for example, a silicon oxide (SiO 2 ) film, a silicon nitride (SiN) film, or the like.
  • the through electrodes 87 are connected to connection terminals 90 projecting from the lower surface side of the silicon substrate 81 .
  • Each of the through electrode 87 and the connection terminal 90 is part of a redistribution layer (RDL).
  • RDL redistribution layer
  • a solder ball 14 is joined to the surface (bottom surface) of the connection terminal 90 .
  • the through electrodes 87 and the connection terminals 90 can be made of conductors such as copper (Cu), tungsten (W), titanium (Ti), tantalum (Ta), titanium-tungsten alloy (TiW), and polysilicon. .
  • the passivation film 91 covers the through electrodes 87 , side surfaces of the connection terminals 90 (surfaces excluding the bonding surfaces with the solder balls 14 ), and the insulating film 86 .
  • Passivation film 91 contains at least silicon.
  • the passivation film 91 is an insulating film containing silicon oxide (SiO 2 ), silicon nitride (SiN), or silicon carbonitride (SiCN).
  • the passivation film 91 may be an insulating film containing a porous Low-k material such as fluorine-added silicon oxide (SiOF) or carbon-added silicon oxide (SiOC).
  • a multilayer wiring layer 102 is formed below the silicon substrate 101 (on the side of the logic substrate 11).
  • the multilayer wiring layer 102 can form the pixel circuit 21 shown in FIG.
  • the multilayer wiring layer 102 has a plurality of wiring layers 103 and interlayer insulating films 104 .
  • the plurality of wiring layers 103 are composed of an uppermost wiring layer 103a closest to the silicon substrate 101, an intermediate wiring layer 103b, a lowermost wiring layer 103c closest to the logic substrate 11, and the like.
  • an interlayer insulating film 104 is formed between each wiring layer 103 .
  • Materials of the plurality of wiring layers 103 and the interlayer insulating film 104 may be the same materials as those of the wiring layer 83 and the interlayer insulating film 84 described above.
  • the plurality of wiring layers 103 and interlayer insulating films 104 may be formed by selectively using one or more materials, as in the case of the wiring layers 83 and interlayer insulating films 84 described above.
  • the multilayer wiring layer 102 of the pixel sensor substrate 12 is composed of three wiring layers 103, and the multilayer wiring layer 82 of the logic substrate 11 is composed of four wiring layers 83.
  • the total number of wiring layers is not limited to this, and any number of layers can be formed.
  • a photodiode 51 formed by a PN junction is formed for each pixel 32 in the silicon substrate 101 .
  • a plurality of pixel transistors such as a first transfer transistor 52 and a second transfer transistor 54, a memory section 53, and the like are also formed in the multilayer wiring layer 102 and the silicon substrate 101. .
  • Through electrodes 109 connected to the wiring layer 103a of the pixel sensor substrate 12 and the wiring layer 83a of the logic substrate 11 are connected to predetermined positions of the silicon substrate 101 where the color filters 15 and the on-chip lenses 16 are not formed. Through electrodes 105 are formed.
  • the through electrode 105 and the through electrode 109 are connected by a connection wiring 106 formed on the upper surface of the silicon substrate 101 .
  • An insulating film 107 is formed between each of the through electrodes 109 and 105 and the silicon substrate 101 .
  • a color filter 15 and an on-chip lens 16 are formed on the upper surface of the silicon substrate 101 with an insulating film (flattening film) 108 interposed therebetween.
  • the multilayer substrate 13 has a multilayer structure in which the multilayer wiring layer 82 side of the logic substrate 11 and the multilayer wiring layer 102 side of the pixel sensor substrate 12 are bonded together.
  • a broken line indicates a bonding surface where the multilayer wiring layer 82 of the logic substrate 11 and the multilayer wiring layer 102 of the pixel sensor substrate 12 are bonded together.
  • the wiring layer 103 of the pixel sensor substrate 12 and the wiring layer 83 of the logic substrate 11 are connected by two through electrodes, ie, the through electrode 109 and the through electrode 105.
  • the wiring layer 83 and the solder balls 14 are connected by the through electrodes 87 and the connection terminals 90 . As a result, the plane area of the imaging device 1 can be minimized.
  • the height can also be lowered.
  • FIGS. 6A to 6G a manufacturing process for the passivation film 91 will be described.
  • the manufacturing process other than the passivation film 91 is the same as the conventional one, so the description is omitted.
  • a plurality of wiring layers 83 and an interlayer insulating film 84 are already formed in the multilayer wiring layer 82 .
  • a through electrode 87 is formed in the through hole 85 of the silicon substrate 81 .
  • seed layers 88 a and 88 b are formed between the through hole 85 and the insulating film 86 .
  • the seed layer 88a is a titanium (Ti) layer and the seed layer 88b is a copper (Cu) layer. Note that the seed layers 88a and 88b are omitted in FIG.
  • the through electrode 87 can be formed by electroplating the seed layer 88b.
  • the connection terminal 90 is formed on the seed layer 88b using the resist 92 as a mask.
  • the connection terminal 90 can also be formed by electrolytic plating of the seed layer 88b, similarly to the through electrode 87. As shown in FIG. 6A, the connection terminal 90 is formed on the seed layer 88b using the resist 92 as a mask.
  • the connection terminal 90 can also be formed by electrolytic plating of the seed layer 88b, similarly to the through electrode 87. As shown in FIG.
  • exposed portions of the seed layers 88a and 88b are removed by wet etching.
  • a passivation film 91 is formed over the entire surfaces of the insulating film 86, the through electrodes 87, and the connection terminals 90. Then, as shown in FIG.
  • the passivation film 91 can be formed by CVD (Chemical Vapor Deposition) or ALD (Atomic Layer Deposition).
  • the passivation film 91 must have a thickness sufficient to cover the bottom and side walls of the through electrode 87 and the step between the insulating film and the connection terminal 90 .
  • the thickness of the passivation film 91 is preferably 30 nm to 50 nm. However, the thickness of passivation film 91 is not limited to this range, and may be greater than 50 nm.
  • a resist 93 is applied on the passivation film 91 .
  • a positive resist such as an i-line (mercury spectral line with a wavelength of 365 nm) resist can be used.
  • the resist 93 must have a thickness that can cover the step between the connection terminal 90 and the insulating film 86 . Therefore, it is preferable that the thickness of the resist 93 is approximately 10 ⁇ m to 20 ⁇ m.
  • the resist 93 and passivation film 91 covering the connection terminals 90 are polished to expose the upper surfaces of the connection terminals 90 .
  • the resist 93 and the passivation film 91 are polished by CMP (Chemical Mechanical Polishing) using a polishing head 94 .
  • the resist 93 is removed.
  • one side of the logic substrate 11 is covered with the passivation film 91 except for the upper surfaces of the connection terminals 90 .
  • the other side of the logic substrate 11 is bonded with the pixel sensor substrate 12 .
  • FIG. 7A is a diagram showing an example of a mounted state of the imaging device 1.
  • FIG. 7B is the figure which expanded a part of FIG. 7A.
  • the imaging device 1 is accommodated in the package substrate 140 while being joined to the relay substrate 130 .
  • a plurality of connection terminals 131 are formed on the upper surface of the relay board 130 .
  • a plurality of wirings 132 electrically connected to each connection terminal 131 are formed in layers in the relay substrate 130 .
  • each connection terminal 131 is individually joined to each connection terminal 90 of the imaging device 1 via the solder balls 14 .
  • a gap between the connection terminal 90 and the connection terminal 131 is filled with an underfill material 133 .
  • a plurality of wirings 141 electrically connected to each wiring 132 are also formed in layers on the package substrate 140 .
  • a control board 150 is mounted on the package board 140 .
  • the control board 150 is electrically connected to the uppermost wiring 141 .
  • the operation of the imaging device 1 is controlled by the control board 150 .
  • the passivation film 91 is formed of a film containing silicon. Therefore, the difference in thermal expansion coefficient between the passivation film 91 and the silicon substrate 81 is smaller than when a resin film is formed as the passivation film 91 . Thereby, the stress acting on the through electrode 87 from the passivation film 91 is relaxed. Therefore, spot defects caused by deformation of the through electrodes 87 can be suppressed.
  • the stress acting on the solder balls 14 from the passivation film 91 is also reduced. Therefore, conduction failure due to cracks between the connection terminals 90 and the solder balls 14 can be suppressed.
  • the material of the passivation film 91 is not limited to silicon compounds such as silicon oxide, silicon nitride, or silicon carbonitride.
  • the insulating material is not particularly limited as long as the stress acting from the passivation film 91 to the through electrodes 87 and the solder balls 14 is smaller than that of the resin, such as a material having a smaller difference in coefficient of thermal expansion with respect to the silicon substrate 81 than the resin.
  • the second embodiment will be described with a focus on points different from the first embodiment.
  • the structure of the imaging device is the same as that of the first embodiment, but the manufacturing method of the passivation film 91 is different from that of the first embodiment.
  • the manufacturing process of the passivation film 91 according to this embodiment will be described below with reference to FIGS. 8A to 8D. Note that the steps up to the step of applying a resist 93 on the passivation film 91 (see FIG. 6E) are the same as those of the first embodiment, so the description is omitted.
  • the portion of the resist 93 that covers the connection terminals 90 is exposed.
  • the mask 95 has an opening pattern in a portion facing the connection terminal 90 .
  • the exposure device 96 irradiates the light L toward the resist 93 from above the mask 95 .
  • the light L passes through the opening pattern of the mask 95 and exposes the covered portion of the connection terminal 90 .
  • the resist 93 is developed. As a result, as shown in FIG. 8B, the portions of the resist 93 that cover the connection terminals 90 (exposed portions) are removed.
  • the portion of the passivation film 91 exposed by removing the resist 93 is removed.
  • the exposed portion of passivation film 91 can be removed by dry etching. In this etching process, for example, oxygen (O 2 ) gas is used when etching back the resist 93 .
  • oxygen (O 2 ) gas is used when etching back the resist 93 .
  • carbon tetrafluoride (CF 4 ) gas is used as an etching gas.
  • the resist 93 is removed by wet etching.
  • one side of the logic substrate 11 is covered with the passivation film 91 except for the upper surfaces of the connection terminals 90, as in the first embodiment.
  • the other side of the logic substrate 11 is bonded with the pixel sensor substrate 12 .
  • the passivation film 91 contains silicon instead of resin. Therefore, the stress acting on the through electrode 87 from the passivation film 91 is relaxed. Therefore, spot defects caused by deformation of the through electrodes 87 can be suppressed. Furthermore, the stress acting on solder balls 14 from passivation film 91 is also reduced. Therefore, conduction failure due to cracks between the connection terminals 90 and the solder balls 14 can be suppressed.
  • FIG. 9A is a cross-sectional view showing the structure of the essential parts of the imaging device according to the third embodiment.
  • FIG. 9B is a plan view showing the structure of the essential parts of the imaging device according to the third embodiment.
  • FIG. 9A is a cross-sectional view along the section line X1-X1 shown in FIG. 9B.
  • symbol is attached
  • connection terminal 90 has a concave portion 901 in the imaging device according to this embodiment.
  • Solder balls 14 are joined to the recesses 901 .
  • Depth d of recess 901 is preferably 6 ⁇ m or more in consideration of reliability of bonding with solder ball 14 .
  • the manufacturing process of the imaging device according to this embodiment will be described below with reference to FIGS. 10A to 10M.
  • a process for manufacturing the through electrode 87, the connection terminal 90, and the passivation film 91 will be described.
  • a mask 95 and an exposure device 96 are used to expose a portion of the resist 97 that is not covered with the mask 95 .
  • the resist 97 can be formed by applying a negative resist onto the seed layer 88b. This resist 97 has a thickness of 10-20 ⁇ m.
  • the resist 97 is developed. As a result, as shown in FIG. 10B, the unexposed portion of the resist 97 where the light L of the exposure device 96 is blocked by the mask 95 is removed.
  • the seed layer 88b containing copper is electroplated.
  • the through electrode 87 is formed in the through hole 85 and the base layer 900 of the connection terminal 90 is formed.
  • the resist 97 is removed.
  • the resist 97 can be removed by wet etching, for example.
  • a mask 95 and an exposure device 96 are used to expose portions of the resist 98 that are not covered with the mask 95 .
  • the resist 98 can be formed by applying a negative resist onto the through electrode 87 and the underlying layer 900 .
  • the mask 95 is arranged above the side walls of the recess 901 of the connection terminal 90 .
  • the resist 98 is developed. As a result, as shown in FIG. 10F, the unexposed portion of the resist 98 where the light L of the exposure device 96 is blocked by the mask 95 is removed. As a result, portions of the underlying layer 900 that form the sidewalls of the recesses 901 are exposed.
  • the exposed portion of the base layer 900 containing copper is electroplated.
  • the side walls of the recess 901 are completed.
  • the resist 98 and the seed layers 88a and 88b formed under the resist 98 are removed by wet etching, for example. This completes the recess 901 of the connection terminal 90 .
  • a passivation film 91 is formed over the entire surfaces of the insulating film 86, the through electrodes 87, and the connection terminals 90. Then, as shown in FIG.
  • the passivation film 91 can be formed by CVD or ALD as in the first embodiment.
  • a mask 95 and an exposure device 96 are used to expose a portion of the resist 93 applied on the passivation film 91 that is not covered with the mask 95 .
  • a positive resist such as an i-line (mercury spectral line with a wavelength of 365 nm) resist can be used.
  • the mask 95 has a pattern with openings at portions of the connection terminals 90 facing the bottoms of the recesses 901 .
  • the resist 93 is developed. As a result, the exposed portions of resist 93 are removed, as shown in FIG. 10K.
  • the exposed portion of the passivation film 91 exposed by removing the exposed portion of the resist 93 is removed.
  • the exposed portion of the passivation film 91 can be removed by dry etching, for example.
  • the resist 93 is removed by wet etching.
  • the passivation film 91 except for the concave portions 901 of the connection terminals 90 .
  • FIG. 11 is a cross-sectional view showing the shape of the solder balls 14 before being joined to the relay substrate 130.
  • FIG. 12A is a cross-sectional view showing the shape of solder ball 14 after bonding to relay substrate 130.
  • FIG. FIG. 12B is a plan view showing the shape of the solder balls 14 after bonding to the relay substrate 130.
  • FIG. FIG. 12A is a cross-sectional view along section line X2-X2 shown in FIG. 12B.
  • FIG. 13A is a diagram showing an example of a mounting state of the imaging device 3 according to this embodiment.
  • FIG. 13B is the figure which expanded a part of FIG. 13A.
  • solder balls 14 are welded to connection terminals 90 .
  • the imaging device 3 is housed in the package substrate 140 while being joined to the relay substrate 130 as in the first embodiment.
  • the solder balls 14 are deformed as shown in FIG. 12A as they are joined to the relay board 130 .
  • the portions other than the recesses 901 are covered with the passivation film 91 . Therefore, as shown in FIG. 12B, it is possible to avoid diffusion of solder from the solder balls 14 .
  • the passivation film 91 contains silicon instead of resin. Therefore, the stress acting on the through electrode 87 from the passivation film 91 is relaxed. Therefore, spot defects caused by deformation of the through electrodes 87 can be suppressed. Moreover, the stress acting on the solder balls 14 from the passivation film 91 is also reduced. Therefore, conduction failure due to cracks between the connection terminals 90 and the solder balls 14 can be suppressed.
  • connection terminals 90 since the recesses 901 are formed in the connection terminals 90, alignment of the solder balls 14 is facilitated. In addition, solder diffusion can be avoided when the imaging device is joined to the relay board 130 .
  • FIG. 14 is a cross-sectional view showing a schematic structure of an imaging device according to the fourth embodiment. Components similar to those of the first embodiment described above are denoted by the same reference numerals, and detailed description thereof is omitted.
  • connection method between the logic substrate 11 and the pixel sensor substrate 12 is different from that of the first embodiment shown in FIG.
  • the logic substrate 11 and the pixel sensor substrate 12 are connected using two through electrodes 151 and 152 .
  • the metal (eg, copper) contained in the wiring layer 83a of the logic substrate 11 and the metal (eg, copper) contained in the wiring layer 103c of the pixel sensor substrate 12 are connected by metal bonding.
  • the through electrodes 87 are connected to the lowermost wiring layer 83c of the logic substrate 11 so that the solder balls 14 and the wiring in the laminated substrate 13 are connected.
  • Layer 83 and wiring layer 103 are connected.
  • the dummy wirings 211 which are not electrically connected to anything, are placed on the same layer as the connection terminals 90 to which the solder balls 14 are connected. are made of the same wiring material as
  • the passivation film 91 contains silicon instead of resin. Therefore, the stress acting on the through electrode 87 from the passivation film 91 is relaxed. Therefore, spot defects caused by deformation of the through electrodes 87 can be suppressed. Moreover, the stress acting on the solder balls 14 from the passivation film 91 is also reduced. Therefore, conduction failure due to cracks between the connection terminals 90 and the solder balls 14 can be suppressed.
  • the dummy wiring 211 reduces the influence of unevenness during metal bonding between the wiring layer 83a on the logic substrate 11 side and the wiring layer 103c on the pixel sensor substrate 12 side. If the connection terminals 90 are formed only in a partial region of the lower surface of the silicon substrate 81 at the time of metal bonding, unevenness occurs due to the difference in thickness due to the presence or absence of the connection terminals 90 . Therefore, by providing the dummy wiring 211, the influence of unevenness can be reduced.
  • FIG. 15 is a cross-sectional view showing the structure of the main part of the imaging device according to the fifth embodiment. Components similar to those of the first embodiment described above are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the shape of the through electrode 87 is different from that in the first embodiment.
  • the through electrode 87 according to the first embodiment has an inverse tapered shape in which the opening diameter R is wider than the bottom width W.
  • the through electrode 87 according to the present embodiment has a tapered shape in which the opening diameter R is narrower than the width W of the bottom portion.
  • the passivation film 91 containing silicon is formed by CVD or ALD as in the other embodiments. Therefore, the passivation film 91 can be formed on the surface of the through electrode 87 even if the through electrode 87 has a reverse tapered shape with a narrow opening diameter R.
  • the stress acting on the through electrode 87 from the passivation film 91 is alleviated, as in the other embodiments. Therefore, spot defects caused by deformation of the through electrodes 87 can be suppressed.
  • the stress acting on the solder balls 14 from the passivation film 91 is also reduced, it is possible to suppress defective conduction due to cracks between the connection terminals 90 and the solder balls 14 .
  • the substrate has a structure in which the logic substrate 11 and the pixel sensor substrate 12 are laminated, but it may have a single layer structure.
  • a memory circuit including a memory element may be arranged on the pixel sensor substrate 12 instead of the pixel circuit 21 .
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 16 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • vehicle control system 12000 includes drive system control unit 12010 , body system control unit 12020 , vehicle exterior information detection unit 12030 , vehicle interior information detection unit 12040 , and integrated control unit 12050 .
  • a microcomputer 12051 , an audio/image output unit 12052 , and an in-vehicle network I/F (Interface) 12053 are illustrated as the functional configuration of the integrated control unit 12050 .
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062 and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 17 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 17 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging range 1211212113 indicates the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors
  • the imaging range 12114 indicates the imaging range of the rear bumper or
  • the imaging range of the imaging unit 12104 provided in the back door is shown.
  • a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied, for example, to the imaging unit 12031 among the configurations described above. Specifically, the imaging devices described in the first to fourth embodiments can be applied to the imaging unit 12031. FIG. By applying the technology according to the present disclosure, it is possible to obtain a photographed image with higher reliability, and thus it is possible to improve safety.
  • this technique can take the following structures. (1) a substrate; a pixel circuit provided on the substrate; a through electrode electrically connected to the pixel circuit through the substrate; and a passivation film covering the through electrode, An imaging device, wherein the passivation film contains at least silicon. (2) The imaging device according to (1), wherein the passivation film contains silicon oxide (SiO 2 ), silicon nitride (SiN), or silicon carbonitride (SiCN). (3) The imaging device according to (1), wherein the passivation film includes a porous Low-k material. (4) The imaging device according to (3), wherein the porous low-k material is fluorine-doped silicon oxide (SiOF) or carbon-doped silicon oxide (SiOC).
  • the imaging device has a thickness of 30 nm to 50 nm.
  • the substrate has a first substrate and a second substrate laminated on the first substrate;
  • the pixel circuit is provided on the first substrate,
  • the through electrode is provided on the second substrate.
  • the imaging device wherein the shape of the through electrode is concave toward the first substrate.
  • the shape of the through electrode is a tapered shape in which the opening diameter of the concave is narrower than the width of the bottom of the concave.
  • connection terminal protruding from the second substrate and electrically connected to the through electrode;
  • the imaging device according to any one of (6) to (8), wherein the passivation film covers side surfaces of the connection terminals.
  • (10) a substrate; a pixel circuit provided on the substrate; a connection terminal protruding from the substrate; and a passivation film covering the side surface of the connection terminal, An imaging device, wherein the passivation film contains at least silicon.
  • the passivation film contains silicon oxide (SiO 2 ), silicon nitride (SiN), or silicon carbonitride (SiCN).
  • the passivation film includes a porous Low-k material.
  • the substrate has a first substrate and a second substrate laminated on the first substrate, The pixel circuit is provided on the first substrate, The imaging device according to (10), wherein the connection terminal is provided on the second substrate. (16) The imaging device according to (15), wherein the connection terminal has a recess, and a solder ball is welded to the recess.
  • Imaging device 11 logic substrate 12: pixel sensor substrate 13: laminated substrate 21: pixel circuit 81: silicon substrate 87: through electrode 90: connection terminal 91: passivation film

Landscapes

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Abstract

［課題］パッシベーション膜に起因する不良の少なくとも一つを抑制することが可能な撮像装置を提供する。 ［解決手段］本開示の一実施形態に係る撮像装置は、基板と、基板に設けられた画素回路と、基板を貫通して画素回路に電気的に接続される貫通電極と、貫通電極を覆うパッシベーション膜と、を備える。パッシベーション膜が少なくともシリコンを含む。

Description

撮像装置およびその製造方法
　本開示は、撮像装置およびその製造方法に関する。
　撮像装置の製造工程の一つであるＷＬＣＳＰ（Wafer Level Chip Size Package）プロセスには、ＳＭ（Solder Mask）工程がある。ＳＭ工程では、再配線（RDL：Redistribution Layer）と呼ばれる銅を含む貫通電極（TSV：Through Silicon Via）や接続端子がパッシベーション膜で覆われる。従来、パッシベーション膜には、再配線の腐食防止や絶縁性確保のために、樹脂が用いられている。また、接続端子には、はんだが溶着している。
特開平１１－２８８９３５号公報
　パッシベーション膜が樹脂膜であると、貫通電極が樹脂の応力によって変形する場合がある。この場合、入射光側から撮像装置を検査した画像に、貫通電極の変形によって生じた斑点が映る、いわゆる斑点不良が起こり得る。
　また、温度変化に関する信頼性試験の一つである温度サイクル試験を実施すると、パッシベーション膜に含まれる樹脂の膨張および収縮に伴う応力によってはんだが変形する場合がある。この場合、接続端子とはんだとの間にクラックが発生すると、導通不良が起こり得る。
　本開示は、パッシベーション膜に起因する不良の少なくとも一つを抑制することが可能な撮像装置およびその製造方法を提供する。
　本開示の一実施形態に係る撮像装置は、基板と、基板に設けられた画素回路と、基板を貫通して画素回路に電気的に接続される貫通電極と、貫通電極を覆うパッシベーション膜と、を備える。パッシベーション膜が少なくともシリコンを含む。
　前記パッシベーション膜が、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または炭窒化シリコン（ＳｉＣＮ）を含んでいてもよい。
　前記パッシベーション膜が、多孔質Ｌｏｗ－ｋ材料を含んでいてもよい。
　前記多孔質Ｌｏｗ－ｋ材料が、フッ素添加シリコン酸化物（ＳｉＯＦ）または炭素添加シリコン酸化物（ＳｉＯＣ）であってもよい。
　前記パッシベーション膜の厚さが、３０ｎｍ～５０ｎｍであってもよい。
　前記基板が、第１基板と、前記第１基板と積層される第２基板と、を有し、
　前記画素回路が前記第１基板に設けられ、
　前記貫通電極が、前記第２基板に設けられていてもよい。
　前記貫通電極の形状が前記第１基板側に凹んだ凹状であってもよい。
　前記貫通電極の形状が、前記凹状の開口径が前記凹状の底部幅よりも狭いテーパ状であってもよい。
　前記第２基板から突出し、前記貫通電極と電気的に接続される接続端子をさらに備え、
　前記パッシベーション膜が前記接続端子の側面を覆っていてもよい。
　本開示の一実施形態に係る他の撮像装置は、基板と、基板に設けられた画素回路と、基板から突出する接続端子と、接続端子の側面を覆うパッシベーション膜と、を備える。パッシベーション膜が少なくともシリコンを含む。
　前記パッシベーション膜が、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または炭窒化シリコン（ＳｉＣＮ）を含んでいてもよい。
　前記パッシベーション膜が、多孔質Ｌｏｗ－ｋ材料を含んでいてもよい。
　前記多孔質Ｌｏｗ－ｋ材料が、フッ素添加シリコン酸化物（ＳｉＯＦ）または炭素添加シリコン酸化物（ＳｉＯＣ）であってもよい。
　前記パッシベーション膜の厚さが、３０ｎｍ～５０ｎｍであってもよい。
　前記基板が、第１基板と、前記第１基板と積層される第２基板と、を有し、
　前記画素回路が前記第１基板に設けられ、
　前記接続端子が、前記第２基板に設けられていてもよい。
　前記接続端子が凹部を有し、前記凹部にはんだボールが溶着されていてもよい。
　本開示の一実施形態に係る撮像装置の製造方法は、
　基板を貫通し、画素回路に電気的に接続される貫通電極を形成し、
　少なくともシリコンを含むパッシベーション膜で前記貫通電極を覆う。
　ＣＶＤ（Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）によって、前記パッシベーション膜を形成してもよい。
　前記パッシベーション膜が、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または炭窒化シリコン（ＳｉＣＮ）を含んでいてもよい。
　前記パッシベーション膜が、多孔質Ｌｏｗ－ｋ材料を含んでいてもよい。
第１実施形態に係る撮像装置の内部構造を概略的に示す図である。 第１実施形態に係る撮像装置の回路配置の一例を示すレイアウト図である。 第１実施形態に係る撮像装置の回路配置の他の一例を示すレイアウト図である。 撮像装置の回路構成を平面的に示す図である。 画素の等価回路図である。 積層基板の要部を拡大して示した断面図である。 第１実施形態における貫通電極および接続端子の形成工程を示す断面図である。 第１実施形態におけるレジストの剥離工程を示す断面図である。 第１実施形態におけるシード層の除去工程を示す断面図である。 第１実施形態におけるパッシベーション膜の成膜工程を示す断面図である。 第１実施形態におけるレジストの塗布工程を示す断面図である。 第１実施形態におけるレジストの研磨工程を示す断面図である。 第１実施形態におけるレジストの剥離工程を示す断面図である。 第１実施形態に係る撮像装置の実装状態の一例を示す図である。 図７Ａの一部を拡大した図である。 第２実施形態におけるレジストの露光工程を示す断面図である。 第２実施形態におけるレジストの露光工程を示す断面図である。 第２実施形態におけるパッシベーション膜の露出部分の除去工程を示す断面図である。 第２実施形態におけるレジストの剥離工程を示す断面図である。 第３実施形態に係る撮像装置の要部の構造を示す断面図である。 第３実施形態に係る撮像装置の要部の構造を示す平面図である。 第３実施形態におけるレジストの露光工程を示す断面図である。 第３実施形態におけるレジストの現像工程を示す断面図である。 第３実施形態におけるシード層の電界メッキ工程を示す断面図である。 第３実施形態におけるレジストの剥離工程を示す断面図である。 第３実施形態におけるレジストの露光工程を示す断面図である。 第３実施形態におけるレジストの現像工程を示す断面図である。 第３実施形態における下地層の電解めっき工程を示す断面図である。 第３実施形態におけるレジストおよびシード層の除去工程を示す断面図である。 第３実施形態におけるパッシベーション膜の成膜工程を示す断面図である。 第３実施形態におけるレジストの露光工程を示す断面図である。 第３実施形態におけるレジストの現像工程を示す断面図である。 第３実施形態におけるパッシベーション膜の露出部分の除去工程を示す断面図である。 第３実施形態におけるレジストの剥離工程を示す断面図である。 第３実施形態における中継基板との接合前のはんだボールの形状を示す断面図である。 第３実施形態における中継基板との接合後のはんだボールの形状を示す断面図である。 第３実施形態における中継基板との接合後のはんだボールの形状を示す平面図である。 第３実施形態に係る撮像装置の実装状態の一例を示す図である。 図１３Ａの一部を拡大した図である。 第４実施形態に係る撮像装置の概略的な構造を示す断面図である。 第５実施形態に係る撮像装置の概略的な構造を示す断面図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部および撮像部の設置位置の一例を示す説明図である。
　（第１実施形態）
　図１は、第１実施形態に係る撮像装置の内部構造を概略的に示す図である。図１に示す撮像装置１は、ロジック基板１１と画素センサ基板１２とが積層された積層基板１３を有する。ロジック基板１１は第１基板に相当し、画素センサ基板１２は、第２基板に相当する。撮像装置１は、上方向（矢印Ａ参照）から入射される光を電気信号へ変換して出力する。
　ロジック基板１１の底面には、複数のボール１４が形成されている。複数のボール１４は、不図示の中継基板と電気的に接続される。
　画素センサ基板１２の上面には、赤（Ｒ）、緑（Ｇ）、または青（Ｂ）のカラーフィルタ１５とオンチップレンズ１６が形成されている。また、画素センサ基板１２は、オンチップレンズ１６を保護するためのガラス保護基板１８と、ガラスシール樹脂１７を介してキャビティレス構造で接続されている。
　図２Ａは、本実施形態に係る撮像装置１の回路配置の一例を示すレイアウト図である。図２Ａに示すレイアウト図では、画素回路２１および制御回路２２が画素センサ基板１２に配置されている。また、ロジック回路２３がロジック基板１１に配置されている。
　画素回路２１は、入射光を光電変換する複数の画素が２次元状に配列されている。制御回路２２は、各画素の動作を制御する。ロジック回路２３は、各画素から出力された画素信号を処理する信号処理回路等を有する。
　図２Ｂは、本実施形態に係る撮像装置１の回路配置の他の一例を示すレイアウト図である。図２Ｂに示すレイアウト図では、画素回路２１のみが画素センサ基板１２に配置されている。一方、ロジック基板１１には、制御回路２２およびロジック回路２３が配置されている。
　図２Ａおよび図２Ｂに示すレイアウト図によれば、制御回路２２およびロジック回路２３の両方、またはロジック回路２３が、画素回路２１とは別の半導体基板に配置される。そのため、１枚の半導体基板に、画素回路２１～ロジック回路２３を平面的に配置した場合と比較して、撮像装置１のサイズを小型化することができる。
　図３は、撮像装置１の回路構成を平面的に示す図である。図３に示すように、画素回路２１には、複数の画素３２が２次元状に配列されている。
　制御回路２２は、入力クロックと、動作モードなどを指令するデータを受け取り、また積層基板１３の内部情報などのデータを出力する。すなわち、制御回路２２は、垂直同期信号、水平同期信号およびマスタクロックに基づいて、垂直駆動回路３４、カラム信号処理回路３５および水平駆動回路３６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路２２は、生成したクロック信号や制御信号を、垂直駆動回路３４、カラム信号処理回路３５および水平駆動回路３６等に出力する。
　垂直駆動回路３４、カラム信号処理回路３５、水平駆動回路３６、および出力回路３７は、ロジック回路２３に含まれる。垂直駆動回路３４は、例えばシフトレジスタによって構成され、所定の画素駆動配線４０を選択し、選択された画素駆動配線４０に画素３２を駆動するためのパルスを供給し、行単位で画素３２を駆動する。すなわち、垂直駆動回路３４は、画素回路２１の各画素３２を行単位で順次垂直方向に選択走査し、各画素３２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線４１を通してカラム信号処理回路３５に供給する。
　カラム信号処理回路３５は、画素３２の列ごとに配置されており、１行分の画素３２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路３５は、画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling：相関２重サンプリング)や、アナログ信号をデジタル信号に変換するＡＤ変換等の信号処理を行う。
　水平駆動回路３６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路３５の各々を順番に選択し、カラム信号処理回路３５の各々から画素信号を水平信号線４２に出力させる。
　出力回路３７は、カラム信号処理回路３５の各々から水平信号線４２を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路３７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などを行う場合もある。入出力端子３９は、外部と信号のやりとりをする。
　上記のように構成される撮像装置１は、ＣＤＳ処理とＡＤ変換処理を行うカラム信号処理回路３５が画素列ごとに配置されたカラムＡＤ方式と呼ばれるＣＭＯＳイメージセンサである。
　図４は、画素３２の等価回路図である。図４に示す画素３２は、電子式のグローバルシャッタ機能を実現する。
　画素３２は、フォトダイオード５１、第１転送トランジスタ５２、メモリ部５３、第２転送トランジスタ５４、ＦＤ(フローティング拡散領域)５５、リセットトランジスタ５６、増幅トランジスタ５７、選択トランジスタ５８、および排出トランジスタ５９を有する。
　フォトダイオード５１は、受光量に応じた電荷（信号電荷）を生成し、蓄積する光電変換部である。フォトダイオード５１のアノード端子が接地されているとともに、カソード端子が第１転送トランジスタ５２を介してメモリ部５３に接続されている。また、フォトダイオード５１のカソード端子は、不要な電荷を排出するための排出トランジスタ５９とも接続されている。
　第１転送トランジスタ５２は、転送信号ＴＲＸによりオンされたとき、フォトダイオード５１で生成された電荷を読み出し、メモリ部５３に転送する。メモリ部５３は、ＦＤ５５に電荷を転送するまでの間、一時的に電荷を保持する電荷保持部である。
　第２転送トランジスタ５４は、転送信号ＴＲＧによりオンされたとき、メモリ部５３に保持されている電荷を読み出し、ＦＤ５５に転送する。
　ＦＤ５５は、メモリ部５３から読み出された電荷を信号として読み出すために保持する電荷保持部である。リセットトランジスタ５６は、リセット信号ＲＳＴによりオンされたとき、ＦＤ５５に蓄積されている電荷が定電圧源ＶＤＤに排出されることで、ＦＤ５５の電位をリセットする。
　増幅トランジスタ５７は、ＦＤ５５の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ５７は定電流源としての負荷ＭＯＳ６０とソースフォロワ回路を構成する。画素信号は、ＦＤ５５に蓄積されている電荷に応じたレベルを示し、増幅トランジスタ５７から選択トランジスタ５８を介してカラム信号処理回路３５（図３参照）に出力される。負荷ＭＯＳ６０は、例えば、カラム信号処理回路３５内に配置されている。
　選択トランジスタ５８は、選択信号ＳＥＬにより画素３２が選択されたときオンされ、画素３２の画素信号を、垂直信号線４１を介してカラム信号処理回路３５に出力する。
　排出トランジスタ５９は、排出信号ＯＦＧによりオンされたとき、フォトダイオード５１に蓄積されている不要電荷を定電圧源ＶＤＤに排出する。
　転送信号ＴＲＸ、転送信号ＴＲＧ、リセット信号ＲＳＴ、排出信号ＯＦＧ、および選択信号ＳＥＬは、画素駆動配線４０を介して垂直駆動回路３４から供給される。
　以下、画素３２の動作について簡単に説明する。
　まず、露光開始前に、Ｈｉｇｈレベルの排出信号ＯＦＧが排出トランジスタ５９に供給されることにより排出トランジスタ５９がオンする。これにより、フォトダイオード５１に蓄積されている電荷が定電圧源ＶＤＤに排出され、全画素のフォトダイオード５１がリセットされる。
　フォトダイオード５１のリセット後、排出トランジスタ５９が、Ｌｏｗレベルの排出信号ＯＦＧによりオフされると、画素回路２１の全画素で露光が開始される。
　予め定められた所定の露光時間が経過すると、画素回路２１の全画素において、転送信号ＴＲＸにより第１転送トランジスタ５２がオンされ、フォトダイオード５１に蓄積されていた電荷が、メモリ部５３に転送される。
　第１転送トランジスタ５２がオフされた後、各画素３２のメモリ部５３に保持されている電荷が、行単位に、順次、カラム信号処理回路３５に読み出される。読み出し動作は、読出し行の画素３２の第２転送トランジスタ５４が転送信号ＴＲＧによりオンされ、メモリ部５３に保持されている電荷が、ＦＤ５５に転送される。そして、選択トランジスタ５８が選択信号ＳＥＬによりオンされると、ＦＤ５５に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ５７から選択トランジスタ５８を介してカラム信号処理回路３５に出力される。
　上述したように、本実施形態に係る撮像装置１は、グローバルシャッタ方式で動作（撮像）可能である。グローバルシャッタ方式では、露光時間が画素回路２１の全画素で同一に設定され、露光終了後、電荷は、メモリ部５３に一時的に保持され、行単位で順次に読み出される。
　なお、画素３２の回路構成は、図４に示す構成に限定されない。例えば、画素３２は、メモリ部５３を有さず、複数の画素３２間で異なるタイミングで電荷をＦＤ５５に蓄積するいわゆるローリングシャッタ方式による動作を行う回路構成であってもよい。
　また、画素３２は、一部の画素トランジスタを複数画素で共有する共有画素構造とすることもできる。例えば、第１転送トランジスタ５２、メモリ部５３、および第２転送トランジスタ５４を画素３２単位に有し、ＦＤ５５、リセットトランジスタ５６、増幅トランジスタ５７、および選択トランジスタ５８を４画素等の複数画素で共有する構成などを取り得る。
　図５は、積層基板１３の要部を拡大して示した断面図である。以下、図５を参照して、積層基板１３の断面構造について説明する。
　ロジック基板１１には、例えばシリコン基板８１の上側（画素センサ基板１２側）に、多層配線層８２が形成されている。この多層配線層８２により、図２に示す制御回路２２やロジック回路２３を形成することができる。
　多層配線層８２は、複数の配線層８３および層間絶縁膜８４を有する。複数の配線層８３は、画素センサ基板１２に最も近い最上層の配線層８３ａ、中間の配線層８３ｂ、および、シリコン基板８１に最も近い最下層の配線層８３ｃなどで構成される。一方、層間絶縁膜８４は、各配線層８３の間に形成される。
　各配線層８３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）などを用いて形成される。層間絶縁膜８４は、例えば、シリコン酸化膜、シリコン窒化膜などで形成される。複数の配線層８３および層間絶縁膜８４の各々は、全ての階層が同一の材料で形成されていてもよし、階層によって２つ以上の材料を使い分けてもよい。
　シリコン基板８１の所定の位置には、シリコン基板８１を貫通する貫通孔８５が形成されている。貫通孔８５の内壁には、絶縁膜８６を介して貫通電極８７が形成されている。絶縁膜８６は、例えば、酸化シリコン（ＳｉＯ２）膜や窒化シリコン（ＳｉＮ）膜などで形成することができる。
　貫通電極８７は、シリコン基板８１の下面側から突出した接続端子９０と接続されている。貫通電極８７および接続端子９０の各々は、再配線（RDL：Redistribution Layer）の一部である。接続端子９０の表面（底面）には、はんだボール１４が接合されている。貫通電極８７および接続端子９０は、例えば、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、チタンタングステン合金（ＴｉＷ）、ポリシリコンなどの導電体で形成することができる。
　また、シリコン基板８１の下面側では、パッシベーション膜９１が、貫通電極８７、接続端子９０の側面（はんだボール１４との接合面を除く表面）、および絶縁膜８６を覆っている。パッシベーション膜９１は、少なくともシリコンを含む。例えば、パッシベーション膜９１は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または炭窒化シリコン（ＳｉＣＮ）を含んだ絶縁膜である。また、パッシベーション膜９１は、フッ素添加シリコン酸化物（ＳｉＯＦ）または炭素添加シリコン酸化物（ＳｉＯＣ）といった多孔質Ｌｏｗ－ｋ材料を含む絶縁膜であってもよい。
　一方、画素センサ基板１２には、シリコン基板１０１の下側（ロジック基板１１側）に、多層配線層１０２が形成されている。この多層配線層１０２により、図２に示す画素回路２１を形成することができる。
　多層配線層１０２は、複数の配線層１０３および層間絶縁膜１０４を有する。複数の配線層１０３は、シリコン基板１０１に最も近い最上層の配線層１０３ａ、中間の配線層１０３ｂ、および、ロジック基板１１に最も近い最下層の配線層１０３ｃなどで構成される。一方、層間絶縁膜１０４は、各配線層１０３の間に形成される。
　複数の配線層１０３および層間絶縁膜１０４の材料は、上述した配線層８３および層間絶縁膜８４の材料と同種の材料を採用することができる。また、複数の配線層１０３や層間絶縁膜１０４が、１または２つ以上の材料を使い分けて形成されてもよい点も、上述した配線層８３および層間絶縁膜８４と同様である。
　なお、図５では、画素センサ基板１２の多層配線層１０２は３層の配線層１０３で構成され、ロジック基板１１の多層配線層８２は４層の配線層８３で構成されている。しかし、配線層の総数はこれに限られず、任意の層数で形成することができる。
　シリコン基板１０１内には、ＰＮ接合により形成されたフォトダイオード５１が、画素３２ごとに形成されている。
　また、図５では省略されているが、多層配線層１０２とシリコン基板１０１には、第１転送トランジスタ５２、第２転送トランジスタ５４などの複数の画素トランジスタや、メモリ部５３なども形成されている。
　カラーフィルタ１５とオンチップレンズ１６が形成されていないシリコン基板１０１の所定の位置には、画素センサ基板１２の配線層１０３ａと接続されている貫通電極１０９と、ロジック基板１１の配線層８３ａと接続されている貫通電極１０５が、形成されている。
　貫通電極１０５および貫通電極１０９は、シリコン基板１０１の上面に形成された接続用配線１０６で接続されている。また、貫通電極１０９および貫通電極１０５のそれぞれとシリコン基板１０１との間には、絶縁膜１０７が形成されている。さらに、シリコン基板１０１の上面には、絶縁膜（平坦化膜）１０８を介して、カラーフィルタ１５やオンチップレンズ１６が形成されている。
　上述したように、本実施形態に係る積層基板１３は、ロジック基板１１の多層配線層８２側と、画素センサ基板１２の多層配線層１０２側とを貼り合わせた積層構造となっている。図５は、ロジック基板１１の多層配線層８２と、画素センサ基板１２の多層配線層１０２とが貼り合わされた接合面を破線で示している。
　また、撮像装置１の積層基板１３では、画素センサ基板１２の配線層１０３とロジック基板１１の配線層８３が、貫通電極１０９と貫通電極１０５の２本の貫通電極により接続され、ロジック基板１１の配線層８３とはんだボール１４が、貫通電極８７と接続端子９０により接続されている。これにより、撮像装置１の平面積を、極限まで小さくすることができる。
　さらに、積層基板１３とガラス保護基板１８との間を、キャビティレス構造にして、ガラスシール樹脂１７により貼り合わせることにより、高さ方向についても低くすることができる。
　したがって、図１に示される撮像装置１によれば、より小型化した半導体装置（半導体パッケージ）を実現することができる。
　次に、図６Ａ～図６Ｇを参照して本実施形態に係る撮像装置１の製造工程について説明する。ここでは、パッシベーション膜９１に関する製造工程を説明する。なお、パッシベーション膜９１以外の製造工程については、従来と同様であるため、説明を省略する。
　図６Ａでは記載を省略しているが、多層配線層８２には、複数の配線層８３および層間絶縁膜８４が既に形成されている。また、シリコン基板８１の貫通孔８５内には、貫通電極８７が形成されている。本実施形態では、貫通孔８５と絶縁膜８６との間には、シード層８８ａおよびシード層８８ｂが形成されている。シード層８８ａはチタン（Ｔｉ）層であり、シード層８８ｂは、銅（Ｃｕ）層である。なお、図５では、シード層８８ａおよびシード層８８ｂの記載は書略されている。
　シード層８８ｂの電解めっきによって、貫通電極８７を形成することができる。図６Ａに示す工程では、レジスト９２をマスクとしてシード層８８ｂ上に接続端子９０が形成される。接続端子９０も、貫通電極８７と同様に、シード層８８ｂの電解めっきによって形成することができる。
　次に、図６Ｂに示すように、レジスト９２を剥離する。
　次に、図６Ｃに示すように、シード層８８ａおよびシード層８８ｂの露出部分をウェットエッチングにて除去する。
　次に、図６Ｄに示すように、絶縁膜８６、貫通電極８７、および接続端子９０の表面全体にパッシベーション膜９１を成膜する。パッシベーション膜９１は、ＣＶＤ（Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）によって形成することができる。パッシベーション膜９１は、貫通電極８７の底部および側壁、絶縁膜と接続端子９０との段差を被覆できる厚さを有する必要がある。成膜時間や、成膜工程後の加工を考慮すると、パッシベーション膜９１の厚さは、好ましくは３０ｎｍ～５０ｎｍである。ただし、パッシベーション膜９１の厚さは、この範囲に限定されるものではなく、５０ｎｍより大きくてもよい。
　次に、図６Ｅに示すように、パッシベーション膜９１上にレジスト９３を塗布する。レジスト９３には、例えばi線（波長３６５ｎｍの水銀スペクトル線）レジスト等のポジ型レジストを用いることができる。レジスト９３は、接続端子９０と絶縁膜８６との段差を被覆できる厚さを有する必要がある。そのため、レジスト９３の厚さは、概ね１０μｍ～２０μｍであることが好ましい。
　次に、図６Ｆに示すように、接続端子９０を覆っているレジスト９３およびパッシベーション膜９１を研磨して、接続端子９０の上面を露出させる。この工程では、例えば、研磨ヘッド９４を用いたＣＭＰ（Chemical Mechanical Polishing）によって、レジスト９３およびパッシベーション膜９１を研磨する。
　次に、図６Ｇに示すように、レジスト９３を剥離する。これにより、ロジック基板１１の片面は、接続端子９０の上面を除いてパッシベーション膜９１で覆われる。その後、ロジック基板１１のもう片方の面が、画素センサ基板１２と接合される。
　図７Ａは、撮像装置１の実装状態の一例を示す図である。また、図７Ｂは、図７Ａの一部を拡大した図である。
　本実施形態では、図７Ａに示すように、撮像装置１は、中継基板１３０に接合された状態でパッケージ基板１４０に収容される。中継基板１３０の上面には、複数の接続端子１３１が形成されている。中継基板１３０内には、各接続端子１３１に電気的に接続される複数の配線１３２が、層状に形成されている。
　図７Ｂに示すように、各接続端子１３１は、はんだボール１４を介して撮像装置１の各接続端子９０に個別に接合される。接続端子９０と接続端子１３１との隙間には、アンダーフィル材１３３が充填されている。
　図７Ａに示すように、パッケージ基板１４０にも、各配線１３２と電気的に接続される複数の配線１４１が層状に形成されている。パッケージ基板１４０上には、制御基盤１５０が搭載される。制御基盤１５０は、最上層の配線１４１と電気的に接続される。制御基盤１５０によって、撮像装置１の動作は制御される。
　以上説明した本実施形態によれば、パッシベーション膜９１は、シリコンを含む膜で形成される。そのため、パッシベーション膜９１とシリコン基板８１との間における熱膨張係数差は、パッシベーション膜９１として樹脂膜を形成する場合に比べて小さくなる。これにより、パッシベーション膜９１から貫通電極８７に作用する応力が緩和される。よって、貫通電極８７の変形に起因する斑点不良を抑制することができる。
　また、本実施形態では、パッシベーション膜９１からはんだボール１４に作用する応力も低減される。よって、接続端子９０とはんだボール１４との間におけるクラックに起因する導通不良を抑制することができる。
　なお、パッシベーション膜９１の材料は、酸化シリコン、窒化シリコン、または炭窒化シリコン等のシリコン化合物に限定されない。シリコン基板８１に対する熱膨張係数差が樹脂よりも小さい材料のように、パッシベーション膜９１から貫通電極８７およびはんだボール１４に対して作用する応力が樹脂よりも小さい絶縁材であれば特に制限されない。
　（第２実施形態）
　第２実施形態について、第１実施形態と異なる点を中心に説明する。本実施形態では、撮像装置の構造は第１実施形態と同様である一方で、パッシベーション膜９１の製造方法が、第１実施形態と異なる。
　以下、図８Ａ～図８Ｄを参照して本実施形態に係るパッシベーション膜９１の製造工程について説明する。なお、パッシベーション膜９１上にレジスト９３を塗布する工程（図６Ｅ参照）までは第１実施形態と同様であるため説明を省略する。
　本実施形態では、レジスト９３の塗布後、図８Ａに示すように、マスク９５および露光装置９６を用いて、レジスト９３のうち、接続端子９０の被覆部分を露光する。マスク９５は、接続端子９０に対向する部分に開口パターンを有する。露光装置９６は、マスク９５の上方からレジスト９３に向けて光Ｌを照射する。光Ｌは、マスク９５の開口パターンを通過して接続端子９０の被覆部分に露光される。
　次に、レジスト９３を現像処理する。その結果、図８Ｂに示すように、レジスト９３のうち、接続端子９０の被覆部分（露光部分）が除去される。
　次に、図８Ｃに示すように、パッシベーション膜９１のうち、レジスト９３の除去によって露出した部分を除去する。パッシベーション膜９１の露出部分は、ドライエッチングによって除去することができる。このエッチング工程では、レジスト９３のエッチングバックを行う場合には、例えば酸素（Ｏ２）ガスを用いる。また、パッシベーション膜９１が、酸化シリコン膜、窒化シリコン膜、または炭窒化シリコン膜である場合には、四フッ化炭素（ＣＦ４）ガスをエッチングガスとして用いる。
　次に、図８Ｄに示すように、ウェットエッチングにてレジスト９３を剥離する。これにより、第１実施形態と同様に、ロジック基板１１の片面は、接続端子９０の上面を除いてパッシベーション膜９１で覆われる。その後、ロジック基板１１のもう片方の面が、画素センサ基板１２と接合される。
　以上説明した本実施形態においても、第１実施形態と同様に、パッシベーション膜９１に樹脂ではなくシリコンが含まれている。そのため、パッシベーション膜９１から貫通電極８７に作用する応力が緩和される。よって、貫通電極８７の変形に起因する斑点不良を抑制することができる。さらに、パッシベーション膜９１からはんだボール１４に作用する応力も低減される。よって、接続端子９０とはんだボール１４との間におけるクラックに起因する導通不良を抑制することができる。
　（第３実施形態）
　図９Ａは、第３実施形態に係る撮像装置の要部の構造を示す断面図である。図９Ｂは、第３実施形態に係る撮像装置の要部の構造を示す平面図である。図９Ａは、図９Ｂに示す切断線Ｘ１－Ｘ１に沿った断面図である。なお、上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
　図９Ａに示すように、本実施形態に係る撮像装置では、接続端子９０は、凹部９０１を有する。この凹部９０１には、はんだボール１４が接合される。凹部９０１の深さｄは、はんだボール１４との接合信頼性を考慮すると、６μｍ以上であることが好ましい。
　以下、図１０Ａ～図１０Ｍを参照して、本実施形態に係る撮像装置の製造工程を説明する。ここでは、貫通電極８７、接続端子９０、およびパッシベーション膜９１の製造に関する工程を説明する。
　まず、図１０Ａに示すように、マスク９５および露光装置９６を用いて、レジスト９７のうち、マスク９５に覆われていない部分を露光する。レジスト９７は、ネガ型のレジストをシード層８８ｂ上に塗布することによって、形成することができる。このレジスト９７は、１０～２０μｍの厚さを有する。
　次に、レジスト９７を現像処理する。その結果、図１０Ｂに示すように、レジスト９７のうち、マスク９５によって露光装置９６の光Ｌが遮蔽された未露光部分が除去される。
　次に、図１０Ｃに示すように、銅を含むシード層８８ｂを電解めっき処理する。これにより、貫通電極８７が貫通孔８５内に形成されるとともに、接続端子９０の下地層９００が形成される。
　次に、図１０Ｄに示すように、レジスト９７を剥離する。レジスト９７は、例えばウェットエッチングにて除去することができる。
　次に、図１０Ｅに示すように、マスク９５および露光装置９６を用いて、レジスト９８のうち、マスク９５に覆われていない部分を露光する。レジスト９８は、ネガ型のレジストを貫通電極８７上および下地層９００上に塗布することによって、形成することができる。また、マスク９５は、接続端子９０の凹部９０１の側壁部の上方に配置される。
　次に、レジスト９８を現像処理する。その結果、図１０Ｆに示すように、レジスト９８のうち、マスク９５によって露光装置９６の光Ｌが遮蔽された未露光部分が除去される。これにより、下地層９００のうち、凹部９０１の側壁部を形成する部分が露出する。
　次に、図１０Ｇに示すように、銅を含む下地層９００の露出部分を電解めっき処理する。これにより、凹部９０１の側壁部が完成する。
　次に、図１０Ｈに示すように、例えばウェットエッチングにて、レジスト９８と、レジスト９８の下に形成されたシード層８８ａおよびシード層８８ｂを除去する。これにより、接続端子９０の凹部９０１が完成する。
　次に、図１０Ｉに示すように、絶縁膜８６、貫通電極８７、および接続端子９０の表面全体にパッシベーション膜９１を成膜する。パッシベーション膜９１は、第１実施形態と同様に、ＣＶＤまたはＡＬＤによって形成することができる。
　次に、図１０Ｊに示すように、マスク９５および露光装置９６を用いて、パッシベーション膜９１上に塗布されたレジスト９３のうち、マスク９５に覆われていない部分を露光する。レジスト９３には、第１実施形態と同様に、i線（波長３６５ｎｍの水銀スペクトル線）レジスト等のポジ型レジストを用いることができる。また、本実施形態では、マスク９５は、接続端子９０の凹部９０１の底部に対向する部分で開口したパターンを有する。
　次に、図１０Ｋに示すように、レジスト９３を現像処理する。その結果、図１０Ｋに示すように、レジスト９３の露光部分が除去される。
　次に、図１０Ｌに示すように、パッシベーション膜９１のうち、レジスト９３の露光部分を除去したことによって露出した露出部分を除去する。パッシベーション膜９１の露出部分は、例えばドライエッチングにて除去することができる。
　次に、図１０Ｍに示すように、ウェットエッチングにてレジスト９３を剥離する。これにより、ロジック基板１１の片面は、接続端子９０の凹部９０１を除いてパッシベーション膜９１で覆われる。
　図１１は、中継基板１３０との接合前のはんだボール１４の形状を示す断面図である。また、図１２Ａは、中継基板１３０との接合後のはんだボール１４の形状を示す断面図である。図１２Ｂは、中継基板１３０との接合後のはんだボール１４の形状を示す平面図である。図１２Ａは、図１２Ｂに示す切断線Ｘ２－Ｘ２に沿った断面図である。
　また、図１３Ａは、本実施形態に係る撮像装置３の実装状態の一例を示す図である。また、図１３Ｂは、図１３Ａの一部を拡大した図である。
　図１１に示すように、はんだボール１４が接続端子９０に溶着される。また、本実施形態では、図１３Ａに示すように、撮像装置３は、第１実施形態と同様に中継基板１３０に接合された状態でパッケージ基板１４０に収容される。中継基板１３０との接合に伴って、はんだボール１４は、図１２Ａに示すように変形する。このとき、図１２Ａおよび図１３Ｂに示すように、凹部９０１以外の部分は、パッシベーション膜９１によって覆われている。そのため、図１２Ｂに示すように、はんだボール１４からのはんだの拡散を回避することができる。
　以上説明した本実施形態においても、第１実施形態と同様に、パッシベーション膜９１に樹脂ではなくシリコンが含まれている。そのため、パッシベーション膜９１から貫通電極８７に作用する応力が緩和される。よって、貫通電極８７の変形に起因する斑点不良を抑制することができる。また、パッシベーション膜９１からはんだボール１４に作用する応力も低減される。よって、接続端子９０とはんだボール１４との間におけるクラックに起因する導通不良を抑制することができる。
　さらに、本実施形態では、凹部９０１が接続端子９０に形成されているので、はんだボール１４の位置合わせが容易になる。加えて、撮像装置を中継基板１３０に接合する際に、はんだの拡散を回避することができる。
　（第４実施形態）
　図１４は、第４実施形態に係る撮像装置の概略的な構造を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
　本実施形態では、ロジック基板１１と画素センサ基板１２の接続方法が、図５に示す第１実施形態と異なる。
　第１実施形態では、図５に示すように、ロジック基板１１と画素センサ基板１２が、貫通電極１５１および貫通電極１５２の２本の貫通電極を用いて接続されている。一方、本実施形態では、ロジック基板１１の配線層８３ａに含まれる金属（例えば銅）と、画素センサ基板１２の配線層１０３ｃに含まれる金属（例えば銅）との金属結合により接続されている。
　なお、本実施形態に係る撮像装置でも、第１実施形態と同様に、貫通電極８７がロジック基板１１の最下層の配線層８３ｃと接続されることにより、はんだボール１４と積層基板１３内の配線層８３および配線層１０３とが接続される。
　その一方で、本実施形態では、シリコン基板８１の下面側に、はんだボール１４が接続される接続端子９０と同一層に、電気的にはどこにも接続されていないダミー配線２１１が、接続端子９０と同一の配線材料で形成されている。
　以上説明した本実施形態においても、第１実施形態と同様に、パッシベーション膜９１に樹脂ではなくシリコンが含まれている。そのため、パッシベーション膜９１から貫通電極８７に作用する応力が緩和される。よって、貫通電極８７の変形に起因する斑点不良を抑制することができる。また、パッシベーション膜９１からはんだボール１４に作用する応力も低減される。よって、接続端子９０とはんだボール１４との間におけるクラックに起因する導通不良を抑制することができる。
　さらに、本実施形態では、ダミー配線２１１によって、ロジック基板１１側の配線層８３ａと、画素センサ基板１２側の配線層１０３ｃとの金属結合時における凹凸の影響が低減される。金属結合時に、シリコン基板８１の下面の一部の領域のみに接続端子９０が形成されていると、接続端子９０の有無による厚みの差で凹凸が発生する。従って、ダミー配線２１１を設けることで、凹凸の影響を低減することができる。
　（第５実施形態）
　図１５は、第５実施形態に係る撮像装置の要部の構造を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
　本実施形態では、貫通電極８７の形状が、第１実施形態と異なる。第１実施形態に係る貫通電極８７では、開口径Ｒが底部幅Ｗよりも広い逆テーパ状である。一方、本実施形態に係る貫通電極８７では、開口径Ｒが底部幅Ｗよりも狭いテーパ状である。
　本実施形態においても、シリコンを含むパッシベーション膜９１は、他の実施形態と同様にＣＶＤまたはＡＬＤによって成膜される。そのため、貫通電極８７の形状が開口径Ｒの狭い逆テーパ状であっても、貫通電極８７の表面にパッシベーション膜９１を成膜することができる。
　したがって、本実施形態においても、他の実施形態と同様に、パッシベーション膜９１から貫通電極８７に作用する応力が緩和される。よって、貫通電極８７の変形に起因する斑点不良を抑制することができる。また、パッシベーション膜９１からはんだボール１４に作用する応力も低減されるので、接続端子９０とはんだボール１４との間におけるクラックに起因する導通不良も抑制することができる。
　なお、上述した第１実施形態～第５実施形態では、基板は、ロジック基板１１と画素センサ基板１２とを積層した構造であるが、単層構造であってもよい。また、画素センサ基板１２には、画素回路２１の代わりに、メモリ素子を含むメモリ回路が配置されていてもよい。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、および統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、および車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、および、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声および画像のうちの少なくとも一方の出力信号を送信する。図１６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２およびインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイおよびヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１７は、撮像部１２０３１の設置位置の例を示す図である。
　図１７では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドアおよび車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１および車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば撮像部１２０３１に適用され得る。具体的には、第１実施形態～第４実施形態で説明した撮像装置は、撮像部１２０３１に適用することができる。本開示に係る技術を適用することにより、より信頼性の高い撮影画像を得ることができるため、安全性を向上することが可能になる。
　なお、本技術は以下のような構成を取ることができる。
（１）　基板と、
　前記基板に設けられた画素回路と、
　前記基板を貫通して前記画素回路に電気的に接続される貫通電極と、
　前記貫通電極を覆うパッシベーション膜と、を備え、
　前記パッシベーション膜が少なくともシリコンを含む、撮像装置。
（２）　前記パッシベーション膜が、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または炭窒化シリコン（ＳｉＣＮ）を含む、（１）に記載の撮像装置。
（３）　前記パッシベーション膜が、多孔質Ｌｏｗ－ｋ材料を含む、（１）に記載の撮像装置。
（４）　前記多孔質Ｌｏｗ－ｋ材料が、フッ素添加シリコン酸化物（ＳｉＯＦ）または炭素添加シリコン酸化物（ＳｉＯＣ）である、（３）に記載の撮像装置。
（５）　前記パッシベーション膜の厚さが、３０ｎｍ～５０ｎｍである、（１）から（４）のいずれかに記載の撮像装置。
（６）　前記基板が、第１基板と、前記第１基板と積層される第２基板と、を有し、
　前記画素回路が前記第１基板に設けられ、
　前記貫通電極が、前記第２基板に設けられている、（１）から（６）のいずれかに記載の撮像装置。
（７）　前記貫通電極の形状が前記第１基板側に凹んだ凹状である、（６）に記載の撮像装置。
（８）　前記貫通電極の形状が、前記凹状の開口径が前記凹状の底部幅よりも狭いテーパ状である、（７）に記載の撮像装置。
（９）　前記第２基板から突出し、前記貫通電極と電気的に接続される接続端子をさらに備え、
　前記パッシベーション膜が前記接続端子の側面を覆う、（６）から（８）のいずれかに記載の撮像装置。
（１０）　基板と、
　前記基板に設けられた画素回路と、
　前記基板から突出する接続端子と、
　前記接続端子の側面を覆うパッシベーション膜と、を備え、
　前記パッシベーション膜が少なくともシリコンを含む、撮像装置。
（１１）　前記パッシベーション膜が、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または炭窒化シリコン（ＳｉＣＮ）を含む、（１０）に記載の撮像装置。
（１２）　前記パッシベーション膜が、多孔質Ｌｏｗ－ｋ材料を含む、（１０）に記載の撮像装置。
（１３）　前記多孔質Ｌｏｗ－ｋ材料が、フッ素添加シリコン酸化物（ＳｉＯＦ）または炭素添加シリコン酸化物（ＳｉＯＣ）である、（１２）に記載の撮像装置。
（１４）　前記パッシベーション膜の厚さが、３０ｎｍ～５０ｎｍである、（１０）から（１３）のいずれかに記載の撮像装置。
（１５）　前記基板が、第１基板と、前記第１基板と積層される第２基板と、を有し、
　前記画素回路が前記第１基板に設けられ、
　前記接続端子が、前記第２基板に設けられている、（１０）に記載の撮像装置。
（１６）　前記接続端子が凹部を有し、前記凹部にはんだボールが溶着されている、（１５）に記載の撮像装置。
（１７）　基板を貫通し、画素回路に電気的に接続される貫通電極を形成し、
　少なくともシリコンを含むパッシベーション膜で前記貫通電極を覆う、撮像装置の製造方法。
（１８）　ＣＶＤ（Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）によって、前記パッシベーション膜を形成する、（１７）に記載の撮像装置の製造方法。
（１９）　前記パッシベーション膜が、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または炭窒化シリコン（ＳｉＣＮ）を含む、（１７）または（１８）に記載の撮像装置の製造方法。
（２０）　前記パッシベーション膜が、多孔質Ｌｏｗ－ｋ材料を含む、（１７）または（１８）に記載の撮像装置の製造方法。
　１、３：撮像装置
　１１：ロジック基板
　１２：画素センサ基板
　１３：積層基板
　２１：画素回路
　８１：シリコン基板
　８７：貫通電極
　９０：接続端子
　９１：パッシベーション膜

Claims (20)

  1. 　基板と、
    　前記基板に設けられた画素回路と、
    　前記基板を貫通して前記画素回路に電気的に接続される貫通電極と、
    　前記貫通電極を覆うパッシベーション膜と、を備え、
    　前記パッシベーション膜が少なくともシリコンを含む、撮像装置。
  2. 　前記パッシベーション膜が、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または炭窒化シリコン（ＳｉＣＮ）を含む、請求項１に記載の撮像装置。
  3. 　前記パッシベーション膜が、多孔質Ｌｏｗ－ｋ材料を含む、請求項１に記載の撮像装置。
  4. 　前記多孔質Ｌｏｗ－ｋ材料が、フッ素添加シリコン酸化物（ＳｉＯＦ）または炭素添加シリコン酸化物（ＳｉＯＣ）である、請求項３に記載の撮像装置。
  5. 　前記パッシベーション膜の厚さが、３０ｎｍ～５０ｎｍである、請求項１に記載の撮像装置。
  6. 　前記基板が、第１基板と、前記第１基板と積層される第２基板と、を有し、
    　前記画素回路が前記第１基板に設けられ、
    　前記貫通電極が、前記第２基板に設けられている、請求項１に記載の撮像装置。
  7. 　前記貫通電極の形状が前記第１基板側に凹んだ凹状である、請求項６に記載の撮像装置。
  8. 　前記貫通電極の形状が、前記凹状の開口径が前記凹状の底部幅よりも狭いテーパ状である、請求項７に記載の撮像装置。
  9. 　前記第２基板から突出し、前記貫通電極と電気的に接続される接続端子をさらに備え、
    　前記パッシベーション膜が前記接続端子の側面を覆う、請求項６に記載の撮像装置。
  10. 　基板と、
    　前記基板に設けられた画素回路と、
    　前記基板から突出する接続端子と、
    　前記接続端子の側面を覆うパッシベーション膜と、を備え、
    　前記パッシベーション膜が少なくともシリコンを含む、撮像装置。
  11. 　前記パッシベーション膜が、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または炭窒化シリコン（ＳｉＣＮ）を含む、請求項１０に記載の撮像装置。
  12. 　前記パッシベーション膜が、多孔質Ｌｏｗ－ｋ材料を含む、請求項１０に記載の撮像装置。
  13. 　前記多孔質Ｌｏｗ－ｋ材料が、フッ素添加シリコン酸化物（ＳｉＯＦ）または炭素添加シリコン酸化物（ＳｉＯＣ）である、請求項１２に記載の撮像装置。
  14. 　前記パッシベーション膜の厚さが、３０ｎｍ～５０ｎｍである、請求項１０に記載の撮像装置。
  15. 　前記基板が、第１基板と、前記第１基板と積層される第２基板と、を有し、
    　前記画素回路が前記第１基板に設けられ、
    　前記接続端子が、前記第２基板に設けられている、請求項１０に記載の撮像装置。
  16. 　前記接続端子が凹部を有し、前記凹部にはんだボールが溶着されている、請求項１５に記載の撮像装置。
  17. 　基板を貫通し、画素回路に電気的に接続される貫通電極を形成し、
    　少なくともシリコンを含むパッシベーション膜で前記貫通電極を覆う、撮像装置の製造方法。
  18. 　ＣＶＤ（Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）によって、前記パッシベーション膜を形成する、請求項１７に記載の撮像装置の製造方法。
  19. 　前記パッシベーション膜が、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または炭窒化シリコン（ＳｉＣＮ）を含む、請求項１７に記載の撮像装置の製造方法。
  20. 　前記パッシベーション膜が、多孔質Ｌｏｗ－ｋ材料を含む、請求項１７に記載の撮像装置の製造方法。
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