JPWO2017187738A1 - 撮像素子、内視鏡および内視鏡システム - Google Patents

撮像素子、内視鏡および内視鏡システム Download PDF

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Abstract

さらなる小型化を実現することができる撮像素子、内視鏡および内視鏡システムを提供する。撮像素子２０は、第１チップ２１と、第２チップ２２と、第１チップ２１と第２チップ２２とが積層される面と直交する方向に沿って積層接続されており、電源用のバイパスコンデンサ２４１として機能する容量を有する第４チップ２４と、を備え、第１チップ２１、第２チップ２２および第４チップ２４の各々は、チップ間を電気的に接続する接続部を有し、この接続部は、画素部２１１の受光面と直交する方向から見て重なりあうように配置されてなる。

Description

本発明は、被写体を撮像して該被写体の画像データを生成する撮像素子、内視鏡および内視鏡システムに関する。
従来、内視鏡では、体腔内に挿入する挿入部の先端に設けた撮像素子が撮像した撮像信号を画像処理装置までケーブル伝送する必要がある。撮像信号をアナログ信号のままケーブル伝送する場合、ピクセルレートに限界があり、撮像素子の高画素化による画質改善が困難である。このため、内視鏡用の撮像素子は、アナログの撮像信号をデジタルにＡ／Ｄ変換するＡ／Ｄ変換回路を備える必要がある。
例えば、特許文献１には、チップ面積を削減するため、周辺回路を別チップに配置したカラム並列ＡＤ変換回路が開示されている。この技術によれば、画素領域を有するチップと、周辺回路を有するチップと、を積層し、チップ間をＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ：Ｓｉ貫通電極）等によって接続する。
特開２０１４−１７８３４号公報
しかしながら、特許文献１のカラム並列ＡＤ変換回路では、カラム方向に面積を必要とする単位回路を繰り返し配置する必要があるため、チップ面積を十分に小さくすることができず、小型化の妨げとなっていた。
本発明は、上記に鑑みてなされたものであって、さらなる小型化を実現することができる撮像素子、内視鏡および内視鏡システムを提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明に係る撮像素子は、受光量に応じた撮像信号を生成して出力する複数の画素が二次元マトリクス状に配置されている受光部を配置してなる第１チップと、前記受光部の受光面と直交する方向に沿って、前記第１チップにおける光の入射面の裏面側に積層接続されており、所定の機能を実行する複数の機能実行部を配置してなる第２チップと、前記第１チップと前記第２チップとが積層される面と直交する方向に沿って積層接続されており、電源用のバイパスコンデンサとして機能する容量を有する容量チップと、を備え、前記第１チップ、前記第２チップおよび前記容量チップの各々は、チップ間を電気的に接続する接続部を有し、前記接続部は、前記受光部の受光面と直交する方向から見て重なりあうように配置されてなることを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記画素部の受光面と直交する方向に沿って積層されて接続されており、少なくとも前記撮像信号を伝送ケーブルへ伝送する伝送部を配置してなる第３チップをさらに備え、前記複数の機能実行部は、前記複数の画素から所定の画素を順次選択し、該選択された画素から出力される前記撮像信号を読み出す読み出し部、前記読み出し部が前記選択された画素から出力される前記撮像信号を読み出すタイミングを制御するタイミング制御部、および前記第１チップから出力されるアナログの前記撮像信号に対してＡ／Ｄ変換を行うＡ／Ｄ変換部を含むことを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記第３チップは、前記第２チップの積層面の裏面側に積層されて接続されており、前記容量チップは、前記第３チップの積層面の裏面側に積層されて接続されていることを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記容量チップは、前記第１チップと前記第２チップとの間または前記第２チップと前記第３チップとの間に積層されて接続されていることを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記容量チップは、前記第１チップと前記第２チップとが積層される面と直交する方向に沿って複数積層されて接続されていることを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記接続部と重なり合うように検査用のプローブを接触させるプロービングパッドをさらに備えたことを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記プロービングパッドは、前記画素部の受光面側から見て前記接続部と重なり合うように前記第１チップに形成されていることを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記画素部の受光面と直交する方向に沿って、前記プロービングパッドの位置を含む前記第１チップの表面に積層されたカバーガラスをさらに備えたことを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記プロービングパッドは、前記画素部の受光面側から見て前記画素部の受光面の裏面側に前記接続部と重なり合うように形成されていることを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記複数の機能実行部は、前記複数の画素から所定の画素を順次選択し、該選択された画素から出力される前記撮像信号を読み出す読み出し部、前記読み出し部が前記選択された画素から出力される前記撮像信号を読み出すタイミングを制御するタイミング制御部、および前記第１チップから出力されるアナログの前記撮像信号を増幅して伝送ケーブルへ伝送する伝送部を含むことを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記伝送部は、前記撮像信号を差動方式によって前記伝送ケーブルへ伝送するドライバと、外部から入力されるクロック信号を前記Ａ／Ｄ変換部のビット数に応じて逓倍した高速クロック信号を出力する逓倍部と、を有し、前記Ａ／Ｄ変換部は、前記読み出し部から読み出される前記撮像信号を多ビットのデジタル信号に変換する変換部と、前記逓倍部が出力した前記高速クロック信号に基づいて、前記多ビットのデジタル信号であって、パラレルのデジタル信号をシリアルのデジタル信号に変換し、該シリアルのデジタル信号を、前記ドライバを介して前記伝送ケーブルへ伝送するシリアライザと、を有することを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記タイミング制御部は、前記画素部から垂直転送線へ前記撮像信号を読み出す垂直選択部を駆動する制御信号を生成する第１タイミング制御部と、他の機能実行部を駆動する制御信号を生成する第２タイミング制御部と、を有し、前記第１タイミング制御部は、前記第３チップに配置されてなり、前記第２タイミング制御部は、前記第２チップに配置されてなることを特徴とする。
また、本発明に係る内視鏡は、上記の撮像素子を、被検体内に挿入可能な挿入部の先端側に備えたことを特徴とする。
また、本発明に係る内視鏡システムは、上記の内視鏡と、前記撮像信号を画像信号に変換する画像処理装置と、を備えたことを特徴とする。
本発明によれば、さらなる小型化を実現することができるという効果を奏する。
図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す概略図である。 図２は、本発明の実施の形態１に係る内視鏡システムの要部の機能を示すブロック図である。 図３は、本発明の実施の形態１に係る撮像素子の上面図である。 図４は、本発明の実施の形態１に係る撮像素子の斜視図である。 図５は、図３のＡ−Ａ線断面図である。 図６Ａは、図４のＢ−Ｂ線断面図である。 図６Ｂは、図４のＣ−Ｃ線断面図である。 図６Ｃは、図４のＤ−Ｄ線断面図である。 図６Ｄは、図４のＥ−Ｅ線断面図である。 図７は、本発明の実施の形態１に係る撮像素子の製造方法の概要を示すフローチャートである。 図８Ａは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｂは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｃは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｄは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｅは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｆは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｇは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｈは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｉは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｊは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｋは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｌは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｍは、図７の製造工程における撮像素子の断面を示す模式図である。 図８Ｎは、図７の製造工程における撮像素子の断面を示す模式図である。 図９は、本発明の実施の形態１に係る撮像素子の動作を示すタイミングチャートである。 図１０Ａは、本発明の実施の形態１の変形例に係る撮像素子を形成する第１チップを模式的に示す平面図である。 図１０Ｂは、本発明の実施の形態１の変形例に係る撮像素子を形成する第２チップを模式的に示す平面図である。 図１０Ｃは、本発明の実施の形態１の変形例に係る撮像素子を形成する第３チップを模式的に示す平面図である。 図１０Ｄは、本発明の実施の形態１の変形例に係る撮像素子を形成する第４チップを模式的に示す平面図である。 図１１Ａは、本発明の実施の形態１の変形例に係る別の撮像素子を形成する第１チップを模式的に示す平面図である。 図１１Ｂは、本発明の実施の形態１の変形例に係る別の撮像素子を形成する第２チップを模式的に示す平面図である。 図１１Ｃは、本発明の実施の形態１の変形例に係る別の撮像素子を形成する第３チップを模式的に示す平面図である。 図１１Ｄは、本発明の実施の形態１の変形例に係る別の撮像素子を形成する第４チップを模式的に示す平面図である。 図１２は、本発明の実施の形態２に係る内視鏡システムの要部の機能を示すブロック図である。 図１３Ａは、本発明の実施の形態２に係る撮像素子を形成する第１チップを模式的に示す平面図である。 図１３Ｂは、本発明の実施の形態２に係る撮像素子を形成する第２チップを模式的に示す平面図である。 図１３Ｃは、本発明の実施の形態２に係る撮像素子を形成する第３チップを模式的に示す平面図である。 図１３Ｄは、本発明の実施の形態２に係る撮像素子を形成する第４チップを模式的に示す平面図である。 図１４は、本発明の実施の形態２に係る撮像素子の動作を示すタイミングチャートである。 図１５は、本発明の実施の形態３に係る内視鏡システムの要部の機能を示すブロック図である。 図１６Ａは、本発明の実施の形態４に係る撮像素子の第１チップの平面図である。 図１６Ｂは、本発明の実施の形態４に係る撮像素子の第２チップの平面図である。 図１６Ｃは、本発明の実施の形態４に係る撮像素子の第３チップの平面図である。 図１７は、本発明の実施の形態５に係る撮像素子の上面図である。 図１８は、図１７のＦ−Ｆ線断面図である。 図１９Ａは、本発明の実施の形態５に係る撮像素子の第１チップの平面図である。 図１９Ｂは、本発明の実施の形態５に係る撮像素子の第２チップの平面図である。 図１９Ｃは、本発明の実施の形態５に係る撮像素子の第３チップの平面図である。 図２０は、本発明の実施の形態５に係る撮像素子の製造方法の概要を示すフローチャートである。 図２１Ａは、図２０の製造工程における撮像素子の断面を示す模式図である。 図２１Ｂは、図２０の製造工程における撮像素子の断面を示す模式図である。 図２１Ｃは、図２０の製造工程における撮像素子の断面を示す模式図である。 図２１Ｄは、図２０の製造工程における撮像素子の断面を示す模式図である。 図２１Ｅは、図２０の製造工程における撮像素子の断面を示す模式図である。 図２１Ｆは、図２０の製造工程における撮像素子の断面を示す模式図である。 図２１Ｇは、図２０の製造工程における撮像素子の断面を示す模式図である。 図２１Ｈは、図２０の製造工程における撮像素子の断面を示す模式図である。 図２１Ｉは、図２０の製造工程における撮像素子の断面を示す模式図である。 図２１Ｊは、図２０の製造工程における撮像素子の断面を示す模式図である。 図２２は、本発明の実施の形態５の変形例１に係る撮像素子の製造方法の概要を示すフローチャートである。 図２３Ａは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２３Ｂは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２３Ｃは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２３Ｄは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２３Ｅは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２３Ｆは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２３Ｇは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２３Ｈは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２３Ｉは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２３Ｊは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２３Ｋは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２３Ｌは、図２２の製造工程における撮像素子の断面を示す模式図である。 図２４は、本発明の実施の形態５の変形例２に係る撮像素子の断面を示す模式図である。 図２５は、本発明の実施の形態５の変形例２に係る撮像素子の製造方法の概要を示すフローチャートである。 図２６Ａは、図２５の製造工程における撮像素子の断面を示す模式図である。 図２６Ｂは、図２５の製造工程における撮像素子の断面を示す模式図である。 図２６Ｃは、図２５の製造工程における撮像素子の断面を示す模式図である。 図２６Ｄは、図２５の製造工程における撮像素子の断面を示す模式図である。 図２６Ｅは、図２５の製造工程における撮像素子の断面を示す模式図である。 図２６Ｆは、図２５の製造工程における撮像素子の断面を示す模式図である。 図２６Ｇは、図２５の製造工程における撮像素子の断面を示す模式図である。 図２６Ｈは、図２５の製造工程における撮像素子の断面を示す模式図である。 図２６Ｉは、図２５の製造工程における撮像素子の断面を示す模式図である。 図２７Ａは、本発明の実施の形態５の変形例３に係る撮像素子の第１チップの平面図である。 図２７Ｂは、本発明の実施の形態５の変形例３に係る撮像素子の第２チップの平面図である。 図２７Ｃは、本発明の実施の形態５の変形例３に係る撮像素子の第３チップの平面図である。
以下、本発明を実施するための形態（以下、「実施の形態」という）として、撮像素子を被検体に挿入される挿入部の先端に設けた内視鏡を備えた内視鏡システムについて説明する。また、この実施の形態により、本発明が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付して説明する。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間においても、互いの寸法や比率が異なる部分が含まれている。
（実施の形態１）
〔内視鏡システムの構成〕
図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す概略図である。図１に示す内視鏡システム１は、内視鏡２と、伝送ケーブル３と、コネクタ部５と、プロセッサ６（画像処理装置）と、表示装置７と、光源装置８と、を備える。
内視鏡２は、伝送ケーブル３の一部である挿入部１００を被検体の体腔内に挿入することによって、被検体の体内を撮像して撮像信号（画像データ）をプロセッサ６へ出力する。内視鏡２は、伝送ケーブル３の一端側であり、被検体の体腔内に挿入される挿入部１００の先端１０１側に、体内画像の撮像を行う撮像素子２０（撮像装置）が設けられている。また、内視鏡２は、挿入部１００の基端１０２側に、内視鏡２に対する各種操作を受け付ける操作部４が設けられている。撮像素子２０が撮像した画像の撮像信号は、例えば、数ｍの長さを有する伝送ケーブル３を通り、コネクタ部５に出力される。
伝送ケーブル３は、内視鏡２とコネクタ部５とを接続するとともに、内視鏡２と光源装置８とを接続する。また、伝送ケーブル３は、撮像素子２０が生成した撮像信号をコネクタ部５へ伝搬する。伝送ケーブル３は、ケーブルや光ファイバ等を用いて構成される。
コネクタ部５は、内視鏡２、プロセッサ６および光源装置８と接続され、接続された内視鏡２が出力する撮像信号に所定の信号処理を施してプロセッサ６へ出力する。
プロセッサ６は、コネクタ部５から入力される撮像信号に所定の画像処理を施して表示装置７へ出力する。プロセッサ６は、内視鏡システム１全体を統括的に制御する。例えば、プロセッサ６は、光源装置８が出射する照明光を切り替えたり、内視鏡２の撮像モードを切り替えたりする制御を行う。
表示装置７は、プロセッサ６が画像処理を施した撮像信号に対応する画像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。表示装置７は、液晶や有機ＥＬ（Electro Luminescence）等の表示パネル等を用いて構成される。
光源装置８は、コネクタ部５および伝送ケーブル３を経由して内視鏡２の挿入部１００の先端１０１側から被写体に向けて照明光を照射する。光源装置８は、白色光を発する白色ＬＥＤ（Light Emitting Diode）および白色光の波長帯域より狭い波長帯域を有する狭帯域光の特殊光を発するＬＥＤ等を用いて構成される。光源装置８は、プロセッサ６の制御のもと、内視鏡２を介して白色光または狭帯域光を被写体に向けて照射する。なお、本実施の形態１では、光源装置８を同時式で説明するが、赤色、緑色および青色それぞれの光を順次照射する面順次式であってもよい。
図２は、内視鏡システム１の要部の機能を示すブロック図である。図２を参照して、内視鏡システム１の各部構成の詳細および内視鏡システム１内の電気信号の経路について説明する。
〔内視鏡の構成〕
まず、内視鏡２の構成について説明する。内視鏡２は、撮像素子２０と、伝送ケーブル３と、コネクタ部５と、を備える。
撮像素子２０は、第１チップ２１と、第２チップ２２と、第３チップ２３と、第４チップ２４と、を有する。第１チップ２１、第２チップ２２、第３チップ２３および第４チップ２４は、互いに積層されて接続されている。また、撮像素子２０は、伝送ケーブル３を介して後述するコネクタ部５の電源電圧生成部５４によって生成された電源電圧ＶＤＤをグランドＧＮＤとともに受け取る。
第１チップ２１は、ＣＩＳ（ＣＭＯＳ（Complementary Metal Oxide Semiconductor） Image Sensor)チップを用いて実現される。具体的には、第１チップ２１は、二次元マトリクス状に配置されてなり、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素２１１ａが配置されてなる画素部２１１（受光部）を有する。
画素部２１１は、光電変換素子（フォトダイオード）、転送トランジスタ、電荷電圧変換トランジスタおよび画素出力トランジスタ等を用いて実現される。なお、以下において、画素部２１１を１つの垂直転送線で２つの画素２１１ａを読み出す２画素共有の例を説明するが、これに限定されず、例えば１つの垂直転送線で４つの画素２１１ａを読み出す４画素共有のものや、１つの垂直転送線で８つの画素２１１ａを読み出す８画素共有のものや、１つの垂直転送線で１つの画素２１１ａを読み出すものであってもよい。
第２チップ２２は、ＡＤＣ（Analog-to-Digital Converter）チップを用いて実現される。第２チップ２２は、カラム読み出し部２２１と、タイミング制御部２２２と、Ａ／Ｄ変換部２２３と、を有する。
カラム読み出し部２２１は、タイミング制御部２２２から入力される信号に基づいて、画素部２１１における複数の画素２１１ａから所定の画素を順次選択し、選択した画素から撮像信号を読み出してＡ／Ｄ変換部２２３へ出力する。
タイミング制御部２２２は、コネクタ部５から入力される基準クロック信号および同期信号に基づいて、タイミング信号を生成し、このタイミング信号をカラム読み出し部２２１へ出力する。
Ａ／Ｄ変換部２２３は、カラム読み出し部２２１から入力されたアナログの撮像信号をデジタルの撮像信号に変換して後述する第３チップ２３の伝送部２３１へ出力する。
第３チップ２３は、ＩＦ（ｉｎｔｅｒｆａｃｅ）チップを用いて実現される。第３チップ２３は、Ａ／Ｄ変換部２２３から入力された多ビットのデジタルの撮像信号をパラレル−シリアル変換して差動方式で伝送ケーブル３へ伝送する伝送部２３１と、伝送部２３１を駆動する電源部２３２と、を有する。
第４チップ２４は、容量チップを用いて実現される。第４チップ２４は、撮像素子２０に供給される電源電圧ＶＤＤとグランドＧＮＤとの間に設けられ、電源安定用のバイパスコンデンサ２４１を有する。なお、本実施の形態１では、第４チップが容量チップとして機能する。
コネクタ部５は、受信部５１と、撮像信号処理部５２と、同期信号生成部５３と、電源電圧生成部５４と、を有する。
受信部５１は、撮像素子２０から伝送された差動の撮像信号を受信し、シリアル‐パラレル変換して撮像信号処理部５２へ出力する。
撮像信号処理部５２は、例えばＦＰＧＡ（Field Programmable Gate Array）により構成され、受信部５１から入力されるデジタルの撮像信号に対して、ノイズ除去およびフォーマット変換処理等の処理を行ってプロセッサ６へ出力する。
同期信号生成部５３は、プロセッサ６から供給され、内視鏡２の各構成部の動作の基準となる基準クロック信号（例えば、２７ＭＨｚのクロック信号）に基づいて、各フレームのスタート位置を表す同期信号を生成して、基準クロック信号とともに、伝送ケーブル３を介して撮像素子２０のタイミング制御部２２２へ出力する。ここで、同期信号生成部５３が生成する同期信号は、水平同期信号と垂直同期信号とを含む。
電源電圧生成部５４は、プロセッサ６から供給される電源から、第１チップ２１、第２チップ２２、第３チップ２３および第４チップ２４それぞれを駆動するのに必要な電源電圧を生成して第１チップ２１、第２チップ２２、第３チップ２３および第４チップ２４へ出力する。電源電圧生成部５４は、レギュレーターなどを用いて第１チップ２１、第２チップ２２、第３チップ２３および第４チップ２４を駆動するのに必要な電源電圧を生成する。
〔プロセッサの構成〕
次に、プロセッサ６の構成について説明する。プロセッサ６は、内視鏡システム１の全体を統括的に制御する制御装置である。プロセッサ６は、画像処理部６１と、記録部６２と、入力部６３と、クロック生成部６４と、電源部６５と、プロセッサ制御部６６と、を備える。
画像処理部６１は、撮像信号処理部５２で信号処理が施されたデジタルの撮像信号に対して、同時化処理、ホワイトバランス（ＷＢ）調整処理、ゲイン調整処理、ガンマ補正処理、デジタルアナログ（Ｄ／Ａ）変換処理、フォーマット変換処理等の画像処理を行って画像信号に変換し、この撮像信号を表示装置７（表示部）へ出力する。
記録部６２は、内視鏡システム１に関する各種情報や処理中のデータ等を記録する。記録部６２は、ＦｌａｓｈメモリやＲＡＭ（Random Access Memory）の記録媒体を用いて構成される。
入力部６３は、内視鏡システム１に関する各種操作の入力を受け付ける。例えば、入力部６３は、光源装置８が出射する照明光の種別を切り替える指示信号の入力を受け付ける。入力部６３は、例えば十字スイッチやプッシュボタン等を用いて構成される。
クロック生成部６４は、内視鏡システム１の各構成部の動作の基準となる基準クロック信号を生成し、この基準クロック信号を同期信号生成部５３へ出力する。
電源部６５は、電源電圧ＶＤＤを生成し、この生成した電源電圧ＶＤＤをグランドＧＮＤとともに、コネクタ部５の電源電圧生成部５４へ供給する。
プロセッサ制御部６６は、内視鏡システム１を構成する各部を統括的に制御する。プロセッサ制御部６６は、ＣＰＵ（Central Processing Unit）等を用いて構成される。プロセッサ制御部６６は、入力部６３から入力された指示信号に応じて、光源装置８が出射する照明光を切り替える。
〔撮像部の構造〕
次に、撮像素子２０の詳細な構造について説明する。図３は、撮像素子２０の上面図である。図４は、撮像素子２０の斜視図である。図５は、図３のＡ−Ａ線断面図である。図６Ａは、図４のＢ−Ｂ線断面図である。図６Ｂは、図４のＣ−Ｃ線断面図である。図６Ｃは、図４のＤ−Ｄ線断面図である。図６Ｄは、図４のＥ−Ｅ線断面図である。
図３〜図５および図６Ａ〜図６Ｄに示すように、撮像素子２０は、第１チップ２１における画素部２１１の面と直交する方向（図５の紙面上下方向）に沿って、第４チップ２４、第４多層配線層２８、第３チップ２３、第３多層配線層２７、第２チップ２２、第２多層配線層２６、第１多層配線層２５、第１チップ２１およびカバーガラス３０（カバーガラスウエハ）の順に積層されてなる。また、撮像素子２０は、各層を電気的に接続するＴＳＶ３２、３４が形成されてなる。さらに、撮像素子２０は、第１チップ２１における受光面側に画像検査を行う検査用のプローブを接触させるプロ−ビングパッド２１３ａが形成されている。さらにまた、撮像素子２０は、各層を電気的に接続する電極３１，３３，３５の各々が形成されてなる。
第１チップ２１は、図６Ａに示すように、矩形状をなす画素部２１１と、画素部２１１の左右両端に設けられ、画素部２１１における各画素２１１ａから撮像信号を行単位で順次選択して垂直転送線（図示せず）に転送させる垂直選択部２１２（垂直選択回路）と、画素部２１１の上端側に配置され、第２チップ２２と接続する矩形状をなす接続部２１３と、接続部２１３に設けられたプロ−ビングパッド２１３ａと、を有する。さらに、プロ−ビングパッド２１３ａは、画素部２１１の受光面側から見て接続部２１３と重なり合うように第１チップ２１に形成されている。
第２チップ２２は、図６Ｂに示すように、カラム読み出し部２２１（カラム読み出し回路）と、タイミング制御部２２２と、Ａ／Ｄ変換部２２３と、カラム読み出し部２２１を選択して撮像信号を転送させる水平選択部２２４（水平選択回路）と、接続部２２５と、を有する。接続部２２５は、カラム読み出し部２２１の上端側に配置されている。
第３チップ２３は、図６Ｃに示すように、伝送部２３１（ケーブル伝送回路）と、電源部２３２と、接続部２３３と、を有する。接続部２３３は、電源部２３２の上端側に配置されている。
第４チップ２４は、図６Ｄに示すように、バイパスコンデンサ２４１と、接続部２４２と、を有する。接続部２４２は、バイパスコンデンサ２４１の上端側に配置されている。
このように構成された撮像素子２０は、接続部２１３、接続部２２５、接続部２３３および接続部２４２の各々が画素部２１１の受光面と直交する方向から見て重なり合うように各チップに配置されてなる。これにより、各チップの面積を小さくすることができるので、撮像素子２０の小型化を行うことができる。
〔撮像部の製造方法〕
次に、撮像素子２０の製造方法について説明する。図７は、撮像素子２０の製造方法の概要を示すフローチャートである。図８Ａ〜図８Ｎは、図７の各製造工程における撮像素子２０の断面を示す模式図である。なお、以下においては、周知の半導体製造装置を用いて撮像素子２０を製造するため、半導体製造装置の構成については説明を省略する。
図７に示すように、まず、半導体製造装置は、公知の半導体集積回路工程を用いて、Ｓｉウエハに半導体集積回路および容量素子を形成することによって、ＣＩＳウエハ、ＡＤＣウエハ、ＩＦウエハおよび容量ウエハを製造する（ステップＳ１０１）。この場合において、半導体製造装置は、各ウエハに絶縁層および導電層からなる多層配線層を形成する。例えば、図８Ａに示すように、半導体製造装置は、第１チップ２１に第１多層配線層２５を形成する。
続いて、半導体製造装置は、ＣＩＳウエハとＡＤＣウエハを積層して接続を行う（ステップＳ１０２）。具体的には、図８Ｂに示すように、半導体製造装置は、第１チップ２１の第１多層配線層２５および第２チップ２２の第２多層配線層２６に対して平坦化を行い、絶縁層の最表面および導電層の最表面それぞれが略同じ高さとなるようにした後に、導電層によって形成された電極３１によって第１チップ２１の第１多層配線層２５および第２チップ２２の第２多層配線層２６を貼り合わせる。これにより、絶縁層および導電層が一括で接合される（ハイブリッドボンディング）。
その後、半導体製造装置は、ＡＤＣウエハの薄化を行う（ステップＳ１０３）。具体的には、半導体製造装置は、図８Ｃに示すように、図８Ｂの状態から第２チップ２２を３μｍ〜５０μｍ程度に薄化を行う。この場合、第１チップ２１がサポートウエハとして機能するため、第２チップ２２を薄化する際のハンドリングのために、別途サポートウエハを用いる必要がない。
続いて、半導体製造装置は、ＡＤＣウエハとＩＦウエハを積層して接続を行う（ステップＳ１０４）。具体的には、図８Ｄに示すように、半導体製造装置は、第２チップ２２の薄化した面に形成した絶縁膜と第３チップ２３の第３多層配線層２７の絶縁膜それぞれを接合することによって積層する。
その後、半導体製造装置は、ＩＦウエハの薄化を行う（ステップＳ１０５）。具体的には、図８Ｅに示すように、半導体製造装置は、第３チップ２３の薄化を行う。
続いて、半導体製造装置は、ＡＤＣウエハおよびＩＦウエハそれぞれに対してＴＳＶの形成を行う（ステップＳ１０６）。具体的には、図８Ｆに示すように、半導体製造装置は、第２チップ２２および第３チップ２３それぞれに対してＴＳＶ３２を形成し、第２チップ２２の第２多層配線層２６と第３チップ２３の第３多層配線層２７とを接続する。この場合、半導体製造装置は、例えば周知のツインコンタクトまたはシェアードコンタクト等によって、第２チップ２２の第２多層配線層２６と第３チップ２３の第３多層配線層２７とを接続する。
その後、半導体製造装置は、ＩＦウエハと容量ウエハを積層して接続を行う（ステップＳ１０７）。具体的には、図８Ｇに示すように、半導体製造装置は、第３チップ２３の裏面に形成され、ＴＳＶ３２に接続する電極３３と第４チップ２４の第４多層配線層２８をハイブリッドボンディングまたはバンプ等を介して接続することによって積層して接続を行う。
続いて、半導体製造装置は、容量ウエハの薄化を行う（ステップＳ１０８）。具体的には、図８Ｈに示すように、半導体製造装置は、第４チップ２４を３μｍ〜５０μｍ程度に薄化する。
その後、半導体製造装置は、容量ウエハにＴＳＶを形成する（ステップＳ１０９）。具体的には、図８Ｉに示すように、半導体製造装置は、第４チップ２４の第４多層配線層２８に接続するＴＳＶ３４を形成する。
続いて、半導体製造装置は、容量ウエハにサポートウエハを接合し（ステップＳ１１０）、半導体製造装置は、ＣＩＳウエハの薄化を行う（ステップＳ１１１）。具体的には、図８Ｊに示すように、半導体製造装置は、第４チップ２４の裏面にサポートウエハ３６を仮接合した後に、第１チップ２１の薄化を行う。
その後、半導体製造装置は、ＣＩＳウエハにプロービングパッドを開口する（ステップＳ１１２）。具体的には、図８Ｋに示すように、半導体製造装置は、第１チップ２１の第１多層配線層２５の一部をパッドとして露出させるように、第１チップ２１の接続部２１３（接続領域）におけるＳｉ基板および絶縁層に対してエッチング処理を行うことによって、プロ−ビングパッド２１３ａを形成する。
続いて、半導体製造装置は、ＣＩＳウエハにカラーフィルタまたはマイクロレンズ等のオンチップフィルタ（ＯＣＦ）を形成する（ステップＳ１１３）。
その後、図示しない検査装置は、積層ウエハを検査する（ステップＳ１１４）。具体的には、検査装置は、検査プローブをプロ−ビングパッド２１３ａにプロ−ビングして撮像素子２０（積層ウエハ）の画像検査を行う。
続いて、半導体製造装置は、ＣＩＳウエハにカバーガラスを接着する（ステップＳ１１５）。具体的には、図８Ｌに示すように、半導体製造装置は、第１チップ２１のＯＣＦ上にカバーガラス３０（カバーガラスウエハ）を接着する。
その後、半導体製造装置は、サポートウエハの剥離を行う（ステップＳ１１６）。具体的には、図８Ｍに示すように、半導体製造装置は、第４チップ２４の裏面のサポートウエハ３６を剥離する。
続いて、半導体製造装置は、ＩＦウエハの裏面に電極を形成する（ステップＳ１１７）。具体的には、図８Ｎに示すように、半導体製造装置は、第４チップ２４の裏面に対して外部接続用の電極３５を形成する。このように半導体製造装置は、本実施の形態１に用いる撮像素子２０を製造し、本処理を終了する。
ここでは一例として、ＣＩＳウエハの薄化（ステップＳ１１１）の前段階で容量ウエハの薄化（ステップＳ１０８）および容量ウエハへのＴＳＶ形成（ステップＳ１０９）を行う方法を説明したが、容量ウエハの薄化（ステップＳ１０８）および容量ウエハへのＴＳＶ形成（ステップＳ１０９）の前に、ＣＩＳウエハの薄化（ステップＳ１１１）、ＣＩＳウエハへのプロービングパッド開口（ステップＳ１１２）、ＣＩＳウエハへのオンチップフィルタ（ＯＣＦ）形成（ステップＳ１１３）、積層ウエハの検査（ステップＳ１１４）およびＣＩＳウエハへのカバーガラス接着（ステップＳ１１５）を行っても良い。この場合、ＣＩＳウエハの薄化の際に薄化処理前の容量ウエハがサポートウエハとして機能するため、別途サポートウエハへの仮接合と剥離の工程を必要とせず、工程を簡略化することができる。
〔撮像素子の動作〕
次に、撮像素子２１の動作について説明する。図９は、撮像素子２１の動作を示すタイミングチャートである。図９において、横軸が時間を示す。また、図９の（ａ）が画素部２２１における水平ラインの読み出しタイミングを示し、図９の（ｂ）が第２チップ２２のＡＤ変換タイミングを示し、図９の（ｃ）が第３チップ２３の伝送部２３１による伝送タイミングを示す。なお、図９においては、画素部２１１におけるＮラインとＮ＋１ラインを一例として説明する。
図９に示すように、タイミング制御部２２２は、画素部２１１におけるＮラインの読み出しを開始し（時刻ｔ１）、Ｏｄｄカラムから読み出されたアナログの撮像信号をＡ／Ｄ変換してデジタルの撮像信号に変換し、このデジタルの撮像信号を伝送部２３１によって伝送ケーブル３に伝送させる（時刻ｔ２〜時刻ｔ３）。
その後、タイミング制御部２２２は、水平ブランキング期間の後（時刻ｔ４）、Ｅｖｅｎカラムから読み出されたアナログの撮像信号をＡ／Ｄ変換してデジタルの撮像信号に変換し、このデジタルの撮像信号を伝送部２３１によって伝送ケーブル３に伝送させる（時刻ｔ４〜時刻ｔ５）。
続いて、タイミング制御部２２２は、画素部２１１におけるＮ＋１ラインの読み出しを開始する（時刻ｔ５）。
その後、タイミング制御部２２２は、水平ブランキング期間の後（時刻ｔ６）、Ｏｄｄカラムから読み出されたアナログの撮像信号をＡ／Ｄ変換してデジタルの撮像信号に変換し、このデジタルの撮像信号を伝送部２３１によって伝送ケーブル３に伝送させる（時刻ｔ６〜時刻ｔ７）。
続いて、タイミング制御部２２２は、水平ブランキング期間の後（時刻ｔ８）、Ｅｖｅｎカラムから読み出されたアナログの撮像信号をＡ／Ｄ変換してデジタルの撮像信号に変換し、このデジタルの撮像信号を伝送部２３１によって伝送ケーブル３に伝送させる（時刻ｔ８〜時刻ｔ９）。
このように、タイミング制御部２２２は、画素部２１１における水平ライン毎に、奇数列および偶数列の順に、デジタルの撮像信号を伝送ケーブル３へ直接伝送する。
以上説明した本発明の実施の形態１によれば、第１チップ２１、第２チップ２２および第４チップ２４（容量チップ）が有する接続部２１３、接続部２２５および接続部２４２は、画素部２１１の受光面と直交する方向から見て重なりあうように配置しているので、さらなる小型化を実現することができる。
また、本発明の実施の形態１によれば、カラム読み出し部２２１、タイミング制御部２２２およびＡ／Ｄ変換部２２３および水平選択部２２４を同一の第２チップ２２に配置することによって、チップ間のばらつきを調整するためのタイミング調整回路を省略することができるので、より撮像素子２０を小型化することができる。
さらに、本発明の実施の形態１によれば、画素部２１１を第１チップ２１に、Ａ／Ｄ変換部２２３を第２チップ２２に、伝送部２３１を第３チップ２３にそれぞれ配置したので、デジタル回路から画素部２１１へのノイズの回り込みを防止することができる。
また、本発明の実施の形態１によれば、プロービングパッド２１３ａを画素部２１１の受光面側から見て接続部２１３と重なり合うように第１チップ２１に形成するので、撮像素子２０のチップサイズを大きくすることなく、パッケージ前（ウエハからの切断前や内視鏡２に組み込む前）に画像検査を行いながら撮像素子２０を製造することができる。
なお、本発明の実施の形態１では、容量チップとしての第４チップ２４が１つであったが、例えば、複数の容量チップを積層して接続してもよい。
（実施の形態１の変形例）
次に、本発明の実施の形態１の変形例について説明する。上述した本実施の形態１では、バイパスコンデンサ２４１が第４チップ２４に形成されていたが、バイパスコンデンサを形成する層を適宜変更することができる。図１０Ａ〜図１０Ｄは、本実施の形態１の変形例に係る撮像素子を形成する各チップを模式的に示す平面図である。図１１Ａ〜図１１Ｄは、本実施の形態１の変形例に係る別の撮像素子を形成する各チップを模式的に示す平面図である。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
図１０Ａ〜図１０Ｄに示すように、撮像素子２０ａは、第１チップ２１と、第２チップ２２ａと、第３チップ２３ａと、第４チップ２４ａと、を有し、各チップが積層されている。さらに、撮像素子２０ａは、第２チップ２２ａ上にバイパスコンデンサ２４１が形成され、第３チップ２３ａにカラム読み出し部２２１、タイミング制御部２２２、Ａ／Ｄ変換部２２３および水平選択部２２４が形成され、第４チップ２４ａに伝送部２３１および電源部２３２が形成されている。
また、図１１Ａ〜図１１Ｄに示すように、撮像素子２０ｂは、第１チップ２１と、第２チップ２２ｂと、第３チップ２３ｂと、第４チップ２４ｂと、を有し、各チップが積層されている。さらに、撮像素子２０ｂは、第３チップ２３ｂ上にバイパスコンデンサ２４１が形成され、第４チップ２４ｂに伝送部２３１および電源部２３２が形成されている。
以上説明した本発明の実施の形態１の変形例１によれば、画素部２１１が形成された第１チップ２１の近傍にバイパスコンデンサ２４１を積層することによって、画素部２１１への電源ノイズの回り込みをより低減することができる。
さらに、本発明の実施の形態１の変形例１によれば、第１チップ２１（ＣＩＳチップ）と、熱源となる第３チップ２３ａおよび第２チップ２２ｂ（ＡＤＣチップ）または第４チップ２４ａおよび第４チップ２４ｂ（ＩＦチップ）それぞれとの距離を離間することができるため、各画素２１１ａの温度の不均一性に由来する画像のむらを防止することができる。
なお、本発明の実施の形態１の変形例１では、ＣＩＳチップとＡＤＣチップとの間、またはＡＤＣチップとＩＦチップとの間にバイパスコンデンサ２４１を配置してなる容量チップを積層して接続していたが、例えば各チップ間に容量チップを積層して接続してもよい。具体的には、ＣＩＳチップとＡＤＣチップとの間、およびＡＤＣチップとＩＦチップとの間のそれぞれに容量チップを設けてもよい。もちろん、ＩＦチップの裏面に一枚または複数枚の容量チップを積層して接続してもよい。
（実施の形態２）
次に、本発明の実施の形態２について説明する。本実施の形態２は、上述した実施の形態１に係る撮像素子２０と構成が異なる。具体的には、上述した実施の形態１に係る撮像素子２０は、ＯｄｄカラムおよびＥｖｅｎカラムそれぞれから直接読み出して伝送ケーブル３へ伝送していたが、本実施の形態２では、ＯｄｄカラムおよびＥｖｅｎカラムそれぞれから読み出した撮像信号を一時的に記録して伝送ケーブル３へ伝送する。以下においては、本実施の形態２に係る撮像素子の構成を説明後、撮像素子の駆動タイミングについて説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
図１２は、本発明の実施の形態２に係る内視鏡システムの要部の機能を示すブロック図である。図１２に示す内視鏡システム１ｃは、上述した実施の形態１に係る内視鏡システム１の内視鏡２に換えて、内視鏡２ｃを備える。
内視鏡２ｃは、上述した実施の形態１に係る内視鏡２の撮像素子２０に換えて、撮像素子２０ｃを備える。撮像素子２０ｃは、第１チップ２１と、第２チップ２２ｃと、第３チップ２３ｃと、第４チップ２４ｃと、を備える。
第２チップ２２ｃは、カラム読み出し部２２１と、撮像素子２０ｃを構成する各部の駆動を制御する駆動信号を生成する第１タイミング制御部２２２ｃ（第１タイミング回路）と、Ａ／Ｄ変換部２２３と、を有する。
第３チップ２３ｃは、Ｏｄｄカラムから読み出された撮像信号を一時的に記録するＯｄｄメモリ２３１ａと、Ｅｖｅｎカラムから読み出された撮像信号を一時的に記録するＥｖｅｎメモリ２３１ｂと、各種の演算を行う演算部２３２ｃ（演算回路）と、を有する。
第４チップ２４ｃは、伝送部２３１と、電源部２３２と、を有する。
〔撮像素子の構造〕
次に、上述した撮像素子２０ｃの詳細な構造について説明する。図１３Ａは、撮像素子２０ｃを形成する第１チップ２１を模式的に示す平面図である。図１３Ｂは、撮像素子２０ｃを形成する第２チップ２２ｃを模式的に示す平面図である。図１３Ｃは、撮像素子２０ｃを形成する第３チップ２３ｃを模式的に示す平面図である。図１３Ｄは、撮像素子２０ｃを形成する第４チップ２４ｃを模式的に示す平面図である。
第２チップ２２ｃは、図１３Ｂに示すように、カラム読み出し部２２１と、第１タイミング制御部２２２ｃと、Ａ／Ｄ変換部２２３と、水平選択部２２４と、接続部２２５と、を有する。
第３チップ２３ｃは、図１３Ｃに示すように、演算部２３２ｃ（演算回路）と、カラム読み出し部２２１によって読み出された撮像信号を一時的に記録するデジタルメモリ部２３１ｃ（デジタルメモリ回路）と、接続部２３３と、を有する。デジタルメモリ部２３１ｃは、上述したＯｄｄメモリ２３１ａおよびＥｖｅｎメモリ２３１ｂによって構成される。
第４チップ２４ｃは、伝送部２３１と、電源部２３２と、接続部２３５と、を有する。
〔撮像素子の動作〕
次に、撮像素子２０ｃの動作について説明する。図１４は、撮像素子２０ｃの動作を示すタイミングチャートである。図１４において、横軸が時間を示す。また、図１４の（ａ）が画素部２１１における水平ラインの読み出しタイミングを示し、図１４の（ｂ）が第２チップ２２ｃのＡＤ変換タイミングを示し、図１４の（ｃ）がＯｄｄカラムから読み出された撮像信号のデジタルメモリ部２３１ｃへの書き込みおよび読み出しタイミングを示し、図１４の（ｄ）がＥｖｅｎカラムから読み出された撮像信号のデジタルメモリ部２３１ｃへの書き込みおよび読み出しタイミングを示し、図１４の（ｅ）が伝送部２３１による伝送タイミングを示す。なお、図１４においては、画素部２１１におけるＮラインとＮ＋１ラインを一例として説明する。
図１４に示すように、第１タイミング制御部２２２ｃは、画素部２１１におけるＮラインの読み出しを開始し（時刻ｔ１１）、Ｏｄｄカラムから読み出されたアナログの撮像信号をＡ／Ｄ変換してデジタルの撮像信号に変換し、このデジタルの撮像信号をデジタルメモリ部２３１ｃ（Ｏｄｄメモリ２３１ａ）に書き込みを行う（時刻ｔ１２〜時刻ｔ１３）。
続いて、第１タイミング制御部２２２ｃは、水平ブランキング期間のタイミング（時刻ｔ１３）に応じて、デジタルメモリ部２３１ｃ（Ｏｄｄメモリ２３１ａ）に書き込まれたＯｄｄカラムの撮像信号の読み出しを行い、ＮラインＯｄｄカラムの撮像信号を伝送部２３１によって伝送ケーブル３へ伝送するＮラインＯｄｄカラム伝送を開始する（時刻ｔ１３）。
その後、第１タイミング制御部２２２ｃは、水平ブランキング期間の後（時刻ｔ１４）、Ｅｖｅｎカラムから読み出されたアナログの撮像信号をＡ／Ｄ変換してデジタルの撮像信号に変換し、このデジタルの撮像信号をデジタルメモリ部２３１ｃ（Ｅｖｅｎメモリ２３１ｂ）に書き込みを行う（時刻ｔ１４〜ｔ１５）。
続いて、ＮラインＯｄｄカラムの撮像信号の伝送後（時刻ｔ１５）、第１タイミング制御部２２２ｃは、画素部２１１におけるＮ＋１ラインの読み出しを開始する（時刻ｔ１５）。
その後、第１タイミング制御部２２２ｃは、水平ブランキング期間のタイミング（時刻ｔ１５）に応じて、デジタルメモリ部２３１ｃ（Ｅｖｅｎメモリ２３１ｂ）に書き込まれたＥｖｅｎカラムの撮像信号の読み出しを行い、ＮラインＥｖｅｎカラムの撮像信号を伝送部２３１によって伝送ケーブル３に伝送するＮラインＥｖｅｎカラム伝送を開始する（時刻ｔ１５）。
続いて、第１タイミング制御部２２２ｃは、水平ブランキング期間の後（時刻ｔ１６）、Ｏｄｄカラムから読み出されたアナログの撮像信号をＡ／Ｄ変換してデジタルの撮像信号に変換し、このデジタルの撮像信号をデジタルメモリ部２３１ｃ（Ｏｄｄメモリ２３１ａ）に書き込みを行う（時刻ｔ１６〜時刻ｔ１７）。
その後、ＮラインＥｖｅｎカラムの撮像信号の伝送後（時刻ｔ１７）、水平ブランキング期間のタイミング（時刻ｔ１７）に応じて、デジタルメモリ部２３１ｃ（Ｏｄｄメモリ２３１ａ）に書き込まれたＯｄｄカラムの撮像信号の読み出しを行い、Ｎ＋１ラインＯｄｄカラムの撮像信号を伝送部２３１によって伝送ケーブル３に伝送するＮ＋１ラインＯｄｄカラム伝送を開始する（時刻ｔ１７）。
続いて、水平ブランキング期間の後（時刻ｔ１８）、第１タイミング制御部２２２ｃは、Ｅｖｅｎカラムから読み出されたアナログの撮像信号をＡ／Ｄ変換してデジタルの撮像信号に変換し、このデジタルの撮像信号をデジタルメモリ部２３１ｃ（Ｅｖｅｎメモリ２３１ｂ）に書き込みを行う（時刻ｔ１８〜時刻ｔ１９）。
その後、水平ブランキング期間のタイミング（時刻ｔ１９）に応じて、デジタルメモリ部２３１ｃに書き込まれたＥｖｅｎカラムの撮像信号の読み出しを行い、Ｎ＋１ラインＥｖｅｎカラムの撮像信号を伝送部２３１によって伝送ケーブル３に伝送するＮ＋１ラインＥｖｅｎカラム伝送を開始する（時刻ｔ１９）。
以上説明した本発明の実施の形態２によれば、実施の形態１と同様に小型化を実現することができる。
さらに、本発明の実施の形態２によれば、第３チップ２３ｃにＯｄｄメモリ２３１ａおよびＥｖｅｎメモリ２３１ｂを設けることによって、Ａ／Ｄ変換後の撮像信号を保持させることによって、伝送レートを低減させたり、カラム読み出し部２２１を構成するカラム回路のばらつきを補正したりすることができる。
なお、本発明の実施の形態２では、バイパスコンデンサ２４１が形成された容量チップを、第１チップ２１と第２チップ２２ｃとの間、第２チップ２２ｃと第３チップ２３ｃとの間、および第３チップ２３ｃと第４チップ２４ｃとの間のいずれかに積層して接続してもよい。もちろん、第４チップ２４ｃの裏面に一枚または複数枚の容量チップを積層して接続してもよい。
（実施の形態３）
次に、本発明の実施の形態３について説明する。本実施の形態３は、上述した実施の形態１に係る内視鏡２の構成と異なる。具体的には、上述した実施の形態１に係る内視鏡２は、Ａ／Ｄ変換部２２３から伝送部２３１にパラレル信号を送信していたが、本実施の形態３では、パラレル信号をシリアル信号に変換して伝送部に送信する。以下においては、本実施の形態３に係る内視鏡の構成を説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
図１５は、本発明の実施の形態３に係る内視鏡システムの要部の機能を示すブロック図である。図１５に示す内視鏡システム１ｄは、上述した実施の形態１に係る内視鏡システム１の内視鏡２に換えて、内視鏡２ｄを備える。
内視鏡２ｄは、上述した実施の形態１に係る撮像素子２０およびコネクタ部５に換えて、撮像素子２０ｄとコネクタ部５ｄと、を備える。
撮像素子２０ｄは、上述した実施の形態１に係る第２チップ２２および第３チップ２３に換えて、第２チップ２２ｄおよび第３チップ２３ｄを備える。
第２チップ２２ｄは、カラム読み出し部２２１と、タイミング制御部２２２と、Ａ／Ｄ変換部２２３ｄと、を備える。
Ａ／Ｄ変換部２２３ｄは、アナログの撮像信号をデジタルの撮像信号にＡ／Ｄ変換する変換部２２６と、変換部２２６が変換したパラレルの撮像信号をシリアルの撮像信号に変換して第３チップ２３ｄへ伝送するシリアライザ２２７（Serializer）と、を有する。シリアライザ２２７は、後述する第３チップ２３ｄの逓倍部２３７から入力される高速クロック信号に基づいて、パラレルの撮像信号をシリアルの撮像信号に変換して第３チップ２３ｄへ伝送する。
第３チップ２３ｄは、電源部２３２と、伝送部２１３ｄと、を有する。伝送部２１３ｄは、ケーブルドライバ２３６と、逓倍部２３７（逓倍回路）と、を有する。
ケーブルドライバ２３６は、逓倍部２３７から入力される高速クロック信号に基づいて、シリアライザ２２７から入力されたシリアルの撮像信号を差動方式（例えばＬＶＤＳ）によって伝送ケーブル３へ伝送する。
逓倍部２３７は、ＰＬＬ（Phase Locked Loop）を用いて構成される。逓倍部２３７は、コネクタ部５ｄから入力される基準クロック信号の周波数を所定のｎ倍（例えば２倍、３倍）に変換してケーブルドライバ２３６およびシリアライザ２２７へ出力する。具体的には、逓倍部２３７は、Ａ／Ｄ変換部２２３ｄのビット数（例えば８ビット）に基づいて、クロック信号を逓倍した高速クロック信号を出力する。
以上説明した本発明の実施の形態３によれば、第２チップ２２ｄと第３チップ２３ｄとを接続する配線、例えばＴＳＶ３２の接続数を少なくすることができるため、撮像素子２０ｄにおける接続部の面積を低減することができる。
（実施の形態４）
次に、本発明の実施の形態４について説明する。本実施の形態４は、上述した実施の形態１に係る撮像素子２０と構成が異なる。具体的には、上述した実施の形態１に係る撮像素子２０では、デジタルの撮像信号を伝送ケーブル３に伝送していたが、本実施の形態４は、アナログの撮像信号を伝送ケーブル３に伝送する。伝送されたアナログの撮像信号は、受信部５１にさらに備えられたアナログ・フロント・エンド部においてデジタル信号に変換して、撮像信号処理部５２を介してプロセッサ６へ出力される。以下においては、本実施の形態４に係る撮像素子の構成を説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
〔撮像装置の構造〕
図１６Ａは、本実施の形態４に係る撮像素子の第１チップの平面図である。図１６Ｂは、本実施の形態４に係る撮像素子の第２チップの平面図である。図１６Ｃは、本実施の形態４に係る撮像素子の第３チップの平面図である。
図１６Ａ〜１６Ｃに示すように、撮像素子２０ｅは、第１チップ２１と、第２チップ２２ｅと、第３チップ２３ｅと、を備える。撮像素子２０ｅは、第１チップ２１における画素部２１１の面と直交する方向に沿って、第３チップ２３ｅ、第２チップ２２ｅ、第１チップ２１およびカバーガラス３０（図示せず）の順に積層されてなる。
第２チップ２２ｅは、カラム読み出し部２２１と、水平選択部２２４と、タイミング制御部２２２と、カラム読み出し部２２１によって読み出されたアナログの撮像信号を伝送ケーブル３に伝送するアナログケーブル伝送部２２８（アナログケーブル伝送回路）と、を有する。さらに、第２チップ２２ｅは、各層を電気的に接続する接続部２２５を有する。
第３チップ２３ｅは、バイパスコンデンサ２４１と、接続部２３３と、を有する。
以上説明した本発明の実施の形態４によれば、上述した実施の形態１と同様に、撮像素子２０ｅの小型化を実現することができる。
（実施の形態５）
次に、本発明の実施の形態５について説明する。本実施の形態５は、上述した実施の形態１に係る撮像素子２０と構成が異なる。以下においては、本実施の形態５に係る撮像素子の構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
〔撮像素子の構成〕
図１７は、本実施の形態５に係る撮像素子の上面図である。図１８は、図１７のＦ−Ｆ線断面図である。図１９Ａは、本実施の形態５に係る撮像素子の第１チップの平面図である。図１９Ｂは、本実施の形態５に係る撮像素子の第２チップの平面図である。図１９Ｃは、本実施の形態５に係る撮像素子の第３チップの平面図である。
図１７、図１８および図１９Ａ〜図１９Ｃに示すように、撮像素子２０ｆは、第１チップ２１と、第２チップ２２と、第３チップ２３と、を備える。撮像素子２０ｆは、第１チップ２１における画素部２１１の面と直交する方向に沿って、第３チップ２３、第３多層配線層２７、第２チップ２２、第２多層配線層２６、第１多層配線層２５、第１チップ２１およびカバーガラス３０の順に積層されてなる。
〔撮像素子の製造方法〕
次に、撮像素子２０ｆの製造方法について説明する。図２０は、撮像素子２０ｆの製造方法の概要を示すフローチャートである。図２１Ａ〜図２１Ｊは、図２０の各製造工程における撮像素子２０ｆの断面を示す模式図である。なお、以下においては、周知の半導体製造装置を用いて撮像素子２０ｆを製造するため、半導体製造装置の構成については説明を省略する。
図２０に示すように、まず、半導体製造装置は、公知の半導体製造工程を用いて、Ｓｉウエハに半導体集積回路を形成することによって、ＣＩＳウエハ（第１チップ２１）、ＡＤＣウエハ（第２チップ２２）およびＩＦウエハ（第３チップ２３）それぞれを製造する（ステップＳ２０１）。この場合において、半導体製造装置は、各ウエハに絶縁層および導電層からなる多層配線層を形成する。例えば、図２１Ａに示すように、半導体製造装置は、第１チップ２１に第１多層配線層２５を形成する。
続いて、半導体製造装置は、ＣＩＳウエハとＡＤＣウエハを積層して接続を行う（ステップＳ２０２）。具体的には、図２１Ｂに示すように、半導体製造装置は、第１チップ２１の第１多層配線層２５および第２チップ２２の第２多層配線層２６に対して平坦化を行い、絶縁層の最表面および導電層の最表面それぞれが略同じ高さとなるようにした後に、導電層によって形成された電極３１によって第１チップ２１の第１多層配線層２５および第２チップ２２の第２多層配線層２６を貼り合わせる。これにより、絶縁層および導電層が一括で接合される（ハイブリッドボンディング）。
その後、半導体製造装置は、ＡＤＣウエハの薄化を行う（ステップＳ２０３）。具体的には、半導体製造装置は、図２１Ｃに示すように、図２１Ｂの状態から第２チップ２２を３μｍ〜５０μｍ程度に薄化を行う。この場合、第１チップ２１がサポートウエハとして機能するため、第２チップ２２を薄化する際のハンドリングのために、別途サポートウエハを用いる必要がない。
続いて、半導体製造装置は、ＡＤＣウエハにＴＳＶを形成する（ステップＳ２０４）。具体的には、図２１Ｄに示すように、半導体製造装置は、第２チップ２２に対して
第２多層配線層２６に接続するＴＳＶ３２を形成する。
その後、半導体製造装置は、ＡＤＣウエハとＩＦウエハを積層して接続する（ステップＳ２０５）。具体的には、図２１Ｅに示すように、第３チップ２３の第３多層配線層２７と第２チップ２２の裏面に形成され、ＴＳＶ３２に接続する電極３３をハイブリッドボンディングまたはバンプ等によって接続を行う。
続いて、半導体製造装置は、ＣＩＳウエハの薄化を行う（ステップＳ２０６）。具体的には、図２１Ｆに示すように、半導体製造装置は、第１チップ２１の薄化を行う。
その後、半導体製造装置は、ＣＩＳウエハへのプロ−ビングパッドを開口する（ステップＳ２０７）。図２１Ｇに示すように、半導体製造装置は、第１チップ２１の第１多層配線層２５の一部をＰＡＤとして露出させるように、第１チップ２１の接続部２１３（接続領域）におけるＳｉ基板および絶縁層に対してエッチング処理を行うことによって、プロ−ビングパッド２１３ａを形成する。
続いて、半導体製造装置は、ＣＩＳウエハにカラーフィルタまたはマイクロレンズ等のオンチップフィルタ（ＯＣＦ）を形成する（ステップＳ２０８）。
その後、図示しない検査装置は、積層ウエハを検査する（ステップＳ２０９）。具体的には、検査装置は、検査プローブをプロ−ビングパッド２１３ａにプロ−ビングして積層ウエハの画像検査を行う。
続いて、半導体製造装置は、ＣＩＳウエハにカバーガラスを接着する（ステップＳ２１０）。具体的には、図２１Ｈに示すように、半導体製造装置は、第１チップ２１にカバーガラス３０を接着する。
その後、半導体製造装置は、ＩＦウエハの薄化を行う（ステップＳ２１１）。具体的には、図２１Ｉに示すように、半導体製造装置は、第３チップ２３の薄化を行う。
続いて、半導体製造装置は、ＩＦウエハにＴＳＶを形成し（ステップＳ２１２）、ＩＦウエハの裏面に電極を形成する（ステップＳ２１３）。具体的には、図２１Ｊに示すように、半導体製造装置は、第３チップ２３にＴＳＶ３４を形成した後に、第３チップ２３の裏面に外部接続用の電極３５を形成する。このように半導体製造装置は、本実施の形態５に用いる撮像素子２０ｆを製造し、本処理を終了する。
以上説明した本発明の実施の形態５によれば、実施の形態１と同様に、撮像素子２０ｆの小型化を実現することができる。
（実施の形態５の係る変形例１）
次に、本発明の実施の形態５の変形例１について説明する。本実施の形態５の変形例１は、上述した実施の形態５に係る撮像素子２０ｆの製造方法が異なる。以下においては、本実施の形態５の変形例１に係る撮像素子２０ｆの製造方法について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
〔撮像素子の製造方法〕
図２２は、本実施の形態５の変形例１に係る撮像素子２０ｆの製造方法の概要を示すフローチャートである。図２３Ａ〜図２３Ｌは、図２２の各製造工程における撮像素子２０ｆの断面を示す模式図である。なお、以下においては、周知の半導体製造装置を用いて撮像素子２０ｆを製造するため、半導体製造装置の構成については説明を省略する。
図２２において、ステップＳ３０１〜ステップＳ３０３は、上述した図２０のステップＳ２０１〜ステップＳ２０３それぞれに対応する。
ステップＳ３０４において、半導体製造装置は、ＡＤＣウエハとＩＦウエハを積層して接続を行う。具体的には、図２３Ｄに示すように、半導体製造装置は、第２チップ２２の薄化した面に形成された絶縁膜に第３チップ２３の第３多層配線層２７を積層して接続を行う。
続いて、半導体製造装置は、ＩＦウエハの薄化を行う（ステップＳ３０５）。具体的には、図２３Ｅに示すように、半導体製造装置は、第３チップ２３の薄化を行う。
その後、半導体製造装置は、ＡＤＣウエハおよびＩＦウエハにＴＳＶを形成する（ステップＳ３０６）。具体的には、図２３Ｆに示すように、半導体製造装置は、第２チップ２２および第３チップ２３それぞれに対してＴＳＶ３２を形成し、第２チップ２２の第２多層配線層２６および第３チップ２３の第３多層配線層２７を接続する。
続いて、半導体製造装置は、ＩＦウエハにサポートウエハを接合する（ステップＳ３０７）。具体的には、図２３Ｇに示すように、半導体製造装置は、第３チップ２３の裏面にサポートウエハ５０を仮接合する。
ステップＳ３０８〜ステップＳ３１２は、上述した図２０のステップＳ２０６〜ステップＳ２１０それぞれに対応する。
ステップＳ３１３において、半導体製造装置は、サポートウエハを剥離する。具体的には、図２３Ｋに示すように、半導体製造装置は、第３チップ２３の裏面からサポートウエハ５０を剥離する。
続いて、半導体製造装置は、ＩＦウエハの裏面に電極を形成する（ステップＳ３１４）。具体的には、図２３Ｌに示すように、半導体製造装置は、第３チップ２３の裏面に電極３５を形成する。このように半導体製造装置は、本実施の形態５の変形例１に用いる撮像素子２０ｆを製造し、本処理を終了する。
ここでは一例として、ＣＩＳウエハの薄化（ステップＳ３０８）の前段階でＩＦウエハの薄化（ステップＳ３０５）およびＩＦウエハへのＴＳＶ形成（ステップＳ３０６）を行う方法を説明したが、ＩＦウエハの薄化（ステップＳ３０５）およびＩＦウエハへのＴＳＶ形成（ステップＳ３０６）の前にＡＤＣウエハとＩＦウエハのＴＳＶ３２を介した電気的接続を行った後、ＣＩＳウエハの薄化（ステップＳ３０８）、ＣＩＳウエハへのプロービングパッド開口（ステップＳ３０９）、ＣＩＳウエハへのオンチップフィルタ（ＯＣＦ）形成（ステップＳ３１０）、積層ウエハの検査（ステップＳ３１１）およびＣＩＳウエハへのカバーガラス接着（ステップＳ３１２）を行っても良い。この場合、ＣＩＳウエハの薄化の際に薄化処理前の容量ウエハがサポートウエハとして機能するため、別途サポートウエハへの仮接合と剥離の工程を必要とせず、工程を簡略化することができる。
以上説明した本発明の実施の形態５に係る変形例１によれば、実施の形態１と同様に、撮像素子２０ｆの小型化を行うことができる。
（実施の形態５に係る変形例２）
次に、本発明の実施の形態５の変形例２について説明する。本実施の形態５の変形例２は、上述した実施の形態５に係る撮像素子２０ｆと構成が異なる。具体的には、上述した実施の形態５に係る撮像素子２０ｆは、第１チップ２１の接続部２１３にプロ−ビングパッド２１３ａを形成していたが、本実施の形態５の変形例２に係る撮像素子は、第３チップ２３の裏面に電極であるプロ−ビングパッドを形成してなる。以下においては、本実施の形態５の変形例２に係る撮像素子の構成を説明後、本実施の形態５の変形例２に係る撮像素子の製造方法について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
〔撮像素子の構成〕
図２４は、本実施の形態５の変形例２に係る撮像素子の断面を示す模式図である。図２４に示す撮像素子２０ｇは、第３チップ２３の裏面に電極であるプロ−ビングパッド６０を形成してなる。
〔撮像素子の製造方法〕
次に、本実施の形態５の変形例２に係る撮像素子２０ｇの製造方法について説明する。図２５は、本実施の形態５の変形例２に係る撮像素子２０ｇの製造方法の概要を示すフローチャートである。図２６Ａ〜図２６Ｉは、図２５の各製造工程における撮像素子２０ｇの断面を示す模式図である。なお、以下においては、周知の半導体製造装置を用いて撮像素子２０ｇを製造するため、半導体製造装置の構成については説明を省略する。
図２５において、ステップＳ４０１〜ステップＳ４０３は、上述した図２０のステップＳ２０１〜ステップＳ２０３それぞれに対応する。
ステップＳ４０４において、半導体製造装置は、ＡＤＣウエハとＩＦウエハを積層して接続する。具体的には、図２６Ｄに示すように、第３チップ２３の第３多層配線層２７と第２チップ２２の薄化した面を、絶縁膜を介した直接接合等によって接続を行う。
続いて、半導体製造装置は、ＣＩＳウエハの薄化を行う（ステップＳ４０５）。具体的には、図２６Ｅに示すように、半導体製造装置は、第１チップ２１の薄化を行う。
その後、半導体製造装置は、ＣＩＳウエハにカラーフィルタまたはマイクロレンズ等のオンチップフィルタ（ＯＣＦ）を形成する（ステップＳ４０６）。
続いて、半導体製造装置は、ＣＩＳウエハにカバーガラスを接着する（ステップＳ４０７）。具体的には、図２６Ｆに示すように、半導体製造装置は、第１チップ２１にカバーガラス３０（カーバガラスウエハ）を接着する。
その後、半導体製造装置は、ＩＦウエハの薄化を行う（ステップＳ４０８）。具体的には、図２６Ｇに示すように、半導体製造装置は、第３チップ２３の薄化を行う。
続いて、半導体製造装置は、ＡＤＣウエハおよびＩＦウエハにＴＳＶを形成する（ステップＳ４０９）。具体的には、図２６Ｈに示すように、半導体製造装置は、第２チップ２２および第３チップ２３それぞれに対してＴＳＶ３２を形成し、第２チップ２２の第２多層配線層２６および第３チップ２３の第３多層配線層２７を接続する。これにより、ＴＳＶ３２に接続した裏面配線がプロ−ビングパッドとして機能する。
その後、図示しない検査装置は、積層ウエハを検査する（ステップＳ４１０）。具体的には、図２６Ｈに示すように、検査装置は、ＴＳＶ３２に接続した裏面配線をプロ−ビングパッドとして検査プローブを接触させることによって撮像素子２０ｇを検査する。
続いて、半導製造御装置は、ＩＦウエハの裏面に電極を形成する（ステップＳ４１１）。具体的には、図２６Ｉに示すように、半導体製造装置は、第３チップ２３のＴＳＶ３２を形成した位置に電極であるプロ−ビングパッド６０を形成する。このように半導体製造装置は、本実施の形態５の変形例２に用いる撮像素子２０ｇを製造し、本処理を終了する。
以上説明した本発明の実施の形態５の変形例２によれば、実施の形態１と同様に、撮像素子２０ｇの小型化を実現することができる。
（実施の形態５の変形例３）
次に、本発明の実施の形態５の変形例３について説明する。本実施の形態５の変形例３は、上述した実施の形態５の撮像素子２０ｆと構成が異なる。以下においては、本実施の形態５の変形例３に係る撮像素子の構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
〔撮像素子の構成〕
図２７Ａは、本実施の形態５の変形例３に係る撮像素子の第１チップの平面図である。図２７Ｂは、本実施の形態５の変形例３に係る撮像素子の第２チップの平面図である。図２７Ｃは、本実施の形態５の変形例３に係る撮像素子の第３チップの平面図である。
図２７Ａ〜図２７Ｃに示すように、撮像素子２０ｈは、第１チップ２１と、第２チップ２２ｃと、第３チップ２３ｈと、を備える。
第３チップ２３ｈは、伝送部２３１と、電源部２３２と、垂直選択部２１２を駆動する制御信号を生成する第２タイミング制御部２３４（第２タイミング制御回路）と、接続部２３３ｃと、を備える。
以上説明した本発明の実施の形態５の変形例３によれば、垂直選択部２１２の駆動信号が基準クロック信号の周期に対して長いパルス幅を有する（例えば、水平走査期間の単位でＨｉｇｈまたはＬｏｗを切り替える）低速な信号であるため、第３チップ２３ｈに第２タイミング制御部２３４を設けることによって、チップ間の信号伝送により生じるタイミングばらつきを調整する回路をさらに備えることなく、撮像素子２０ｈのセンササイズを最適化することができる。
なお、本発明の実施の形態５の変形例３では、第１タイミング制御部２２２ｃを第２チップ２２ｃに、第２タイミング制御部２３４を第３チップ２３ｈにそれぞれ設けていたが、第１タイミング制御部２２２ｃを第３チップ２３ｈに、第２タイミング制御部２３４を第２チップ２２ｃに設けてもよい。
（その他の実施の形態）
また、本実施の形態では、被検体に挿入される内視鏡であったが、例えばカプセル型の内視鏡または被検体を撮像する撮像装置であっても適用することができる。
なお、本明細書におけるタイミングチャートやフローチャートの説明では、「まず」、「その後」、「続いて」等の表現を用いて各間の処理の前後関係を明示していたが、本発明を実施するために必要な処理の順序は、それらの表現によって一意的に定められるわけではない。即ち、本明細書で記載したタイミングチャートやフローチャートにおける処理の順序は、矛盾のない範囲で変更することができる。
また、上記してきた「部（section、module、unit）」は、「手段」や「回路」などに読み替えることができる。例えば、制御部は、制御手段や制御回路に読み替えることができる。
このように、本発明は、ここでは記載していない様々な実施の形態を含みうるものであり、請求の範囲によって特定される技術的思想の範囲内で種々の設計変更等を行うことが可能である。
１,１ｃ,１ｄ 内視鏡システム
２,２ｃ,２ｄ 内視鏡
３ 伝送ケーブル
４ 操作部
５,５ｄ コネクタ部
６ プロセッサ
７ 表示装置
８ 光源装置
２０,２０ａ,２０ｂ,２０ｃ,２０ｄ,２０ｅ，２０ｆ，２０ｇ，２０ｈ， 撮像素子
２１ 第１チップ
２２，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ 第２チップ
２３，２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｈ 第３チップ
２４，２４ａ，２４ｂ，２４ｃ 第４チップ
２５ 第１多層配線層
２６ 第２多層配線層
２７ 第３多層配線層
２８ 第４多層配線層
３０ カバーガラス
３１，３３，３５ 電極
３６，５０ サポートウエハ
５１ 受信部
５２ 撮像信号処理部
５３ 同期信号生成部
５４ 電源電圧生成部
６０，２１３ａ プロービングパッド
６１ 画像処理部
６２ 記録部
６３ 入力部
６４ クロック生成部
６５ 電源部
６６ プロセッサ制御部
１００ 挿入部
１０１ 先端
１０２ 基端
２１１ 画素部
２１１ａ 画素
２１２ 垂直選択部
２１３，２２５，２３３，２３５，２４２ 接続部
２１３ｄ，２３１ 伝送部
２２１ カラム読み出し部
２２２ タイミング制御部
２２２ｃ 第１タイミング制御部
２２３，２２３ｄ Ａ／Ｄ変換部
２２４ 水平選択部
２２６ 変換部
２２７ シリアライザ
２２８ アナログケーブル伝送部
２３１ａ Ｏｄｄメモリ
２３１ｂ Ｅｖｅｎメモリ
２３１ｃ デジタルメモリ部
２３２ｃ 演算部
２３４ 第２タイミング制御部
２３６ ケーブルドライバ
２３７ 逓倍部
２４１ バイパスコンデンサ

Claims (14)

  1. 受光量に応じた撮像信号を生成して出力する複数の画素が二次元マトリクス状に配置されている画素部と、前記画素部を行単位で順次選択して前記撮像信号を読み出す垂直選択部と、を配置してなる第１チップと、
    前記画素部の受光面と直交する方向に沿って、前記第１チップにおける光の入射面の裏面側に積層されて接続されており、所定の機能を実行する複数の機能実行部を配置してなる第２チップと、
    前記画素部の受光面と直交する方向に沿って積層されて接続されており、電源用のバイパスコンデンサとして機能する容量を有する容量チップと、
    を備え、
    前記第１チップ、前記第２チップおよび前記容量チップの各々は、他のチップと電気的に接続する接続部を有し、
    前記第１チップ、前記第２チップおよび前記容量チップが有する複数の接続部は、前記画素部の受光面と直交する方向から見て重なりあうように配置されてなることを特徴とする撮像素子。
  2. 前記画素部の受光面と直交する方向に沿って積層されて接続されており、少なくとも前記撮像信号を伝送ケーブルへ伝送する伝送部を配置してなる第３チップをさらに備え、
    前記複数の機能実行部は、前記複数の画素から所定の画素を順次選択し、該選択された画素から出力される前記撮像信号を読み出す読み出し部、前記読み出し部が前記選択された画素から出力される前記撮像信号を読み出すタイミングを制御するタイミング制御部、および前記第１チップから出力されるアナログの前記撮像信号に対してＡ／Ｄ変換を行うＡ／Ｄ変換部を含むことを特徴とする請求項１に記載の撮像素子。
  3. 前記第３チップは、前記第２チップの積層面の裏面側に積層されて接続されており、
    前記容量チップは、前記第３チップの積層面の裏面側に積層されて接続されていることを特徴とする請求項２に記載の撮像素子。
  4. 前記容量チップは、前記第１チップと前記第２チップとの間または前記第２チップと前記第３チップとの間に積層されて接続されていることを特徴とする請求項２に記載の撮像素子。
  5. 前記容量チップは、前記第１チップと前記第２チップとが積層される面と直交する方向に沿って複数積層されて接続されていることを特徴とする請求項３に記載の撮像素子。
  6. 前記接続部と重なり合うように検査用のプローブを接触させるプロービングパッドをさらに備えたことを特徴とする請求項２に記載の撮像素子。
  7. 前記プロービングパッドは、前記画素部の受光面側から見て前記接続部と重なり合うように前記第１チップに形成されていることを特徴とする請求項６に記載の撮像素子。
  8. 前記画素部の受光面と直交する方向に沿って、前記プロービングパッドの位置を含む前記第１チップの表面に積層されたカバーガラスをさらに備えたことを特徴とする請求項７に記載の撮像素子。
  9. 前記プロービングパッドは、前記画素部の受光面側から見て前記画素部の受光面の裏面側に前記接続部と重なり合うように形成されていることを特徴とする請求項６に記載の撮像素子。
  10. 前記複数の機能実行部は、前記複数の画素から所定の画素を順次選択し、該選択された画素から出力される前記撮像信号を読み出す読み出し部、前記読み出し部が前記選択された画素から出力される前記撮像信号を読み出すタイミングを制御するタイミング制御部、および前記第１チップから出力されるアナログの前記撮像信号を増幅して伝送ケーブルへ伝送する伝送部を含むことを特徴とする請求項１に記載の撮像素子。
  11. 前記伝送部は、
    前記撮像信号を差動方式によって前記伝送ケーブルへ伝送するドライバと、
    外部から入力されるクロック信号を前記Ａ／Ｄ変換部のビット数に応じて逓倍した高速クロック信号を出力する逓倍部と、
    を有し、
    前記Ａ／Ｄ変換部は、
    前記読み出し部から読み出される前記撮像信号を多ビットのデジタル信号に変換する変換部と、
    前記逓倍部が出力した前記高速クロック信号に基づいて、前記多ビットのデジタル信号であって、パラレルのデジタル信号をシリアルのデジタル信号に変換し、該シリアルのデジタル信号を、前記ドライバを介して前記伝送ケーブルへ伝送するシリアライザと、
    を有することを特徴とする請求項２に記載の撮像素子。
  12. 前記タイミング制御部は、
    前記画素部から垂直転送線へ前記撮像信号を読み出す垂直選択部を駆動する制御信号を生成する第１タイミング制御部と、
    他の機能実行部を駆動する制御信号を生成する第２タイミング制御部と、
    を有し、
    前記第１タイミング制御部は、前記第３チップに配置されてなり、
    前記第２タイミング制御部は、前記第２チップに配置されてなることを特徴とする請求項２に記載の撮像素子。
  13. 請求項１に記載の撮像素子を、被検体内に挿入可能な挿入部の先端側に備えたことを特徴とする内視鏡。
  14. 請求項１３に記載の内視鏡と、
    前記撮像信号を画像信号に変換する画像処理装置と、
    を備えたことを特徴とする内視鏡システム。
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