KR20090022325A - 반도체 소자의 본딩 패드 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 본딩 패드 및 그의 형성 방법에 관한 것으로, 특히 패드 전극의 두께를 낮출 수 있는 반도체 소자의 본딩 패드 및 그의 형성 방법에 관한 발명이다.
본 발명은 패드 전극을 형성한 이후에, 내부 회로를 형성하기 위한 후속 공정들이 진행되면서 상기 패드 전극이 유실되는 문제점을 해결함과 아울러, 패드 전극의 두께를 감소시킨 반도체 소자의 본딩 패드 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 소자의 본딩 패드는 제 1 패드 전극의 두께는 2000Å 내지 4000Å 가운데 어느 하나의 값을 가짐과 아울러, 상기 제 2 패드 전극의 두께는 1000Å 내지 8000Å 가운데 어느 하나의 값을 가지는 것을 특징으로 한다.
본딩 패드, 패드 전극

Description

반도체 소자의 본딩 패드 및 그의 제조 방법{Bonding Pad of Semiconductor Device and Method For Manufacturing the Same}
본 발명은 반도체 소자의 본딩 패드 및 그의 형성 방법에 관한 것으로, 특히 패드 전극의 두께를 낮출 수 있는 반도체 소자의 본딩 패드 및 그의 형성 방법에 관한 발명이다.
일반적으로, 반도체 소자는 도전층과 절연층의 적층으로 형성되고, 상부에 있는 도전층과 하부에 있는 도전층을 서로 접속시키는 공정을 통해 제조된다.
최근 들어 반도체 소자의 미세화 및 고집적화에 대한 요구에 따라, 적층되는 도전층의 수가 증가하면서, 도전층 및 절연층을 적층하는 공정 및 적층된 층들을 패터닝하는 공정이 증가하게 되었다.
이와 같이, 복잡한 공정을 통해 제조되는 반도체 소자는 내부에 여러 가지 기능을 갖는 내부 회로를 포함하고 있으며, 상기 내부 회로는 외부 시스템과 전기적으로 연결이 되어 그 기능을 제대로 발휘하게 된다.
따라서, 반도체 소자는 내부 회로를 외부 시스템과 전기적으로 연결시키기 위한 다수의 본딩 패드(bonding pad)를 구비한다.
반도체 소자를 픽셀 어레이(pixel array)부 및 로직 회로(logic circuit)부로 구분하면, 이 가운데 본딩 패드는 로직 회로부에 형성된다.
참고로, 픽셀 어레이부는 예를 들면 CMOS 이미지 센서의 포토 다이오드부 등이 대응된다.
다음에서, 첨부된 도면을 참조로 하여 종래의 본딩 패드의 형성 방법에 대하여 설명하기로 한다.
첨부된 도1a 내지 도1b는 종래의 본딩 패드의 형성 과정을 나타낸 공정 단면도이다.
먼저, 반도체 기판(미도시)상에 형성된 절연막(100)상부에, 금속층 및 포토레지스트층을 형성한 다음, 포토리소그래피 방법을 이용하여 도1a와 같이, 패드 전극(200)을 형성한다.
다음으로, 도1b와 같이, 상기 패드 전극(200) 상부에 패시베이션(passivation)막(400)을 형성한 후, 상기 패드 전극(200)의 일부가 노출되도록 상기 패시베이션막(400)을 선택적으로 제거하여 패드 컨택홀(250)을 형성한다.
이와 같은 공정을 통해 형성된 본딩 패드는, 상기 패드 컨택홀을 통해 골드(Au) 등의 도전선과 같은 본딩 와이어(Bonding Wire)를 이용하여 리드 프레임에 접속시킴으로서, 내부 회로와 외부 시스템을 전기적으로 연결되도록 한다.
그러나, 이와 같은 종래의 본딩 패드의 형성 방법은 다음과 같은 문제점이 있다.
패드 전극을 형성한 이후에, 내부 회로를 형성하기 위한 후속 공정들이 진행되면서 상기 패드 전극이 유실되는 문제점이 있었다.
따라서, 이와 같은 패드 전극의 유실을 방지하기 위하여, 공정에 따라 패드 전극의 두께(도1a에서 H1)가 5000Å 내지 15000Å 이상이 되도록 패드 전극을 형성하여야 하는 문제점이 있었다.
이와 같이 패드 전극의 두께가 증가하면 반도체 소자를 소형화하는 것이 곤란하여지는 문제점이 있었다.
본 발명은, 이와 같은 문제점을 해결하기 위한 반도체 소자의 본딩 패드 및 그의 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 본딩 패드는,
기판 상에 구비된 절연막 상부에 형성된 제 1 패드 전극와, 상기 제 1 패드 전극의 일부를 노출시키는 제 1 패드 컨택홀을 가지는 금속간 절연층과, 상기 제 1 패드 컨택홀을 덮도록 형성됨과 아울러 상기 제 1 패드 전극 상부에 적층되어 형성된 제 2 패드 전극과, 상기 제 2 패드 전극의 일부를 노출시키는 제 2 패드 컨택홀을 가지는 패시베이션막을 포함하여 구성되는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 본딩 패드의 형성 방법은,
기판 상에 구비된 절연막 상에 제 1 패드 전극을 형성하는 단계와, 상기 제 1 패드 전극의 일부를 노출시키는 제 1 패드 컨택홀을 가지는 금속간 절연층을 형성하는 단계와, 상기 제 1 패드 컨택홀을 덮도록 상기 제 1 패드 전극의 상부에 적층하여 제 2 패드 전극을 형성하는 단계와, 상기 제 2 패드 전극의 일부를 노출시키는 제 2 패드 컨택홀을 가지는 패시베이션막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
이와 같은, 본 발명의 실시예에 따른 반도체 소자의 본딩 패드 및 그의 형성 방법은,
패드 전극을 제 1 패드 전극 및 제 2 패드 전극이 적층된 구조를 가지도록 형성하여, 후속 공정이 진행되면서 패드 전극이 유실되는 것을 방지할 수 있음과 아울러, 이중으로 적층된 패드 전극의 두께가 종래보다 작은 두께를 가지도록 하여 반도체 소자의 미세화를 구현할 수 있는 효과를 가진다.
다음에서 본 발명의 실시를 위한 구체적인 실시예에 대하여 첨부된 도면을 참조로 하여 보다 상세히 설명하기로 한다.
먼저, 본 발명의 실시예에 따른 반도체 소자의 본딩 패드의 단면을 도시한 도2를 참조로 하면,
본 발명의 실시예에 따른 반도체 소자의 본딩 패드는,
기판(미도시) 상에 구비된 절연막(10) 상부에 형성된 제 1 패드 전극(20)과, 상기 제 1 패드 전극(20)의 일부를 노출시키는 제 1 패드 컨택홀을 가지는 금속간 절연층(IMD : Inter Metal Dielectric)(30)과, 상기 제 1 패드 컨택홀을 덮도록 상기 제 1 패드 전극(20) 상부에 적층되어 형성된 제 2 패드 전극(22)과, 상기 제 2 패드 전극(22)의 일부를 노출시키는 제 2 패드 컨택홀(25)을 가지는 패시베이션막(40)을 포함하여 구성되는 것을 특징으로 한다.
이 때, 상기 기판에는 도시하지는 않았으나, 각종 배선, 트랜지스터 및 포토 다이오드가 구비될 수 있다.
상기 절연막(10)은 산화막 또는 질화막 등으로 형성할 수 있으며, 바람직하게는 산화막으로 형성한다.
제 1 패드 전극(20) 및 제 2 패드 전극(22)은 구리, 알루미늄 등과 같은 금속 물질 등으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
상기 제 1 패드 전극(20)은 2000Å 내지 4000Å의 두께를 가지도록 형성하며, 상기 제 2 패드 전극(22)은 1000Å 내지 8000Å의 두께를 가지도록 형성한다.
금속간 절연층(30)은 예를 들면, USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silane) 등과 같은 물질로 형성한다.
상기 패시베이션막(40) 역시, 산화막 또는 질화막 등으로 형성할 수 있다.
즉, 본 발명에 따른 반도체 소자의 금속 본딩 패드는, 패드 전극을 제 1 패드 전극 및 제 2 패드 전극이 적층된 구조를 가지도록 하여, 후속 공정이 진행되면서 패드 전극이 유실되는 것을 방지함과 아울러, 이중으로 적층된 패드 전극의 두 께가 종래보다 작은 두께를 가지도록 하여 반도체 소자의 미세화를 구현할 수 있는 효과를 가진다.
다음으로 본 발명의 실시예에 따른 반도체 소자의 금속 본딩 패드의 형성 방법에 대하여 첨부된 도면을 참조로 하여 설명하기로 한다.
도3a 내지 도3d는 본 발명의 실시예에 따른 반도체 소자의 금속 본딩 패드의 형성 방법을 나타낸 공정 단면도이다.
먼저, 기판(미도시) 상에 절연막(10)을 형성한 후, 상기 절연막 상부에 제 1 금속층 및 제 1 포토레지스트층을 차례로 형성한다.
상기 절연막(10)은 예를 들면, 플라즈마 강화 화학적 기상 증착법(PECVD : Plasma Enhanced Chemical Vapor Deposition) 등으로 산화막 또는 질화막을 증착하여 형성하는 것이 가능할 것이다.
상기 제 1 금속층은 예를 들면, 알루미늄, 구리 등의 금속 물질을 스퍼터링(sputtering) 하여 형성할 수 있다.
상기 제 1 포토레지스트층은 바람직하게는 노광을 받은 영역이 제거되는 포지티브 타입(positive type) 포토레지스트를 사용한다.
또한, 상기 기판에는 도시하지는 않았으나, 절연막(10)을 형성하기 이전에 각종 배선, 트랜지스터 및 포토 다이오드 등이 구비될 수 있다.
다음으로 포토리소그래피법으로 상기 제 1 금속층을 패터닝하여 도3a와 같이, 제 1 패드 전극(20)을 형성한다.
상기 제 1 패드 전극(20)은 2000Å 내지 4000Å의 두께를 가지도록 형성한다.
또한, 도시하지는 않았으나, 상기 제 1 패드 전극(20)을 형성할 때, 픽셀 어레이부의 금속 패턴을 상기 제 1 패드 전극과 동시에 형성하는 것이 가능할 것이다.
다음으로, 상기 제 1 패드 전극(20)을 포함한 기판 전면에 금속간 절연층을 형성한 후, 상기 금속간 절연층을 선택적으로 제거하여 도3b와 같이, 제 1 패드 전극(20)의 일부를 노출시키는 제 1 패드 컨택홀(25a)을 형성한다.
상기 제 1 패드 컨택홀(25a)을 형성하기 이전에, 상기 금속간 절연층(30)의 상부를 평탄화 하기 위한 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 수행할 수 있다.
또한, 제 1 패드 컨택홀(25a)은 예를 들면, 포토리소그래피법을 이용하여 금속간 절연층을 선택적으로 제거하여 형성할 수 있을 것이다.
다음으로, 상기 제 1 패드 컨택홀을 포함한 기판 전면에 제 2 금속층 및 제 2 포토레지스트층을 차례로 형성한 후, 포토리소그래피법을 이용하여 상기 제 2 금속층을 패터닝하여 도3c와 같이, 제 2 패드 전극(22)을 형성한다.
상기 제 2 패드 전극(22)은 상기 제 1 패드 컨택홀을 매립하며, 상기 제 1 패드 전극의 상부에 형성한다.
또한, 상기 제 2 패드 전극(22)은 1000Å 내지 8000Å의 두께를 가지도록 형성한다.
다음으로, 상기 제 2 패드 전극(22)을 포함한 기판 전면에 패시베이션막을 형성한 후, 도3d와 같이, 상기 패시베이션막을 선택적으로 제거하여 상기 제 2 패드 전극(22)의 일부를 노출시키는 제 2 패드 컨택홀(25b)을 형성한다.
상기 패시베이션막 또한, 플라즈마 강화 화학적 기상 증착법(PECVD : Plasma Enhanced Chemical Vapor Deposition) 등을 이용하여 산화막 또는 질화막 등으로 형성할 수 있다.
이와 같이, 본 발명의 실시예에 따른 반도체 소자의 본딩 패드의 형성 방법은,
패드 전극을 제 1 패드 전극 및 제 2 패드 전극이 적층된 구조를 가지도록 형성하여, 후속 공정이 진행되면서 패드 전극이 유실되는 것을 방지할 수 있다.
또한, 이중으로 적층된 패드 전극의 두께가 종래보다 작은 두께를 가지도록 하여 반도체 소자의 미세화를 구현할 수 있는 효과를 가진다.
도1a 내지 도1b는 종래의 반도체 소자의 본딩 패드 형성 방법을 나타낸 공정 단면도.
도2는 본 발명의 실시예에 따른 반도체 소자의 본딩 패드의 단면을 나타낸 단면도.
도3a 내지 도3d는 본 발명의 실시예에 따른 반도체 소자의 본딩 패드 형성 방법을 나타낸 공정 단면도.
<도면 부호의 간단한 설명>
10, 100: 절연막 200 : 패드 전극
30 : 금속간 절연층 40, 400 : 패시베이션막
200 : 커패시터 10, 110 : 절연막
20 : 제 1 패드 전극 22 : 제 2 패드 전극
25a : 제 1 패드 컨택홀 25b : 제 2 패드 컨택홀
250 : 패드 컨택홀

Claims (6)

  1. 기판 상에 구비된 절연막 상부에 형성된 제 1 패드 전극;
    상기 제 1 패드 전극의 일부를 노출시키는 제 1 패드 컨택홀을 가지는 금속간 절연층;
    상기 제 1 패드 컨택홀을 덮도록 형성됨과 아울러 상기 제 1 패드 전극 상부에 적층되어 형성된 제 2 패드 전극; 및
    상기 제 2 패드 전극의 일부를 노출시키는 제 2 패드 컨택홀을 가지는 패시베이션막을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 본딩 패드.
  2. 제 1 항에 있어서,
    상기 제 1 패드 전극의 두께는 2000Å 내지 4000Å 가운데 어느 하나의 값을 가짐과 아울러, 상기 제 2 패드 전극의 두께는 1000Å 내지 8000Å 가운데 어느 하나의 값을 가지는 것을 특징으로 하는 반도체 소자의 본딩 패드.
  3. 기판 상에 구비된 절연막 상에 제 1 패드 전극을 형성하는 단계;
    상기 제 1 패드 전극의 일부를 노출시키는 제 1 패드 컨택홀을 가지는 금속간 절연층을 형성하는 단계;
    상기 제 1 패드 컨택홀을 덮도록 상기 제 1 패드 전극의 상부에 적층하여 제 2 패드 전극을 형성하는 단계; 및
    상기 제 2 패드 전극의 일부를 노출시키는 제 2 패드 컨택홀을 가지는 패시베이션막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성 방법.
  4. 제 3 항에 있어서,
    상기 제 1 패드 전극을 형성하는 단계는 제 1 패드 전극의 두께가 2000Å 내지 4000Å 가운데 어느 하나의 값을 가지도록 형성함과 아울러,
    상기 제 2 패드 전극을 형성하는 단계는 제 2 패드 전극의 두께가 1000Å 내지 8000Å 가운데 어느 하나의 값을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 패드 전극을 형성하는 단계에서, 상기 제 1 패드 전극과 픽셀 어레이부의 금속 패턴을 동시에 형성하는 것을 특징으로 하는 본딩 패드 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 패드 컨택홀을 형성하는 단계를 수행하기 이전에, 화학적 기계적 연마 공정을 수행하여 상기 금속간 절연층의 상부를 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성 방법.
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