JP2005044906A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】銅配線と低誘電率膜を用いる半導体装置の製造方法において、銅配線を形成する工程において、低誘電率膜の構造破壊、または剥がれが発生しないようにする。
【解決手段】銅膜９およびバリアメタル膜８を化学機械的研磨により研磨し、銅配線を形成する工程において、化学機械的研磨の研磨圧力１２が、０．２ｐｓｉ以上２ｐｓｉ以下となる条件で研磨を行う。または、化学機械的研磨の研磨パッド１０と半導体基板１の相対速度が５ｍ／ｍｉｎ以上４０ｍ／ｍｉｎ以下となる条件で研磨を行う。
【選択図】 図３
【解決手段】銅膜９およびバリアメタル膜８を化学機械的研磨により研磨し、銅配線を形成する工程において、化学機械的研磨の研磨圧力１２が、０．２ｐｓｉ以上２ｐｓｉ以下となる条件で研磨を行う。または、化学機械的研磨の研磨パッド１０と半導体基板１の相対速度が５ｍ／ｍｉｎ以上４０ｍ／ｍｉｎ以下となる条件で研磨を行う。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の構造およびその製造方法に関するものであり、特に銅配線と低誘電率膜を用いる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路（以下、ＬＳＩと称する）の高集積化、高性能化に伴い新たな微細加工技術が開発されている。化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ： 以下、ＣＭＰと称する）もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、埋め込み配線形成において頻繁に利用される技術である。（例えば特許文献１参照）
【０００３】
特に最近は、ＬＳＩの高速性能化を目的に配線材料を従来のアルミニウム合金から低抵抗の銅合金に代える動きが進んでおり、溝加工が施された絶縁膜上に銅合金薄膜を堆積し、溝内に埋め込まれた部分以外の銅合金薄膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン法が主に採用されている。（例えば特許文献２参照）
【０００４】
さらに最近は、ＬＳＩの微細化の進展とともに配線ピッチが縮小するにつれ配線を絶縁する絶縁膜の容量増大による信号遅延の問題が深刻化してきており、配線間を絶縁する絶縁膜として従来使用していたシリコン酸化膜と比較して誘電率の低い低誘電率膜を用いることが検討されている。すなわち、比誘電率ｋが１．５〜２．７の低誘電率膜を用いることにより、配線間容量の低減が図られている。
【０００５】
【特許文献１】
米国特許Ｎｏ．４９４４８３６
【特許文献２】
特開平２−２７８８２２号公報
【０００６】
【発明が解決しようとする課題】
上記従来のダマシン法において、溝内に埋め込まれた部分以外の銅合金薄膜をＣＭＰにより除去して埋め込み配線を形成する技術（以下、Ｃｕ−ＣＭＰと称する）では、研磨残りを抑制するため、研磨レートのウェハ均一性が高く安定であり、かつ所要の研磨レートを確保する研磨条件を用いていた。
【０００７】
これらの要求を満たすような研磨条件としては、研磨圧力が２．５〜４．５ｐｓｉ、研磨パッドと半導体基板間の相対速度が６０〜１８０ｍ／ｍｉｎ近傍の研磨条件が一般的であり、現在標準的に使用しているスラリー、パッド等消耗部材に最適化された条件であった。
【０００８】
図５に、銅配線と低誘電率膜を用いる半導体装置において、Ｃｕ−ＣＭＰを行う場合の断面模式図を示す。１は半導体基板、５は低誘電率膜、６はキャップ膜、８はバリアメタル、１０は研磨パッド、１１は低誘電率膜５上に形成された異物、９は銅膜を示す。
研磨パッド１０の半導体基板１に対する相対的な運動方向が符号１３の矢印の向きであるとき、垂直下方向の研磨圧力１２、研磨パッド１０の相対的な運動方向１３による横方向の力１４および摩擦力１６、銅膜９の段差部や異物１１上に局所的にかかる研磨圧力１５に起因した応力が低誘電率膜５にかかる。
【０００９】
このとき、一般に、低誘電率膜の機械的特性（Ｍｏｄｕｌｕｓ， Ｈａｒｄｎｅｓｓ）はシリコン酸化膜と比較して一桁低く脆弱であるため、上記従来の技術によるＣｕ−ＣＭＰ条件によれば、低誘電率膜自体の構造が破壊する、あるいは低誘電率膜がキャップ膜との界面で剥離してしまうという問題があった。
【００１０】
一方、研磨パッドと半導体基板間の相対速度を著しく増大させ、両界面間にハイドロプレーニング現象を起こし、摩擦力を大幅に低減することにより低誘電率膜の界面における剥離現象を抑制する技術がＳｔａｎ Ｔｓａｉらにより提案されているが、その動力を用意するのに非常に大きなコストがかかると予測され、非現実的である。
【００１１】
このように従来の技術では、低誘電率膜に銅配線を埋め込んでＣＭＰ研磨を行う半導体装置のＣｕ−ＣＭＰにおいて、低誘電率膜自体の構造が破壊する、あるいは低誘電率膜がキャップ膜との界面で剥離してしまうという問題があった。
【００１２】
本発明は、上記課題を解決するためになされたもので、低誘電率膜に銅配線を埋め込んでＣＭＰ研磨を行う半導体装置のＣｕ−ＣＭＰにおける低誘電率膜自体の構造破壊、あるいはキャップ膜との界面での剥離を抑制することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、銅配線と低誘電率膜を用いる半導体装置のＣｕ−ＣＭＰにおいて、半導体基板と研磨パッドとの相対速度を低くし、研磨圧力を低下させた条件で研磨するようにしたものである。
【００１４】
本発明による半導体装置の製造方法は、半導体基板主面に絶縁膜を形成し、前記絶縁膜を貫通して前記半導体基板に達するコンタクトプラグを形成する工程と、前記絶縁膜および前記コンタクトプラグの上に低誘電率膜を形成する工程と、前記低誘電率膜の上にキャップ膜を形成する工程と、前記キャップ膜および前記低誘電率膜に、底部が前記コンタクトプラグの上面に達する溝を形成する工程と、前記溝の内面をバリアメタル膜で被覆する工程と、前記バリアメタル膜で被覆した溝の内面を銅膜で埋め込む工程と、研磨パッドと前記半導体基板の相対速度が４０ｍ／ｍｉｎ以下となる条件で、前記銅膜および前記バリアメタル膜を前記研磨パッドにより研磨し、前記溝の外部に形成した銅膜および前記バリアメタル膜を除去する工程とを備えたことを特徴とするものである。
【００１５】
また、本発明の半導体装置の別の製造方法は、半導体基板主面に絶縁膜を形成し、前記絶縁膜を貫通して前記半導体基板に達するコンタクトプラグを形成する工程と、前記絶縁膜および前記コンタクトプラグの上に低誘電率膜を形成する工程と、前記低誘電率膜の上にキャップ膜を形成する工程と、前記キャップ膜および前記低誘電率膜に、底部が前記コンタクトプラグの上面に達する溝を形成する工程と、前記溝の内面をバリアメタル膜で被覆する工程と、前記バリアメタル膜で被覆した溝の内面を銅膜で埋め込む工程と、前記銅膜の一部を第一の研磨パッドにより研磨する第一の研磨工程と、前記第一の研磨工程で残った前記銅膜の残りおよび前記バリアメタル膜を第二の研磨パッドにより前記第一の研磨工程より相対的に小さい研磨レートで研磨し、前記溝の外部に形成した前記銅膜の残りおよび前記バリアメタル膜を除去する第二の研磨工程とを備えたことを特徴とするものである。
本発明のその他の特徴については以下に詳細に説明する。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を説明する。
実施の形態１．
図１〜４は、本発明実施の形態１による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
【００１７】
まず、図１に示すように、半導体基板１の主面に絶縁膜２を常圧ＣＶＤにより５０ｎｍ程度の膜厚で形成する。
【００１８】
次に、絶縁膜２に底部が半導体基板１に達するコンタクトホールを開口し、これをタングステンなどの金属膜で埋め込み、さらにドライエッチによりエッチバックすることによりコンタクトプラグ３を形成する。
【００１９】
次に、絶縁膜２およびコンタクトプラグ３の上に、シリコン窒化膜などからなる拡散防止膜４をＣＶＤにより２０ｎｍ程度の膜厚で形成する。なお、拡散防止膜は必要に応じて形成し、この工程を省略するようにしても良い。
【００２０】
さらに、拡散防止膜４の上に、低誘電率膜５をＣＶＤにより１５０〜１０００ｎｍ程度の範囲で形成する。さらに、低誘電率膜５の上に、キャップ膜６をＣＶＤにより３０ｎｍ程度の膜厚で形成する。
【００２１】
このとき、キャップ膜６として、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかの単層膜、又はいずれかの膜を二層以上に積層した積層膜を用いる。
【００２２】
次に、絶縁膜２およびコンタクトプラグ３の上に形成した拡散防止膜４、低誘電率膜５、およびキャップ膜６に、底部がコンタクトプラグ３の上面に達する溝７を形成する。
【００２３】
次に、図２に示すように、溝７（図１参照）の内面に、バリアメタル膜８をＣＶＤにより５〜４０ｎｍ程度の膜厚で形成し、溝７の内面を被覆する。
【００２４】
このとき、バリアメタル膜８として、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮのいずれかの単層膜、又はいずれかの膜を二層以上に積層した積層膜を用いる。
【００２５】
さらに、バリアメタル膜８で被覆した溝の内面に、銅膜９を５００〜２０００ｎｍの膜厚で形成し、溝を埋め込む。さらに、銅膜の安定化のため、窒素雰囲気または水素雰囲気、あるいはフォーミングガスを用い、１５０〜４５０℃程度の温度で１５分間ないし３０分間、アニールを行う。
【００２６】
次に、図３に示すように、銅膜９をＣＭＰにより研磨し、溝７（図１参照）の外部に形成した銅膜９を除去する。
【００２７】
このとき、ＣＭＰの研磨圧力は、０．２ｐｓｉ以上２ｐｓｉ以下の範囲で行うことが好ましい。
この理由は、研磨圧力が０．２ｐｓｉよりも小さい値で行った場合は、研磨速度が極端に小さくなり、処理時間が長くなるため、スループット上問題がある。
また、２ｐｓｉよりも大きい値で行った場合は、低誘電率膜５自体の構造破壊、あるいは低誘電率膜５とキャップ膜６の界面での剥離が大きくなるためである。
【００２８】
また、ＣＭＰの研磨パッドと半導体基板間の相対速度は、４０ｍ／ｍｉｎ以下となる条件で行う。さらに、５ｍ／ｍｉｎ以上４０ｍ／ｍｉｎ以下の範囲で行うことが好ましい。
この理由は、研磨圧力が５ｍ／ｍｉｎよりも小さい値で行った場合は、研磨速度が極端に小さくなり、処理時間が長くなるため、スループット上問題がある。
また、４０ｍ／ｍｉｎよりも大きい値で行った場合は、低誘電率膜５自体の構造破壊、あるいは低誘電率膜５とキャップ膜６の界面での剥離が大きくなるためである。
【００２９】
この後、図４に示すように、さらにＣＭＰを行い、溝７（図１参照）の外部に形成した銅膜９およびバリアメタル８（図３参照）をＣＭＰにより除去し、銅配線９ａおよびバリアメタル膜８ａを形成する。
【００３０】
この後、キャップ膜６、ＣＭＰにより形成されたバリアメタル膜８ａおよび銅配線９ａの上に層間絶縁膜を形成し、コンタクトおよび配線を形成する。これらの工程は、この分野で既知の工程であるので説明を省略する。
【００３１】
以上述べたように、この実施の形態では、銅配線と低誘電率膜を用いる半導体装置、具体例としては低誘電率膜に銅配線を埋め込んでＣＭＰ研磨を行う半導体装置のＣｕ−ＣＭＰの工程において、半導体基板と研磨パッドとの相対速度を小さくし、さらに研磨圧力を下げた条件で研磨するようにした。
【００３２】
このようにＣｕ−ＣＭＰを行うことにより、低誘電率膜自体の構造破壊、あるいは低誘電率膜とキャップ膜の界面での剥離を抑制することが可能な、良好な半導体装置の製造方法を得ることができる。
【００３３】
実施の形態２．
本発明の実施の形態２による半導体装置の製造方法について、実施の形態１における図１〜図４を援用して説明する。
実施の形態２においては、半導体基板１の主面に絶縁膜２を形成する工程から、銅膜９をアニールするまでの工程（図１および図２の工程）は実施の形態１で示した工程と同一の方法により形成する。
【００３４】
次に、図３に示すように、銅膜９をＣＭＰにより研磨する。このとき、銅膜９の研磨を、第一の研磨パッドにより相対的に大きな研磨レートで研磨する第一のＣＭＰ工程と、引き続き第二の研磨パッドにより相対的に小さな研磨レートで研磨する第二のＣＭＰ工程により行う。
【００３５】
第一のＣＭＰ工程では、銅膜９を所定の膜厚、例えば銅膜９の膜厚の５０％ないし９０％の膜厚を研磨し、溝７（図１参照）の外部に銅膜９の一部が残るようにする。
【００３６】
第一および第二のＣＭＰ工程における研磨条件としては、いくつかの選択肢が考えられる。
例えば、第一のＣＭＰ工程では、研磨圧力を２ｐｓｉより大きく、例えば３ｐｓｉ程度とし、第一の研磨パッドと半導体基板間の相対速度が２０ｍ／ｍｉｎ程度となるように設定する。この場合は、第一のＣＭＰ工程の研磨レートが第二のＣＭＰ工程の研磨レートよりも相対的に大きくなるように、第二のＣＭＰ工程において研磨圧力を２ｐｓｉ以下、例えば１．５ｐｓｉ程度とし、第二の研磨パッドと半導体基板間の相対速度が２０ｍ／ｍｉｎ程度となるように、研磨圧力のみを低圧化するようにする。
また、第一のＣＭＰ工程における研磨圧力を１．５ｐｓｉ程度、第一の研磨パッドと半導体基板間の相対速度を４０ｍ／ｍｉｎより大きく、例えば６０ｍ／ｍｉｎ程度となるように設定した場合は、第二のＣＭＰ工程において研磨圧力を１．５ｐｓｉ程度、第二の研磨パッドと半導体基板間の相対速度が４０ｍ／ｍｉｎ以下、例えば２０ｍ／ｍｉｎ程度となるように、研磨パッド半導体基板間の相対速度のみを小さくするようにする。
あるいは、第一のＣＭＰ工程における研磨圧力が２ｐｓｉより大きく、例えば３ｐｓｉ程度、第一の研磨パッドと半導体基板間の相対速度を４０ｍ／ｍｉｎより大きく、例えば６０ｍ／ｍｉｎ程度となるように設定した場合は、第二のＣＭＰ工程において研磨圧力を２ｐｓｉ以下、例えば１．５ｐｓｉ程度、第二の研磨パッドと半導体基板間の相対速度を４０ｍ／ｍｉｎ以下、例えば２０ｍ／ｍｉｎ程度となるように、研磨圧力と、研磨パッドと半導体基板間の相対速度の両方を小さくするようにしても良い。
しかしながら、研磨レートを大きくするために、研磨圧力や、研磨パッドと半導体基板間の相対速度を過剰に大きくすると、低誘電率膜の剥離耐性が劣化してしまうため、剥離耐性が劣化しない範囲において適宜設定を行うようにする。
また、砥粒を多く含んだ研磨レートの高いスラリーを用い、第一のＣＭＰ工程の研磨レートが第二のＣＭＰ工程の研磨レートよりも相対的に大きくなるようにしても良い。
ここで、第一のＣＭＰ工程においては、銅膜９を溝７（図１参照）の外部に一部残すようにして研磨を行うので、バリアメタル８およびキャップ膜６に対するディッシングやエロージョンは発生しない。
【００３７】
次に、図４に示すように、第二のＣＭＰ工程では、第一のＣＭＰ工程で研磨されていない銅膜９（図３参照）の溝７（図１参照）の外部に形成された部分、および溝７（図１参照）の外部に形成されたバリアメタル膜８（図３参照）を研磨し、銅配線９ａおよびバリアメタル膜８ａを形成する。
【００３８】
ここで、第二のＣＭＰ工程は、前述のように、第一のＣＭＰ工程よりも研磨レートが小さくなる組み合わせであれば良いが、実施の形態１と同じように、研磨圧力を０．２ｐｓｉ以上２ｐｓｉ以下の範囲で行い、研磨パッドと半導体基板間の相対速度を、５ｍ／ｍｉｎ以上４０ｍ／ｍｉｎ以下の範囲で行うことが好ましい。
【００３９】
この理由は、実施の形態１と同様に、研磨圧力が０．２ｐｓｉよりも小さい値で行った場合は、研磨速度が極端に小さくなり、処理時間が長くなるため、スループット上問題があり、２ｐｓｉよりも大きい値で行った場合は、低誘電率膜５自体の構造破壊、あるいは低誘電率膜５とキャップ膜６の界面での剥離が大きくなるためである。
また、研磨圧力が５ｍ／ｍｉｎよりも小さい値で行った場合は、研磨速度が極端に小さくなり、処理時間が長くなるため、スループット上問題があり、４０ｍ／ｍｉｎよりも大きい値で行った場合は、低誘電率膜５自体の構造破壊、あるいは低誘電率膜５とキャップ膜６の界面での剥離が大きくなるためである。
【００４０】
また、第一のＣＭＰ工程では、実施の形態１のＣｕ−ＣＭＰよりも研磨レートが大きい条件で処理を行い、引き続き第二のＣＭＰ工程で、実施の形態１と同じ研磨条件で行うようにしたので、第一のＣＭＰ工程と第二のＣＭＰ工程の研磨時間の合計は、実施の形態の１によるＣｕ−ＣＭＰの研磨時間よりも、短くなっている。このようにすることにより、実施の形態１と比較して、Ｃｕ−ＣＭＰの処理時間を全体として短くすることができる。
また、第一のＣＭＰ工程と第二のＣＭＰ工程を異なるパッドを用いて処理することにより、半導体基板と研磨パッドの相対速度、及び研磨圧力を処理中に変更する複雑なシーケンスを用いる必要がなくなり、また第一のＣＭＰ工程の研磨レートを大きくするために高研磨レートのスラリーを使用することも可能となる。
従って、低誘電率膜自体の構造破壊、あるいは低誘電率膜とキャップ膜の界面での剥離を抑制し、且つ、Ｃｕ−ＣＭＰのスループットを向上させることができる。
【００４１】
この後、キャップ膜６、ＣＭＰにより形成されたバリアメタル膜８ａおよび銅配線９ａの上に層間絶縁膜を形成し、コンタクトおよび配線を形成する。これらの工程は、この分野で既知の工程であるので説明を省略する。
【００４２】
以上述べたように、この実施の形態では、低誘電率膜に銅配線を埋め込んでＣＭＰ研磨を行う半導体装置のＣｕ−ＣＭＰの工程において、第一のＣＭＰ工程を実施の形態１のＣｕ−ＣＭＰよりも研磨レートが大きい条件で行い、第二のＣＭＰ工程を、実施の形態１と同じ条件で行うようにした。
【００４３】
このようにすることにより、実施の形態１と比較して、Ｃｕ−ＣＭＰの処理時間の全体を短くすることができるので、Ｃｕ−ＣＭＰのスループットを向上させることができる。
さらに、低誘電率膜自体の構造破壊、あるいは低誘電率膜とキャップ膜の界面での剥離を抑制することが可能な、良好な半導体装置の製造方法を得ることができる。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、銅配線と低誘電率膜を用いる半導体装置のＣｕ−ＣＭＰにおいて、低誘電率膜自体の構造破壊、あるいは低誘電率膜とキャップ膜の界面での剥離を抑制した、良好な半導体装置の製造方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図２】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図３】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図４】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図５】従来の半導体装置の製造方法による一つの工程を示す断面図。
【符号の説明】
１ 半導体基板、２ 絶縁膜、３ コンタクトプラグ、４ 拡散防止膜、５ 低誘電率膜、６ キャップ膜、８ バリアメタル膜、９ 銅膜、１０ 研磨パッド。
【発明の属する技術分野】
本発明は、半導体装置の構造およびその製造方法に関するものであり、特に銅配線と低誘電率膜を用いる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路（以下、ＬＳＩと称する）の高集積化、高性能化に伴い新たな微細加工技術が開発されている。化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ： 以下、ＣＭＰと称する）もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、埋め込み配線形成において頻繁に利用される技術である。（例えば特許文献１参照）
【０００３】
特に最近は、ＬＳＩの高速性能化を目的に配線材料を従来のアルミニウム合金から低抵抗の銅合金に代える動きが進んでおり、溝加工が施された絶縁膜上に銅合金薄膜を堆積し、溝内に埋め込まれた部分以外の銅合金薄膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン法が主に採用されている。（例えば特許文献２参照）
【０００４】
さらに最近は、ＬＳＩの微細化の進展とともに配線ピッチが縮小するにつれ配線を絶縁する絶縁膜の容量増大による信号遅延の問題が深刻化してきており、配線間を絶縁する絶縁膜として従来使用していたシリコン酸化膜と比較して誘電率の低い低誘電率膜を用いることが検討されている。すなわち、比誘電率ｋが１．５〜２．７の低誘電率膜を用いることにより、配線間容量の低減が図られている。
【０００５】
【特許文献１】
米国特許Ｎｏ．４９４４８３６
【特許文献２】
特開平２−２７８８２２号公報
【０００６】
【発明が解決しようとする課題】
上記従来のダマシン法において、溝内に埋め込まれた部分以外の銅合金薄膜をＣＭＰにより除去して埋め込み配線を形成する技術（以下、Ｃｕ−ＣＭＰと称する）では、研磨残りを抑制するため、研磨レートのウェハ均一性が高く安定であり、かつ所要の研磨レートを確保する研磨条件を用いていた。
【０００７】
これらの要求を満たすような研磨条件としては、研磨圧力が２．５〜４．５ｐｓｉ、研磨パッドと半導体基板間の相対速度が６０〜１８０ｍ／ｍｉｎ近傍の研磨条件が一般的であり、現在標準的に使用しているスラリー、パッド等消耗部材に最適化された条件であった。
【０００８】
図５に、銅配線と低誘電率膜を用いる半導体装置において、Ｃｕ−ＣＭＰを行う場合の断面模式図を示す。１は半導体基板、５は低誘電率膜、６はキャップ膜、８はバリアメタル、１０は研磨パッド、１１は低誘電率膜５上に形成された異物、９は銅膜を示す。
研磨パッド１０の半導体基板１に対する相対的な運動方向が符号１３の矢印の向きであるとき、垂直下方向の研磨圧力１２、研磨パッド１０の相対的な運動方向１３による横方向の力１４および摩擦力１６、銅膜９の段差部や異物１１上に局所的にかかる研磨圧力１５に起因した応力が低誘電率膜５にかかる。
【０００９】
このとき、一般に、低誘電率膜の機械的特性（Ｍｏｄｕｌｕｓ， Ｈａｒｄｎｅｓｓ）はシリコン酸化膜と比較して一桁低く脆弱であるため、上記従来の技術によるＣｕ−ＣＭＰ条件によれば、低誘電率膜自体の構造が破壊する、あるいは低誘電率膜がキャップ膜との界面で剥離してしまうという問題があった。
【００１０】
一方、研磨パッドと半導体基板間の相対速度を著しく増大させ、両界面間にハイドロプレーニング現象を起こし、摩擦力を大幅に低減することにより低誘電率膜の界面における剥離現象を抑制する技術がＳｔａｎ Ｔｓａｉらにより提案されているが、その動力を用意するのに非常に大きなコストがかかると予測され、非現実的である。
【００１１】
このように従来の技術では、低誘電率膜に銅配線を埋め込んでＣＭＰ研磨を行う半導体装置のＣｕ−ＣＭＰにおいて、低誘電率膜自体の構造が破壊する、あるいは低誘電率膜がキャップ膜との界面で剥離してしまうという問題があった。
【００１２】
本発明は、上記課題を解決するためになされたもので、低誘電率膜に銅配線を埋め込んでＣＭＰ研磨を行う半導体装置のＣｕ−ＣＭＰにおける低誘電率膜自体の構造破壊、あるいはキャップ膜との界面での剥離を抑制することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、銅配線と低誘電率膜を用いる半導体装置のＣｕ−ＣＭＰにおいて、半導体基板と研磨パッドとの相対速度を低くし、研磨圧力を低下させた条件で研磨するようにしたものである。
【００１４】
本発明による半導体装置の製造方法は、半導体基板主面に絶縁膜を形成し、前記絶縁膜を貫通して前記半導体基板に達するコンタクトプラグを形成する工程と、前記絶縁膜および前記コンタクトプラグの上に低誘電率膜を形成する工程と、前記低誘電率膜の上にキャップ膜を形成する工程と、前記キャップ膜および前記低誘電率膜に、底部が前記コンタクトプラグの上面に達する溝を形成する工程と、前記溝の内面をバリアメタル膜で被覆する工程と、前記バリアメタル膜で被覆した溝の内面を銅膜で埋め込む工程と、研磨パッドと前記半導体基板の相対速度が４０ｍ／ｍｉｎ以下となる条件で、前記銅膜および前記バリアメタル膜を前記研磨パッドにより研磨し、前記溝の外部に形成した銅膜および前記バリアメタル膜を除去する工程とを備えたことを特徴とするものである。
【００１５】
また、本発明の半導体装置の別の製造方法は、半導体基板主面に絶縁膜を形成し、前記絶縁膜を貫通して前記半導体基板に達するコンタクトプラグを形成する工程と、前記絶縁膜および前記コンタクトプラグの上に低誘電率膜を形成する工程と、前記低誘電率膜の上にキャップ膜を形成する工程と、前記キャップ膜および前記低誘電率膜に、底部が前記コンタクトプラグの上面に達する溝を形成する工程と、前記溝の内面をバリアメタル膜で被覆する工程と、前記バリアメタル膜で被覆した溝の内面を銅膜で埋め込む工程と、前記銅膜の一部を第一の研磨パッドにより研磨する第一の研磨工程と、前記第一の研磨工程で残った前記銅膜の残りおよび前記バリアメタル膜を第二の研磨パッドにより前記第一の研磨工程より相対的に小さい研磨レートで研磨し、前記溝の外部に形成した前記銅膜の残りおよび前記バリアメタル膜を除去する第二の研磨工程とを備えたことを特徴とするものである。
本発明のその他の特徴については以下に詳細に説明する。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を説明する。
実施の形態１．
図１〜４は、本発明実施の形態１による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
【００１７】
まず、図１に示すように、半導体基板１の主面に絶縁膜２を常圧ＣＶＤにより５０ｎｍ程度の膜厚で形成する。
【００１８】
次に、絶縁膜２に底部が半導体基板１に達するコンタクトホールを開口し、これをタングステンなどの金属膜で埋め込み、さらにドライエッチによりエッチバックすることによりコンタクトプラグ３を形成する。
【００１９】
次に、絶縁膜２およびコンタクトプラグ３の上に、シリコン窒化膜などからなる拡散防止膜４をＣＶＤにより２０ｎｍ程度の膜厚で形成する。なお、拡散防止膜は必要に応じて形成し、この工程を省略するようにしても良い。
【００２０】
さらに、拡散防止膜４の上に、低誘電率膜５をＣＶＤにより１５０〜１０００ｎｍ程度の範囲で形成する。さらに、低誘電率膜５の上に、キャップ膜６をＣＶＤにより３０ｎｍ程度の膜厚で形成する。
【００２１】
このとき、キャップ膜６として、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかの単層膜、又はいずれかの膜を二層以上に積層した積層膜を用いる。
【００２２】
次に、絶縁膜２およびコンタクトプラグ３の上に形成した拡散防止膜４、低誘電率膜５、およびキャップ膜６に、底部がコンタクトプラグ３の上面に達する溝７を形成する。
【００２３】
次に、図２に示すように、溝７（図１参照）の内面に、バリアメタル膜８をＣＶＤにより５〜４０ｎｍ程度の膜厚で形成し、溝７の内面を被覆する。
【００２４】
このとき、バリアメタル膜８として、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮのいずれかの単層膜、又はいずれかの膜を二層以上に積層した積層膜を用いる。
【００２５】
さらに、バリアメタル膜８で被覆した溝の内面に、銅膜９を５００〜２０００ｎｍの膜厚で形成し、溝を埋め込む。さらに、銅膜の安定化のため、窒素雰囲気または水素雰囲気、あるいはフォーミングガスを用い、１５０〜４５０℃程度の温度で１５分間ないし３０分間、アニールを行う。
【００２６】
次に、図３に示すように、銅膜９をＣＭＰにより研磨し、溝７（図１参照）の外部に形成した銅膜９を除去する。
【００２７】
このとき、ＣＭＰの研磨圧力は、０．２ｐｓｉ以上２ｐｓｉ以下の範囲で行うことが好ましい。
この理由は、研磨圧力が０．２ｐｓｉよりも小さい値で行った場合は、研磨速度が極端に小さくなり、処理時間が長くなるため、スループット上問題がある。
また、２ｐｓｉよりも大きい値で行った場合は、低誘電率膜５自体の構造破壊、あるいは低誘電率膜５とキャップ膜６の界面での剥離が大きくなるためである。
【００２８】
また、ＣＭＰの研磨パッドと半導体基板間の相対速度は、４０ｍ／ｍｉｎ以下となる条件で行う。さらに、５ｍ／ｍｉｎ以上４０ｍ／ｍｉｎ以下の範囲で行うことが好ましい。
この理由は、研磨圧力が５ｍ／ｍｉｎよりも小さい値で行った場合は、研磨速度が極端に小さくなり、処理時間が長くなるため、スループット上問題がある。
また、４０ｍ／ｍｉｎよりも大きい値で行った場合は、低誘電率膜５自体の構造破壊、あるいは低誘電率膜５とキャップ膜６の界面での剥離が大きくなるためである。
【００２９】
この後、図４に示すように、さらにＣＭＰを行い、溝７（図１参照）の外部に形成した銅膜９およびバリアメタル８（図３参照）をＣＭＰにより除去し、銅配線９ａおよびバリアメタル膜８ａを形成する。
【００３０】
この後、キャップ膜６、ＣＭＰにより形成されたバリアメタル膜８ａおよび銅配線９ａの上に層間絶縁膜を形成し、コンタクトおよび配線を形成する。これらの工程は、この分野で既知の工程であるので説明を省略する。
【００３１】
以上述べたように、この実施の形態では、銅配線と低誘電率膜を用いる半導体装置、具体例としては低誘電率膜に銅配線を埋め込んでＣＭＰ研磨を行う半導体装置のＣｕ−ＣＭＰの工程において、半導体基板と研磨パッドとの相対速度を小さくし、さらに研磨圧力を下げた条件で研磨するようにした。
【００３２】
このようにＣｕ−ＣＭＰを行うことにより、低誘電率膜自体の構造破壊、あるいは低誘電率膜とキャップ膜の界面での剥離を抑制することが可能な、良好な半導体装置の製造方法を得ることができる。
【００３３】
実施の形態２．
本発明の実施の形態２による半導体装置の製造方法について、実施の形態１における図１〜図４を援用して説明する。
実施の形態２においては、半導体基板１の主面に絶縁膜２を形成する工程から、銅膜９をアニールするまでの工程（図１および図２の工程）は実施の形態１で示した工程と同一の方法により形成する。
【００３４】
次に、図３に示すように、銅膜９をＣＭＰにより研磨する。このとき、銅膜９の研磨を、第一の研磨パッドにより相対的に大きな研磨レートで研磨する第一のＣＭＰ工程と、引き続き第二の研磨パッドにより相対的に小さな研磨レートで研磨する第二のＣＭＰ工程により行う。
【００３５】
第一のＣＭＰ工程では、銅膜９を所定の膜厚、例えば銅膜９の膜厚の５０％ないし９０％の膜厚を研磨し、溝７（図１参照）の外部に銅膜９の一部が残るようにする。
【００３６】
第一および第二のＣＭＰ工程における研磨条件としては、いくつかの選択肢が考えられる。
例えば、第一のＣＭＰ工程では、研磨圧力を２ｐｓｉより大きく、例えば３ｐｓｉ程度とし、第一の研磨パッドと半導体基板間の相対速度が２０ｍ／ｍｉｎ程度となるように設定する。この場合は、第一のＣＭＰ工程の研磨レートが第二のＣＭＰ工程の研磨レートよりも相対的に大きくなるように、第二のＣＭＰ工程において研磨圧力を２ｐｓｉ以下、例えば１．５ｐｓｉ程度とし、第二の研磨パッドと半導体基板間の相対速度が２０ｍ／ｍｉｎ程度となるように、研磨圧力のみを低圧化するようにする。
また、第一のＣＭＰ工程における研磨圧力を１．５ｐｓｉ程度、第一の研磨パッドと半導体基板間の相対速度を４０ｍ／ｍｉｎより大きく、例えば６０ｍ／ｍｉｎ程度となるように設定した場合は、第二のＣＭＰ工程において研磨圧力を１．５ｐｓｉ程度、第二の研磨パッドと半導体基板間の相対速度が４０ｍ／ｍｉｎ以下、例えば２０ｍ／ｍｉｎ程度となるように、研磨パッド半導体基板間の相対速度のみを小さくするようにする。
あるいは、第一のＣＭＰ工程における研磨圧力が２ｐｓｉより大きく、例えば３ｐｓｉ程度、第一の研磨パッドと半導体基板間の相対速度を４０ｍ／ｍｉｎより大きく、例えば６０ｍ／ｍｉｎ程度となるように設定した場合は、第二のＣＭＰ工程において研磨圧力を２ｐｓｉ以下、例えば１．５ｐｓｉ程度、第二の研磨パッドと半導体基板間の相対速度を４０ｍ／ｍｉｎ以下、例えば２０ｍ／ｍｉｎ程度となるように、研磨圧力と、研磨パッドと半導体基板間の相対速度の両方を小さくするようにしても良い。
しかしながら、研磨レートを大きくするために、研磨圧力や、研磨パッドと半導体基板間の相対速度を過剰に大きくすると、低誘電率膜の剥離耐性が劣化してしまうため、剥離耐性が劣化しない範囲において適宜設定を行うようにする。
また、砥粒を多く含んだ研磨レートの高いスラリーを用い、第一のＣＭＰ工程の研磨レートが第二のＣＭＰ工程の研磨レートよりも相対的に大きくなるようにしても良い。
ここで、第一のＣＭＰ工程においては、銅膜９を溝７（図１参照）の外部に一部残すようにして研磨を行うので、バリアメタル８およびキャップ膜６に対するディッシングやエロージョンは発生しない。
【００３７】
次に、図４に示すように、第二のＣＭＰ工程では、第一のＣＭＰ工程で研磨されていない銅膜９（図３参照）の溝７（図１参照）の外部に形成された部分、および溝７（図１参照）の外部に形成されたバリアメタル膜８（図３参照）を研磨し、銅配線９ａおよびバリアメタル膜８ａを形成する。
【００３８】
ここで、第二のＣＭＰ工程は、前述のように、第一のＣＭＰ工程よりも研磨レートが小さくなる組み合わせであれば良いが、実施の形態１と同じように、研磨圧力を０．２ｐｓｉ以上２ｐｓｉ以下の範囲で行い、研磨パッドと半導体基板間の相対速度を、５ｍ／ｍｉｎ以上４０ｍ／ｍｉｎ以下の範囲で行うことが好ましい。
【００３９】
この理由は、実施の形態１と同様に、研磨圧力が０．２ｐｓｉよりも小さい値で行った場合は、研磨速度が極端に小さくなり、処理時間が長くなるため、スループット上問題があり、２ｐｓｉよりも大きい値で行った場合は、低誘電率膜５自体の構造破壊、あるいは低誘電率膜５とキャップ膜６の界面での剥離が大きくなるためである。
また、研磨圧力が５ｍ／ｍｉｎよりも小さい値で行った場合は、研磨速度が極端に小さくなり、処理時間が長くなるため、スループット上問題があり、４０ｍ／ｍｉｎよりも大きい値で行った場合は、低誘電率膜５自体の構造破壊、あるいは低誘電率膜５とキャップ膜６の界面での剥離が大きくなるためである。
【００４０】
また、第一のＣＭＰ工程では、実施の形態１のＣｕ−ＣＭＰよりも研磨レートが大きい条件で処理を行い、引き続き第二のＣＭＰ工程で、実施の形態１と同じ研磨条件で行うようにしたので、第一のＣＭＰ工程と第二のＣＭＰ工程の研磨時間の合計は、実施の形態の１によるＣｕ−ＣＭＰの研磨時間よりも、短くなっている。このようにすることにより、実施の形態１と比較して、Ｃｕ−ＣＭＰの処理時間を全体として短くすることができる。
また、第一のＣＭＰ工程と第二のＣＭＰ工程を異なるパッドを用いて処理することにより、半導体基板と研磨パッドの相対速度、及び研磨圧力を処理中に変更する複雑なシーケンスを用いる必要がなくなり、また第一のＣＭＰ工程の研磨レートを大きくするために高研磨レートのスラリーを使用することも可能となる。
従って、低誘電率膜自体の構造破壊、あるいは低誘電率膜とキャップ膜の界面での剥離を抑制し、且つ、Ｃｕ−ＣＭＰのスループットを向上させることができる。
【００４１】
この後、キャップ膜６、ＣＭＰにより形成されたバリアメタル膜８ａおよび銅配線９ａの上に層間絶縁膜を形成し、コンタクトおよび配線を形成する。これらの工程は、この分野で既知の工程であるので説明を省略する。
【００４２】
以上述べたように、この実施の形態では、低誘電率膜に銅配線を埋め込んでＣＭＰ研磨を行う半導体装置のＣｕ−ＣＭＰの工程において、第一のＣＭＰ工程を実施の形態１のＣｕ−ＣＭＰよりも研磨レートが大きい条件で行い、第二のＣＭＰ工程を、実施の形態１と同じ条件で行うようにした。
【００４３】
このようにすることにより、実施の形態１と比較して、Ｃｕ−ＣＭＰの処理時間の全体を短くすることができるので、Ｃｕ−ＣＭＰのスループットを向上させることができる。
さらに、低誘電率膜自体の構造破壊、あるいは低誘電率膜とキャップ膜の界面での剥離を抑制することが可能な、良好な半導体装置の製造方法を得ることができる。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、銅配線と低誘電率膜を用いる半導体装置のＣｕ−ＣＭＰにおいて、低誘電率膜自体の構造破壊、あるいは低誘電率膜とキャップ膜の界面での剥離を抑制した、良好な半導体装置の製造方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図２】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図３】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図４】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図５】従来の半導体装置の製造方法による一つの工程を示す断面図。
【符号の説明】
１ 半導体基板、２ 絶縁膜、３ コンタクトプラグ、４ 拡散防止膜、５ 低誘電率膜、６ キャップ膜、８ バリアメタル膜、９ 銅膜、１０ 研磨パッド。
Claims (12)
- 半導体基板主面に絶縁膜を形成し、前記絶縁膜を貫通して前記半導体基板に達するコンタクトプラグを形成する工程と、
前記絶縁膜および前記コンタクトプラグの上に低誘電率膜を形成する工程と、
前記低誘電率膜の上にキャップ膜を形成する工程と、
前記キャップ膜および前記低誘電率膜に、底部が前記コンタクトプラグの上面に達する溝を形成する工程と、
前記溝の内面をバリアメタル膜で被覆する工程と、
前記バリアメタル膜で被覆した溝の内面を銅膜で埋め込む工程と、
研磨パッドと前記半導体基板の相対速度が４０ｍ／ｍｉｎ以下となる条件で、前記銅膜および前記バリアメタル膜を前記研磨パッドにより研磨し、前記溝の外部に形成した銅膜および前記バリアメタル膜を除去する工程とを備えたことを特徴とする半導体装置の製造方法。 - 半導体基板主面に絶縁膜を形成し、前記絶縁膜を貫通して前記半導体基板に達するコンタクトプラグを形成する工程と、
前記絶縁膜および前記コンタクトプラグの上に低誘電率膜を形成する工程と、
前記低誘電率膜の上にキャップ膜を形成する工程と、
前記キャップ膜および前記低誘電率膜に、底部が前記コンタクトプラグの上面に達する溝を形成する工程と、
前記溝の内面をバリアメタル膜で被覆する工程と、
前記バリアメタル膜で被覆した溝の内面を銅膜で埋め込む工程と、
前記銅膜の一部を第一の研磨パッドにより研磨する第一の研磨工程と、
前記第一の研磨工程で残った前記銅膜の残りおよび前記バリアメタル膜を第二の研磨パッドにより前記第一の研磨工程より相対的に小さい研磨レートで研磨し、前記溝の外部に形成した前記銅膜の残りおよび前記バリアメタル膜を除去する第二の研磨工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記キャップ膜をＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかの単層膜、又はいずれかの膜を二層以上に積層した膜により形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記バリアメタル膜をＴａ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮのいずれかの単層膜、又はいずれかの膜を二層以上に積層した膜により形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記銅膜および前記バリアメタル膜を研磨する工程において、研磨圧力を０．２ｐｓｉ以上２ｐｓｉ以下で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記銅膜および前記バリアメタル膜を研磨する工程において、前記研磨パッドと前記半導体基板の相対速度を５ｍ／ｍｉｎ以上４０ｍ／ｍｉｎ以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第一の研磨工程において、研磨圧力を２ｐｓｉより大きくし、前記第二の研磨工程において、研磨圧力を２ｐｓｉ以下で行い、前記第一の研磨工程における前記第一の研磨パッドと前記半導体基板の相対速度と、前記第二の研磨工程における前記第二の研磨パッドと前記半導体基板の相対速度が同じであることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第一の研磨工程において、前記第一の研磨パッドと前記半導体基板の相対速度を４０ｍ／ｍｉｎより大きくし、前記第二の研磨工程において、前記第二の研磨パッドと前記半導体基板の相対速度を４０ｍ／ｍｉｎ以下で行い、前記第一の研磨工程と前記第二の研磨工程の研磨圧力は同じであることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第一の研磨工程において、前記第一の研磨パッドと前記半導体基板の相対速度を４０ｍ／ｍｉｎより大きく、研磨圧力を２ｐｓｉより大きく、且つ、前記第二の研磨工程において、前記第二の研磨パッドと前記半導体基板の相対速度を４０ｍ／ｍｉｎ以下、研磨圧力を２ｐｓｉ以下で行うことを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第二の研磨工程において、研磨圧力を０．２ｐｓｉ以上２ｐｓｉ以下で行うことを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第二の研磨工程において、前記研磨パッドと前記半導体基板の相対速度を５ｍ／ｍｉｎ以上４０ｍ／ｍｉｎ以下とすることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第一の研磨工程において、第二の研磨工程における研磨レートよりも相対的に研磨レートが大きいスラリーを用いることを特徴とする請求項２に記載の半導体装置の製造方法。
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