JP4507457B2

JP4507457B2 - 半導体装置の製造方法

Info

Publication number: JP4507457B2
Application number: JP2001162377A
Authority: JP
Inventors: 宗治島ノ江
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-05-30
Filing date: 2001-05-30
Publication date: 2010-07-21
Anticipated expiration: 2021-05-30
Also published as: JP2002353223A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくは、半導体基板に絶縁膜およびバリアメタルを介して銅配線層を形成した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化、小型に伴い、配線の微細化、配線ピッチの縮小化および配線の多層化が進んでおり、半導体装置の製造プロセスにおける多層配線技術の重要性が増大している。
従来、多層配線構造の半導体装置の配線材料としてアルミニウムが多用されてきたが、近年の０．２５μｍルール以下のデザインルールにおいて、信号の伝搬遅延を抑制するために、配線材料をアルミニウムから銅に代えた配線プロセスの開発が行われるようになっている。銅を配線に使用すると、低抵抗と高エレクトロマイグレーション耐性を両立できるという利点がある。
【０００３】
この銅を使用する配線プロセスでは、予め層間絶縁膜に形成した溝状の配線パターンに金属を埋め込み、ＣＭＰ（ＣｈｅｍｉｃａｉＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ；化学機械研磨）法によって余分な金属膜を除去して配線を形成する、ダマシン法と呼ばれる配線プロセスが有力になっている。このダマシン法は、配線のエッチングが不要であり、さらに、上層の層間絶縁膜を自ずと平坦なものになるので、工程を簡略化できる。
さらに、層間絶縁膜に配線用溝だけでなく、コンタクトホールも溝として開け、配線用溝とコンタクトホールを同時に金属で埋め込むデュアルダマシン（Ｄｕａｌｄａｍａｓｃｅｎｅ）法では、さらに大幅な配線工程の削減が可能となる。
【０００４】
図２は、従来のデュアルダマシン法による銅配線形成のプロセスを示している。
図２（ａ）に示すように、酸化シリコン（ＳｉＯ₂）等の半導体基板１上に、低誘電率膜（Ｌｏｗ−ｋ）２を形成し、さらにその上に酸化シリコンからなる絶縁膜３を形成する。そして、バリアメタル４を絶縁膜３の表面および半導体基板１の不純物拡散領域に通じるコンタクトホール５に形成する。このバリアメタル４としては、Ｔａ，Ｔｉ，ＴａＮ，ＴｉＮ等の金属材料を周知のスパッタ法により形成する。このバリアメタル４の上に、配線用溝（コンタクトホール）５を埋め込むように銅配線層６を形成する。
【０００５】
次に、図２（ｂ）に示すように、配線用溝５内の部分を残してバリアメタル４上の銅配線層６を除去する。
次に、図２（ｃ）に示すように、絶縁膜３上の余分なバリアメタル４をＣＭＰ法によって除去し、平坦化する。最後に、図２（ｄ）に示すように、絶縁膜３上に窒化シリコン（ＳｉＮ）のキャップ膜７を形成する。
【０００６】
上記のような、従来の半導体装置の製造方法では、銅配線層６の層間絶縁膜として低誘電率膜２を使用しているが、この低誘電率膜２がＣＭＰに対して強度が小さく、そのため低誘電率膜２に傷が入ったり剥がれたりして、ＣＭＰ面として使用できなくなることがある。そのため、従来では低誘電率膜２の上にさらに酸化シリコンからなる絶縁膜３を設け、２層の絶縁膜とすることにより、耐ＣＭＰを確保している。
【０００７】
ところが、低誘電率膜２および酸化シリコン膜３は、熱処理によってストレスを受けて剥がれが発生しやすい。また、酸化シリコン膜３の厚さの分、銅配線層６による誘電率が高くなり、配線抵抗が大きくなるという問題があった。さらにまた、半導体装置の全体の膜層が多くなるため、構造が複雑になり、信頼性が低下するという問題もあった。
【発明が解決しようとする課題】
【０００８】
本発明は、上記のような問題を解決するためになされたもので、絶縁膜を低誘電率膜の１層のみとすることにより、構造が簡単で信頼性の高い半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上に、ＳｉＯＣＨまたはポリアリールエーテルまたはポーラスシリカからなる低誘電率膜を形成する工程と、前記低誘電率膜に配線用溝を形成する工程と、前記低誘電率膜の表面および配線用溝にバリアメタルを形成する工程と、前記配線用溝を埋め込むように銅配線層を形成する工程と、前記配線用溝内の部分を残して前記バリアメタル上の銅配線層を除去する工程と、前記低誘電率膜を浸食しない液体に、粒径が１００ｎｍ以下の微細砥粒を混合したスラリーを使用する流体研磨により前記低誘電率膜上の余分なバリアメタルを除去する工程と、を具備することを特徴とする。
【００１０】
また、前記スラリーはｐＨが７〜１４の中性またはアルカリ性とすることができる。
【００１１】
また、前記バリアメタル上の銅配線層を除去する工程をＣＭＰまたは流体研磨のいずれかで行うことができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。なお、図１において、図２と同一部材または同一機能のものは同一符号で示している。
図１（ａ）に示すように、酸化シリコン（ＳｉＯ₂）等の半導体基板１上に、低誘電率膜（Ｌｏｗ−ｋ）２のみを形成する。この低誘電率膜としては、例えば、ＳｉＦ、ＳｉＯＣＨ、ポリアリールエーテル、ポーラスシリカ、ポリイミド等がある。
そして、バリアメタル４を低誘電率膜２の表面および配線用溝（コンタクトホール）５の内壁に形成する。バリアメタル４としては、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ等の金属材料を周知のスパッタ法により形成する。このバリアメタル４の上に、配線用溝５を埋め込むように銅配線層６を形成する。
【００１３】
次に、図１（ｂ）に示すように、配線用溝５内の部分を残してバリアメタル４上の銅配線層６を研磨により除去する。
次に、図１（ｃ）に示すように、低誘電率膜２上の余分なバリアメタル４を研磨により除去する。この場合、低誘電率膜２が軟質であるため、ＣＭＰ法で研磨を行うと、バリアメタル４を除去して低誘電率膜２を露出させるときに低誘電率膜２にスクラッチや剥がれが発生しやすい。そこで、図１（ｃ）の除去工程は、圧力が小さく衝撃の少ない流体研磨により行う。
【００１４】
流体研磨は、研磨工具の微細孔から微細砥粒が混合されているスラリーを被研磨面に向けて噴出させて被研磨物面から極微小の除去を行う方法である。この流体研磨に使用するスラリーは、低誘電率膜２が浸食されない液体であって、微細砥粒の粒径は１００ｎｍ以下が好ましく、また、ｐＨが７〜１４の中性またはアルカリ性のものが好ましい。このような流体研磨を用いることにより、低誘電率膜２のスクラッチや剥がれが発生をなくすることができる。
【００１５】
なお、図１（ｂ）の銅配線層６の除去はＣＭＰ法でもよいが、必要に応じてこの工程も流体研磨を用いることができる。
最後に、図１（ｄ）に示すように、絶縁膜３上に窒化シリコン（ＳｉＮ）のキャップ膜７を形成する。多層構造の場合は、このキャップ膜７上に同構造の半導体装置を形成する。
【００１６】
【発明の効果】
以上、詳述したように、本発明の半導体装置の製造方法によれば、絶縁膜がＳｉＯＣＨまたはポリアリールエーテルまたはポーラスシリカからなる低誘電率膜の１層で済むため、製造プロセスが少なくなり、製造コストを低減できるという効果がある。また、低誘電率膜上の余分なバリアメタルの除去を、低誘電率膜を浸食しない液体に、粒径が１００ｎｍ以下の微細砥粒を混合したスラリーを使用する流体研磨により行うようにしたので、低誘電率膜のスクラッチや剥がれが発生をなくすことができる。また、本発明の半導体装置の製造方法により形成された半導体装置によれば、絶縁膜を１層の低誘電率膜で構成したので、従来のような低誘電率膜と酸化シリコン膜との界面での剥がれをなくすことができると共に、酸化シリコン膜がないため、銅配線層の全体が低誘電率膜層に接触する構造になり、したがって、銅配線層による誘電率が低く、配線抵抗も小さくすることができ、さらにまた、半導体装置の全体の膜層が少ないため、構造が簡単で、信頼性が向上するという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す製造工程断面図である。
【図２】従来の半導体装置の製造方法を示す製造工程断面図である。
【符号の説明】
１‥‥半導体基板、２‥‥低誘電率膜、４‥‥バリアメタル、５‥‥配線用溝、６‥‥銅配線層

Claims

半導体基板上に、ＳｉＯＣＨまたはポリアリールエーテルまたはポーラスシリカからなる低誘電率膜を形成する工程と、
前記低誘電率膜に配線用溝を形成する工程と、
前記低誘電率膜の表面および配線用溝にバリアメタルを形成する工程と、
前記配線用溝を埋め込むように銅配線層を形成する工程と、
前記配線用溝内の部分を残して前記バリアメタル上の銅配線層を除去する工程と、
前記低誘電率膜を浸食しない液体に、粒径が１００ｎｍ以下の微細砥粒を混合したスラリーを使用する流体研磨により前記低誘電率膜上の余分なバリアメタルを除去する工程と、
を具備する半導体装置の製造方法。
前記スラリーはｐＨが７〜１４の中性またはアルカリ性である請求項１に記載の半導体装置の製造方法。
前記バリアメタル上の銅配線層を除去する工程をＣＭＰ法で行う請求項１または２記載の半導体装置の製造方法。
前記バリアメタル上の銅配線層を除去する工程を流体研磨で行う請求項１または２記載の半導体装置の製造方法。