KR20070031237A - 반도체 장치를 제조하는 방법 - Google Patents

반도체 장치를 제조하는 방법 Download PDF

Info

Publication number
KR20070031237A
KR20070031237A KR1020060088529A KR20060088529A KR20070031237A KR 20070031237 A KR20070031237 A KR 20070031237A KR 1020060088529 A KR1020060088529 A KR 1020060088529A KR 20060088529 A KR20060088529 A KR 20060088529A KR 20070031237 A KR20070031237 A KR 20070031237A
Authority
KR
South Korea
Prior art keywords
insulating film
interlayer insulating
conductive layer
metal mask
forming
Prior art date
Application number
KR1020060088529A
Other languages
English (en)
Inventor
유따까 오오까
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Priority to KR1020060088529A priority Critical patent/KR20070031237A/ko
Publication of KR20070031237A publication Critical patent/KR20070031237A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본원에서는 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막 상에 메탈 마스크를 형성하는 단계, 메탈 마스크 및 층간 절연막의 일부를 에칭함으로써 메탈 마스크 및 층간 절연막에 패턴 홈을 형성하는 단계, 패턴 홈을 매립하도록 층간 절연막 상에 도전층을 형성하는 단계, 및 패턴 홈에 도전층이 남아있도록 층간 절연막 상에 과잉 도전층 및 메탈 마스크를 연마하는 단계를 포함하는 반도체 장치를 제조하는 방법이 개시된다.
반도체 기판, 메탈 마스크, 다마신 프로세스, 배리어 메탈

Description

반도체 장치를 제조하는 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 각각 본 발명의 실시예 1에 따른 반도체 장치를 제조하는 방법을 설명하는 공정 단면도.
도 2a 내지 2k는 각각 본 발명의 실시예 2에 따른 반도체 장치를 제조하는 방법을 설명하는 공정 단면도.
도 3a 내지 3d는 각각 본 발명의 실시예 3에 따른 반도체 장치를 제조하는 방법을 설명하는 공정 단면도.
도 4a 내지 4c는 각각 종래 기술의 반도체 장치를 제조하는 방법에 있어서의 문제점을 설명하는 공정 단면도.
도 5a 내지 5c는 각각 종래 기술의 반도체 장치를 제조하는 방법에 있어서의 다른 문제점을 설명하는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판
2: 제1 층간 절연막
3: 메탈 마스크
4: 시드층
5: 도전층
본 발명은 그 전체 내용이 본원에 참조로서 포함되는, 2005년 9월 14일자로 일본 특허청에 출원된 일본 특허 출원 JP 2005-266865에 관련된 요지를 포함한다.
본 발명은 반도체 장치를 제조하는 방법에 관한 것으로, 보다 상세히는, 단일 다마신 프로세스 또는 듀얼 다마신 프로세스를 채용하는 반도체 장치를 제조하는 방법에 관한 것이다.
구리(Cu) 배선은 반도체 장치에 알루미늄(Al) 합금 배선보다 낮은 저항, 적은 용량 및 높은 신뢰성을 제공한다. 그러므로, 배선의 기생 저항 및 기생 용량에 인한 회로 지연이 지배적인 미세 소자에서 구리 배선의 중요성이 커지고 있다. 일반적으로, Al 합금 배선과는 다르게 Cu를 드라이 에칭법을 이용하여 에칭하는 것은 용이하지 않기 때문에, Cu에서는 일반적으로 단일 다마신 프로세스가 수용되고 있다. 단일 다마신 프로세스는 배선용 프로세스이다. 이 프로세스에서, 예를 들면, 실리콘 산화막(SiO2)으로 형성된 층간 절연막에 미리 소정의 홈을 형성하고, 이 소정의 홈에 배선 재료를 매립하고, 그 후에 과잉 배선 재료를 화학 기계 연마(CMP: chemical mechanical polishing)법 등을 이용하여 제거함으로써 소정의 배선이 형 성된다. 또한, 접속 구멍 및 배선 홈을 형성한 후, 이 접속 구멍 및 배선 홈에 총괄적으로 배선 재료를 매립한 다음, 과잉 배선 재료를 제거하는 듀얼 다마신법 또한 공정 수 및 비용을 줄이는 데에 효과적이다. 이 기술은, 예를 들면, 일본 특개평 제Hei 11-45887호에 기재되어 있다.
LSI에 대한 설계 규칙이 미세해짐에 따라, Cu 배선의 표면 및 그레인 경계에 있어서의 산란, 또는 절연막으로의 Cu 확산을 방지하는 데에 이용되는 배리어 메탈을 포함하는 비율이 증가하고 있다. 그 결과, 이러한 증가 등의 영향으로 인하여 배선 저항에 있어서의 급격한 상승이 발생하여, 반도체 장치의 처리 속도의 저하를 초래하는 문제가 있다. 또한, 배리어 메탈은 PVD법을 이용하여 홈 또는 접속 구멍의 상단에서 돌출된(overhang) 형상으로 성막된다. 그 결과, LSI 설계 규칙이 미세해질수록 배선 재료(보통의 경우 Cu)를 성막할 때에 보이드(void)를 발생하기 쉽다는 문제점에도 직면하고 있다.
전술한 문제를 해결하기 위한 수단으로서는, 배리어 메탈의 박막화 방법, 또는 어떠한 배리어 메탈도 이용하지 않고 배리어가 없는 구조를 형성하는 방법이 잘 알려져 있다. 배리어 메탈의 박막화에 관하여, 일반적으로 사용되는 PVD법을 이용함으로써 성막되는 배리어 메탈을 단순히 박막화하는 방법이 알려져 있다. 그 외에도, 최근, ALD(Atomic Layer Deposition)법을 이용하여 성막되는 배리어 메탈이 주목받게 되었다. 또한, 배리어가 없는 구조에 관련해서는, 절연막으로서, 예를 들면, BCB(benzocychrobutene)로 이루어지며 Cu의 확산 계수가 낮은 막을 이용하는 방법 외에도, 마그네슘(Mg) 또는 알루미늄(Al) 등의 금속을 Cu와 혼합시킴으로써 배선 저항의 상승을 억제하면서 장벽 특성을 향상시키는 방법이 알려져 있다. 이 방법은, 예를 들면, "IEEE IITC, 2005"에서 진행중인 "T. Usui" 등이 저술한 "Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology Using Self-Formed MnSixOy Barrier Layer"에 기재되어 있다.
배리어가 없는 구조 또는 배리어 메탈의 박막화는 반도체 장치의 배선 저항을 줄이는 것은 가능하게 한다. 그러나, 배선을 형성할 때 CMP 공정 시 후술될 문제가 발생한다. 이하에서는, 배리어가 없는 구조를 예를 들어 이들 문제를 설명할 것이다.
도 4a는 단일 다마신 프로세스 또는 듀얼 다마신 프로세스에서 CMP가 수행되기 전의 공정 단면도이다. 도 4a에 도시된 바와 같이, 기판(101) 상의 층간 절연막(102)에 배선 홈이 형성되고, 이 배선 홈을 매립하도록 층간 절연막(102) 상에 구리 등으로 이루어진 도전층(104)이 형성된다. 통상적으로, 배선 밀도가 높은 영역의 도전층(104)의 팽창량은 높아지고, 반면에 배선 밀도가 낮은 영역의 도전층(104)의 팽창량은 낮아진다.
그 다음, 층간 절연막(102) 상의 과잉 도전층(104)을 제거하기 위해서 도전층(104)에 CMP가 행해진다. CMP는 Cu로 이루어진 과잉 도전층(104)을 제거함으로써 도전층(104)을 평탄하게 하는 제1 단계, 및 도전층(104)의 평탄화를 유지하면서, 도전층(104) 및 층간 절연막(102)의 표면을 제거하는 제2 단계를 포함한다. 일반적으로, 제2 단계에서, 이 가공 시에 발생한 배선의 자른 면(facet)을 제거하 기 위해서, 도전층(104) 및 층간 절연막(102)의 연마율을 서로 거의 동등하게 하기 위한 슬러리가 이용되고, 평탄화를 유지하면서 원하는 배선 높이를 얻을 때까지 연마가 수행된다.
그러나, 배리어 메탈을 이용하지 않는다면 연마 스토퍼가 없게 되는 결과를 초래한다. 그 결과, 제1 단계에서 연마를 완료한 후에 평탄한 도전층(104)을 얻을 수 없다. 그러므로, 패턴 밀도가 낮은 영역에서, 층간 절연막(102) 및 도전층(104)이 지나치게 연마되는 부식(erosion)이 발생한다(도 4b참조). 이 상태에서 제2 단계의 연마가 수행되는 경우에도, 부식은 개선되지 않은 채 도전층(104) 및 층간 절연막(102)의 표면이 제거된다(도 4c 참조).
부식을 억제하기 위해서, 제1 단계에서, 층간 절연막(102)에 대한 도전층(104)의 연마 선택도가 더 높은 슬러리를 이용하는 것도 고려된다. 도 5a 및 5c는 각각 이 경우의 공정 단면도를 도시한다.
제1 단계에서 층간 절연막(102)에 대한 도전층(104)의 연마 선택도가 더 높은 슬러리를 이용했을 경우, 패턴 밀도가 낮은 영역에서 층간 절연막(102)의 표면에 관련하여 도전층(104)의 표면이 낮아지는 디싱(dishing)이 발생한다（도 5b). 이 상태에서 제2 단계의 연마가 수행되는 경우에도, 디싱은 개선되지 않은 채 도전층(104) 및 층간 절연막(102)의 표면이 제거된다(도 5c 참조).
실제로, 웨이퍼의 면 내에서 이 부식 및 디싱이 동시에 발생한다. 어떠한 경우에서든, 배리어가 없는 구조를 채용하는 경우, 연마 스토퍼가 없기 때문에, 평 탄성이 높은 배선을 형성하는 것이 어려워진다. 상술한 문제는, 배리어 메탈을 박막화하는 경우에도 마찬가지로 발생한다. 그 이유는 박막화된 배리어 메탈이 연마 스토퍼로서 기능하지 않기 때문이다.
본 발명은 상술한 상황을 토대로 이루어졌으며, 그러므로 배리어 메탈이 없는 경우에도 배선의 평탄성을 향상시킬 수 있는 반도체 장치를 제조하는 방법을 제공하는 것이 바람직하다.
본 발명의 양태에 따르면, 반도체 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막 상에 메탈 마스크를 형성하는 단계, 상기 메탈 마스크 및 상기 층간 절연막의 일부를 에칭함으로써 상기 메탈 마스크 및 상기 층간 절연막에 패턴 홈을 형성하는 단계, 상기 패턴 홈을 매립하도록 상기 층간 절연막 상에 도전층을 형성하는 단계, 및 상기 패턴 홈에 도전층이 남아있도록 상기 층간 절연막 상의 과잉 도전층 및 메탈 마스크를 연마하는 단계를 포함하는 반도체 장치를 제조하는 방법이 제공된다.
상술한 본 발명의 양태에 따르면, 메탈 마스크 및 층간 절연막에 패턴 홈을 형성할 때, 메탈 마스크는 층간 절연막에서 상기 패턴 홈 이외의 부분에 남아 있는다. 즉, 층간 절연막의 표면 중 차후에 연마될, 피연마면 상에만 메탈 마스크가 남아 있다.
이 때문에, 층간 절연막의 패턴 홈에 도전층을 직접 매립한 다음, 패턴 홈 이외의 층간 절연막 상의 도전 층을 연마한 경우에도, 메탈 마스크가 연마 스토퍼로서 기능한다. 결과적으로, 배리어 메탈을 포함하지 않는 배선이 형성된다.
본 발명에 따르면, 배리어가 없는 구조 및 배선의 평탄성이 향상된 반도체 장치를 제조하는 것이 가능하다. 결과적으로, 배선 저항의 저감을 실현하는 것이 가능해지므로 처리 속도가 빠른 반도체 장치를 제조하는 것이 가능하다.
본 발명의 상기 및 다른 특징 및 이점은 본 발명의 바람직한 실시예를 예로서 도시하는 첨부된 도면에 관련하여 이루어질 이하의 설명으로부터 명백해질 것이다.
본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 이하 상세히 기술될 것이다.
[실시예 1]
본 발명의 실시예 1은 도 1a 내지 1e를 참조하여 이제 상세히 기술될 것이다. 본 발명의 실시예 1에서는, 단일 다마신 프로세스에 본 발명을 적용한 예가 이하 기술될 것이다.
도 1a에 도시된 바와 같이, 기판(1) 상에, 예를 들면, 탄화 실리콘 산화막(SiOC)을 150nm 두께가 되도록 성막하여 제1 층간 절연막(2)을 형성한다. 기판(1)은 실리콘 등으로 이루어진 반도체 기판에 트랜지스터 및 기타 구성 소자들이 형성된 것이므로, 본 발명의 반도체 기판에 상당한다. 계속해서, 예를 들면, 제1 층간 절연막(2) 상에 탄탈(Ta) 막을 예를 들면 10nm 두께가 되도록 성막하여 금속 재료로 이루어진 메탈 마스크(3)를 형성한다. 이 경우, 탄화 실리콘 산화막은 예를 들면 평행 평판형 플라즈마 증감된 CVD 시스템을 이용함으로써 형성된다. 탄화 실리콘 산화막의 형성 시, 실리콘 소스의 가스로서 메틸실란(SiCH3)이 이용된다. 또한, 예를 들면 일반적인 마그네트론 스퍼터링 시스템 및 탄탈 타겟을 이용하는 지향성 스퍼터링법을 이용함으로써 탄탈 막을 성막한다. 실시예 1의 메탈 마스크(3)의 두께는 (Cu로 이루어진) 도전층의 CMP의 시에 연마를 중지시키기 위해, 5nm 이상으로 설정하는 것이 바람직하다. 또한, 배선 형성을 위한 석판 인쇄 공정 시에 하층에 정렬을 하기 위하여 메탈 마스크(3)에 광을 투과시키는 소정의 두께 이하로 설정되는 것이 바람직하다. 이 추천되는 두께는, 메탈 마스크(3)의 재료에 따라 달라지지만, 15nm 이하로 설정하는 것이 바람직하다. 계속해서, 메탈 마스크(3) 상에 리소그래피 기술을 이용하여 배선 패턴을 가지는 레지스트 마스크(21)를 형성한다.
도 1b에 도시된 바와 같이, 배선 패턴을 가지는 레지스트 마스크(21)를 이용하는 드라이 에칭법을 이용하여 (탄탈 막으로 형성된) 메탈 마스크(3)를 선택적으로 에칭한다. 계속하여, 제1 층간 절연막(2)을 드라이 에칭법을 이용하여 선택적으로 에칭한 후, 산소(O2) 플라즈마를 이용한 애싱과 화학 약품을 이용한 후-처리를 통해 레지스트 마스크(21) 및 에칭 처리시의 잔류 퇴적물이 제거된다. 그 결과, 제1 층간 절연막(2) 및 메탈 마스크(3)에 배선 홈(2a)이 형성된다. 실시예 1에서 메탈 마스크(3)의 가공은 일반적인 마그네트론 에칭 시스템을 이용하여 에칭 가스로서 할로겐계 가스를 이용하는 조건 하에 수행될 수 있다. 이 경우, 에칭 가스로서 염소(Cl2)를 이용하고 바이어스 파워가 800W로 설정되는 조건 하에 메탈 마스 크(3)의 가공이 수행된다. 또한, 제1 층간 절연막(2)으로서의 탄화 실리콘 산화막의 가공은 일반적인 마그네트론 에칭 시스템을 이용하여 에칭 가스로서 옥타플루오로부탄(C4F8) 가스 및 아르곤(Ar) 가스를 이용하고 바이어스 파워가 400W로 설정되는 조건 하에 수행된다. 또한, 가스 유량비 (C4F8 : Ar)는 1 : 4로 설정되고, 기판 온도는 20℃로 설정된다.
도 1c에 도시된 바와 같이, 탈가스 처리가 수행된 후, 스퍼터링법을 이용하여 Cu를 포함하는 합금을 성막하여 배선 재료(Cu)가 전해 도금법을 이용하여 성막되는 시드층(4)을 형성한다. 실시예 1의 시드층(4)의 성막에 대하여, 배선 홈(2a)에 시드층(4)을 높은 커버리지로 형성하기 위해서, 바람직하게는 자가-방전 이온화 스퍼터링법 또는 원거리 스퍼터링법 등의 지향성 스퍼터링법을 이용하는 것이 추천된다. 실시예 1에서, 5% 망간(Mn)을 포함하는 CuMn 타겟을 이용하는 지향성 스퍼터링법을 이용하여 CuMn합금을 시드층(4)으로서 40nm 두께가 되도록 성막한다.
계속하여, 전해 도금법, 스퍼터링법 또는 CVD법을 이용하여 Cu로 이루어진 도전층(5)을 성막한 후, 300℃에서 15분 동안 도전층(5)에 대하여 어닐링 처리가 수행된다. 또한, 실시예 1에서는, 도전층(5)을 성막하는 데에 전해 도금법이 이용된다. 이 어닐링 공정에서, 제1 층간 절연막(2) 근방에 존재하는 시드층(4)에서의 망간(Mn)이 제1 층간 절연막(2)에 포함된 실리콘과 결합함에 의하여, Cu에 대하여 장벽이 높은 특성을 가지는 MnSixOy 배리어층(합금층)이 자가-정합 방식으로 형성된다. 그 결과, 종래 기술에서 사용되어 왔던 탄탈 등의 임의의 배리어 메탈을 이용 하지 않아도 고성능 Cu 배선을 형성하는 것이 가능하다. 또한, 이 배리어층은 Cu 시드층에 약 몇 퍼센트가 포함되기 때문에, Cu 배선의 저항이 거의 상승하기 되기 어렵다는 이점 또한 가진다.
도 1d에 도시된 바와 같이, 예를 들면 CMP법을 이용하여 배선 홈(2a)을 매립한 도전층(5) 이외의 (Cu로 이루어진) 과잉 도전층(5)을 제거한다. CMP법의 제1 단계에서, 과잉 도전층(5)의 메탈 마스크(3) 및 제1 층간 절연막(탄화 실리콘 산화막)(2) 각각에 대한 높은 선택도를 제공하는 실리카계 슬러리를 이용하여 (Cu로 이루어진) 과잉 도전층(5)을 연마한다. 일반적으로, 도전층(5)에서, 패턴이 조밀할수록 패턴의 팽창량은 높아지는 반면, 패턴이 성길수록 패턴의 팽창량은 낮아진다(도 1c참조). 그러나, 실시예 1에 따라 형성된 단일 다마신 구조에서, 금속재료로 이루어진 메탈 마스크(3)가 최상층으로서 10nm 두께로 성막된다. 그 결과, Cu 배선에 배리어 메탈이 없는 구조인 경우에도 메탈 마스크(3) 상에 연마가 중지될 수 있으며 이는, 평탄성이 뛰어난 배선을 형성하는 것을 가능하게 한다.
도 1e에 도시된 바와 같이, CMP법의 제2 단계에서, 메탈 마스크(3), 제1 층간 절연막(탄화 실리콘 산화막)(2), 및 (Cu로 이루어진) 도전층(5)의 연마율을 서로 동등하게 하기 위한 실리카계의 슬러리를 이용하여 제1 층간 절연막(2) 상에 남아있는 과잉 메탈 마스크(3)를 연마한다. 여기에서, 메탈 마스크(3)의 연마 잔여분을 억제하기 위해 연마가 과도하게 수행되지만(초과-연마), 메탈 마스크(3), 제1 층간 절연막(탄화 실리콘 산화막)(2), 및 (Cu로 이루어진) 도전층(5)의 연마율을 서로 동등하게 하는 데에 실리카계 슬러리가 이용되기 때문에, CMP법의 제1 단계에 서 획득한 평탄성을 유지하면서 연마를 진행한다. 그 결과, 메탈 마스크(3)의 연마 잔여분이 없어진, 즉 평탄성이 뛰어난 제1층 배선(M1)을 형성하는 것이 가능해진다. 게다가, 실시예 1에서 초과-연마된 과잉 메탈 마스크(3) 양은 제1층 배선(M1)의 최종 높이가 130nm이 되도록 조정된다.
실시예 1의 단일 다마신 구조의 형성에서, 배선 홈(2a) 이외의 제1 층간 절연막(2) 상에 두께가 10nm인 두꺼운 메탈 마스크(3)가 남아있을 수 있다. 따라서, CMP 처리 시, 뛰어난 평탄성을 유지하면서 메탈 마스크(3) 상에 연마를 중지할 수 있다. 그러므로, 배선의 평탄성이 악화되는 것을 억제하는 것이 가능하다. 그 결과, LSI 설계 규칙이 미세해지더라도, 저항이 낮고, 즉 처리 속도가 빠른 반도체 장치를 제공하는 것이 가능하다. 본 발명의 실시예 1에 따라 제작된 반도체 장치는 어떠한 종래 기술의 반도체 장치 보다도 낮은 저항, 빠른 처리 속도 및 적은 변동(보다 뛰어난 평탄성)을 적어도 가진다.
[실시예 2]
지금까지 실시예 1에서는 본 발명이 단일 다마신 프로세스에 적용되는 예를 기술하였던 반면, 실시예 2에서는 본 발명이 듀얼 다마신 프로세스에 적용되는 예를 이하 상세히 기술할 것이다. 하층 배선은 이제, 예를 들면, 실시예 1의 공정을 통해 제작한 배선 구조를 이용하여 설명될 것이다.
도 2a에 도시된 바와 같이, 소정의 후 처리가 수행된 후, 제1층 배선(M1) 상에 탄화 실리콘(SiC) 막을 예를 들면 35nm 두께가 되도록 성막하여 Cu에 대한 확산 방지막(6)을 형성한다. 이렇게 형성된 확산 방지막(6)은 Cu에 대한 산화 방지막으 로서도 기능한다. 탄화 실리콘 막은, 예를 들면, 평행 평판형 플라즈마 증감된 CVD 시스템을 이용하여 메틸실란(SiCH3)을 실리콘 소스의 가스로서 이용하고 압력을 550Pa로 설정하는 조건 하에서, 성막될 수 있다. 계속하여, 확산 방지막(6) 상에, 예를 들면, 탄화 실리콘 산화막(SiOC)을 300nm 두께가 되도록 성막하여 제2 층간 절연막(7)을 형성한다. 여기에서, 탄화 실리콘 산화막은, 예를 들면, 평행 평판형 플라즈마 증감된플라즈마 증감된용하여 실리콘 소스의 가스로서 메틸실란(SiCH3)을 이용하는 조건 하에 성막된다. 계속하여, 제2 층간 절연막(7) 상에, 예를 들면, 실리콘 산화막(SiO2)으로 형성된 절연막(8)을 약 100nm 두께가 되도록 형성한다. 계속하여, 절연막(8) 상에, 예를 들면, 탄탈(Ta) 막을 10nm 두께가 되도록 성막하여, 메탈 마스크(9)를 형성한다. 여기서, 절연막(8)으로서의 실리콘 산화막은, 예를 들면, 평행 평판형 향상된 플라즈마 CVD 시스템을 이용하여, 실리콘 소스의 가스로서 모노실란(SiH3)을 이용하는 조건 하에 형성된다. 또한, 탄탈 막은, 예를 들면, 일반적인 마그네트론 스파터링 시스템 및 탄탈 타겟을 이용하는 지향성 스퍼터링법을 이용하여 성막된다. 실시예 1의 탄탈 막의 두께는 (Cu로 이루어진) 도전층의 CMP 시에 연마 중지하기 위하여, 5nm 이상 설정하는 것이 바람직하다. 또한, 배선을 형성하기 위한 석판 인쇄 공정 시 하층에 정렬을 하기 위하여, 메탈 마스크(9)의 두께를 광이 메탈 마스크(9)를 투과하게 하는 소정의 두께로 설정하는 것이 바람직하다. 이 두께는, 메탈 마스크(9)의 재료에 따라 달라지지만, 바람직하게는 15nm 이하로 설정되는 것이 추천된다. 계속해서, 리소그래피 기술을 이용하 여, 메탈 마스크(9) 상에 접속 구멍 패턴을 가지는 레지스트 마스크(22)를 형성한다.
도 2b에 도시된 바와 같이, 접속 구멍 패턴을 가지는 레지스트 마스크(22)를 이용하는 드라이 에칭법을 이용하여 메탈 마스크(탄탈 막)(9), 절연막(실리콘 산화막)(8), 및 제2 층간 절연막(탄화 실리콘 산화막)에 접속 구멍(7a)을 형성한다. 실시예 2의 메탈 마스크(9)의 가공은 일반적인 마그네트론 에칭 시스템을 이용하여 에칭 가스로서 할로겐계 가스를 이용한다는 조건 하에 수행될 수 있다. 이 경우, 구체적으로, 메탈 마스크(9)의 가공은 에칭 가스로서 염소(Cl2) 가스를 이용하고 바이어스 파워를 800W로 설정하는 조건 하에 수행된다. 또한, 제2 층간 절연막(탄화 실리콘 산화막)(7)과 절연막(실리콘 산화막)(8)의 가공은 일반적인 마그네트론 에칭 시스템을 이용하여 에칭 가스로서 옥타플루오로부탄(C4F8) 가스, 아르곤(Ar) 가스 및 산소(O2) 가스를 이용하고, 바이어스 파워를 500W로 설정한는 조건 하에 수행된다. 또한, 탄화 실리콘 산화막과 실리콘 산화막의 가공율이 서로 동등하게 되도록 가스 유량비(C4F8 : Ar : O2)는 1 : 4 : 2로 설정하고 기판 온도는 20℃로 설정한다.
도 2c에 도시된 바와 같이, 산소(O2) 플라즈마를 이용하는 애싱과 화학 약품을 이용하는 후-처리를 통하여 레지스트 마스크(22) 및 에칭 처리시에 생성된 잔류 퇴적물을 제거한다.
도 2d에 도시된 바와 같이, 메탈 마스크(9) 및 확산 방지막(6)의 노출부 상에 리소그래피 기술을 이용하여 배선 패턴을 가지는 레지스트 마스크(23)를 형성한다.
도 2e에 도시된 바와 같이, 레지스트 마스크(23)를 이용하는 드라이 에칭법을 이용하여 메탈 마스크(탄탈 막)(9), 절연막(실리콘 산화막)(8), 및 제2 층간 절연막(탄화 실리콘 산화막)(7)에 배선 홈(7b)을 형성한다. 여기서, 에칭된 탄화 실리콘 산화막의 양은 접속 구멍(7a)의 깊이가 135nm이 되도록 200nm의 깊이로 설정된다. 실시예 2의 메탈 마스크(9)의 가공은 일반적인 마그네트론 에칭 시스템을 이용하여 에칭 가스로서 할로겐계 가스를 이용한다는 조건 하에 수행될 수 있다. 이 경우, 구체적으로는, 메탈 마스크(9)의 가공은 에칭 가스로서 염소(Cl2) 가스를 이용하고 바이어스 파워를 800W로 설정하는 조건 하에 수행된다. 또한, 제2 층간 절연막(탄화 실리콘 산화막)(7)과 절연막(실리콘 산화막)(8)의 가공은 일반적인 마그네트론 에칭 시스템을 이용하여 에칭 가스로서 옥타플루오로부탄(C4F8) 가스, 아르곤(Ar) 가스 및 산소(O2) 가스를 이용하고, 바이어스 파워를 500W로 설정하는 조건 하에 수행된다. 또한, 탄화 실리콘 산화막과 실리콘 산화막의 가공율이 서로 동등하게 되도록 가스 유량비(C4F8 : Ar : O2)는 1 : 4 : 2로 설정되고 기판 온도는 20℃로 설정된다.
도 2f에 도시된 바와 같이, 산소(O2) 플라즈마를 이용하는 애싱과 화학 약품 을 이용하는 후-처리를 통해, 레지스트 마스크(23) 및 에칭 처리시에 생성된 잔류 퇴적물을 제거한다.
도 2g에 도시된 바와 같이, 접속 구멍(7a) 하부에 있는 확산 방지막(SiC 막)(6)을 에칭하여 제1층 배선(M1)에 연결되는 접속 구멍(7a)을 형성함으로써, 소정의 듀얼 다마신 가공을 완료한다. 이 경우의 에칭은, 예를 들면, 일반적인 마그네트론 에칭 시스템을 이용하여 에칭 가스로서 디플루오로메탄(CH2F2) 가스, 산소(O2) 가스 및 아르곤(Ar) 가스를 이용하고, 가스 유량비(CH2F2 : O2 : Ar)는 2 : 1 : 5로 설정되며, 바이어스 파워는 100W로 설정되는 조건 하에서 수행된다.
도 2h에 도시된 바와 같이, 탈가스 처리가 수행된 후, Cu를 포함하는 합금을 스퍼터링법을 이용함으로써 성막하여 배선 재료(Cu)가 전해 도금법을 이용하여 성막되는 시드층(10)을 형성한다. 접속 구멍(7a) 및 배선 홈(7b)에 높은 커버리지로 시드층(10)을 형성하기 위하여, 바람직하게는 자기-방전 이온화 스퍼터링법 또는 원거리 스퍼터링법과 같은 지향성 스퍼터링법을 이용하는 것이 추천된다. 실시예 2에서는, 구체적으로, 5%의 망간(Mn)을 포함하는 CuMn 타겟을 이용하는 지향성 스퍼터링법을 이용하여 CuMn 합금을 40nm 두께가 되도록 성막했다.
도 2i에 도시된 바와 같이, 전해 도금법, 스퍼터링법 또는 CVD법을 이용하여, 접속 구멍(7a) 및 배선 홈(7b)을 매립하도록 Cu로 이루어진 도전층(11)을 성막한다. 그 다음, 300℃에서 15분 동안 도전층(11)에 대한 어닐링 처리를 수행한다. 또한, 실시예 2에서, 도전층(11)을 성막하는 데에 전해 도금법이 이용된다. 이 어 닐링 공정에서, 제2 층간 절연막(7) 근방에 존재하는 시드층(10)의 망간(Mn)이 제2 층간 절연막(7)에 포함된 실리콘과 결합함으로써, Cu에 대하여 장벽이 높은 특성을 가지는 MnSixOy 배리어층(합금층)이 자기-정합적으로 형성된다. 그 결과, 종래 기술에 사용되어 왔던 탄탈과 같은 임의의 배리어 메탈을 이용하지 않아도 고성능의 Cu 배선을 형성하는 것이 가능하다. 또한, 이 배리어층은 Cu 시드층에 약 몇 퍼센트 정도로 포함되어 있기 때문에, Cu 배선의 저항이 거의 상승되지 않는다는 장점도 있다.
도 2j에 도시된 바와 같이, 예를 들면 CMP법을 이용하여 접속 구멍(7a) 및 배선 홈(7b) 이외의 (Cu로 이루어진) 과잉 도전층(11)을 제거한다. CMP법의 제1 단계에서, (Cu로 이루어진) 과잉 도전층(11)의 메탈 마스크(9) 및 제2 층간 절연막(7)에 대한 높은 선택도를 제공하는 실리카계 슬러리를 이용하여 (Cu로 이루어진) 과잉 도전층(11)을 연마한다. 일반적으로, 도전층(5)에서, 패턴이 조밀할수록 패턴의 팽창량은 높아지는 반면, 패턴이 성길수록 패턴의 팽창량은 낮아진다(도 2i참조). 그러나, 실시예 2에 따라 형성된 듀얼 다마신 구조에서, 금속 재료로 이루어진 메탈 마스크(9)가 최상층으로서 10nm 두께가 되도록 성막된다. 그 결과, Cu 배선에 배리어 메탈이 없는 구조인 경우에도 메탈 마스크(9) 상에 연마가 중지될 수 있으며 이는, 평탄성이 뛰어난 배선을 형성하는 것을 가능하게 한다.
도 2k에 도시된 바와 같이, CMP법의 제2 단계에서, 메탈 마스크(9), 절연층(실리콘 산화막)(8), 제2 층간 절연막(탄화 실리콘 산화막)(7), 및 (Cu로 이루어 진) 도전층(11)의 연마율을 서로 동등하게 하기 위한 실리카계의 슬러리를 이용하여 제2 층간 절연막(7) 상에 남아 있는 과잉 메탈 마스크(9)를 연마한다. 배선 홈(7b) 내의 시드층(10) 및 도전층(11)은 제2층 배선(M2)이 되고, 접속 구멍(7a) 내의 시드층(10) 및 도전층(11)은 제2층 배선(M2)과 제1층 배선(M1)을 연결하는 접속(C)이 된다. 여기에서, 메탈 마스크(9)의 연마 잔여분을 억제하기 위해 연마가 과도하게 수행되지만(초과-연마), 메탈 마스크(9), 제2 층간 절연막(탄화 실리콘 산화막)(7), 및 (Cu로 이루어진) 도전층(11)의 연마율을 서로 동등하게 하는 데에 실리카계 슬러리가 이용되기 때문에, CMP법의 제1 단계에서 획득한 평탄성을 유지하면서 연마를 진행한다. 그 결과, 메탈 마스크(9)의 연마 잔여분이 없어진, 즉 평탄성이 뛰어난 제2층 배선(M2)을 형성하는 것이 가능해진다. 게다가, 실시예 2에서 초과-연마된 과잉 메탈 마스크(9) 양은 제2층 배선(M2)의 최종 높이가 130nm가 되도록 조정된다.
실시예 2의 듀얼 다마신 구조의 형성에서, 접속 구멍(7a) 및 배선 홈(7b) 이외의 제2 층간 절연막(7) 상에 두께가 10nm인 두꺼운 메탈 마스크(9)가 남아있을 수 있다. 따라서, CMP 처리 시, 뛰어난 평탄성을 유지하면서 메탈 마스크(9) 상에 연마를 중지할 수 있다. 그러므로, 배선의 평탄성이 악화되는 것을 억제하는 것이 가능하다. 그 결과, LSI 설계 규칙이 미세해지더라도, 저항이 낮고, 즉 처리 속도가 빠른 반도체 장치를 제공하는 것이 가능하다. 본 발명의 실시예 2에 따라 제작된 반도체 장치는 어떠한 종래 기술의 반도체 장치 보다도 낮은 저항, 빠른 처리 속도 및 적은 변동(보다 뛰어난 평탄성)을 적어도 가진다.
[실시예 3]
지금까지 실시예 1 및 2에서는 각각이 배리어 메탈을 갖지 않는 단일 다마신 구조 및 듀얼 다마신 구조에 본 발명이 적용되는 예들을 각각 기술하였다. 그러나, 박막의 배리어 메탈을 이용하여 단일 다마신 구조 또는 듀얼 다마신 구조에 본 발명을 적용하는 것도 가능하다. 이 때의 적용 예가 이하에 기술될 것이다. 또한, 실시예 3에서, 도 2g에 도시된 공정까지의 공정들은 실시예 2에서의 공정들과 동일하기 때문에, 그 설명은 간결성을 위하여 여기서 생략한다.
도 3a에 도시된 바와 같이, 탈가스 처리를 수행한 후, 예를 들면, 탄탈(Ta) 막을 3nm 두께가 되도록 성막하여 Cu가 제2 층간 절연막(7)으로 확산되는 것을 방지하기 위한 배리어 메탈(12)을 형성한다. 이 경우, 예를 들면, 일반적인 마그네트론 스퍼터링 시스템 및 Ta 타겟을 이용하는 지향성 스퍼터링법을 이용하여 탄탈(Ta) 막을 성막한다. 실시예 3의 배리어 메탈(12)의 성막에서는, 접속 구멍(7a) 및 배선 홈(7b) 상에 배리어 메탈(12)을 높은 커버리지로 형성하기 위해서, 바람직하게는 자기-방전 이온화 스퍼터링 또는 원거리 스퍼터링법과 같은 지향성 스퍼터링법을 이용하는 것이 추천된다.
도 3b에 도시된 바와 같이, Cu로 이루어진 막 또는 Cu를 포함하는 합금을 전해 도금, 스퍼터링법 또는 CVD법을 이용하여 성막하여 접속 구멍(7a) 및 배선 홈(7b)을 매립하는 도전층(13)을 형성한다. 이 공정에서, 실시예 1 및 2 각각에서와 같이 시드층을 형성한 후, 도전층(13)을 형성할 수 있다.
도 3c에 도시된 바와 같이, 예를 들면 CMP법을 이용하여 접속 구멍(7a) 및 배선 홈(7b) 이외의 부분에 성막된 (Cu로 이루어진) 과잉 도전층(13)을 제거한다. CMP법의 제1 단계에서, 과잉 도전층(13)의 배리어 메탈(Ta)(12) 및 절연막(실리콘 산화막)(8) 각각에 대한 선택도를 제공하는 실리카계의 슬러리를 이용하여 (Cu로 이루어진) 과잉 도전층(13)을 연마한다. 일반적으로, 도전층(13)에서, 패턴이 조밀할수록 패턴의 팽창량은 높아지는 반면, 패턴이 성길수록 패턴의 팽창량은 낮아진다(도 3b참조). 그 때문에, 웨이퍼 면 내의 모든 패턴에 대하여 Cu로 이루어진 과잉 도전층(13)을 연마할 때, 패턴이 성길수록 배리어 메탈(12)의 연마량은 증가한다. 즉, 과잉 도전층(13)의 배리어 메탈(12)에 대한 높은 선택도를 제공하는 실리카계 슬러리를 이용해도 제1 단계의 스테이지에서 배리어 메탈(12)이 전부 연마되는 우려가 있다. 이 결과, 최종적인 배선 높이의 균일성이 나빠진다. LSI의 미세화됨과 함께, 배리어 메탈(12)이 얇아지기 때문에, 이 문제는 더욱 심각해진다. 그러나, 실시예 3에 따라 형성된 듀얼 다마신 구조에서, 메탈 마스크(9)가 최상층으로서 10nm 두께가 되도록 성막된다. 따라서, 3nm 두께를 가지는 얇은 배리어 메탈(12)이 형성되는 경우에도, 메탈 마스크(9) 상에 연마를 중지할 수 있으며, 이는 평탄성이 뛰어난 배선을 형성하는 것을 가능하게 한다.
도 3d에 도시된 바와 같이, CMP의 제2 단계에서, 배리어 메탈(Ta)(12), 메탈 마스크(9), 절연막(실리콘 산화막)(8), 제2 층간 절연막(탄화 실리콘 산화막)(7),및 (Cu로 이루어진) 도전층(13)의 연마율을 모두 서로 동등하게 하기 위한 실리카계 슬러리를 이용하여 제2 층간 절연막(7) 상의 과잉 메탈 마스크(9) 및 배리어 메탈(12)을 연마한다. 여기에서, 메탈 마스크(9) 및 배리어 메틸(12)의 연마 잔여분 을 억제하기 위해 연마가 과도하게 수행되지만(초과-연마), 배리어 메탈(12), 메탈 마스크(9), 절연막(8), 제2 층간 절연막(7), 및 (Cu로 이루어진) 도전층(13)의 연마율을 모두 서로 동등하게 하는 데에 실리카계 슬러리가 이용되기 때문에, CMP법의 제1 단계에서 획득된 평탄성을 유지하면서 연마를 진행한다. 그 결과, 메탈 마스크(9)의 연마 잔여분이 없어진, 즉 평탄성이 뛰어난 Cu 배선을 형성하는 것이 가능해진다. 또한, 실시예 3의 초과-연마된 과잉 메탈 마스크(9) 및 배리어 메탈(12)의 양은 제2층 배선(M1)의 최종 높이가 130nm가 되도록 조정된다.
실시예 3에서, 접속 구멍(7a) 및 배선 홈(7b) 내의 얇은 배리어 메탈(12)을 가지며, 접속 구멍(7a) 및 배선 홈(7b) 이외의 부분에 두꺼운 메탈 마스크(9)를 가지는 구조를 형성하는 것이 가능하다. 따라서, 도전층(13)의 CMP 시에, 뛰어난 평탄성을 유지하면서 메탈 마스크(9) 상에 연마를 중지할 수 있다. 따라서, 배선의 평탄성이 악화되는 것을 억제하는 것이 가능하다. 그 결과, LSI설계 규칙이 미세화되어도, 저항이 낮고, 즉 처리 속도가 빠른 반도체 장치를 제공하는 것이 가능하다. 본 발명의 실시예 3에 따라 제작된 반도체 장치는 어떠한 종래 기술의 반도체 장치 보다도 낮은 저항, 빠른 처리 속도 및 적은 변동(보다 뛰어난 평탄성)을 적어도 가진다.
본 발명은, 실시예 1 내지 3의 설명으로 제한되는 것을 의도하지 않음을 유의한다.
메탈 마스크(3 및 9)는 상술한 막의 종류, 막 두께, 및 제조법으로 한정되지 않는다. 즉, 예를 들면, Pd, Ni, Co, W, Ta, Ti, Ru, Au, Ag, Al, Mn, Mg, Ge, Zr, Cr, 이들의 합금, 이들의 질화물, 또는 복수의 금속, 합금, 질화물이 서로 결합된 다층 금속막이 금속 마스크(3 및 9)에 각각 적용될 수도 있다.
또한, 지금까지, 제1 층간 절연막(2) 및 제2 층간 절연막(7) 각각으로 이루어진 절연 물질로서 각각 탄화 실리콘 산화막을 이용한 실시예 1 내지 3에 관련하여 설명이 이루어졌다. 그러나, 탄화 실리콘 산화막 이외에도, 반도체 장치에 이용되는 절연막이라면 어떤 것이든지 제1 층간 절연막(2) 및 제2 층간 절연막(7) 각각에 적용될 수 있다고 이해되어야 한다. 예를 들면, 실리콘 산화막(SiO2), 스핀 코팅법을 이용하여 형성된 메틸 실세스퀴옥산(MSQ) 막 또는 하이드로젠 실세스퀴옥산(HSQ) 막 등의 유기 막, 또는 폴리아릴 에스테르 막, 폴리아릴렌 에스테르 막, 아몰퍼스 카본 막 또는 폴리테트라플루오로에틸렌 막, 또는 임의의 이러한 막으로부터 획득되는 포우라스 막이 제1 층간 절연막(2) 및 제2 층간 절연막(7)이 각각에 적용되는 경우에도, 문제가 되지 않는다.
실시예 2 및 3 각각에서, 접속 구멍(7a)을 형성하기 위한 층간 절연막과, 배선 홈(7b)을 형성하기 위한 층간 절연막을 바꾼 소위 하이브리드 배선 구조를 채용하는 것 또한 가능하다. 또한, 지금까지 실시예 2 및 3 각각에서 기술해왔던 듀얼 다마신 구조를 형성하는 방법은 단지 일례이므로, 본 발명은 이 구조를 형성하는 모든 형성 방법에 적용될 수 있다.
실시예 1 및 2에 기재된 시드층(4 및 10) 각각의 재료는, 각각, 상술한 막의 종류, 및 내용물로 제한되지 않는다. 즉, 예를 들면, Pd, Ni, Co ,W, Ta, Ti, Ru, Au, Ag, Al, Mn, Mg, Ge, Zr, 또는 Cr, 이들의 합금, 이들의 질화물, 또는 복수의 금속, 합금 및 질화물이 서로 결합된 재료가 각각 시드층(4 및 10)에 적용될 수도 있다. 또한, 최종 구리 배선의 저항값에 대하여 허용되는 한 금속재료의 내용물을 늘리더라도 문제가 되지 않는다.
또한, 본 발명의 요지로부터 벗어나지 않으면서 다양한 변경도 이루어질 수 있음을 유의한다.
본 발명의 바람직한 실시예는 특정 용어를 이용하여 기술되어 왔으나, 이러한 설명은 예시를 위한 것이며, 변경 및 변형이 다음의 특허 청구 범위의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다.
본 발명에 따르면, 배리어가 없는 구조 및 배선의 평탄성이 향상된 반도체 장치를 제조하는 것이 가능하다. 결과적으로, 배선 저항의 저감을 실현하는 것이 가능해지므로 처리 속도가 빠른 반도체 장치를 제조하는 것이 가능하다.

Claims (6)

  1. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 층간 절연막을 형성하는 단계,
    상기 층간 절연막 상에 메탈 마스크를 형성하는 단계,
    상기 메탈 마스크 및 상기 층간 절연막의 일부를 에칭함으로써 상기 메탈 마스크 및 상기 층간 절연막에 패턴 홈을 형성하는 단계,
    상기 패턴 홈을 매립하도록 상기 층간 절연막 상에 도전층을 형성하는 단계, 및
    상기 패턴 홈에 상기 도전층이 남아있도록 상기 층간 절연막 상의 과잉 도전층 및 상기 메탈 마스크를 연마하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 도전층을 형성하는 단계 이전에 상기 패턴 홈의 내벽 상에 구리와 다른 금속의 합금을 포함하는 시드층을 형성하는 단계를 더 포함하고,
    상기 도전층을 형성하는 단계에서, 구리를 포함하는 도전층이 형성되는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 도전층을 형성하는 단계 이후에, 어닐링 처리를 통하여 상기 시드층과 상기 층간 절연막을 서로 반응시킴으로써, 구리의 확산을 방지하기 위한 배리어층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  4. 제2항에 있어서,
    상기 시드층을 형성하는 단계에서, 구리와 망간의 합금층을 형성하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 층간 절연막 상의 과잉 도전층 및 상기 메탈 마스크를 연마하는 단계는
    상기 메탈 마스크 및 상기 층간 절연막 각각에 대한 상기 도전층의 연마 선택도를 가지는 슬러리를 이용함으로써 상기 도전층을 연마하는 제1 연마 단계, 및
    상기 메탈 마스크, 상기 층간 절연막, 및 상기 도전층의 연마율을 서로 거의 동등하게 하기 위한 슬러리를 이용함으로써 적어도 상기 메탈 마스크를 제거할 때 까지, 상기 층간 절연막 및 상기 도전층의 표면을 연마하는 제2 연마 단계를 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 층간 절연막에 패턴 홈을 형성하는 공정에서, 상기 패턴 홈으로서 배선 홈이나 접속 구멍, 또는 배선 홈 및 접속 구멍을 형성하는 반도체 장치 제조 방법.
KR1020060088529A 2005-09-14 2006-09-13 반도체 장치를 제조하는 방법 KR20070031237A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060088529A KR20070031237A (ko) 2005-09-14 2006-09-13 반도체 장치를 제조하는 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00266865 2005-09-14
KR1020060088529A KR20070031237A (ko) 2005-09-14 2006-09-13 반도체 장치를 제조하는 방법

Publications (1)

Publication Number Publication Date
KR20070031237A true KR20070031237A (ko) 2007-03-19

Family

ID=43655615

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060088529A KR20070031237A (ko) 2005-09-14 2006-09-13 반도체 장치를 제조하는 방법

Country Status (1)

Country Link
KR (1) KR20070031237A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150043994A (ko) * 2013-10-15 2015-04-23 도쿄엘렉트론가부시키가이샤 구리층을 에칭하는 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150043994A (ko) * 2013-10-15 2015-04-23 도쿄엘렉트론가부시키가이샤 구리층을 에칭하는 방법

Similar Documents

Publication Publication Date Title
US7718524B2 (en) Method of manufacturing semiconductor device
US11682624B2 (en) Method of forming an interconnect structure having an air gap and structure thereof
US6627539B1 (en) Method of forming dual-damascene interconnect structures employing low-k dielectric materials
US6245663B1 (en) IC interconnect structures and methods for making same
US7368379B2 (en) Multi-layer interconnect structure for semiconductor devices
US8119519B2 (en) Semiconductor device manufacturing method
US7199045B2 (en) Metal-filled openings for submicron devices and methods of manufacture thereof
US7109557B2 (en) Sacrificial dielectric planarization layer
US9059259B2 (en) Hard mask for back-end-of-line (BEOL) interconnect structure
US20060199386A1 (en) Semiconductor device with low-resistance inlaid copper/barrier interconnects and method for manufacturing the same
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
TW202111870A (zh) 用於混成特徵金屬化之方法與設備
KR101077711B1 (ko) 반도체 디바이스 제조 방법
JP4540504B2 (ja) 半導体装置の製造方法
KR20070031237A (ko) 반도체 장치를 제조하는 방법
KR20090024854A (ko) 반도체 소자의 금속배선 및 그 형성방법
US20080160755A1 (en) Method of Forming Interconnection of Semiconductor Device
JP2006049534A (ja) 半導体装置の製造方法及び半導体装置
KR100784105B1 (ko) 반도체 소자의 제조 방법
JP2005340604A (ja) 半導体装置の製造方法
JP2006173390A (ja) 半導体装置の製造方法
JP2006054326A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination