CN103811474A - 半导体器件、半导体器件的制造方法及天线开关模块 - Google Patents

半导体器件、半导体器件的制造方法及天线开关模块 Download PDF

Info

Publication number
CN103811474A
CN103811474A CN201310533560.9A CN201310533560A CN103811474A CN 103811474 A CN103811474 A CN 103811474A CN 201310533560 A CN201310533560 A CN 201310533560A CN 103811474 A CN103811474 A CN 103811474A
Authority
CN
China
Prior art keywords
crystal defect
semiconductor device
layer
substrate
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310533560.9A
Other languages
English (en)
Other versions
CN103811474B (zh
Inventor
本山理一
恒见大树
山县秀夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN103811474A publication Critical patent/CN103811474A/zh
Application granted granted Critical
Publication of CN103811474B publication Critical patent/CN103811474B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/10—Auxiliary devices for switching or interrupting
    • H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及半导体器件、半导体器件的制造方法及天线开关模块，具体公开了一种具有射频开关的半导体器件。还公开了一种天线开关模块和半导体器件的制造方法。该半导体器件包括与硅基板接合的金属布线绝缘膜。在该半导体器件中，晶体缺陷层从硅基板的表面延伸到硅基板中。晶体缺陷遍及整个晶体缺陷层。该半导体器件和集成电路位于天线开关模块中。天线开关模块中的集成电路安装有射频开关器件和硅基板。该半导体器件的制造方法包括遍及整个硅基板形成晶体缺陷的步骤。辐射或扩散被用于形成晶体缺陷。在形成晶体缺陷的步骤之后，该方法包括将离子注入硅基板的表面中以形成晶体缺陷层的步骤。

Description

半导体器件、半导体器件的制造方法及天线开关模块
技术领域
本公开涉及一种半导体器件、该半导体器件的制造方法以及天线开关模块，更具体地，涉及一种在SOI（绝缘体上硅）基板（substrate，衬底）上具有射频开关器件的半导体器件、该半导体器件的制造方法以及天线开关模块。
背景技术
近年来，对于天线开关器件而言，已使用了允许易于制造功耗降低的复杂开关电路的化合物半导体（例如，GaAs）的FET（场效应晶体管）。
然而，这种化合物半导体FET的缺点在于它们本身可能比较昂贵，并且由于必须结合到在独立芯片上制造的作为模块的外围电路中，或由于任何其他原因，它们可能涉及高制造成本。要注意的是，外围电路的实例可包括DC-DC转换器、IPD（集成无源器件）等。
因此，近年来，一直积极推进使用SOI基板的天线开关器件的发展，该SOI基板能使与DC-DC转换器电路（其是硅基器件）的混合安装被用作外围电路。SOI基板的优点在于能够减小可能由于PN结导致的任何寄生电容（耗尽层电容），这确保了实现等同于化合物基半导体的高性能天线开关器件。
然而，SOI基板的缺点在于可能由于MOS晶体管自发热导致的电气特性降低。自发热通常是由沟道电阻引起的焦耳热，当将FET置于导通（ON）状态下时该焦耳热是由流过沟道区域的电流产生的。
具体地，在SOI基板上制造的MOS晶体管借助热导率比硅的热导率小两个数量级或更多的材料（例如，氧化硅）与支撑基板的硅分离，且因此在沟道区域产生的任何热量可能会由于沟道正下方的氧化硅的作用而很难耗散，从而导致散热特性被进一步降低。要注意的是，硅的热导率约为144[W/(m.K)]，而氧化硅的热导率约为1.1[W/(m.K)]。
用于如上所述缺点的解决方案的技术的实例可包括日本待审查专利申请公开第H06-029376号、日本待审查专利申请公开第H05-343667号和非专利文献1：A.Botula,et al.,“A Thin-film SOI180nm CMOS RF SwitchTechnology”,Silicon Monolithic Integrated Circuits in RF Systems,2009中公开的一些技术。
日本待审查专利申请公开第H06-029376号中描述的集成电路器件包括经由半导体支撑基板上的氧化硅膜接合的n型半导体层，其中，在该半导体层的底面上的半导体支撑基板区域处形成以从半导体支撑基板的底面穿过氧化硅膜到达半导体层的方式形成的底面接触沟槽，并将金属导电构件嵌入该底面接触沟槽内。通过该金属导电构件来耗散半导体层上产生的任何热量。
然而，在日本待审查专利申请公开第H06-029376号中公开的技术中，当在半导体层上形成的开关器件的间隔区较大时，大量底面接触沟槽可能是必需的。相应地，该技术的缺点在于从半导体支撑基板侧重新布线对底面接触沟槽的一部分来说可能是很困难的，这可能使其难以减小尺寸。
在非专利文献1中公开的技术中，射频开关元件（源极区、漏极区、栅极氧化膜、源电极、栅电极和漏电极）被形成在绝缘膜和半导体层按优先级顺序形成在半导体基板上的SOI基板上，其中，穿过区域直到半导体基板的沟槽形成在射频开关元件的外围，并且作为损伤层的晶体缺陷层以例如利用离子注入技术将氩注入沟槽底部的半导体基板区域上的方式被形成在半导体基板上。
该晶体缺陷层捕获（即，复合）当施加射频信号时在半导体基板中产生的任何载流子，这防止了基板的电容发生变化而提高谐波失真特性。另外，通过形成从半导体层穿过半导体基板的电极，固定基板的电位以进一步增强防止基板的电容发生变化的效果。
然而，在非专利文献1中公开的技术中，在施加射频信号时用于捕获半导体基板中产生的任何载流子的区域（作为损伤层的晶体缺陷层）并不存在于晶体管正下方，这使其难以完全抑制载流子的变化。
此外，对于要用于射频开关的SOI基板的支撑基板而言，通常可使用电阻值相当高的基板，并因此具有降低电极穿过半导体层和半导体基板以便固定基板电位的预期效果的缺点。另外，还具有制造成本由于工艺数量增加而上升的缺点。
在如上所述的日本待审查专利申请公开第H06-029376号中公开的关于对电气特性由于自发热而降低的改进的方法采用底面接触来散热，并借助金属导电构件来耗散任何热量。此外，在非专利文献1中公开的关于对谐波失真特性的改进的方法采用半导体基板一侧的晶体缺陷层，并通过借助晶体缺陷层捕获（即，复合）由射频场生成的任何载流子来防止基板电容发生变化，以便抑制谐波失真的产生。
然而，近年来，由于已推进用于实现更高功率输出的技术，并且场强度已不断升高，所以在某些情况下仅在半导体基板的一侧上设置晶体缺陷层可能是不够的。在该情况下，允许晶体缺陷均匀地引入基板的整个表面上的电子束辐射方法可能是有帮助的，尽管这造成了器件特性由于在氧化硅膜中形成的空穴陷阱的影响而发生改变的缺点。
过去已发现的缺点的实例可包括n沟道MOSFET的阈值电压下降、p沟道MOSFET的阈值电压上升以及由于引入晶体缺陷而导致的多晶硅电阻上升。
在日本待审查专利申请公开第H05-343667号中公开了如上所述缺点的解决方案的技术。
在日本待审查专利申请公开第H05-343667号中公开了多于一次地重复应用于功率器件IGBT（绝缘栅双极型晶体管）的电子束辐射和热处理的方法。在该方法中，通过改变加速电压和电子束辐射的辐射量以及热处理的温度、时间等，可以定制晶体缺陷层和器件特性以适应所需特性。
发明内容
然而，在日本待审查专利申请公开第H05-343667号中描述的方法造成了由于直接将电子束施加给器件而可能难以使器件完全恢复到辐射电子束之前的状态的缺点，并且若通过热处理迫使器件恢复到原始状态，则所引入的晶体缺陷可能会由于加热而恢复。
希望提供一种半导体器件、该半导体器件的制造方法以及天线开关模块，能够防止由于要形成在SOI基板上的天线开关中的FET元件的自发热而导致的任何热破坏以便控制射频的大功率输出，并同时维持良好的谐波失真特性。
公开了一种具有射频开关的半导体器件。还公开了一种天线开关模块以及半导体器件的制造方法。半导体器件包括与硅基板接合的金属布线绝缘膜。在半导体器件中，晶体缺陷层从硅基板的表面延伸到硅基板中。晶体缺陷遍及整个晶体缺陷层。半导体器件和集成电路位于天线开关模块中。天线开关模块中的集成电路安装有射频开关器件和硅基板。半导体器件的制造方法包括遍及整个硅基板形成晶体缺陷的步骤。辐射或扩散被用于形成晶体缺陷。在形成晶体缺陷的步骤之后，所述方法包括将离子注入硅基板的表面中以形成晶体缺陷层的步骤。
要理解的是，上述一般性描述和下列详细描述都是示例性的，且旨在对所要求保护的技术提供进一步的说明。
附图说明
所包括的附图用于提供对本公开的进一步理解，且将附图并入说明书中并构成本说明书的一部分。附图示出了实施方式，并且与本说明书一起用来说明本技术的原理。
图1是示出根据本公开第一实施方式的半导体器件的制造方法的流程的流程图。
图2是用于说明图1中所示的制造方法的每个步骤的剖视图。
图3是用于说明图1中所示的制造方法的每个步骤的剖视图。
图4是用于说明图1中所示的制造方法的每个步骤的剖视图。
图5是用于说明图1中所示的制造方法的每个步骤的剖视图。
图6是比较各种类型的支撑基板的特性的表。
图7是图6中所示的比较结果的图形表示。
图8是示出根据本公开第二实施方式的半导体器件的制造方法的流程的流程图。
图9是用于说明图8中所示的制造方法的每个步骤的剖视图。
图10是用于说明图8中所示的制造方法的每个步骤的剖视图。
图11是用于说明图8中所示的制造方法的每个步骤的剖视图。
图12是用于说明图8中所示的制造方法的每个步骤的剖视图。
图13是用于说明图8中所示的制造方法的每个步骤的剖视图。
图14是用于说明图8中所示的制造方法的每个步骤的剖视图。
图15是用于说明抑制谐波失真的效果的表。
图16是示出根据本公开第三实施方式的半导体器件的制造方法的流程的流程图。
图17是用于说明图16中所示的制造方法的每个步骤的剖视图。
图18是用于说明图16中所示的制造方法的每个步骤的剖视图。
图19是用于说明图16中所示的制造方法的每个步骤的剖视图。
图20是用于说明图16中所示的制造方法的每个步骤的剖视图。
图21是示出根据本公开第四实施方式的半导体器件的制造方法的流程的流程图。
图22是用于说明图21中所示的制造方法的每个步骤的剖视图。
图23是用于说明图21中所示的制造方法的每个步骤的剖视图。
图24是用于说明图21中所示的制造方法的每个步骤的剖视图。
图25是用于说明图21中所示的制造方法的每个步骤的剖视图。
图26是用于说明根据本公开第五实施方式的射频模块的框图。
具体实施方式
下文中，将按照下面给出的顺序描述本公开的一些实例性实施方式。
（A）第一实施方式
（B）第二实施方式
（C）第三实施方式
（D）第四实施方式
（E）第五实施方式
（F）实例性实施方式的总结
（A）第一实施方式
图1是示出根据本公开第一实施方式的半导体器件的制造方法的流程的流程图，以及图2至图5分别是与图1中所示的制造方法的每个步骤相对应的半导体器件的剖视图。下文中，沿图1中所示的制造方法的流程提供描述。
在图1中所示的制造方法中，作为开始，制备如图2所示的被用作晶体缺陷引入基板的基底的硅基板1（S110）。图2是硅基板1的剖视图。
对于硅基板1而言，可使用采用FZ（浮区）法制造的氧浓度在约为1×1015至1×1017原子/立方厘米的范围内且电阻率在约为100至1×105Ωcm的范围内的硅基板，或者在采用CZ（切克劳斯基）法或MCZ（施加磁场的切克劳斯基）法制造的基板上外延生长硅的电阻率在约为100至1×105Ωcm的范围内的硅基板。利用具有约8英寸口径的基板，厚度约为725μm的基板可被认为是合适的。
接下来，利用电子束辐射法在硅基板1上引入晶体缺陷3作为第一类型晶体缺陷（第一晶体缺陷）（S120）。
要注意的是，引入晶体缺陷3作为第一类型晶体缺陷的方法不限于电子束辐射，而是可替代地采用向用FZ法制造的铸块或硅基板施加辐射（诸如伽马射线和中子射线）的方法，以及将铁、金、铂等（它们是长时间处于高温下会到达晶圆的背面的重金属材料）扩散至用FZ法制造的硅基板的方法。要注意的是，当中子射线在前一种方法中被使用时，希望提前形成硅的一部分作为p型以补偿电阻率，因为这会转变成产生n型的磷。
图3是晶体缺陷3通过将电子束2施加在硅基板1上而被形成在硅基板1上的情况下的剖视图。晶体缺陷3是均匀引入硅基板1的整个表面上的晶体缺陷。
在辐射电子束的过程中，晶体缺陷密度约在1×1014至1×1016块/立方厘米的范围内的条件可能是优选的，并且例如，电子束的辐射量可约在1×1014至1×1017电子/平方厘米的范围内。对于加速电压而言，约1至10MeV的范围可能是合适的。在该条件下施加的电子束容易穿过硅基板1，由此在硅基板1上均匀形成晶体缺陷3。
要注意的是，当要求在制造硅基板1的过程中避免粘附异物等时，在辐射电子束2之前，可在硅基板1的前表面上形成厚度在约1.5nm至几十μm的范围内的单层膜或多层膜，作为剥离异物所用的膜（例如，氧化硅膜、氮化硅膜等）。
随后，利用离子注入方法或任何其他技术，在硅基板1上引入浅晶体缺陷5作为第二类型晶体缺陷（第二晶体缺陷）（S130）。
图4是浅晶体缺陷5通过对其上已施加了电子束2的硅基板1进一步执行离子注入而被形成在距硅基板1的前表面预定深度范围内的情况下的剖视图。
例如，在加速电压在约10KeV至2MeV的范围内且剂量在约1×1014至1×1016离子/平方厘米的范围内的条件下，离子注入可通过利用离子束4辐射惰性气体（诸如氮和氩）、碳或硅来执行。该方法在距硅基板1的前表面约100nm至几微米的深度范围内形成具有高密度的浅晶体缺陷5。
上述步骤制造出图5中所示的支撑基板10。以此方式制造的支撑基板10具有通过电子束2均匀形成在基板的整个表面上的晶体缺陷3。
利用该晶体缺陷3的效果，可以消除可能由于射频场导致的基板电容变化，而完全不牺牲任何器件特性。因此，这使得可以解决在射频开关器件中发现的谐波失真问题。
此外，除晶体缺陷3之外，支撑基板10还具有通过离子束4在距基板的前表面预定深度范围内形成的浅晶体缺陷5，即，双层晶体缺陷。换句话说，与射频开关器件接触的表面的缺陷密度增加。利用该双层晶体缺陷的效果，可以抑制从小功率输出至大功率输出的宽动态范围内的谐波失真。
要注意的是，当形成用于除去异物的剥离膜时，在完成步骤S110至S130之后该剥离膜可利用蚀刻技术等来消除。
此外，在完成步骤S110至S130之后，可通过在约250至350摄氏度的温度范围内执行热处理来弥补组装步骤中热处理的不足以调整抑制谐波失真的能力。
此外，在本公开的该实施方式中，继辐射电子束之后，执行离子注入，虽然这些步骤的顺序可以以步骤S120的前面是步骤S130的这种方式来互换。在这种情况下，利用离子束4形成的浅晶体缺陷5在多晶硅状态下通过在约500至1050摄氏度的温度范围内的热处理来重结晶，且之后在硅基板1的包括利用离子束2的深度方向的整个表面上形成均匀晶体缺陷3。
图6是比较现有SOI基板的特性的表，且图7是该比较结果以及支撑基板10的特性的图形表示。如图7所示，根据本公开的该第一实施方式的支撑基板10的特性不次于通常展示出优良热导率和介电正切特性的蓝宝石基板，并且提出了根据本公开的该第一实施方式的支撑基板10将是胜过蓝宝石基板的材料的可能性，而条件是提高抑制谐波失真的能力。
（B）第二实施方式
接下来，提供有关本公开的第二实施方式的描述。第二实施方式涉及一种通过利用SOI基板以在将晶体缺陷引入基板接合到射频开关器件的前表面上之后除去SOI基板的原始支撑基板的这种方式在射频开关器件的前表面上重新布线来配置成的设置有外部终端的半导体器件，以及该半导体器件的制造方法。
图8是示出根据本公开第二实施方式的半导体器件的制造方法的流程的流程图。图9至图13分别是用于说明图8中所示的制造方法的每个步骤的剖视图。下文中，沿图8中所示的制造方法的流程提供描述。
在图8中所示的制造方法中，作为开始，制备SOI基板（S210）。
图9示出了用于射频开关器件的典型SOI基板的剖视图。对于用于SOI基板的支撑基板11而言，在具有约8英寸口径的基板的情况下通常可以使用单晶CZ硅基板。用于支撑基板11的CZ硅基板通常可具有（100）面方向，约725μm的膜厚、在约500至5000Ωcm的范围内的电阻率以及在约5×1017至5×1018原子/立方厘米的范围内的氧浓度。
在支撑基板11上，氧化硅膜被层叠为用于SOI基板的埋入氧化（BOX）层12。该氧化硅膜使支撑基板11电绝缘。BOX层12的膜厚通常可以在约50至1000nm的范围内。
进一步地，在BOX层12上，层叠有其上形成有源元件等的SOI基板的顶部硅层13。对于顶部硅层13而言，通常可使用单晶CZ硅基板。用于BOX层12的CZ硅基板通常可具有（100）的面方向、约100至5000nm的范围内的膜厚、约1.0至50Ωcm的范围内的电阻率以及约5×1017至5×1018原子/立方厘米的范围内的氧浓度。
随后，在SOI基板上形成射频开关器件（S220）。
图10示出了根据本公开的该实施方式的射频开关器件的剖视图。根据本公开的该实施方式的射频开关器件以使用如上所述的典型SOI基板并利用例如约0.25μm的最小线宽规则执行单层多晶硅和三层金属线的晶圆工艺的方式来完成。
如图10所示，根据本公开的该实施方式的射频开关器件通常可包括：具有元件分隔层14、漏极区15、源极区16、栅电极17和栅极绝缘膜18的MOSFET组件部分；具有金属布线连接插头19、第一金属布线层20、第二金属布线层22、位于第一金属布线层20与第二金属布线层22之间的金属布线连接插头21、第三金属布线层24和位于第二金属布线层22与第三金属布线层24之间的金属布线连接插头23的多层布线组件部分；以及具有金属布线绝缘膜25的保护膜。
包括元件分隔层14、漏极区15、源极区16、栅电极17和栅极绝缘膜18的层对应于本公开的一种实施方式中的“元件层”的具体但非限制性实例，以及包括金属布线连接插头19、第一金属布线层20、第二金属布线层22、位于第一金属布线层20与第二金属布线层22之间的金属布线连接插头21、第三金属布线层24、位于第二金属布线层22与第三金属布线层24之间的金属布线连接插头23和金属布线绝缘膜25的层对应于本公开的一种实施方式中的“布线层”的具体但非限制性实例。
要注意的是，如稍后所述，由于用于SOI基板的支撑基板11在接合晶体缺陷引入基板之后可被除去，或者可以用晶体缺陷引入基板来替代，所以若能够承受晶圆工艺，则可允许使用廉价支撑基板11。
接下来，晶体缺陷引入基板抵靠在射频开关器件的前顶表面上被接合（S230）。
图11是晶体缺陷引入基板抵靠在已完成的射频开关器件的前顶表面上被接合的情况下的剖视图。该图示出了在本公开的上述第一实施方式中制造的支撑基板10利用粘接剂31抵靠在射频开关器件的前顶表面上被接合的状态。
优选地，用于接合的粘接剂31可具有将支撑基板10与射频开关器件永久接合起来的能力，以及在约0.0001至0.01的范围内的射频特性的介电正切（tanδ）和在约50至1000nm的范围内的膜厚，并且该粘接剂的候选实例可包括硅氧烷基苯并环丁烯（BCB）。在接合支撑基板10之后，粘合力可优选通过在约100至350摄氏度的温度范围内执行热处理来稳定。
要注意的是，在本公开的第二实施方式中，支撑基板10利用粘接剂31来接合，虽然接合方法不限于此，但在通过采用CMP（化学机械抛光）法或BGR（背磨）法执行抛光工作而使前表面平面化之后，也可允许不使用粘接剂的直接接合。
如上所述，通过将支撑基板10抵靠在射频开关器件的前顶表面上接合，射频开关器件被定位于接近在与接触半导体层上的支撑基板10的一侧相反的一侧上的表面。
在这种情况下，作为射频开关器件的MOSFET与支撑基板10之间的距离长于MOSFET与用于SOI基板的原始支撑基板11之间的距离，即，支撑基板11与MOSFET之间的距离大约可以等同于BOX层12的厚度（约1μm），同时支撑基板10与MOSFET之间的距离可约为10μm的量级。
用这样的方式，MOSFET与支撑基板10的分离允许减小谐波失真，并且实验表明谐波失真中约有10dB的改善效果。进一步地，MOSFET与支撑基板10之间的距离不同于BOX层12的厚度，允许在一定程度上进行任选控制，这促进了谐波失真的减小。
下一步骤除去支撑基板11（其是用于SOI基板的原始支撑基板）（S240）。
图12是除去用于SOI基板的支撑基板11以暴露出SOI基板上的BOX层12的情况下的剖视图。图12中所示的支撑基板去除区32表示被剥落或消除的支撑基板11。
用于SOI基板的支撑基板11可通过用CMP法的抛光工作、用BGR法的研磨工作或利用化学溶液（诸如氟化物基硝酸溶液）的湿法蚀刻工艺来除去。例如，以支撑基板11采用CMP或BGR法被研磨至将一块薄膜留在具有BOX层12的边界附近的程度并用湿法蚀刻工艺除去支撑基板11的剩余部分的这种方式，可以在不损坏BOX层12的情况下从SOI基板上除去支撑基板11。要注意的是，在该状态下，允许从用于SOI基板的支撑基板11已存在于其上的表面（即，其上暴露出BOX层12的表面）光学观察射频开关器件的器件图案。
后续步骤通过在除去用于SOI基板的原始支撑基板的一侧的前表面上执行重新布线来设置外部终端（S250）。
图13是在SOI基板的BOX层12的表面上形成重新布线绝缘膜33和金属布线连接沟槽34的情况下的剖视图。
优选地，重新布线绝缘膜33可以是膜厚在约100至5000nm的范围内的氮化硅膜，并且可采用诸如能够在约室温至300摄氏度的温度范围内生成膜的等离子体CVD法等方法来形成。在形成重新布线绝缘膜33之后，蚀刻用于重新布线的直径在约5至100μm的范围内的金属布线连接沟槽34直至利用光刻和干法蚀刻技术的第一金属布线层20，从而暴露出第一金属布线层20。
图14是示出本公开的第二实施方式的最终形式的剖视图。为实现该最终形式，作为第一步骤，位于金属布线连接沟槽34底部的第一金属布线层20的清洁表面利用反向溅射氩或任何其他技术而暴露出来，以便采用溅射法沉积厚度在约10至200nm的范围内的钛膜，并且厚度在约50至500nm的范围内的铜膜35采用溅射法沉积以形成镀铜用的电极。
在此之后，利用光刻技术来执行重新布线。该重新布线的线宽可以在约5至100μm的范围内。要排除重新布线的任何区域利用光敏有机膜（诸如光刻胶膜和薄膜）来电气绝缘，并采用电解法沉淀厚度在约1至10μm的范围内的金属铜膜35以在要重新布线的一部分上镀上金属铜35。
进一步地，在利用湿法蚀刻技术或干法蚀刻技术依次除去利用光刻技术形成的光敏有机膜和采用溅射法形成的钛膜时，形成膜厚在约1至10μm范围内且线宽在约5至100μm的范围内的重新布线金属布线层35。
随后，涂覆光敏聚酰亚胺作为重新布线保护膜36以及焊球37的导向孔。焊球37与其他焊球一起形成BGA（球栅阵列）。用于芯片电极的焊球37利用光刻技术被打孔以便在氮气气氛下约250至300摄氏度的温度范围内执行固化约60分钟。
最后，采用干法蚀刻技术（诸如氧等离子体法）除去通过固化形成在用于芯片电极的焊球37的导向孔内侧的有机绝缘膜，并且用于芯片电极的焊球37被形成在金属铜35的清洁表面上。该步骤使图14中所示的重新布线完成。
要注意的是，在本公开的第二实施方式中，在SOI基板的BOX层12侧进行重新布线，但是绝缘膜可作为保护膜形成在SOI基板的BOX层12侧上以通过形成在支撑基板10侧的TSV（硅通孔）进行重新布线。
在上述步骤中制造的半导体器件中，即使当射频信号流过布线以传输控制信号至MOSFET时，载流子（诸如空穴和电子）将出现在支撑基板10上，这些载流子也可在被引入支撑基板10中的晶体缺陷的使用寿命内在到达具有金属布线绝缘膜25的边界附近之前消失。
相应地，这防止载体在基板的前表面上聚集，并防止引线与支撑基板10之间出现电容。因此，这具有减少可能由于在开关操作期间上升的谐波场导致的基板电容变化的影响。
图15是用于说明抑制根据本公开的第二实施方式的半导体器件中的谐波失真的效果的表。对于当射频信号（例如，几千兆赫信号）以大约35dBm的功率输入时生成的第二谐波和第三谐波中的每一个的信号强度，该表示出了比较利用有电子束辐射的支撑基板的情况和利用没有电子束辐射的支撑基板的情况的结果。
如该表所示，可发现在使用有电子束辐射的支撑基板时，与没有电子束辐射的支撑基板相比，对于第二谐波来说该强度减弱约20dB，且对于第三谐波来说减弱约25dB。要注意的是，该表中引用的测试使用在大约4.6MeV和504kGy的辐射条件下被施加电子束的支撑基板作为具有电子束辐射的支撑基板。
进一步地，为将支撑基板10抵靠在形成有MOSFET的一侧的表面上接合，非常薄的BOX层仅被插入MOSFET与支撑基板10上的硅层之间。
这里，由于MOSFET主要在射频开关器件之间产生热量，并且硅的热传导系数高于氧化膜，所以可实现与现有结构相比确保进一步促进散热的结构。另外，可以通过经由焊球37的金属和环境空气的传导将热量传递至其上安装有开关器件元件的印刷电路板，这进一步提高散热效果。
（C）第三实施方式
接下来，提供有关本公开的第三实施方式的描述。根据本公开的第三实施方式的半导体器件设置有通过利用SOI基板以在将临时支撑基板抵靠在射频开关器件的前表面上接合之后用于SOI基板的原始支撑基板用晶体缺陷引入基板替代并在此后除去临时支撑基板的这种方式在射频开关器件的前表面上重新布线而配置成的外部终端。下文中，提供有关该半导体器件的制造方法和结构的实例的描述。
图16是示出根据本公开的第三实施方式的半导体器件的制造方法的流程的流程图。图17至图20分别是用于说明图16中所示的制造方法的每个步骤的剖视图。下文中，沿图16中所示的制造方法的流程提供描述。
要注意的是，由于在完成晶圆工艺之后利用要用于射频开关器件的典型SOI基板的结构和制造方法的实例与在本公开的上述第二实施方式中说明的图9和图10中的情况相同，所以基本上与根据第二实施方式的该情况的组件相同的任何组件部分用相同附图标记表示，并且适当省略详细描述。
在图16中所示的制造方法中，在执行与根据本公开的上述第二实施方式的步骤S210和S220类似的步骤S310和S320之后，执行接合临时支撑基板和除去原始支撑基板（S330）。
图17是在将临时支撑基板42抵靠在已完成的射频开关器件的前顶表面上接合之后除去用于SOI基板的支撑基板11的情况下的剖视图。要注意的是，该图示出了所除去的支撑基板11作为支撑基板去除区43。
作为用于临时支撑基板42的材料，可能由于其自身的重量或应力而导致的较少翘曲的材料（诸如硅、陶瓷和石英）可以是优选的。对于具有约8英寸口径尺寸的基板而言，在约100至1500μm的范围内的厚度可能是适用的。进一步地，从防止任何缺乏粘合均匀性的角度来说，临时支撑基板42的平面特性可优选等同于硅基板的镜面晶圆的平面特性。
临时支撑基板42临时利用临时粘接剂41来接合。对于临时粘接剂41而言，允许利用热量或光轻易剥去的任何类型可以是适用的。当用于临时支撑基板42的材料很难在其中传播光（诸如硅和陶瓷材料）时，利用热量剥去的类型可以是适用的，且当用于临时支撑基板42的材料容易在其中传播光（诸如石英材料）时，利用光剥去的类型可以是适用的。优选地，临时粘接剂41的膜厚可在约100nm至10μm的范围内。
支撑基板11（其是用于SOI基板的原始支撑基板）通过CMP法的抛光工作、BGR法的研磨工作或利用化学溶液（诸如氟化物基硝酸溶液）的湿法蚀刻工艺来除去。在该阶段，暴露出器件背面的SOI基板上的BOX层12。
随后，用引入第一类型晶体缺陷的晶体缺陷引入基板来替代原始支撑基板，并除去临时支撑基板（S340）。
图18是示出在用支撑基板10替代支撑基板11之后除去临时支撑基板42和临时粘接剂41的状态的剖视图。该图分别表示临时支撑基板42和临时粘接剂41的去除迹线作为临时支撑基板去除区45和临时粘接剂去除区46。
支撑基板10利用粘接剂44抵靠在BOX层12上接合。优选地，粘接剂44可具有约0.0001至0.01的范围内的射频特性的介电正切（tanδ）和约50至1000nm的范围内的膜厚以确保永久接合，并且该粘接剂的候选实例可包括硅氧烷基苯并环丁烯（BCB）。
要注意的是，在本公开的该第三实施方式中，支撑基板10利用粘接剂44抵靠在射频开关器件背面的BOX层12上永久接合，虽然在BOX层12暴露之后的接合方法不限于此，但也可以通过采用CMP法或BGR法等执行抛光工作来允许不使用粘接剂的直接接合。
在此之后，通过根据临时粘接剂41的特性执行加热或光辐射来除去临时支撑基板42和临时粘接剂41。
最后，在约100至350摄氏度的温度范围内可以优选执行热处理以稳定支撑基板11与支撑基板10之间的粘合力。
接下来，通过在射频开关器件的前表面侧上进行重新布线来设置外部终端（S350）。
图19是在射频开关器件的前表面侧上形成重新布线绝缘膜47和金属布线连接沟槽48的情况下的剖视图。
优选地，重新布线绝缘膜47可以是膜厚在约100至5000nm的范围内的氮化硅膜，并且可采用诸如能够在约室温至300摄氏度的温度范围内生成膜的等离子体CVD法等方法来形成。
在形成重新布线绝缘膜47之后，蚀刻用于重新布线的直径在约5至100μm的范围内的金属布线连接沟槽48直至利用光刻和干法蚀刻技术的第三金属布线层24，从而暴露出第三金属布线层24。
图20是示出本公开的第三实施方式的最终形式的剖视图。
为实现该最终形式，作为第一步骤，位于金属布线连接沟槽48底部的第三金属布线层24的清洁表面利用反向溅射氩或任何其他技术而暴露出来，并采用溅射法等沉积厚度在约10至200nm的范围内的钛膜以及厚度在约50至500nm的范围内的铜膜49以形成镀铜用的电极。
在此之后，利用光刻技术来执行线宽在约5至100μm的范围内的重新布线。要排除重新布线的任何区域利用光敏有机膜（诸如光刻胶膜和薄膜）来电气绝缘，并采用电解法沉淀厚度在约1至10μm的范围内的金属铜膜49以在要重新布线的一部分上镀上金属铜49。
进一步地，在利用湿法蚀刻技术或干法蚀刻技术依次除去利用光刻技术形成的光敏有机膜和采用溅射法形成的钛膜时，形成用于重新布线的膜厚在约1至10μm范围内且线宽在约5至100μm的范围内的重新布线金属布线层49。
随后，涂覆光敏聚酰亚胺作为重新布线保护膜50，并且用于芯片电极的焊球51的导向孔利用光刻技术被打孔以便在氮气气氛下在约250至300摄氏度的温度范围内执行固化约60分钟。
最后，采用干法蚀刻技术（诸如氧等离子体法）除去通过固化形成在用于芯片电极的焊球51的导向孔内侧的有机绝缘膜，并且用于芯片电极的焊球51被形成在金属铜49的清洁表面上。该步骤使重新布线完成。
要注意的是，在迄今描述的本公开的第三实施方式中，在射频开关器件的前表面侧上经由触头进行重新布线，但是绝缘膜可作为保护膜被形成在器件的前表面侧上以通过形成在支撑基板10侧的TSV进行重新布线。
在以上述方式配置的根据本公开的第三实施方式的半导体器件中，可以利用与目前可用的基板类似的SOI基板通过使用支撑基板10来获得射频开关器件。在与目前可用的基板类似的形状的情况下，根据本公开的第三实施方式的半导体器件与根据本公开的第二实施方式的半导体器件相比，可能在散热方面存在缺点，但它像散热器那样确保获得热逃逸通道以耗散瞬间产生的热量。
（D）第四实施方式
接下来，提供有关本公开的第四实施方式的描述。在本公开的第四实施方式中，在利用SOI基板的射频开关器件中，在将晶体缺陷引入基板抵靠在射频开关器件的前表面上接合之后，用于SOI基板的原始支撑基板也用晶体缺陷引入基板替代，并在此后经由用于射频开关器件背面的晶体缺陷引入基板的TSV进行重新布线。下文中，提供有关该半导体器件的制造方法和结构的实例的描述。
图21是示出根据本公开的第四实施方式的半导体器件的制造方法的流程的流程图。图22至图25分别是用于说明图21中所示的制造方法的每个步骤的剖视图。下文中，沿图21中所示的制造方法的流程提供描述。
要注意的是，由于在完成晶圆工艺之后利用要用于射频开关器件的典型SOI基板的结构和制造方法的实例与在本公开的上述第二实施方式中说明的图9和图10中的情况相同，所以基本上与根据第二实施方式的这些情况的组件相同的任何组件部分用相同附图标记表示，并且适当省略详细描述。
在图21中所示的制造方法中，在执行与根据本公开的上述第二实施方式的步骤S210和S220类似的步骤S410和S420之后，将晶体缺陷引入基板抵靠在射频开关器件的前顶表面上接合（S430）。
图22是在将支撑基板10a作为晶体缺陷引入基板抵靠在已完成的射频开关器件的前表面上接合之后除去用于SOI基板的支撑基板11的情况下的剖视图。支撑基板10a与在本公开的上述第一实施方式中制造的支撑基板10相同，并且配置在具有晶体缺陷3a和浅晶体缺陷5a的双层中，其中，晶体缺陷3a与晶体缺陷3类似。
图22示出了根据本公开的上述第一实施方式的支撑基板10利用第一粘接剂61抵靠在射频开关器件的前顶表面上接合的状态。要注意的是，图22示出了除去支撑基板11的位置处的SOI基板的支撑基板去除区62。
优选地，用于接合的第一粘接剂61可具有将支撑基板10与射频开关器件永久接合起来的能力，以及在约为0.0001至0.01的范围内的射频特性的介电正切（tanδ）和在约为50至1000nm的范围内的膜厚，并且该粘接剂的候选实例可包括硅氧烷基苯并环丁烯（BCB）。在接合支撑基板10之后，粘合力可优选通过在约100至350摄氏度的温度范围内执行热处理来稳定。
要注意的是，在本公开的该第四实施方式中，支撑基板10利用第一粘接剂61来接合射频开关器件，虽然接合方法不限于此，但在通过采用CMP法或BGR法执行抛光工作使前表面平面化之后，也可允许不使用粘接剂的直接接合。
可以通过用CMP法的抛光工作、用BGR法的研磨工作或利用化学溶液（诸如氟化物基硝酸溶液）的湿法蚀刻工艺来除去用于SOI基板的支撑基板11。在该阶段，暴露出器件背面的SOI基板上的BOX层12。
随后，用作为晶体缺陷引入基板的支撑基板10b来替代作为原始支撑基板的支撑基板11（S440）。
第四实施方式的支撑基板10b利用根据本公开的上述第一实施方式的半导体器件的制造方法来制造。具体地，支撑基板10b中的晶体缺陷3b与图3中的晶体缺陷3类似。晶体缺陷3b利用根据本公开的上述第一实施方式的方法来形成。浅晶体缺陷5b与图4和图5中的浅晶体缺陷5类似。浅晶体缺陷5b利用根据本公开的上述第一实施方式的方法来形成。图23是支撑基板11用支撑基板10b替代的情况下的剖视图。支撑基板10b利用第二粘接剂63抵靠在射频开关器件背面的BOX层12上永久地接合。然而，接合BOX层12和支撑基板10b的方法不限于此，但是例如，在暴露出BOX层12之后也可允许使用等离子体法或任何其他方法的直接接合。
与第一粘接剂61一样，为确保永久接合，用于接合的第二粘接剂63可优选具有在约0.0001至0.01的范围内的射频特性的介电正切（tanδ）和在约50至1000nm的范围内的膜厚，并且该粘接剂的候选实例可包括硅氧烷基苯并环丁烯（BCB）。随后，可优选在约100至350摄氏度的温度范围内执行热处理来稳定粘合力。
在此之后，通过从晶体缺陷引入基板的一侧进行重新布线来设置外部终端，该晶体缺陷引入基板采用用于SOI基板的原始支撑基板来替代（S450）。
图24是在用支撑基板10b替代支撑基板11之后从支撑基板10b侧形成用于金属布线连接的TSV64和重新布线绝缘膜65的情况下的剖视图。
为形成该形状，作为开始，通过蚀刻直至利用光刻和干法蚀刻技术的第一金属布线层20来形成用于金属布线连接的直径在约5至100μm的范围内的TSV64，从而暴露出第一金属布线层20。
接下来，为形成用于支撑基板10b的电绝缘膜，利用允许在室温至约300摄氏度的温度范围内形成膜的等离子体CVD法等形成厚度在约100nm至20μm的范围内的重新布线绝缘膜65。
由于重新布线绝缘膜65也形成在用于金属布线连接的TSV64底部的第一金属布线层20的前表面上，所以当利用干法蚀刻技术（诸如RIE（反应离子蚀刻））执行整个区的回刻时，蚀刻形成在第一金属布线层20前侧上的重新布线绝缘膜65，并形成厚度在约50至10μm的范围内的重新布线绝缘膜65被选择性保留在用于金属布线连接的TSV64的侧壁上的结构。
图25是示出根据本公开的第四实施方式的半导体器件的最终形式的剖视图。为实现该最终形式，作为第一步骤，位于用于金属布线连接的TSV64底部的第一金属布线层20的清洁表面利用反向溅射氩或任何其他技术而暴露出来，并采用溅射法等沉积厚度在约10至200nm的范围内的钛膜以及厚度在约50至500nm的范围内的铜膜66以形成镀铜用的电极。
在此之后，利用光刻技术来执行线宽在约5至100μm的范围内的重新布线。要排除重新布线的任何区域利用光敏有机膜（诸如光刻胶膜和薄膜）来电气绝缘，并采用电解法沉淀厚度在约1至10μm的范围内的金属铜膜66以在要重新布线的一部分上镀上金属铜66。
进一步地，在利用湿法蚀刻技术或干法蚀刻技术除去利用光刻技术形成的光敏有机膜和采用溅射法形成的钛膜时，形成用于重新布线的膜厚在约1至10μm范围内且线宽在约5至100μm的范围内的重新布线金属布线层66。
随后，涂覆光敏聚酰亚胺作为重新布线保护膜67，并且用于芯片电极的焊球68的导向孔利用光刻技术被打孔以便在氮气气氛下在约250至300摄氏度的温度范围内执行固化约60分钟。
最后，采用干法蚀刻技术（诸如氧等离子体法）除去通过固化形成在用于芯片电极的焊球68的导向孔内侧的有机绝缘膜，并且用于芯片电极的焊球68被形成在金属铜66的清洁表面上。该步骤使重新布线完成。
要注意的是，在本公开的该实施方式中，经由TSV从抵靠在射频开关器件的后表面侧上接合的支撑基板10b的一侧进行重新布线，但是可以经由TSV从抵靠在射频开关器件的前表面侧上接合的支撑基板10a的一侧进行重新布线。
在以上述方式制造的根据本公开的第四实施方式的半导体器件中，由于支撑基板10抵靠在形成有射频开关器件的半导体层的两侧上接合，所以保证了两条散热路径，这与本公开的上述第二和第三实施方式相比，在散热效果方面更有利。
（E）第五实施方式
图26示出了根据本公开的第五实施方式的RF（射频）模块（射频模块，或“天线开关模块”）100的实例。RF模块100设置有IC（集成电路）300。IC300安装有SOI基板和射频开关器件。SOI基板包括根据上述第一实施方式至第四实施方式的支撑基板10、10a和10b中的任一个。RF模块100除IC300之外还设置有DCDC转换器200和FEM（前端模块）400。DCDC转换器200为IC300和FEM400的每一个提供电压。IC300包括开关SW和控制开关SW的逻辑电路301。在IC300中，开关SW从天线ANT接收无线信号，并选择RF信号。FEM400包括IPD（智能功率器件）401和反相器402，并放大在IC300中选择的RF信号。例如，IPD401可以是诸如二极管的元件。将从FEM400输出的信号提供给信号处理部500以便转换为数字信号。信号处理部500可包括各种IC（诸如RF部和BB（基带）部）。要注意的是，在第五实施方式中，利用SOI基板的射频开关器件适用于接收器模块，但是本技术不限于此。在一种实施方式中，利用上述SOI基板的射频开关器件可适用于发射器模块。
（F）实例性实施方式的总结
根据迄今描述的本公开的第二至第四实施方式，在SOI基板上具有射频开关器件的半导体器件中，晶体缺陷3作为第一类型晶体缺陷均匀形成在用于SOI基板的支撑基板10的整个表面上。结果，这使得可以防止由于要形成在SOI基板上的天线开关中的MOSFET自发热导致的任何热破坏以便控制射频的大功率输出，并同时保持优良的谐波失真特性。同样，根据本公开的第五实施方式，射频模块安装有利用上述SOI基板的射频开关器件。结果，这使得可以实现具有较高可靠性的射频模块。
要注意的是，本技术不限于上述实施方式和修改例，但也包含上述实施方式和修改例中公开的每个配置相互替换或改变其组合的配置、已知技术中公开的每个配置以及上述实施方式和修改例相互替换或改变其组合的配置等。进一步地，本技术的技术范围不限于上述实施方式，但涵盖权利要求及其等同物中描述的元件。
此外，本技术包含本文描述的且并入本文的各种实施方式的一些或全部的任何可能组合。
可以至少根据本公开的上述实例性实施方式实现以下配置。
（1）一种半导体器件，包括：
绝缘体上硅基板，包括支撑基板，所述支撑基板包括在整个支撑基板上具有均匀密度的第一晶体缺陷；以及
射频开关器件，被设置在所述绝缘体上硅基板上。
（2）根据（1）所述的半导体器件，其中，支撑基板之外的区域不包括第一晶体缺陷。
（3）根据（1）或（2）所述的半导体器件，其中，支撑基板通过粘合剂粘贴来与包括元件层和布线层的半导体层接合，所述元件层设置有射频开关器件，且所述布线层设置有金属线。
（4）根据（3）所述的半导体器件，其中，射频开关器件设置在接近半导体层的表面的半导体层中，所述表面位于半导体层的与支撑基板接触的表面的相对侧上。
（5）根据（3）所述的半导体器件，其中，射频开关器件设置在接近半导体层的与支撑基板接触的表面的半导体层中。
（6）根据（3）所述的半导体器件，其中，支撑基板通过粘合剂粘贴被接合在半导体层的两侧上。
（7）根据（3）至（6）中任一项所述的半导体器件，其中，从半导体层的靠近射频开关器件的表面对半导体层进行重新布线。
（8）根据（3）至（6）中任一项所述的半导体器件，其中，从半导体层的远离射频开关器件的表面对半导体层进行重新布线。
（9）根据（3）至（8）中任一项所述的半导体器件，其中，经由穿过支撑基板到达半导体层的硅通孔对半导体层进行重新布线。
（10）根据（1）至（9）中任一项所述的半导体器件，其中，支撑基板包括支撑基板的与半导体层接合的一侧上的晶体缺陷层，所述晶体缺陷层包括第二晶体缺陷。
（11）根据（10）所述的半导体器件，其中，晶体缺陷层的第二晶体缺陷通过离子注入惰性气体、碳和硅中的一个被设置在距与半导体层接合的一侧上的表面约100nm至几微米的深度范围内。
（12）根据（1）至（11）中任一项所述的半导体器件，其中，支撑基板的第一晶体缺陷通过辐射电子束来设置，并且其密度范围约为1×1014块/立方厘米至1×1016块/立方厘米。
（13）根据（1）至（12）中任一项所述的半导体器件，其中，支撑基板包括第一晶体缺陷设置在氧浓度约为1×1015至1×1017原子/立方厘米的范围内、电阻率约为100至1×105Ωcm的范围内以及采用浮区法制造的硅基板上的基板，或者包括第一晶体缺陷设置在电阻率约为100至1×105Ωcm的范围内的硅基板上且硅在采用切克劳斯基法和施加磁场的切克劳斯基法制造的基板上外延生长的基板。
（14）一种天线开关模块，包括根据（1）至（13）中任一项所述的半导体器件。
（15）一种半导体器件的制造方法，所述方法包括：
通过依次将元件层和布线层层叠在绝缘体上硅基板上而在绝缘体上硅基板上形成半导体层，所述元件层包括射频开关器件，且所述布线层包括金属线；
制造形成有在整个晶体缺陷引入基板上具有均匀密度的第一晶体缺陷的晶体缺陷引入基板；以及
通过粘合剂粘贴将制造的晶体缺陷引入基板与半导体层的表面接合。
（16）根据（15）所述的半导体器件的制造方法，其中，在接合制造的晶体缺陷引入基板的过程中，在晶体缺陷引入基板在布线层侧通过粘合剂粘贴而与半导体层的表面接合之后，除去绝缘体上硅基板的原始支撑基板。
（17）根据（15）所述的半导体器件的制造方法，其中，在接合制造的晶体缺陷引入基板的过程中，
在临时支撑基板在布线层侧通过粘合剂粘贴而与半导体层的表面接合之后，除去绝缘体上硅基板的原始支撑基板，
晶体缺陷引入基板，代替原始支撑基板，在元件层侧通过粘合剂粘贴与半导体层的表面接合，并且
随后除去临时支撑基板。
（18）根据（15）所述的半导体器件的制造方法，其中，在接合制造的晶体缺陷引入基板的过程中，
在将晶体缺陷引入基板在布线层侧通过粘合剂粘贴而与半导体层的表面接合之后，除去绝缘体上硅基板的原始支撑基板，并且
晶体缺陷引入基板，代替原始支撑基板，在元件层侧通过粘合剂粘贴也与半导体层的表面接合。
（19）根据（15）所述的半导体器件的制造方法，其中，在接合制造的晶体缺陷引入基板的过程中，
在将临时支撑基板在布线层侧通过粘合剂粘贴与半导体层的表面接合之后，除去绝缘体上硅基板的原始支撑基板，
晶体缺陷引入基板，代替原始支撑基板，在元件层侧通过粘合剂粘贴与半导体层的表面接合，并且
晶体缺陷引入基板在布线层侧通过粘合剂粘贴也与半导体层的表面接合。
[1]一种具有射频开关的半导体器件，所述半导体器件包括：
金属布线绝缘膜，与硅基板接合；以及
遍及整个所述硅基板的晶体缺陷；以及
第一晶体缺陷层，从所述硅基板的表面延伸进所述硅基板中，晶体缺陷遍布整个所述第一晶体缺陷层而形成。
[2]根据[1]所述的半导体器件，进一步包括：
遍布整个所述硅基板的氧，所述硅基板中的所述氧的浓度在约1×1015至约1×1017个原子/立方厘米的范围内。
[3]根据[1]或[2]所述的半导体器件，进一步包括：
所述第一晶体缺陷层中的惰性气体离子。
[4]根据[1]至[3]中任一项所述的半导体器件，进一步包括：
粘接剂，被配置为将所述硅基板的所述表面接合至所述金属布线绝缘膜，所述粘接剂位于所述第一晶体缺陷层与所述金属布线绝缘膜之间。
[5]根据[1]至[4]中任一项所述的半导体器件，其中，所述金属布线绝缘膜位于所述硅基板与支撑基板之间，所述支撑基板是来自由硅、陶瓷和石英组成的组中的材料。
[6]根据[1]至[5]中任一项所述的半导体器件，进一步包括：
金属铜膜，接触第一金属布线层，所述第一金属布线层和第二金属布线层位于所述金属布线绝缘膜中。
[7]根据[6]所述的半导体器件，进一步包括：
金属布线连接插头，位于所述第一金属布线层与所述第二金属布线层之间，所述金属布线连接插头接触所述第一金属布线层和所述第二金属布线层。
[8]根据[7]所述的半导体器件，进一步包括：
重新布线绝缘膜，位于所述金属布线绝缘膜与重新布线保护膜之间，所述金属铜膜的一部分位于所述重新布线保护膜与所述重新布线绝缘膜之间。
[9]根据[8]所述的半导体器件，进一步包括：
焊球，延伸通过所述重新布线保护膜，所述金属铜膜的所述部分接触所述焊球。
[10]根据[1]至[9]中任一项所述的半导体器件，进一步包括：
元件分隔层，位于埋氧层与所述金属布线绝缘膜之间，晶体管的漏电极和源电极位于所述元件分隔层中。
[11]根据[10]所述的半导体器件，其中，所述埋氧层位于所述重新布线绝缘膜与所述元件分隔层之间。
[12]根据[10]或[11]所述的半导体器件，其中，所述埋氧层位于所述第一晶体缺陷层与所述元件分隔层之间。
[13]根据[1]至[12]中任一项所述的半导体器件，进一步包括：
第二晶体缺陷层，位于所述硅基板中，所述第二晶体缺陷层位于所述金属布线绝缘膜与所述第一晶体缺陷层之间。
[14]根据[13]所述的半导体器件，其中，所述第二晶体缺陷层从所述硅基板的所述表面延伸进所述第一晶体缺陷层中，所述第一晶体缺陷层不同于所述第二晶体缺陷层。
[15]根据[13]或[14]所述的半导体器件，其中，所述第一晶体缺陷层从所述第二晶体缺陷层延伸至所述硅基板的相对表面。
[16]一种天线开关模块，包括：
根据[1]至[15]中任一项所述的半导体器件；
集成电路，安装有射频开关器件和硅基板。
[17]一种半导体器件的制造方法，所述方法包括：
遍布整个硅基板形成晶体缺陷，辐射或扩散被用于形成所述晶体缺陷，以及之后，
将离子注入所述硅基板的表面中以形成晶体缺陷层，所述晶体缺陷层从所述硅基板的所述表面延伸进所述晶体缺陷中。
[18]根据[17]所述的方法，其中，所述辐射来自于由电子束辐射、伽马射线辐射和中子射线辐射组成的组中。
[19]根据[17]或[18]所述的方法，其中，重金属材料在所述扩散期间被扩散。
[20]根据[17]或[19]所述的方法，其中，用于生长或制造所述硅基板的工艺来自于由浮区法、切克劳斯基法和施加磁场的切克劳斯基法组成的组中。
[21]根据[17]至[20]中任一项所述的方法，其中，所述硅基板中的氧的浓度为约1×1015至约1×1017个原子/立方厘米，所述硅基板具有约100至约1×105Ωcm。
[22]根据[17]至[21]中任一项所述的方法，进一步包括：
将所述晶体缺陷层接合至金属布线绝缘膜，第一金属布线层和第二金属布线层位于所述金属布线绝缘膜中。
[23]根据[22]所述的方法，进一步包括：
穿过重新布线绝缘膜形成金属布线连接沟槽，所述金属布线连接沟槽终止于所述第一金属布线层处。
[24]根据[23]所述的方法，进一步包括：
将金属铜膜沉积进所述金属布线连接沟槽中，所述金属铜膜接触所述第一金属布线层。
[25]根据[24]所述的方法，进一步包括：
在所述重新布线绝缘膜上形成重新布线保护膜，所述金属铜膜的一部分位于所述重新布线保护膜与所述重新布线绝缘膜之间。
[26]根据[24]或[25]所述的方法，其中，支撑基板位于所述金属布线绝缘膜与所述重新布线绝缘膜之间，另一硅基板是所述支撑基板。
[27]根据[26]所述的方法，其中，其他晶体缺陷遍布整个所述支撑基板，另一晶体缺陷层从所述支撑基板的表面延伸进所述其他晶体缺陷中。
[28]根据[24]至[27]中任一项所述的方法，进一步包括：
穿过所述重新布线保护膜形成导向孔，所述导向孔暴露出所述金属铜膜的一部分。
[29]根据[28]所述的方法，进一步包括：
将焊球沉积到所述导向孔中，所述金属铜膜的所述部分接触所述焊球。
本公开包含涉及于2012年11月7日向日本专利局提交的日本在先专利申请JP2012-245161中所公开的主题，将其全部内容结合于此供参考。
本领域技术人员应理解，根据设计需求和其它因素可进行各种修改、组合、子组合以及变更，只要其在所附权利要求或其等同物的范围之内。

Claims (29)

1.一种具有射频开关的半导体器件，所述半导体器件包括：
金属布线绝缘膜，与硅基板接合；以及
第一晶体缺陷层，从所述硅基板的表面延伸进所述硅基板中，晶体缺陷遍布整个所述第一晶体缺陷层而形成。
2.根据权利要求1所述的半导体器件，进一步包括：
遍布整个所述硅基板的氧，所述硅基板中的所述氧的浓度在1×1015个原子/立方厘米至1×1017个原子/立方厘米的范围内。
3.根据权利要求1所述的半导体器件，进一步包括：
所述第一晶体缺陷层中的惰性气体离子。
4.根据权利要求1所述的半导体器件，进一步包括：
粘接剂，被配置为将所述硅基板的所述表面接合至所述金属布线绝缘膜，所述粘接剂位于所述第一晶体缺陷层与所述金属布线绝缘膜之间。
5.根据权利要求1所述的半导体器件，其中，所述金属布线绝缘膜位于所述硅基板与支撑基板之间，所述支撑基板是来自由硅、陶瓷和石英组成的组中的材料。
6.根据权利要求1所述的半导体器件，进一步包括：
金属铜膜，接触第一金属布线层，所述第一金属布线层和第二金属布线层位于所述金属布线绝缘膜中。
7.根据权利要求6所述的半导体器件，进一步包括：
金属布线连接插头，位于所述第一金属布线层与所述第二金属布线层之间，所述金属布线连接插头接触所述第一金属布线层和所述第二金属布线层。
8.根据权利要求7所述的半导体器件，进一步包括：
重新布线绝缘膜，位于所述金属布线绝缘膜与重新布线保护膜之间，所述金属铜膜的一部分位于所述重新布线保护膜与所述重新布线绝缘膜之间。
9.根据权利要求8所述的半导体器件，进一步包括：
焊球，延伸通过所述重新布线保护膜，所述金属铜膜的所述部分接触所述焊球。
10.根据权利要求1所述的半导体器件，进一步包括：
元件分隔层，位于埋氧层与所述金属布线绝缘膜之间，晶体管的漏电极和源电极位于所述元件分隔层中。
11.根据权利要求10所述的半导体器件，其中，所述埋氧层位于所述重新布线绝缘膜与所述元件分隔层之间。
12.根据权利要求10所述的半导体器件，其中，所述埋氧层位于所述第一晶体缺陷层与所述元件分隔层之间。
13.根据权利要求1所述的半导体器件，进一步包括：
第二晶体缺陷层，位于所述硅基板中，所述第二晶体缺陷层位于所述金属布线绝缘膜与所述第一晶体缺陷层之间。
14.根据权利要求13所述的半导体器件，其中，所述第二晶体缺陷层从所述硅基板的所述表面延伸进所述第一晶体缺陷层中，所述第一晶体缺陷层不同于所述第二晶体缺陷层。
15.根据权利要求13所述的半导体器件，其中，所述第一晶体缺陷层从所述第二晶体缺陷层延伸至所述硅基板的相对表面。
16.一种天线开关模块，包括：
根据权利要求1所述的半导体器件；
集成电路，安装有射频开关器件和硅基板。
17.一种半导体器件的制造方法，所述方法包括：
遍布整个硅基板形成晶体缺陷，辐射或扩散被用于形成所述晶体缺陷，以及之后，
将离子注入所述硅基板的表面中以形成晶体缺陷层，所述晶体缺陷层从所述硅基板的所述表面延伸进所述晶体缺陷中。
18.根据权利要求17所述的方法，其中，所述辐射来自于由电子束辐射、伽马射线辐射和中子射线辐射组成的组。
19.根据权利要求17所述的方法，其中，重金属材料在所述扩散期间被扩散。
20.根据权利要求17所述的方法，其中，用于生长或制造所述硅基板的工艺来自于由浮区法、切克劳斯基法和施加磁场的切克劳斯基法组成的组。
21.根据权利要求17所述的方法，其中，所述硅基板中的氧的浓度为1×1015个原子/立方厘米至1×1017个原子/立方厘米，所述硅基板具有100Ωcm至1×105Ωcm。
22.根据权利要求17所述的方法，进一步包括：
将所述晶体缺陷层接合至金属布线绝缘膜，第一金属布线层和第二金属布线层位于所述金属布线绝缘膜中。
23.根据权利要求22所述的方法，进一步包括：
穿过重新布线绝缘膜形成金属布线连接沟槽，所述金属布线连接沟槽终止于所述第一金属布线层处。
24.根据权利要求23所述的方法，进一步包括：
将金属铜膜沉积进所述金属布线连接沟槽中，所述金属铜膜接触所述第一金属布线层。
25.根据权利要求24所述的方法，进一步包括：
在所述重新布线绝缘膜上形成重新布线保护膜，所述金属铜膜的一部分位于所述重新布线保护膜与所述重新布线绝缘膜之间。
26.根据权利要求24所述的方法，其中，支撑基板位于所述金属布线绝缘膜与所述重新布线绝缘膜之间，另一硅基板是所述支撑基板。
27.根据权利要求26所述的方法，其中，其他晶体缺陷遍布整个所述支撑基板，另一晶体缺陷层从所述支撑基板的表面延伸进所述其他晶体缺陷中。
28.根据权利要求24所述的方法，进一步包括：
穿过所述重新布线保护膜形成导向孔，所述导向孔暴露出所述金属铜膜的一部分。
29.根据权利要求28所述的方法，进一步包括：
将焊球沉积到所述导向孔中，所述金属铜膜的所述部分接触所述焊球。
CN201310533560.9A 2012-11-07 2013-10-31 半导体器件、半导体器件的制造方法及天线开关模块 Active CN103811474B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012-245161 2012-11-07
JP2012245161A JP6024400B2 (ja) 2012-11-07 2012-11-07 半導体装置、半導体装置の製造方法、及びアンテナスイッチモジュール

Publications (2)

Publication Number Publication Date
CN103811474A true CN103811474A (zh) 2014-05-21
CN103811474B CN103811474B (zh) 2018-03-27

Family

ID=50621585

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310533560.9A Active CN103811474B (zh) 2012-11-07 2013-10-31 半导体器件、半导体器件的制造方法及天线开关模块

Country Status (3)

Country Link
US (4) US8987866B2 (zh)
JP (1) JP6024400B2 (zh)
CN (1) CN103811474B (zh)

Cited By (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160126196A1 (en) 2014-11-03 2016-05-05 Rf Micro Devices, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US9824951B2 (en) 2014-09-12 2017-11-21 Qorvo Us, Inc. Printed circuit module having semiconductor device with a polymer substrate and methods of manufacturing the same
US20170358511A1 (en) 2016-06-10 2017-12-14 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US20180019184A1 (en) 2016-07-18 2018-01-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US20180044177A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10038055B2 (en) 2015-05-22 2018-07-31 Qorvo Us, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US20180228030A1 (en) 2014-10-01 2018-08-09 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10062583B2 (en) 2016-05-09 2018-08-28 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10109550B2 (en) 2016-08-12 2018-10-23 Qorvo Us, Inc. Wafer-level package with enhanced performance
US20190013255A1 (en) 2017-07-06 2019-01-10 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US20190074271A1 (en) 2017-09-05 2019-03-07 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US20190074263A1 (en) 2017-09-05 2019-03-07 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10486963B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
CN110767625A (zh) * 2018-07-25 2020-02-07 中芯长电半导体（江阴）有限公司 一种rdl金属线的制造方法及结构
US20200235054A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US20210296199A1 (en) 2018-11-29 2021-09-23 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US20220139862A1 (en) 2019-01-23 2022-05-05 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11710680B2 (en) 2019-01-23 2023-07-25 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379077B2 (en) 2012-11-08 2016-06-28 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for semiconductor device
CN102915986B (zh) 2012-11-08 2015-04-01 南通富士通微电子股份有限公司 芯片封装结构
WO2014071815A1 (zh) * 2012-11-08 2014-05-15 南通富士通微电子股份有限公司 半导体器件及其形成方法
JP6322569B2 (ja) * 2014-12-27 2018-05-09 株式会社東芝 半導体スイッチ
US20170033135A1 (en) * 2015-07-28 2017-02-02 Skyworks Solutions, Inc. Integrated passive device on soi substrate
US10181428B2 (en) * 2015-08-28 2019-01-15 Skyworks Solutions, Inc. Silicon on porous silicon
WO2018083961A1 (ja) * 2016-11-01 2018-05-11 信越化学工業株式会社 デバイス層を転写基板に転写する方法および高熱伝導性基板
JP6976493B1 (ja) * 2020-03-13 2021-12-08 三菱電機株式会社 半導体装置およびその製造方法
JP7351266B2 (ja) * 2020-07-07 2023-09-27 信越半導体株式会社 半導体装置の製造方法
JP7400789B2 (ja) * 2021-10-01 2023-12-19 信越半導体株式会社 窒化物半導体ウェーハの製造方法、及び窒化物半導体ウェーハ
TW202339142A (zh) * 2022-02-28 2023-10-01 日商村田製作所股份有限公司 半導體裝置及半導體模組
US20240105419A1 (en) * 2022-09-23 2024-03-28 Intel Corporation Altering operational characteristics of a semiconductor device using accelerated ions

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878646A (ja) * 1994-09-05 1996-03-22 Mitsubishi Materials Corp 半導体基板及びその製造方法
CN1245971A (zh) * 1998-07-23 2000-03-01 佳能株式会社 半导体衬底及其制备方法
CN101118880A (zh) * 2006-03-17 2008-02-06 赛骑有限公司 集成无源器件衬底
JP2010114155A (ja) * 2008-11-04 2010-05-20 Nikon Corp 積層半導体装置および積層半導体装置の製造方法
CN101728311A (zh) * 2008-10-10 2010-06-09 索尼株式会社 Soi衬底与固态图像拾取器件及制造方法及图像拾取设备
CN101794793A (zh) * 2009-01-29 2010-08-04 株式会社瑞萨科技 半导体器件
US20100283126A1 (en) * 2008-01-09 2010-11-11 Rohm Co., Ltd Semiconductor device and manufacturing method thereof
US20110012199A1 (en) * 2009-07-15 2011-01-20 Io Semiconductor, Inc. Semiconductor-on-insulator with back side heat dissipation
US20110159665A1 (en) * 2009-12-30 2011-06-30 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07107935B2 (ja) * 1988-02-04 1995-11-15 株式会社東芝 半導体装置
JPH0383343A (ja) * 1989-08-28 1991-04-09 Kawasaki Steel Corp 半導体基板のゲッタリング用前処理方法
JP2768143B2 (ja) 1992-06-11 1998-06-25 三菱電機株式会社 伝導度変調型ｍｏｓｆｅｔの製造方法
JP3173147B2 (ja) 1992-07-10 2001-06-04 富士電機株式会社 集積回路装置
JP3526127B2 (ja) * 1995-03-31 2004-05-10 日本電信電話株式会社 Ｍｏｓトランジスタの製造方法
JP2000100676A (ja) * 1998-07-23 2000-04-07 Canon Inc 半導体基板とその作製方法
FR2856844B1 (fr) * 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
JP5428216B2 (ja) * 2008-06-20 2014-02-26 富士電機株式会社 シリコンウェハ、半導体装置、シリコンウェハの製造方法および半導体装置の製造方法
US8232597B2 (en) * 2009-07-15 2012-07-31 Io Semiconductor, Inc. Semiconductor-on-insulator with back side connection
FR2967812B1 (fr) * 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
EP2656388B1 (en) * 2010-12-24 2020-04-15 QUALCOMM Incorporated Trap rich layer for semiconductor devices
FR2978604B1 (fr) * 2011-07-28 2018-09-14 Soitec Procede de guerison de defauts dans une couche semi-conductrice

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878646A (ja) * 1994-09-05 1996-03-22 Mitsubishi Materials Corp 半導体基板及びその製造方法
CN1245971A (zh) * 1998-07-23 2000-03-01 佳能株式会社 半导体衬底及其制备方法
CN101118880A (zh) * 2006-03-17 2008-02-06 赛骑有限公司 集成无源器件衬底
US20100283126A1 (en) * 2008-01-09 2010-11-11 Rohm Co., Ltd Semiconductor device and manufacturing method thereof
CN101728311A (zh) * 2008-10-10 2010-06-09 索尼株式会社 Soi衬底与固态图像拾取器件及制造方法及图像拾取设备
JP2010114155A (ja) * 2008-11-04 2010-05-20 Nikon Corp 積層半導体装置および積層半導体装置の製造方法
CN101794793A (zh) * 2009-01-29 2010-08-04 株式会社瑞萨科技 半导体器件
US20110012199A1 (en) * 2009-07-15 2011-01-20 Io Semiconductor, Inc. Semiconductor-on-insulator with back side heat dissipation
US20110159665A1 (en) * 2009-12-30 2011-06-30 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure

Cited By (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US10134627B2 (en) 2013-03-06 2018-11-20 Qorvo Us, Inc. Silicon-on-plastic semiconductor device with interfacial adhesion layer
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US10062637B2 (en) 2013-10-31 2018-08-28 Qorvo Us, Inc. Method of manufacture for a semiconductor device
US9824951B2 (en) 2014-09-12 2017-11-21 Qorvo Us, Inc. Printed circuit module having semiconductor device with a polymer substrate and methods of manufacturing the same
US10492301B2 (en) 2014-10-01 2019-11-26 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US20180228030A1 (en) 2014-10-01 2018-08-09 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US10109548B2 (en) 2014-11-03 2018-10-23 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US10199301B2 (en) 2014-11-03 2019-02-05 Qorvo Us, Inc. Methods of manufacturing a printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US20160126196A1 (en) 2014-11-03 2016-05-05 Rf Micro Devices, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US10020206B2 (en) 2015-03-25 2018-07-10 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US10038055B2 (en) 2015-05-22 2018-07-31 Qorvo Us, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10062583B2 (en) 2016-05-09 2018-08-28 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10090262B2 (en) 2016-05-09 2018-10-02 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10882740B2 (en) 2016-05-20 2021-01-05 Qorvo Us, Inc. Wafer-level package with enhanced performance and manufacturing method thereof
US20180197803A1 (en) 2016-06-10 2018-07-12 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10262915B2 (en) 2016-06-10 2019-04-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US20170358511A1 (en) 2016-06-10 2017-12-14 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US20180019184A1 (en) 2016-07-18 2018-01-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US10468329B2 (en) 2016-07-18 2019-11-05 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US10804179B2 (en) 2016-08-12 2020-10-13 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109550B2 (en) 2016-08-12 2018-10-23 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10486965B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10486963B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
US20180044177A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10985033B2 (en) 2016-09-12 2021-04-20 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US20180342439A1 (en) 2016-12-09 2018-11-29 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10790216B2 (en) 2016-12-09 2020-09-29 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US20190013255A1 (en) 2017-07-06 2019-01-10 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US20190074263A1 (en) 2017-09-05 2019-03-07 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US20190074271A1 (en) 2017-09-05 2019-03-07 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US11063021B2 (en) 2018-06-11 2021-07-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
CN110767625A (zh) * 2018-07-25 2020-02-07 中芯长电半导体（江阴）有限公司 一种rdl金属线的制造方法及结构
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20210296199A1 (en) 2018-11-29 2021-09-23 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11942389B2 (en) 2018-11-29 2024-03-26 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20200235054A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20220139862A1 (en) 2019-01-23 2022-05-05 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11710680B2 (en) 2019-01-23 2023-07-25 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923313B2 (en) 2019-01-23 2024-03-05 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US11961813B2 (en) 2019-01-23 2024-04-16 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Also Published As

Publication number Publication date
US20150130015A1 (en) 2015-05-14
US20140124897A1 (en) 2014-05-08
US10553550B2 (en) 2020-02-04
US20170069586A1 (en) 2017-03-09
US9379239B2 (en) 2016-06-28
US9537005B2 (en) 2017-01-03
US8987866B2 (en) 2015-03-24
JP2014093504A (ja) 2014-05-19
US20160293759A1 (en) 2016-10-06
CN103811474B (zh) 2018-03-27
JP6024400B2 (ja) 2016-11-16

Similar Documents

Publication Publication Date Title
CN103811474A (zh) 半导体器件、半导体器件的制造方法及天线开关模块
KR101758852B1 (ko) 후면 방열 기능을 갖는 반도체-온-절연체
US7528010B2 (en) Semiconductor component and method for producing the same
US9783414B2 (en) Forming semiconductor structure with device layers and TRL
TWI596657B (zh) 用於半導體裝置的富阱層
KR101831219B1 (ko) 수직 핀 다이오드의 제조방법
KR20010039935A (ko) 박막 디바이스 및 그 제조 방법
TW201836063A (zh) 多孔半導體處理基板
JP6345251B2 (ja) 薄いシリコンオン絶縁体（ｓｏｉ）ウェハー上にマイクロストリップ伝送ラインを形成するための方法及び構造体
US10748787B2 (en) Semiconductor device with plated lead frame
JP2000196103A (ja) Ｓｏｉ素子及びその製造方法
WO1992002954A1 (en) High power, compound semiconductor device and fabrication process
CN112236844A (zh) 硅上氮化镓器件中的寄生电容降低
US8610257B2 (en) Semiconductor device and method for producing such a device
JP2915433B2 (ja) 半導体集積回路装置
JP3173147B2 (ja) 集積回路装置
US20180301419A1 (en) Porous silicon dicing
US10446331B2 (en) Wafer-capped rechargeable power source
CN109119415B (zh) 具有芯片边缘稳定结构的包括有源电部件和无源电部件的单片集成芯片
CN105742337B (zh) 包括隔离结构的半导体器件以及制造半导体器件的方法
US20140199823A1 (en) Method for manufacturing semiconductor device
JPH04251958A (ja) 集積回路装置
JPS62229854A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant