JP6322569B2 - 半導体スイッチ - Google Patents

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Description

本実施形態は、半導体スイッチに関する。
携帯機器などには、アンテナを送信用または受信用に切り替えるための高周波スイッチが用いられている。従来、この高周波スイッチとして、絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）を有する半導体スイッチが用いられている。
半導体スイッチは、半導体基板に絶縁膜を介して半導体層が設けられたＳＯＩ（Silicon on Insulator）基板に設けることが有効である。高抵抗の半導体基板を用いることにより、高周波回路と半導体基板との寄生容量が低減され、半導体スイッチの高速化が図られる。
然しながら、ＳＯＩ基板上に設けられた半導体スイッチにおいては、高周波信号によって高調波歪が発生するという問題がある。
特開平０８−３１６４２０号公報 特開２００８−２２７０８４号公報
本実施形態の課題は高調波歪を低減できる半導体スイッチを提供することにある。
一つの実施形態によれば、半導体スイッチは、半導体基板と、前記半導体基板に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１半導体層と、前記第１半導体層に設けられた半導体スイッチ回路と、前記第１絶縁膜の上方であって、かつ前記第１絶縁膜の前記半導体基板が設けられた側と反対側に設けられ、前記半導体スイッチ回路と端子とを接続する配線と、前記配線と前記第１絶縁膜の間に設けられた多結晶半導体層と、を具備する。
別の実施形態によれば、半導体スイッチは、半導体基板と、前記半導体基板に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１半導体層と、前記第１半導体層に設けられた半導体スイッチ回路と、前記第１絶縁膜の上方に設けられ、かつ前記第１絶縁膜の前記半導体基板が設けられた側と反対側に設けられ、前記半導体スイッチ回路と端子とを接続する配線と、前記第１絶縁膜上または上方に設けられ、第２絶縁膜に覆われて絶縁分離され、かつ帯電している導電層と、を具備する。
実施形態１に係る半導体スイッチを示す回路図。 実施形態１に係る半導体スイッチが設けられた半導体チップを示す図。 実施形態１に係る半導体スイッチが設けられるＳＯＩ基板を示す断面図。 実施形態１に係る半導体スイッチの要部を示す図。 実施形態１に係る半導体スイッチの高調波歪特性を比較例と対比して示す図。 実施形態１に係る半導体スイッチの要部の形成工程を順に示す断面図。 実施形態１に係る半導体スイッチの別の要部を示す断面図。 実施形態１に係る半導体スイッチの別の要部を示す断面図。 実施形態１に係る半導体スイッチの別の要部を示す断面図。 実施形態２に係る半導体スイッチの要部を示す図。 実施形態３に係る半導体スイッチの要部を示す図。 実施形態４に係る半導体スイッチの要部を示す図。 実施形態４に係る別の半導体スイッチの要部を示す図。 実施形態４に係る別の半導体スイッチの要部を示す図。 実施形態４に係る別の半導体スイッチの要部を示す図。 実施形態４に係る更に別の半導体スイッチの要部を示す図。 実施形態４に係る更に別の半導体スイッチの要部を示す図。 実施形態５に係る半導体スイッチを示す回路図。 実施形態５に係る半導体スイッチが設けられた半導体チップを示す図。 実施形態５に係る半導体スイッチの要部を示す断面図。 実施形態５に係る半導体スイッチの高調波歪特性を示す図。 実施形態５に係る半導体スイッチの形成工程の要部を示す断面図。 実施形態５に係る半導体スイッチの形成工程の要部を示す断面図。 実施形態５に係る半導体スイッチの形成工程の要部を示す断面図。 実施形態６に係る半導体スイッチが設けられた半導体チップを示す図。 実施形態６に係る半導体スイッチの要部を示す断面図。
以下、本発明の実施形態について図面を参照しながら説明する。
（実施形態１）
本実施形態に係る半導体スイッチについて図１乃至図４を用いて説明する。図１は本実施形態の半導体スイッチを示す回路図である。図２は半導体スイッチが設けられた半導体チップの各部の配置を示す図である。図３は半導体スイッチが設けられるＳＯＩ（Silicon On Insulator）基板を示す断面図である。図４は半導体スイッチの高周波配線と多結晶半導体層との位置関係を説明するための図で、図４（ａ）は半導体チップの上面から見た場合の位置関係を示す図、図４（ｂ）は図４（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた半導体スイッチの断面図である。
本実施形態の半導体スイッチは、例えば携帯機器などの送信用または受信用にアンテナの切り替えを行う高周波スイッチで、１入力（出力）端子（共通端子）と複数の出力（入力）端子（個別端子）を有する。
始めに、半導体スイッチの概要を説明する。
図１乃至図４に示すように、本実施形態の半導体スイッチ１０はＳＯＩ（Silicon On Insulator）基板３０に設けられる。半導体スイッチ回路（ＳＷ１乃至ＳＷ８）はそれぞれ、アンテナ端子１１と高周波端子（ＲＦ１乃至ＲＦ８）との間に設けられる。半導体スイッチ回路（ＳＷ１乃至ＳＷ８）は、アンテナ端子１１及び高周波端子（ＲＦ１乃至ＲＦ８）に高周波配線（ＲＷ０乃至ＲＷ８）によって接続されている。
図４（ａ）に示すように、高周波配線４２の直下に多結晶半導体層１２が設けられている。また、図４（ｂ）に示すように、多結晶半導体層１２はシリコン基板３１上、ここではシリコン酸化膜（第１絶縁膜）３２上に設けられている。多結晶半導体層１２は、例えばポリシリコン層である。以後、多結晶半導体層１２をポリシリコン層１２と称する。
ポリシリコン層１２は、上面及び側面を層間絶縁膜（第２絶縁膜）４１で被覆されている。なお図４ではポリシリコン層１２の側面の層間絶縁膜は示されていない。したがってポリシリコン層１２は、シリコン基板３１、シリコン層３３、半導体スイッチ回路ＳＷ１乃至ＳＷ８、および高周波配線ＲＷ０乃至ＲＷ８から電気的に絶縁されている。
即ち、ポリシリコン層１２は、任意の高周波配線、電圧源、接地線、回路に接続されておらず、電気的にフローティング状態にある。
そして、ポリシリコン層１２には、ｎ型不純物が高濃度にドーピングされている。ｎ型不純物の濃度は、例えば１Ｅ２０ｃｍ−３程度である。ポリシリコン層１２は半導体スイッチ回路ＳＷ１乃至ＳＷ８が設けられているシリコン層（第１の半導体層）３３よりも、高い不純物濃度を有している。なお、ここでいう不純物濃度はキャリア濃度とみなして差支えない。
ところで、ＳＯＩ基板３０では、シリコン基板３１とシリコン酸化膜３２の界面近傍に電荷（電子）が蓄積され易い。高周波配線ＲＷ０乃至ＲＷ８に高周波信号が流れると、その電荷は高周波信号起因の電界により加速されて移動する。高周波信号には、電荷の移動に起因する高調波歪が発生する。
本実施形態においては、ポリシリコン層１２中にはｎ型のキャリア（電子）が存在している。ポリシリコン層１２のキャリアの移動度が単結晶のシリコン基板３１より低いので、ポリシリコン層１２中のキャリアは高周波信号起因の電界により加速されにくく、移動しにくい。
その結果、ポリシリコン層１２中のキャリアによって、高周波信号起因の電界がシールドされる。従って、シリコン基板３１とシリコン酸化膜３２の界面近傍の電荷の移動は、高周波配線ＲＷ０乃至ＲＷ８に高周波信号が流れても抑制される。
なお、シリコン基板３１はシリコン酸化膜３２に接する第２部分３１ｂを設けてもよい。第２の部分３１ｂは、第１部分３１ａより高い不純物濃度を有し、かつより高いアクセプタ濃度を有している。その結果、第２部分３１ｂのアクセプタは界面近傍の電荷を補償し、その電荷の密度を低減することができる。
本実施形態においては、高周波配線４２の直下に、不純物がドーピングされ、シリコン基板３１よりもキャリアの移動度の低い多結晶半導体層、例えばポリシリコン層を設ける。これにより、高調波歪を低減することができる。多くのポートを有し、高周波配線の総距離が長い半導体スイッチほど、高周波信号の歪防止効果が高くなる。
次に、半導体スイッチ１０の詳細を説明する。
図１に示すように、半導体スイッチ１０には、例えばアンテナ端子（共通端子）１１と、８つの高周波端子（個別端子）ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６、ＲＦ７、ＲＦ８が設けられている。アンテナ端子１１からノードＮ１、Ｎ２、Ｎ３を順に経由してノードＮ４に到るメインの高周波配線ＲＷ０が設けられている。
高周波配線ＲＷ１は、半導体スイッチ回路ＳＷ１を経由してノードＮ１と高周波端子ＲＦ１とを接続する。同様に、高周波配線ＲＷ２乃至ＲＷ８はそれぞれ、半導体スイッチ回路ＳＷ２乃至ＳＷ８を経由して、ノードＮ１と高周波端子ＲＦ２乃至ＲＦ８とをそれぞれ接続する。
高周波信号は、例えば７００ＭＨｚ以上の周波数と、２０ｄＢｍ以上の電力を有し、ＵＭＴＳ（Universal Mobile Telecommunication System）方式で変調されている。
以下、主に高周波配線ＲＷ１に関して説明するが、高周波配線ＲＷ２乃至ＲＷ８についても同様である。
高周波配線ＲＷ１は、半導体スイッチ回路ＳＷ１を経由してノードＮ１と高周波端子ＲＦ１を接続する。半導体スイッチ回路ＳＷ１は、ノードＮ１と高周波端子ＲＦ１との間に、直列接続された複数のＭＯＳトランジスタ（以後、スルートランジスタという）Ｔ１を有し、高周波端子ＲＦ１と接地端子ＧＮＤとの間に、直列接続された複数のＭＯＳトランジスタ（以後、シャントトランジスタという）Ｓ１を有している。
各スルートランジスタＴ１のゲート端子には、スイッチング動作を安定させる目的（発振防止等）の抵抗Ｒ１が接続されている。抵抗Ｒ１は高周波信号がバイアス／制御回路２１に漏洩しない程度の高い抵抗値を有している。各シャントトランジスタＳ１のゲート端子にも、高周波信号漏えい防止用の抵抗Ｒ２が接続されている。抵抗Ｒ１、Ｒ２は、例えば１００ｋΩ以上の抵抗である。
各スルートランジスタＴ１のゲート端子には、制御信号Ｃｏｎｔ１が印加される。各シャントトランジスタＳ１のゲート端子には、制御信号Ｃｏｎｔ１を反転した反転制御信号Ｃｏｎｔ１／が印加される。従って、スルートランジスタＴ１とシャントトランジスタＳ１は相補的に導通状態または非導通状態になる。
例えば、アンテナ端子１１と高周波端子ＲＦ１の間を導通状態とするには、スルートランジスタＴ１を導通状態にし、シャントトランジスタＳ１を非導通状態にする。同時にスルートランジスＴ２乃至Ｔ８を全て非導通状態にし、シャントトランジスタＳ２乃至Ｓ８を全て導通状態にする。
ポリシリコン層１２の電位は、シリコン基板３１の電位に対してフローティング状態としているが、シリコン基板３１に対して正にバイアスされている場合も有りえる。その場合、ポリシリコン層１２は正の電源に接続される。
図２は、半導体チップ内部の各ユニットや端子の概略の配置を示している。ただし、各ユニットや端子の大きさは図面に示すものに限定されない。
半導体チップ２０内部における一方の側には、アンテナ端子１１、高周波端子ＲＦ１乃至ＲＦ８、接地パッドＧ１乃至Ｇ４、スルートランジスタＴ１部乃至Ｔ８部、およびシャントトランジスタＳ１部乃至Ｓ８部が配置されている。
接地パッドＧ１の両側に配置されたシャントトランジスタＳ１部、Ｓ２部は、接地パッドＧ１に共通接続されている。接地パッドＧ２、Ｇ３、Ｇ４についても同様であり、その説明は省略する。
半導体チップ２０内部における他方の側には、ポリシリコン層１２に印加される電圧、制御信号Ｃｏｎｔ１乃至Ｃｏｎｔ８および反転制御信号Ｃｏｎｔ１／乃至Ｃｏｎｔ８／を生成し、半導体スイッチ回路ＳＷ１乃至ＳＷ８を制御するためのバイアス／制御回路２１が配置されている。
図２におけるハッチングを施した領域には、ポリシリコン層１２が設けられている。即ち、ポリシリコン層１２は、高周波配線ＲＷ０および図２に不図示の高周波配線ＲＷ１乃至ＲＷ８の下方に設けられている。更に、ポリシリコン層１２は、アンテナ端子１１および高周波端子ＲＦ１乃至ＲＦ８の下方にも設けられている。
また、ポリシリコン層１２は、接地パッドＧ１乃至Ｇ４の下方や、ユニット及び端子を囲むように外周に設けられた接地配線ＧＮＤの下方に設けられていてもよい。接地配線ＧＮＤは、アンテナ端子１１、高周波端子ＲＦ１乃至ＲＦ８、接地パッドＧ１乃至Ｇ４、スルートランジスタＴ１部乃至Ｔ８部、シャントトランジスタＳ１部乃至Ｓ８部、およびバイアス／制御回路２１を囲むように配設されている。接地パッドＧ１乃至Ｇ４は、接地配線ＧＮＤに接続されている。
図３は半導体スイッチが設けられるＳＯＩ（Silicon On Insulator）基板を示す断面図である。ＳＯＩ基板３０は、第１の比抵抗ρ１を有するｐ型のシリコン基板（半導体基板）３１と、シリコン基板３１上に設けられたシリコン酸化膜（第１絶縁膜）３２と、シリコン酸化膜３２の上に設けられ、第１の抵抗ρ１より低い第２の比抵抗ρ２を有するｐ−型のシリコン層（第１半導体層）３３を有している。
シリコン基板３１は支持基板なので、能動層であるシリコン層３３に対する寄生容量を低減するために第１の抵抗ρ１は第２の比抵抗ρ２より高い方が望ましい。
シリコン基板３１は、第１の比抵抗ρ１を有する第１部分３１ａと、第１部分３１ａ上に設けられ、第１部分３１ａより高い不純物濃度を有する第２部分３１ｂとを有している。第２部分３１ｂは、シリコン酸化膜３２と接している。第２部分３１ｂの厚さは、例えば０．５乃至１μｍ程度である。
第１の比抵抗ρ１は、例えば１ｋΩ・ｃｍ以上である。第２の比抵抗ρ２は、例えば１０Ω・ｃｍ程度である。シリコン酸化膜３２の厚さＴ１は、例えば１乃至２μｍ程度である。シリコン層３３の厚さは、例えば０．１乃至１μｍ程度である。
シリコン酸化膜３２は、ＢＯＸ（Buried Oxide）層とも呼ばれている。シリコン層３３は、ＳＯＩ層とも呼ばれている。
第２部分３１ｂの不純物は、例えばアクセプタとなるボロン（Ｂ）である。アクセプタは、正孔を発生する。シリコン酸化膜３２とシリコン基板３１の界面近傍に蓄積された電荷（電子）は正孔により補償される。従って、界面近傍の電荷密度が低減する。
ポリシリコン層１２には、例えばイオン注入によりｎ型不純物が１Ｅ２０ｃｍ−３程度添加されている。ポリシリコン層１２の厚さは、例えば２１０ｎｍである。ポリシリコン層１２の上部は、高融点金属のシリサイドが設けられていてもよい。
層間絶縁膜４１が、ポリシリコン層１２上に設けられている。層間絶縁膜４１の厚さは、例えば３．６μｍである。高周波配線４２は、層間絶縁膜４１上に設けられている。
従って、ポリシリコン層１２は、高周波配線４２とシリコン基板３１の間であって、シリコン酸化膜３２の上に設けられている。
高周波配線４２およびポリシリコン層１２は、例えばストライプ状である。高周波配線４２の延在する方向をＸ方向とし、Ｘ方向に直交する方向をＹ方向とする。高周波配線４２の幅（Ｙ方向の長さ）をＷ１、ポリシリコン層１２の幅（Ｙ方向の長さ）をＷ２とする。
ポリシリコン層１２は、平面視で高周波配線４２のエッジより外側に延在している。即ち、ポリシリコン層１２の幅Ｗ２は高周波配線４２の幅Ｗ１より大きい（Ｗ２＞Ｗ１）。ポリシリコン層１２は、高周波配線４２のエッジよりΔＷ＝（Ｗ２−Ｗ１）／２だけ外側にはみ出している。
高周波配線４２のＸ方向の長さとポリシリコン層１２のＸ方向の長さの関係についても同様であり、その説明は省略する。ポリシリコン層１２の面積は高周波配線４２の面積より大きい。
ここで図４を用いて本実施形態の作用、効果を説明する。ポリシリコン層１２と高周波端子ＲＦ１乃至ＲＦ８のパッドとの間にも同様の作用、効果がある事は言うまでもない。また、ポリシリコン層１２と接地パッドＧ１乃至Ｇ４および接地配線ＧＮＤとの間にも同様の作用、効果が見込まれる。
高周波配線４２に高周波信号が流れると、電気力線４３が発生する。ポリシリコン層１２の幅Ｗ２が高周波配線４２の幅Ｗ１より大きく設定されているのは、高周波により生じる電気力線４３が高周波配線４２のエッジより外側に広がるためである。
高周波配線４２の幅Ｗ１は、例えば高周波損失、特性インピーダンス等を考慮して定められる。高周波電力が、例えば２０ｄＢｍ程度の場合、高周波配線４２の幅Ｗ１は、例えば５０μｍ程度である。ポリシリコン層１２の幅Ｗ２は、電気力線の広がり具合、具体的にはポリシリコン層１２と高周波配線４２の距離（層間絶縁膜４１の厚さ）等に応じて定められる。ポリシリコン層１２の幅Ｗ２は、例えば高周波配線４２の幅Ｗ１の１．５倍程度で、７０μｍ程度である。
シリコン基板３１とシリコン酸化膜３２の界面近傍に電荷（電子）４４ａが蓄積されている。ポリシリコン層１２中には多数の電荷キャリア（電子）４４ｂが存在している。
電気力線４３は電荷４４ａ、４４ｂに作用する。電荷４４ａ、４４ｂは高周波信号起因の電界により加速されて移動する。
然しながら、ポリシリコン層１２のキャリアの移動度が単結晶シリコン基板３１より低いために電荷４４ｂは大きくは移動できず、その場近傍に留まる確率が高くなる。
この移動度の小さい電荷４４ｂは高周波信号起因の電界をシールドする。その結果、電荷４４ａに作用する電気力線４３の数が減少する。従って、電荷４４ａの移動を抑制する効果が高まる。これにより、高周波信号の高調波歪および高周波配線４２の高周波損失が低減する。
図５は、本実施形態の半導体スイッチ１０の高調波歪を比較例の半導体スイッチと対比して示す図である。比較例の半導体スイッチとは、本実施形態のポリシリコン層１２を有さない半導体スイッチのことである。
図５において、縦軸は高周波信号に含まれる２次高調波電力（ｄＢｍ）を示している。高周波信号の周波数は、１．９５ＧＨｚ、入力電力は２０ｄＢｍである。パラメータは界面電荷濃度（界面電荷４４ａの濃度）である。
界面電荷は、例えばＳＣＭ（Scanning Capacitance Microscopy）により測定することができる。ＳＣＭとは、導電性コーティングされた探針を用いて半導体表面を走査し、電荷分布を２次元的に可視化する手法である。ＳＣＭでは、１０１５〜１０２０ｃｍ−３程度の電荷濃度に感度があり、電荷濃度に相関した信号が得られる。但し、ＳＣＭでは、定量評価は困難である。
本実施形態および比較例のサンプルは更に、界面電荷濃度の高いサンプルと低いサンプルとに分けられている。図５において、○印で示す濃度の高いサンプルの界面電荷濃度は７Ｅ１５ｃｍ−３であり、△印で示す濃度の低いサンプルの界面電荷濃度は２Ｅ１５ｃｍ−３である。
図５に示すように、○印で示す界面電荷濃度の高いサンプル間の比較では、本実施形態の半導体スイッチ１０は、比較例の半導体スイッチより２次高調波電力が１ｄＢほど低減している。△印で示す界面電荷濃度の低いサンプル間の比較では、本実施形態の半導体スイッチ１０は、比較例の半導体スイッチより２次高調波電力が１２ｄＢほど低減している。
界面電荷濃度の高い場合と低い場合の両ケースにおいて、本実施形態の半導体スイッチ１０は、比較例の半導体スイッチより２次高調波電力を低減していることが確認された。
また界面電荷濃度が低いサンプル間のほうが、２次高調波電力の低減量が大きい。したがって、元々界面電荷濃度の低い半導体スイッチにポリシリコン層を設ける場合に、より高調波歪が改善できる。
次に、半導体スイッチ１０の形成方法について説明する。図６は、半導体スイッチ１０のとくに高周波配線部分の形成工程の要部を順に示す断面図である。
図６（ａ）に示すように、シリコン層３３が除去されて露出したシリコン酸化膜３２上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、ポリシリコン膜５１を形成する。ポリシリコン膜５１には、ｎ型不純物として、例えば燐（Ｐ）をドーピングする。
ポリシリコン膜５１の表面に、例えば熱酸化法によりシリコン酸化膜（図示せず）を形成する。ポリシリコン膜５１上に、例えばリゾグラフィー法により幅Ｗ２を有するストライプ状のレジスト膜５２を形成する。レジスト膜５２をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によりポリシリコン膜５１をエッチングする。これにより、幅Ｗ２を有するストライプ状のポリシリコン層１２が得られる。
図６（ｂ）に示すように、再び露出したシリコン酸化膜３２上にポリシリコン層１２を覆うように上面および側面に層間絶縁膜４１として、例えばＴＥＯＳ（Tetra Ethel Ortho Silicate）膜をＣＶＤ法により形成する。
図６（ｃ）に示すように、層間絶縁膜４１上に導電膜５３、例えば金属膜をスパッタリング（Sputtering）法により形成する。導電膜５３上に、例えばリゾグラフィー法により幅Ｗ１を有するストライプ状のレジスト膜５４を形成する。レジスト膜５４をマスクとして、例えばＲＩＥ法により導電膜５３をエッチングする。これにより、幅Ｗ１を有するストライプ状の高周波配線４２が得られる。
なお、ＳＯＩ基板３０は、ＳＩＭＯＸ（Separation by Implantation of Oxygen)方式または貼り合わせ方式により得られる。第２部分３１ｂの高濃度のアクセプタはシリコン酸化膜３２を通したイオン注入法により得られる。
以上説明したように、本実施形態の半導体スイッチ１０では、高周波配線４２とシリコン基板３１との間であって、シリコン酸化膜３２上にポリシリコン層１２が設けられている。ポリシリコン層１２は、シリコン層３３より低い移動度を有し、シリコン基板３１に対してフローティング状態にある。ポリシリコン層１２中には、多数の電荷キャリア（電子）４４ｂが存在している。
ポリシリコン層１２の移動度が低いため、電荷４４ｂは高周波信号による生じる電気力線４３が作用してもその場近傍に留まる。
電気力線４３は滞留した電荷４４ｂによりシールドされるので、シリコン基板３１とシリコン酸化膜３２の界面近傍に生じる電荷４４ａに作用する電気力線４３の数が減少する。
従って、界面の電荷４４ａの移動が抑制され、高周波信号に歪が生じるのを防止することができる。更に、高周波配線４２の電力損失を低減することができる。
上述したようにポリシリコン層１２は2次高調波歪を低減する。またシリコン基板３１中に第２の部分３１ｂを有する半導体スイッチにポリシリコン層１２を設ける場合、すなわち界面電荷濃度が低い半導体スイッチにポリシリコン層１２を設ける場合、図５に示すように2次高調波歪はより顕著に低減する。
ポリシリコン層１２は、スルートランジスタＴ１乃至Ｔ８やシャントトランジスタＳ１乃至Ｓ８のゲート配線と同じ材料で設けてもよい。
図７はゲート配線と同じ材料からなるポリシリコン層１２を示す断面図である。図７に示すように、スルートランジスタＴ１は、シリコン層３３を島状に加工することで得られた領域に設けられた一対のソース・ドレイン層６０と、ソース・ドレイン層６０の間でシリコン層３３上に設けられたゲート絶縁膜６１と、ゲート絶縁膜６１上に設けられたゲート電極６２を有している。
ゲート絶縁膜６１下のシリコン層３３がチャネル層６３である。複数のスルートランジスタＴ１は、ソース・ドレイン層６０を共用するように直列接続されている。
ソース・ドレイン層６０の上には、ゲート絶縁膜６１と同じ膜である層間絶縁膜６５が設けられている。層間絶縁膜６５の上にゲート電極６２に接続されたゲート配線６６が設けられている。即ち、ゲート電極６２とゲート配線６６は同層に配置されている。
シリコン層３３が除去されて露出したシリコン酸化膜３２上に、ソース・ドレイン層６０を電気的に分離するためのＳＴＩ（Shallow Trench Isolation）層６８が設けられている。ＳＴＩ層６８は、例えばＣＶＤ法により形成されたシリコン酸化膜である。
ポリシリコン層１２は、ＳＴＩ層６８の上に形成されている。ＳＴＩ層６８の上にゲート絶縁膜６１は設けられていない。ＳＴＩ層６８の厚さは、例えば６０ｎｍで、シリンコン酸化膜３２（２μｍ）より十分薄い。
従って、ＳＴＩ層６８とシリンコン酸化膜３２は、合わせて一つのシリコン酸化膜とみなして差支えないので、ＳＴＩ層６８上に設けられたポリシリコン層１２は、シリンコン酸化膜３２の上に設けられたポリシリコン層１２と同等の作用効果をもたらす。
ゲート配線６６およびポリシリコン層１２を覆うように、層間絶縁膜６７が設けられている。高周波配線４２は、ポリシリコン層１２上方であって、層間絶縁膜６７上に設けられている。
製造工程としては、例えば以下の様である。
シリコン層３３の上にゲート絶縁膜６１、層間絶縁膜６５となるシリコン絶縁膜を形成する。シリコン絶縁膜を介したイオン注入により、シリコン層３３にソース・ドレイン層６０を形成する。
ソース・ドレイン層６０およびチャネル層６３を残して、周りのシリコン絶縁膜およびシリコン層３２を除去する。
シリコン絶縁膜およびシリコン層３３の除去により露出したシリコン酸化膜３２の上にＳＴＩ層６８を形成する。シリコン絶縁膜およびＳＴＩ層６８上に、ゲート配線材料膜として、不純物をドープしたポリシリコン膜を形成する。
ゲート電極６２は、ゲート絶縁膜６１上のゲート配線材料膜を加工することにより得られる。ゲート配線６６は、層間絶縁膜６５上のゲート配線材料膜を加工することにより得られる。ポリシリコン層１２は、ＳＴＩ層６８上のゲート配線材料膜を加工することにより得られる。
ゲート配線６６、ゲート電極６２およびポリシリコン層１２の上部は、ポリシリコン膜上に高融点金属、例えばタングステン（Ｗ）、モリブデン（Ｍｏ）の膜を形成し、熱処理することによりシリサイドに改質されている。シリサイド層（図示せず）の厚さは、例えば５０ｎｍ程度である。ポリシリコン膜の不純物濃度は、例えば１Ｅ１５ｃｍ−３以上、シート抵抗は、例えば１０Ω／□である。
以上説明したように、ポリシリコン層１２は、ゲート配線６６と同じ工程で形成できるので、製造工程が簡単になる利点がある。図７に示す構成の高周波スイッチは、図５に示す２次高調波特性と同等の２次高調波特性を有している。
また、シリコン絶縁膜およびシリコン層３３を除去せずに、ポリシリコン層１２をシリコン絶縁膜の上に設ける場合も考えられる。その場合は、スルートランジスタＴ１乃至Ｔ８やシャントトランジスタＳ１乃至Ｓ８は、それぞれｐ−型シリコン層３３でｐｎ接合分離される。
図８は層間絶縁膜６５ａの上に設けられたポリシリコン層１２を示す断面図である。
図８に示すように、シリコン層３３ａ上に層間絶縁膜６５ａが設けられている。層間絶縁膜６５ａ上にポリシリコン層１２が設けられている。ポリシリコン層１２は、層間絶縁膜６５ａ上に形成されたゲート配線材料膜を加工することにより得られる。
図８に示す構成の高周波スイッチでは、シリコン基板３１とシリコン絶縁膜３２の界面近傍に生じる電荷４４ａに加えて、シリコン層３３ａとシリコン酸化膜３２の界面近傍にも電荷が生じる。
然し、シリコン層３３ａとシリコン酸化膜３２の界面近傍に生じる電荷は、電荷４４ａと同様に移動が抑制される。従って、ポリシリコン層１２とシリコン基板３１の間にシリコン層３３ａが配置されていても、２次高調波特性に影響を及ぼす恐れはない。
以上説明したように、図８に示す構成の高周波スイッチは、図７に示す構成の高周波スイッチに比べて、ＳＴＩ層６８を形成する工程が不要であり、製造工程がより簡単になる利点がある。図８に示す構成の高周波スイッチは、図５に示す２次高調波特性と同等の２次高調波特性を有している。
ポリシリコン層１２は、高周波配線４２の下方だけでなく接地配線の下方に設けてもよい。図９は高周波配線および接地配線の下方に設けられたポリシリコン層を示す図である。
図９に示すように、層間絶縁膜４１上に高周波配線４２および接地配線７６が並置されている。高周波配線４２の下方にポリシリコン層１２ａが設けられ、接地配線８６の下方にポリシリコン層１２ｂが設けられている。ポリシリコン層１２ａとポリシリコン層１２ｂは分離している。
接地配線７６の下方にポリシリコン層１２ｂを設けておくと、接地配線７６に高周波信号が誘起された場合に、高調波歪特性、高周波配線の電力損失の低減効果が損なわれる恐れを未然に防止できる利点がある。
シリコン基板３１の第２部分３１ｂとシリコン酸化膜３２が接している場合について説明したが、第２部分３１ｂとシリコン酸化膜３２の間に別の層、例えば改質層を設けることも可能である。
改質層は、例えば結晶欠陥を含むシリコンからなる。改質層の結晶欠陥に界面の電荷４４ａがトラップされる確率が高くなるので、界面近傍の電荷の移動がさらに抑制される。
改質層は、例えば以下のようにして形成できる。シリコン酸化膜を透過する波長のパルスレーザビームが第２部分３１ｂとシリコン酸化膜３２の界面近傍にシリコン酸化膜３２側から照射される。
第２部分３１ｂはレーザ光を吸収して局所的に融解、凝固するので、第２部分３１ｂの一部が改質層になる。なお、シリコン層３３は薄いので、シリコン層３３におけるレーザ光の吸収の影響は無視できる。
または、シリコン酸化膜およびシリコンを透過する波長を有する高繰り返し短パルスレーザビームを照射し界面近傍に回折限界レベルまで集光する。レーザビームは、集光点付近の極めて局所的な領域で時間的・空間的に圧縮されて非常に高いピークパワー密度となる。
シリコンに対して透過性を示していたレーザビームは、その集光過程においてピークパワー密度がある閾値を超えると局所的に非常に高い吸収特性を示すようになる。界面近傍の焦点付近でのみこの閾値を超えるようコントロールすることで、シリコン層３３にダメージを与えることなく、第２部分３１ｂの一部が改質層になる。
なお、改質層はＳＯＩ基板３０の全面に設ける必要はない。高周波配線４２の下方の必要な領域にのみ設ければよい。
他の例として、シリコン酸化膜３２とシリコン層３３の間に、別のシリコン層、例えば不純物濃度が異なる層、導電型が異なる層などが設けられていてもよい。半導体スイッチ回路ＳＷ１乃至ＳＷ８を接合型電界効果トランジスタなどで構成することができる。
多結晶半導体層がポリシリコン層である場合について説明したが、アモルファスシリコン層とすることもできる。アモルファスシリコン層の移動度はポリシリコン層の移動度より低い。
（実施形態２）
本実施形態に係る半導体スイッチについて図１０を用いて説明する。図１０は本実施形態の半導体スイッチの高周波配線と第２半導体層との位置関係を説明するための図で、図１０（ａ）は半導体チップの上面から見た場合の位置関係を示す図、図１０（ｂ）は図１０（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた半導体スイッチの断面図である。
本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、ポリシリコン層１２がシリコン基板３１に対して正にバイアスされていることにある。
即ち、図１０に示すように、本実施形態の半導体スイッチでは、高周波配線４２の近くにビア７１が設けられている。ビア７１は、層間絶縁膜４１を貫通し、ポリシリコン層１２に接している。
層間絶縁膜４１上にビア７１に接続されたパッド７２が設けられている。パッド７２は抵抗７３を介して電源７４に接続されている。抵抗７３は、ポリシリコン層１２が高周波的にはフローティングとなるように十分大きな抵抗値を有している。抵抗値は、例えば２００ｋΩ以上が適している。
ポリシリコン層１２には正の電圧が印加され、シリコン基板３１に対して正にバイアスされる。シリコン基板３１とシリコン酸化膜３２の界面の電荷４４ａは、クーロン力によりポリシリコン層１２側に引き寄せられる。
その結果、界面の電荷４４ａは自由な移動が抑制されるので、高周波信号に歪が生じるのをより防止することが可能である。更に、高周波配線４２の電力損失をより低減することが可能である。
以上説明したように、本実施形態の半導体スイッチでは、ポリシリコン層１２には正の電圧が印加され、シリコン基板３１に対して正にバイアスされる。その結果、界面の電荷４４ａはクーロン力により引き寄せられ、自由な移動が抑制される。
ポリシリコン層１２とシリコン酸化膜３２の界面の電荷４４ｂによる電気力線４３のシールド効果ならびに第２部分３１ｂの高濃度アクセプタによる電荷４４ａの密度の低減と相まって、高周波信号に歪が生じるのをより防止することができる。更に、高周波配線４２の電力損失をより低減することができる。
（実施形態３）
本実施形態に係る半導体スイッチについて図１１を用いて説明する。図１１は本実施形態の半導体スイッチの高周波配線と多結晶半導体層、及びビアの位置関係を説明するための図で、図１１（ａ）は半導体チップを上面から見た場合のそれらの位置関係を示す図、図１１（ｂ）は図１１（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた半導体スイッチの断面図である。
本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、シリコン酸化膜を貫通する複数の柱状体を有することにある。
即ち、図１１に示すように、本実施形態の半導体スイッチでは、シリコン酸化膜３２を貫通してシリコン基板３１に接する複数のビア（柱状体）８１が設けられている。ビア８１はシリコン基板３１の第１の比抵抗ρ１より高い第３の比抵抗ρ３を有している。第３の比抵抗ρ３は、例えば１×１０６Ω・ｃｍ乃至１×１０９Ω・ｃｍ程度である。
ビア８１は、例えば多量のドナー不純物および多量のアクセプタ不純物の両方が添加されたポリシリコン膜である。ドナー不純物濃度とアクセプタ不純物濃度をほぼ等しくすると、ドナーとアクセプタは互いに補償し合い、高い第３の比抵抗ρ３を有するポリシリコンが得られる（不純物補償効果）。
複数のビア８１は、例えば平面視で高周波配線４２が延在するＸ方向に対して所定の角度θ１で斜めに配列されている。ビア８１はＹ方向には所定の間隔Ｐ１で配列されている。斜めに配列された一群のビア８１をビア群８２と称する。ビア群８２の両端のビア８１は、高周波配線４２のエッジより外側に配置されている。ビア群８２は、Ｘ方向に所定の間隔Ｐ２で配列されている。
本実施形態において、ビア８１はシリコン基板３１に接しているので、ビア８１の下にはシリコン酸化膜３２は存在しない。従って、シリコン酸化膜３２とシリコン基板３１との界面は存在しないので、界面近傍に蓄積される電荷も存在しない。その結果、界面近傍に蓄積される電荷４４ａの量を低減することができる。
ポリシリコンは多くの結晶欠陥を含んでいる。従って、ビア８１の下を通過する電荷は結晶欠陥にトラップされる確率が高くなるので、界面近傍に蓄積される電荷４４ａの量をさらに低減することができる。
その結果、高周波信号に歪が生じるのをより防止することが可能である。更に、高周波配線４２の電力損失をより低減することが可能である。
以上説明したように、本実施形態の半導体スイッチでは、シリコン酸化膜３２を貫通し、シリコン基板３１に接する複数のビア８１を有している。ビア８１は界面の面積を減少させるとともに、ビア８１の下を通過する電荷をトラップするので、電荷４４ａの量を低減することができる。
ポリシリコン層１２とシリコン酸化膜３２の界面の電荷４４ｂによる電気力線のシールド効果ならびに第２部分３１ｂの高濃度アクセプタによる電荷４４ａの密度の低減と相まって、高周波信号に歪が生じるのをより防止することができる。更に、高周波配線４２の電力損失をより低減することができる。
ビア８１とポリシリコン層１２が接しているので、図９に示す半導体スイッチと同様にして、ビア８１をシリコン基板３１に対して正にバイアスしてもよい。ビア８１は、クーロン力により周りの電荷を引き寄せ、電荷の自由な移動を制限する。
なお、ビア８１はポリシリコン層１２に接していなくても、本実施形態の効果が得られることは言うまでもない。
（実施形態４）
本実施形態に係る半導体スイッチについて図１２を用いて説明する。図１２は本実施形態の半導体スイッチの高周波配線と多結晶半導体層との位置関係を説明するための図で、図１２（ａ）は半導体チップを上面から見た場合の位置関係を示す図、図１２（ｂ）は図１２（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた半導体スイッチの断面図である。
本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、シリンコン基板とシリコン酸化膜の間に電荷捕獲準位を有する層を更に設けたことにある。
即ち、図１２に示すように、本実施形態の半導体スイッチは、電荷捕獲準位を有する層８５（以後、電荷捕獲準位層と称する）を有している。電荷捕獲準位層８５はシリコン基板３１とシリコン酸化膜３２の間に設けられている。電荷捕獲準位層８５は高周波配線４２の下方に設けられている。
電荷捕獲準位層８５とは、電荷をトラップする深い準位を有するシリコン層のことである。シリコン層には、不純物や構造の乱れによる欠陥に起因して禁制帯中に電子準位（欠陥準位）が生じる。
欠陥準位を測定する方法として、例えばＤＬＴＳ（Deep Level Transient Spectroscopy）法がある。ＤＬＴＳ方法とは、欠陥準位へのキャリアの捕獲あるいは欠陥準位からのキャリアの放出に伴う欠陥準位の荷電状態の変化を、ショットキー接合ダイオードや金属，絶縁膜，半導体の積層体からなる容量素子（ＭＩＳ容量素子）の端子間容量の変化として検出する方法である。
電荷捕獲準位層８５は、例えば酸素を含有するエピタキシャル層で、電荷捕獲準位濃度が高くなるように成長温度、プロセスガス濃度等の条件を設定することにより得ることができる。エピタキシャル成長法なので、電荷捕獲準位層８５はシリコン基板３１の全面に形成できる。電荷捕獲準位の濃度は、例えば１Ｅ１６ｃｍ−３乃至１Ｅ１８ｃｍ−３程度である。
本実施形態において、まず電荷捕獲準位層８５により界面の電荷４４ａが捕獲され、界面近傍に蓄積される電荷４４ａの量が低減する。次に、第２部分３１ｂの高濃度アクセプタにより電荷４４ａが補償され、更に界面近傍に蓄積される電荷４４ａの量が低減する。そして、ポリシリコン層１２とシリコン酸化膜３２の界面の電荷４４ｂによる電気力線のシールド効果により残った電荷４４ａの移動が抑制される。
その結果、高周波信号に歪が生じるのをより防止することが可能である。更に、高周波配線４２の電力損失をより低減することが可能である。
以上説明したように、本実施形態の半導体スイッチは、シリンコン基板３１とシリコン酸化膜３２の間に電荷捕獲準位層８５を有している。電荷捕獲準位層８５は界面の電荷４４ａを捕獲するので、界面近傍に蓄積される電荷４４ａの量が低減する。
ポリシリコン層１２とシリコン酸化膜３２の界面の電荷４４ｂによる電気力線のシールド効果ならびに第２部分３１ｂの高濃度アクセプタによる電荷４４ａの密度の低減と相まって、高周波信号に歪が生じるのをより防止することができる。更に、高周波配線４２の電力損失をより低減することができる。
電荷捕獲準位層８５は、図９乃至図１１に示す半導体スイッチに設けることもできる。図１３は、図９に示す半導体スイッチにおいて電荷捕獲準位層８５が設けられた半導体スイッチの要部を示す図である。図１４は、図１０に示す半導体スイッチにおいて電荷捕獲準位層８５が設けられた半導体スイッチの要部を示す図である。図１５は、図１０に示す半導体スイッチにおいて電荷捕獲準位層８５が設けられた半導体スイッチの要部を示す図である。
図１３乃至図１５に示す半導体スイッチにおいても、本実施形態の効果が得られることは言うまでもない。
極端な例として、図１５に示す半導体スイッチにおいて電荷捕獲準位層８５による界面電荷低減効果が十分な場合には、ポリシリコン層１２が無くても高調波歪特性、高周波配線の電力損失の低減効果が得られる場合もある。
図１６は、図１５に示す半導体スイッチからポリシリコン層１２を除去した半導体スイッチの要部を示す図である。
また、ビア８１にバイアス電圧を印加することもできる。図１７は図１６に示す半導体スイッチにおいてビア８１にバイアス電圧を印加した半導体スイッチの要部を示す図である。
図１７に示すように、ビア８１の一端は引出配線９１に共通接続され、抵抗７３を介して正の電圧源７４に接続されている。ビア８１はシリコン基板３１に対して正にバイアスされている。
（実施形態５）
本実施形態に係る半導体スイッチについて図１８乃至図２０を用いて説明する。図１８は本実施形態の半導体スイッチを示す回路図である。図１９は半導体スイッチが設けられた半導体チップの各部の配置を示す図である。図２０は図１９のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。
本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、高周波配線とシリコン酸化膜の間に層間絶縁膜で被覆されて絶縁分離され、且つ帯電した導電層を設けたことにある。
始めに、本実施形態の半導体スイッチの概要を、シリコン基板とシリコン酸化膜の界面近傍の電荷キャリアの発生要因に絡めて説明する。
一般に、シリコン基板とシリコン酸化膜の界面近傍には正の固定電荷が存在するとされているので、シリコン基板とシリコン酸化膜の界面近傍には電荷キャリアとして電子が誘起される。
然し、シリコン基板とシリコン絶縁膜の界面近傍に電荷キャリアを誘起する原因となるのは界面固定電荷だけとは限らない。例えば多層配線における各層間の絶縁膜内および絶縁膜同士の界面にも固定電荷や可動イオン電荷、トラップ電荷などが存在する。これらの電荷にも起因してシリコン基板とシリコン絶縁膜の界面近傍に電荷キャリアが誘起される。
そのため、熱平衡状態において誘起される電荷キャリアの量は、シリコン基板、シリコン基板に設けられる素子、配線等を含む半導体スイッチの構造全体で電荷中性条件を満たすように決定される。
例えば、同じＳＯＩ基板であっても、ＳＯＩ基板におけるＢＯＸ層上のシリコン層に形成されたＭＯＳＦＥＴの直下の領域と、ＢＯＸ層および層間絶縁膜を介して形成された配線の直下の領域と、導電パターンが存在しない領域とでは、ＢＯＸ層とシリコン基板の界面近傍に誘起される電荷キャリア濃度は、その符号を含めて同じとは限らない。
更に、シリコン基板とシリコン酸化膜の界面近傍にアクセプタ不純物が導入されている場合、アクセプタ不純物の導入量が多すぎると、界面近傍に誘起された電子を補償しない過剰なアクセプタ不純物により、シリコン基板とシリコン酸化膜の界面近傍には正孔が発生する場合もある。
本実施形態の半導体スイッチでは、シリコン基板とシリコン酸化膜の界面近くに絶縁分離され、且つ帯電した導電層が設けられている。この導電層に帯電した電荷の正負および電荷量を含めて半導体スイッチの構造全体で電荷中性条件を満たすようにシリコン基板とシリコン酸化膜の界面近傍の電荷キャリアが決定される。
その結果、帯電した導電層によりシリコン基板とシリコン酸化膜の界面近傍の電荷キャリアを減少させることが可能である。高周波信号起因の電界によって移動する電荷キャリアが減少するので、高周波信号に歪が生じるのを防止することができる。高周波配線の電力損失を低減することができる。
次に、本実施形態の半導体スイッチについて詳しく説明する。
図１８に示すように、本実施形態の半導体スイッチ１００は、回路的には図１に示す半導体スイッチ１０と同様であり、その説明は省略する。高周波配線ＲＷ０を囲む破線は、層間絶縁膜で被覆されて絶縁分離され、且つ帯電した導電層の存在を示している。
図１９に示すように、本実施形態の半導体チップ１０１は、素子および回路の配置等は図２に示す半導体チップ２０と同様であり、その説明は省略する。ハッチング領域は、フローティング状態で、且つ帯電した導電層が設けられる領域を示している。
図２０に示すように、本実施形態の半導体スイッチ１００では、高周波配線ＲＷ０（高周波配線４２）とシリコン基板１０３の間であって、シリコン酸化膜（第１絶縁膜）３２上に導電層１０２が設けられている。導電層１０２は、層間絶縁膜（第２絶縁膜）４１で被覆されている。
シリコン基板１０３は高抵抗基板である。シリコン基板１０３の第１の比抵抗ρ１は、シリコン層３３の第２の比抵抗ρ２より十分高い。
導電層１０２は、層間絶縁膜４１で被覆されて、シリコン基板１０３、シリコン層３３、半導体スイッチ回路ＳＷ１乃至ＳＷ８、および高周波配線ＲＷ０乃至ＲＷ８から電気的に絶縁されている。
即ち、導電層１０２は、任意の高周波配線、電圧源、接地線、回路に接続されておらず、電気的にフローティング状態にある。導電層１０２は、例えば負に帯電している。電荷１０２ａは導電層１０２に帯電した電荷を示している。
導電層１０２の存在により、導電層１０２の下方のシリコン基板３１とシリコン酸化膜３２の界面近傍には、電荷１０２ａを含めて半導体スイッチ１００の構造全体で電気的中性条件を満たすように電荷１０２ｂ（電子）が誘起される。電荷１０２ｂは、導電層１０２が存在しない場合に誘起される電荷量より少なくなる。
破線で示す電荷１０２ｃは、導電層１０２が存在しない場合に誘起される電荷を模式的に示している。即ち、導電層１０２が存在しない場合は、電荷１０２ｂおよび電荷１０２ｃが誘起される。導電層１０２が存在する場合は、電荷１０２ｂのみが誘起される。
導電層１０２が層間絶縁膜４１で被覆されて電気的にフローティング状態にあるので、導電層１０２の帯電状態は長期間保存される。
導電層１０２は、層間絶縁膜４１で被覆されて帯電可能な材料であればよく、特に限定されない。導電層１０２は、例えばＡｌ、Ｃｕなどの金属、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕなどの合金、金属化合物、ドーピングされたｐ型またはｎ型のシリコン、ポリシリコンなどの半導体でもよい。導電層１０２がシリコン、ポリシリコンの場合は、導電層１０２の一部が高融点金属とのシリサイドに改質されていてもよい。
半導体スイッチ１００の高調波歪特性を、周波数０．８ＧＨｚ、２５ｄＢｍの正弦波電力入力に対して測定したところ、導電層１０２を有さない半導体スイッチより、２次あるいは３次高調波歪が１乃至９ｄＢ改善される結果が得られた。
図２１は、導電層１０２の帯電電荷量と高周波信号の２次高調波歪の関係を模式的に示す図である。図２１において、横軸は帯電電荷量、縦軸は２次高調波歪を示している。
図２１に示すように、２次高調波歪は帯電電荷量に応じて減少していく。これは、帯電電荷量の増加に応じて電気的中性条件を満たすようにシリコン基板３１とシリコン酸化膜３２の界面近傍に誘起される電荷キャリア（電子）の量が減少したことを示している。
更に帯電電荷量が増加すると、２次高調波歪は一転して帯電電荷量に応じて増加する結果が得られた。これは、電荷キャリア（電子）が補償された後、更に増加する帯電電荷量に応じて電気的中性条件を満たすために反対の電荷キャリア（正孔）が誘起されるためである。
電荷キャリア（正孔）も、電荷キャリア（電子）と同様に高周波信号に起因する電界によって移動するので、高周波信号に高調波歪が生じる。従って、導電層１０２の帯電電荷量は、２次高調波歪が最小値を示す値Ｑｍに設定することが最適である。
但し、導電層１０２の帯電電荷量は、２次高調波歪が最小値を示す値Ｑｍに限定されるものではない。目的の高調波歪特性が得られる範囲内で帯電していればよい。
次に、半導体スイッチ１００の製造方法について説明する。図２２は、導電層１０２に荷電粒子を注入して帯電させる工程の要部を順に示す断面図である。
図２２（ａ）に示すように、ＳＯＩ基板３０からシリコン層３３が除去されて露出したシリコン酸化膜３２の上に、導電層１０２として、例えばＣＶＤ（Chemical Vapor Deposition）法によりｎ型不純物をドープしたポリシリコン層を形成する。
導電層１０２上に層間絶縁膜４１として、例えばＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を形成する。これにより、層間絶縁膜４１で被覆されてフローティング状態の導電層１０２が得られる。
この段階では、導電層１０２は帯電していないので、シリコン基板３１とシリコン酸化膜３２の界面近傍に電荷キャリア（電子）が誘起される。
次に、図２２（ｂ）に示すように、導電層１０２に層間絶縁膜４１を通して荷電粒子（電子）を注入する。荷電粒子（電子）の注入条件は、電子が層間絶縁膜４１を通過し導電層１０２内に達するのに必要な加速電圧と、図２１に示す２次高調波歪に最小値を与える帯電電荷量Ｑｍが得られるドーズ量とするのが適当である。
注入条件は層間絶縁膜４１の厚さおよび帯電電荷量Ｑｍに依存する。予め注入条件と２次高調波歪の関係を示す検量線を作成しておくとよい。
以上説明したように、本実施形態の半導体スイッチ１００には、高周波配線ＲＷ０（高周波配線４２）とシリコン基板３１の間であって、シリコン絶縁膜３２上に導電層１０２が設けられている。導電層１０２は、層間絶縁膜４１で被覆されてフローティング状態であり、且つ帯電している。
その結果、導電層１０２に帯電した電荷の正負および電荷量を含めて半導体スイッチ１００の構造全体で電荷中性条件を満たすようにシリコン基板３１とシリコン酸化膜３２の界面近傍の電荷キャリアが決定される。
従って、導電層１０２が存在しない場合に比べて、シリコン基板３１とシリコン酸化膜３２の界面近傍の電荷キャリアを低減することができる。高周波信号起因の電界によって移動する電荷キャリアが減少するので、高周波信号に歪が生じるのを防止することができる。高周波配線の電力損失を低減することができる。
ここでは、シリコン基板３１とシリコン酸化膜３２の界面近傍に誘起される電荷キャリアが電子で、導電層１０２を負に帯電させる場合について説明したが、電荷キャリアが正孔の場合は、荷電粒子として陽イオンを用いて導電層１０２を正に帯電させればよい。陽イオンとしては、例えば質量の小さい水素イオン、ヘリウムイオン等が適している。
荷電粒子（電子）を注入して導電層１０２を帯電させる場合について説明したが、その他の方法、例えば電子をトンネル注入させる方法で行うこともできる。
図２３は、導電層１０２に電子をトンネル注入して帯電させる工程の要部を順に示す断面図である。図２２に示す荷電粒子を注入する方法との違いは、半導体スイッチ１００は電子をトンネル注入させるための電極を有することにある。
図２３（ａ）に示すように、シリコン酸化膜３２上に層間絶縁膜１０５を、例えばＴＥＯＳ膜をＣＶＤ法により形成する。層間絶縁膜１０５上に導電層１０２、層間絶縁膜４１を順に形成する。
電子をトンネル注入させるための電極１０６ａ、１０６ｂは、導電層１０２に近接して形成する。一例では、電極１０６ａは帯電制御電極であり、電極１０６ｂは基準電位（ＧＮＤ）の電極である。
帯電制御電極１０６ａは、例えばトンネル絶縁膜（図示せず）を介して導電層１０２上に選択的に設けられる。基準電極１０６ｂは、例えば導電層１０２の帯電制御電極１０６ａが設けられる側と反対側に導電層１０２と離間して選択的に設けられる。
この段階では、導電層１０２は帯電していないので、シリコン基板３１とシリコン酸化膜３２の界面近傍に電荷キャリア（電子）が誘起される。
図２３（ｂ）に示すように、帯電制御電極１０６ａを電源の負極に接続し、基準電極１０６ｂを電源の正極に接続する。帯電制御電極１０６ａに負電圧を印加すると、帯電制御電極１０６ａと導電層１０２との間にトンネル電流が発生する。
これにより、導電層１０２に電子が注入され、導電層１０２は負に帯電する。その結果、電気的中性条件を満たすように、シリコン基板３１とシリコン酸化膜３２の界面近傍の電荷キャリア（電子）が減少する。
図２４はシリコン基板３１とシリコン酸化膜３２の界面近傍に誘起される電荷キャリアが正孔の場合、導電層１０２を正に帯電させる工程の要部を順に示す断面図である。
図２４（ａ）に示すように、導電層１０２、電極１０６ａ、１０６ｂ等を設ける工程は、図２３（ａ）に示す工程と同様であり、その説明は省略する。
この段階では、導電層１０２は帯電していないので、シリコン基板３１とシリコン酸化膜３２の界面近傍に電荷キャリア（正孔）が誘起される。
図２４（ｂ）に示すように、帯電制御電極１０６ａを電源の正極に接続し、基準電極１０６ｂを電源の負極に接続する。帯電制御電極１０６ａに正電圧を印加すると、帯電制御電極１０６ａと導電層１０２との間にトンネル電流が発生する。
これにより、導電層１０２から電子が引き抜かれ、導電層１０２は正に帯電する。その結果、電気的中性条件を満たすように、シリコン基板３１とシリコン酸化膜３２の界面近傍の電荷キャリア（正孔）が減少する。
帯電制御電極１０６ａへの電圧の印加は、半導体スイッチが完成してから事後的に行うことができる。そのため、半導体スイッチの高調波特性をモニターしながら、帯電制御電極１０６ａへの電圧印加時間を定めることが可能である。
その結果、導電層１０２の帯電電荷量を、２次高調波歪が最小値を示す値Ｑｍに設定することが容易になる利点がある。荷電粒子を注入するための大掛かりな装置は不要である。
導電層１０２に電子をトンネル注入する方法は、図２３に示す方法に限られず、種々の方法が考えられる。
また、別の帯電方法として、プラズマ処理により導電層１０２を帯電させてもよい。導電層１０２を、例えばアルゴンプラズマに晒して表面処理することにより、導電層１０２の表面を負に帯電させることができる。その後、導電層１０２を層間絶縁膜４１で被覆する。
導電層１０２が負に帯電するのは、プラズマ中の電子はアルゴンイオンより早く処理表面に到達するためである。即ち、プラズマの特性として、ある表面に飛来する正イオンのフラックス密度と電子のフラックス密度が等しくなるように、表面に電位（電位分布）が形成される。この電位差（シース電圧）は通常の低ガス圧グロー放電では、”負”となる。その負となる分だけ、表面にマイナスの電荷、すなわち電子が帯電している状態が、定常状態となるためである。
導電層１０２に電子をトンネル注入するための電極１０６ａ、１０６ｂが不要であり、半導体スイッチ１００の製造工程が簡略化できる利点がある。
更に、プラズマＣＶＤ法により導電層１０２を帯電させつつ層間絶縁膜４１で被覆することも可能である。導電層１０２の帯電と、被覆を一つの工程で行える利点がある。半導体スイッチ１００の製造工程数が削減される。
（実施形態６）
本実施形態に係る半導体スイッチについて図２５および図２６を用いて説明する。図２５は半導体スイッチが設けられた半導体チップの各部の配置を示す図である。図２６は図２５のＡ−Ａ線に沿って切断し、矢印方向に眺めた半導体スイッチの断面図である。
本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、配線および回路が設けられていない領域に層間絶縁膜で被覆されて絶縁分離され、且つ帯電した導電層を設けたことにある。
配線および回路が設けられていない領域とは、高周波配線、半導体スイッチ回路、バイアス／制御回路、接地配線のうちのいずれか同士の間の領域のことである。
即ち、図２５に示すように、本実施形態の半導体スイッチが設けられた半導体チップ１１１には、複数の導電層１１２ａ乃至１１２ｅが設けられている。導電層１１２ａ乃至１１２ｅは層間絶縁膜４１で被覆されて絶縁分離され、且つ帯電している。
具体的には、導電層１１２ａは、シャントトランジスタＳ１部、スルートランジスタＴ１部、アンテナ端子１１、スルートランジスタＴ８部、シャントトランジスタＳ８部のそれぞれと接地配線１１３の間に設けられている。
導電層１１２ｂは、シャントトランジスタＳ１部とシャントトランジスタＳ２部の間、スルートランジスタＴ１部とスルートランジスタＴ２部の間、スルートランジスタＴ８部とスルートランジスタＴ７部の間、シャントトランジスタＳ８部とシャントトランジスタＳ７部の間のそれぞれに設けられている。
導電層１１２ｃおよび導電層１１２ｄは導電層１１２ｂと同様であり、その説明は省略する。
導電層１１２ｅは、シャントトランジスタＳ４部、スルートランジスタＴ４部、高周波配線ＲＷ０、スルートランジスタＴ５部、シャントトランジスタＳ５部のそれぞれとバイアス／制御回路２１の間に設けられている。
以後、導電層１１２ａ乃至１１２ｅを総称して示す場合は、単に導電層１１２と称する。
なお、本実施形態における接地配線とは、明示的な接地配線だけでなく、実効的に高周波信号に対して接地配線として機能する領域を含んでいる。例えば、遮断状態の高周波送受信端子に接続されているシャントトランジスタ部は接地と導通状態であり、実効的に高周波接地配線として機能する。
更に、バイアス／制御回路２１に含まれるバイアス回路、制御信号回路、論理回路などは、高周波スイッチが動作する周波数で低インピーダンスになる部分を含んでいて、実効的に高周波接地配線として機能する場合がある。
図２６は、接地配線１１３とスルートランジスタＴ８部の間に設けられた導電層１１２ａを示す断面図である。
図２６に示すように、接地配線１１３はシリコン酸化膜３２上に設けられている。スルートランジスタＴ８部は、シリコン酸化膜３２上のシリコン層３３に設けられている。
導電層１１２ａは、接地配線１１３とスルートランジスタＴ８部が設けられているシリコン層３３の間であって、シリコン酸化膜３２上に設けられている。導電層１１２ａは、層間絶縁膜４１で被覆され絶縁分離され、且つ帯電している。
導電層１１２は、高周波配線および回路の側方に設けられている。配線および回路が設けられていない領域に導電層１１２を設けることにより、高周波配線の下方だけでなく広い範囲にわたってシリコン基板３１とシリコン酸化膜３２の界面近傍の電荷キャリアを低減することが可能である。
その結果、高調波歪および高周波配線の電力損失の低減効果を安定して得ることが可能である。
導電層１１２は、上述したすべての領域に設ける必要はなく、少なくとも一部の領域に設けられていれば、本実施形態の効果が得られる。
以上説明したように、本実施形態の半導体スイッチでは、配線および回路が設けられていない領域にフローティング状態で、且つ帯電した導電層が設けられている。
その結果、高周波配線の下方だけでなく広い範囲にわたってシリコン基板３１とシリコン酸化膜３２の界面近傍の電荷キャリアを低減することができる。高調波歪および高周波配線の電力損失の低減効果を安定して得ることができる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、以下の付記に記載されているような構成が考えられる。
（付記１） 前記半導体スイッチ回路は電界効果トランジスタを有し、前記多結晶半導体層は前記電界効果トランジスタのゲート配線と同じ材料で構成されている請求項１に記載の半導体スイッチ。
（付記２）前記多結晶半導体層は、前記第１絶縁膜の上に設けられている請求項１に記載の半導体スイッチ。
（付記３）前記第１絶縁膜の上に前記第１絶縁膜より薄い厚さを有する第３絶縁膜が設けられ、前記多結晶半導体層は前記第３絶縁膜の上に設けられている請求項１に記載の半導体スイッチ。
（付記４）前記第１半導体層の上に前記第１絶縁膜より薄い厚さを有する第３絶縁膜が設けれ、前記多結晶半導体層は前記第３絶縁膜の上に設けられている請求項１に記載の半導体スイッチ。
（付記５） 前記半導体基板は第１の比抵抗を有する第１部分と、前記第１部分上に設けられ、前記第１部分より高い不純物濃度を有する第２部分とを備え、前記第１絶縁膜は前記第２部分に設けられている請求項１に記載の半導体スイッチ。
（付記６） 前記柱状体は複数設けられ、前記配線が延在する第１の方向に対して所定の角をなす第２の方向に第１の間隔で配列され、前記第１の方向に第２の間隔で配列されている請求項９に記載の半導体スイッチ。
１０、１００ 半導体スイッチ
１１ アンテナ端子
１２、１２ａ、１２ｂ 多結晶半導体層
２０、１０１、１１１ 半導体チップ
２１ バイアス／制御回路
３０ ＳＯＩ基板
３１、１０３ シリコン基板
３１ａ 第１部分
３１ｂ 第２部分
３２ シリコン酸化膜
３３、３３ａ シリコン層
４１、６５、６５ａ、６７、１０５ 層間絶縁膜
４２ 高周波配線
４３ 電気力線
４４ａ、４４ｂ、１０２ａ、１０２ｂ、１０２ｃ 電荷
５１ ポリシリコン膜
５２、５４ レジスト膜
５３ 導電膜
６０ ソース・ドレイン層
６１ ゲート絶縁膜
６２ ゲート電極
６３ チャネル層
６６ ゲート配線
６８ ＳＴＩ層
７１ ビア
７２ パッド
７３ 抵抗
７４ 電源
８１ ビア
８２ ビア群
８５ 電荷捕獲準位層
７６、８６、１１３ 接地配線
９１ 引出配線
１０２、１１２ 導電層
１０６ａ、１０６ｂ 電極
Ｒ１、Ｒ２ 抵抗
Ｎ１〜Ｎ４ ノード
ＲＦ１〜ＲＦ８ 高周波端子
ＲＷ０〜ＲＷ８ 高周波配線
ＳＷ１〜ＳＷ８ 半導体スイッチ回路
Ｔ１〜Ｔ８ スルートランジスタ
Ｓ１〜Ｓ８ シャントトランジスタ
Ｃｏｎｔ１〜Ｃｏｎｔ８ 制御信号
Ｃｏｎｔ１／〜Ｃｏｎｔ８／ 反転制御信号

Claims (22)

  1. 半導体基板と、
    前記半導体基板に設けられた第１絶縁膜と、
    前記第１絶縁膜上に設けられた第１半導体層と、
    前記第１半導体層に設けられた半導体スイッチ回路と、
    前記第１絶縁膜の上方であって、かつ前記第１絶縁膜の前記半導体基板が設けられた側と反対側に設けられ、前記半導体スイッチ回路と端子とを接続する配線と、
    前記配線と前記第１絶縁膜の間に設けられた多結晶半導体層と、
    を具備することを特徴とする半導体スイッチ。
  2. 前記多結晶半導体層のキャリアの移動度は、前記半導体基板のキャリアの移動度より低いことを特徴とする請求項１に記載の半導体スイッチ。
  3. 前記多結晶半導体層のキャリア濃度は、前記第１半導体層のキャリア濃度より高いことを特徴とする請求項１に記載の半導体スイッチ。
  4. 前記多結晶半導体層のキャリア濃度は、１Ｅ２０ｃｍ−３以上であることを特徴とする請求項１に記載の半導体スイッチ。
  5. 前記多結晶半導体層は、第２絶縁膜で覆われて絶縁分離されていることを特徴とする請求項１に記載の半導体スイッチ。
  6. 前記多結晶半導体層は、前記半導体基板の電位より高い電位が与えられるよう電源に接続されていることを特徴とする請求項１に記載の半導体スイッチ。
  7. 前記多結晶半導体層はポリシリコン層であり、前記ポリシリコン層の上部に高融点金属とのシリサイドが設けられていることを特徴とする請求項１に記載の半導体スイッチ。
  8. 前記多結晶半導体層は、平面視で前記配線より外側に延在していることを特徴とする請求項１に記載の半導体スイッチ。
  9. 前記多結晶半導体層と前記半導体基板とを接続する導電性の柱状体を有することを特徴とする請求項１に記載の半導体スイッチ。
  10. 前記半導体基板と前記第１絶縁膜の間の界面に電荷捕獲準位を有する層が設けられていることを特徴とする請求項１に記載の半導体スイッチ。
  11. 前記電荷捕獲準位を有する層は、電気的に不活性な不純物を含む半導体層であることを特徴とする請求項１０に記載の半導体スイッチ。
  12. 半導体基板と、
    前記半導体基板に設けられた第１絶縁膜と、
    前記第１絶縁膜上に設けられた第１半導体層と、
    前記第１半導体層に設けられた半導体スイッチ回路と、
    前記第１絶縁膜の上方であって、かつ前記第１絶縁膜の前記半導体基板が設けられた側と反対側に設けられ、前記半導体スイッチ回路と端子とを接続する配線と、
    前記配線と前記半導体基板の間に設けられ、前記第１半導体層より高い不純物濃度を有する第２半導体層と、
    を具備することを特徴とする半導体スイッチ。
  13. 前記第２半導体層のキャリアの移動度は、前記半導体基板のキャリアの移動度より低いことを特徴とする請求項１２に記載の半導体スイッチ。
  14. 前記第２半導体層は、多結晶半導体層であることを特徴とする請求項１２に記載の半導体スイッチ。
  15. 半導体基板と、
    前記半導体基板に設けられた第１絶縁膜と、
    前記第１絶縁膜上に設けられた第１半導体層と、
    前記第１半導体層に設けられた半導体スイッチ回路と、
    前記第１絶縁膜の上方に設けられ、かつ前記第１絶縁膜の前記半導体基板が設けられた側と反対側に設けられ、前記半導体スイッチ回路と端子とを接続する配線と、
    前記第１絶縁膜上または上方に設けられ、第２絶縁膜に覆われて絶縁分離され、かつ帯電している導電層と、
    を具備することを特徴とする半導体スイッチ。
  16. 前記導電層は、前記配線と前記第１絶縁膜の間に設けられていることを特徴とする請求項１５に記載の半導体スイッチ。
  17. 前記導電層は、金属層、半導体層、金属と半導体の合金層のいずれかであることを特徴とする請求項１５に記載の半導体スイッチ。
  18. 前記導電層に電子をトンネル注入するための電極を有することを特徴とする請求項１５に記載の半導体スイッチ。
  19. 半導体基板と、第１絶縁膜と、第１半導体層とがこの順に積層された複合半導体基板の前記第１半導体層に半導体スイッチ回路を形成する工程と、
    前記第１絶縁膜の上方、かつ前記第１絶縁膜の前記半導体基板が設けられた側と反対側に、前記半導体スイッチ回路と端子とを接続する配線を形成する工程と、
    前記第１絶縁膜上または上方に、導電層を形成する工程と、
    前記導電層を覆う第２絶縁膜を形成する工程と、
    前記導電層を帯電させる工程と、
    を具備することを特徴とする半導体スイッチの製造方法。
  20. 前記導電層に荷電粒子を注入して、前記導電層を帯電させることを特徴とする請求項１９に記載の半導体スイッチの製造方法。
  21. 前記導電層をプラズマ処理して、前記導電層を帯電させることを特徴とする請求項１９に記載の半導体スイッチの製造方法。
  22. 前記第２絶縁膜をプラズマＣＶＤ法により形成し、前記導電層を帯電させながら前記導電層を被覆することを特徴とする請求項１９に記載の半導体スイッチの製造方法。
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