KR20130083149A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR20130083149A KR1020120003721A KR20120003721A KR20130083149A KR 20130083149 A KR20130083149 A KR 20130083149A KR 1020120003721 A KR1020120003721 A KR 1020120003721A KR 20120003721 A KR20120003721 A KR 20120003721A KR 20130083149 A KR20130083149 A KR 20130083149A
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Abstract

본 기술은 쏘잉공정 및 패키징공정시 발생하는 응력에 의하여 테스트패턴과 이를 덮는 보호막 사이에서 들뜸현상이 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법에 관한 것으로, 스크라이브레인에 의하여 다수의 다이가 분리된 웨이퍼; 상기 스크라이브레인의 웨이퍼 상에 형성되고, 적어도 하나 이상의 슬릿을 구비한 테스트패턴; 상기 테스트패턴을 덮는 보호막; 및 상기 보호막으로부터 연장되고, 상기 슬릿을 관통하여 상기 웨이퍼에 박힌 형태를 갖는 다수의 고정핀을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 스크라이브레인(Scribe Lane)에 형성되는 테스트패턴(test pattern)에 관한 것이다.
반도체 장치가 형성되는 웨이퍼는 다수개의 다이(Die)들을 포함하며, 각각의 다이들은 스크라이브레인(scribe lane)으로 구분된다. 각각의 다이에 반도체 장치가 형성되고, 스크라이브레인에는 반도체 장치 제조공정시 다이에 형성된 구조물의 전기적 특성을 평가하기 위한 테스트패턴(Test pattern)이 형성된다. 테스트패턴은 다이에 형성되는 패턴들보다 상대적으로 큰 크기를 갖는 패턴이다.
도 1a, 도 1b, 도 2a 및 도 2b는 종래기술에 따른 반도체 장치 제조방법을 도시한 도면이다. 도 1a 및 도 2a는 평면도로 웨이퍼의 일부를 도시한 것이고, 도 1b 및 도 2b는 각각 도 1a 및 도 2a에 도시된 I-I'절취선을 따라 도시한 단면도이다. 그리고, 도 3은 종래기술에 따른 문제점을 나타낸 이미지이다.
도 1a 및 도 1b에 도시된 바와 같이, 스크라이브레인(12)에 의해 다수의 다이(11)가 분리된 웨이퍼(21)의 스크라이브레인(12)에 다수의 테스트패턴(23)을 형성한다. 테스트패턴(23)은 웨이퍼(21) 상에 절연막(22)을 형성한 이후에 절연막(22)을 선택적으로 식각하여 트렌치를 형성한 다음, 트렌치 내부를 도전물질로 매립하는 일련의 공정과정을 통해 형성된다.
다음으로, 테스트패턴(23)을 이용한 특성 평가를 진행한 이후에 후속 공정간 테스트패턴(23)이 확산하는 것을 방지하기 위하여 웨이퍼(21) 전면에 보호막(24)을 형성한다. 보호막(24)은 절연막으로 형성한다.
도 2a 및 도 2b에 도시된 바와 같이, 각각의 다이(11)에 반도체 장치를 완성한 이후에 쏘잉라인(Sawing line)을 따라 각각의 다이(11)를 분리시키는 쏘잉공정(Sawing process)을 실시한다. 이후, 분리된 다이(11)에 대한 패키징공정(Packing process)을 진행하여 칩(Chip)을 완성한다.
하지만, 종래기술에서는 쏘잉공정 및 패키징공정시 발생하는 응력(stress)에 의하여 보호막(24)과 테스트패턴(23) 사이에서 들뜸현상이 발생하는 문제점이 있다(도 2b 참조). 이러한 들뜸현상은 테스트패턴(23)의 크기가 클수록 더욱 심화된다. 보호막(24)과 테스트패턴(23) 사이의 들뜸현상에 의하여 생성된 크랙(creak)은 스크라이브레인(12)에서 다이(11)측으로 확장되어 반도체 장치의 페일을 유발하는 치명적인 원인으로 작용한다(도 3 참조).
본 발명의 실시예는 쏘잉공정 및 패키징공정시 발생하는 응력에 의하여 테스트패턴과 이를 덮는 보호막 사이에서 들뜸현상이 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 스크라이브레인에 의하여 다수의 다이가 분리된 웨이퍼; 상기 스크라이브레인의 웨이퍼 상에 형성되고, 적어도 하나 이상의 슬릿을 구비한 테스트패턴; 상기 테스트패턴을 덮는 보호막; 및 상기 보호막으로부터 연장되고, 상기 슬릿을 관통하여 상기 웨이퍼에 박힌 형태를 갖는 다수의 고정핀을 포함한다.
또한, 본 발명의 실시예에 따른 반도체 장치는 스크라이브레인에 의하여 다수의 다이가 분리된 웨이퍼; 상기 스크라이브레인의 웨이퍼 상에 형성되고, 적어도 하나 이상의 슬릿을 구비한 테스트패턴; 상기 테스트패턴을 덮는 보호막; 및 상기 보호막으로부터 연장되고, 상기 슬릿을 관통하여 상기 웨이퍼에 박힌 다수의 제1고정핀과 상기 테스트패턴 외측에서 상기 웨이퍼에 박힌 형태를 갖는 다수의 제2고정핀으로 이루어진 고정핀을 포함한다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 스크라이브레인에 의하여 다수의 다이가 분리된 웨이퍼의 상기 스크라이브레인에 적어도 하나 이상의 슬릿을 구비한 테스트패턴을 형성하는 단계; 및 상기 스크라이브레인의 웨이퍼를 선택적으로 식각하여 상기 슬릿을 관통하는 제1트렌치과 상기 테스트패턴 외측에 제2트렌치을 형성하는 단계; 및 상기 웨이퍼 전면에 보호막을 형성함과 동시에 상기 제1 및 제2트렌치에 매립된 고정핀을 형성하는 단계를 포함한다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 테스트패턴의 슬릿을 관통하는 제1고정핀을 구비함으로써, 쏘잉공정 및 패키징공정시 보호막과 테스트패턴 사이에서 들뜸현상이 발생하는 것을 방지할 수 있다.
또한, 테스트패턴의 슬릿을 쏘잉라인 방향으로 연장되게 형성함으로써, 쏘잉공정 및 패키징공정시 보호막과 테스트패턴 사이에서 들뜸현상이 발생하는 것을 보다 효과적으로 방지할 수 있다.
또한, 테스트패턴 외측의 제2고정핀을 구비함으로써, 보호막과 테스트패턴 사이의 들뜸현상을 더욱더 효과적으로 방지함과 동시에 이들 사이에 들뜸현상이 발생하더라도 다이측으로 확장되는 것을 방지할 수 있다.
또한, 슬릿을 구비한 테스트패턴, 보호막으로부터 연장된 고정핀을 구비함으로써, 테스트패턴의 면적이 증가하더라도 보호막과 테스트패턴 사이의 들뜸현상을 방지할 수 있다.
도 1a, 도 1b, 도 2a 및 도 2b는 종래기술에 따른 반도체 장치 제조방법을 도시한 도면.
도 3은 종래기술에 따른 문제점을 나타낸 이미지.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명은 테스트패턴을 구비한 반도체 장치 및 그 제조방법에 관한 것으로, 쏘잉공정(Sawing process) 및 패키징공정(Packing process)시 발생하는 응력(stress)에 의하여 테스트패턴과 보호막 사이에서 들뜸현상이 발생하는 것을 방지하여 들뜸현상에 기인한 반도체 장치의 페일을 방지하기 위한 것이다. 이를 위해, 테스트패턴은 쏘잉라인(Sawing line)을 따라 연장된 다수의 슬릿을 구비하고, 보호막으로부터 연장되어 슬릿을 관통하는 고정핀을 구비하는 것이 특징이다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면이다. 도 4a는 웨이퍼 일부를 도시한 평면도, 도 4b는 테스트패턴을 도시한 평면도, 도 4c는 쏘잉공정 이전의 반도체 장치를 도 4a 및 도 4b에 도시된 I-I'절취선을 따라 도시한 단면도, 도 4d는 쏘잉공정을 실시한 이후의 반도체 장치를 도 4a 및 도 4b에 도시된 I-I'절취선을 따라 도시한 단면도이다.
도 4a 내지 도 4d에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 스크라이브레인(101)에 의하여 다수의 다이(100)가 분리된 웨이퍼(110), 스크라이브레인(101)의 웨이퍼(110) 상에 형성되고 적어도 하나 이상의 슬릿(130A)을 구비한 테스트패턴(130), 웨이퍼(110) 전면에 형성되어 테스트패턴(130)을 덮는 보호막(150) 및 보호막(150)으로부터 연장되어 웨이퍼(110)에 박힌 형태를 갖는 다수의 고정핀(140)을 포함한다. 고정핀(140)은 슬릿을 관통하는 제1고정핀(140A)과 테스트패턴(130) 외측에 형성된 제2고정핀(140B)을 포함할 수 있다.
테스트패턴(130)은 다이(100)에 형성된 구조물 예컨대, 금속배선의 전기적 특성을 평가하기 위한 것으로, 평가 대상이 되는 다이(100)의 구조물과 동일한 물질을 포함할 수 있다. 일례로, 다이(100)에 형성된 구리배선의 전기적 특성을 평가하기 위한 테스트패턴(130)은 구리를 포함할 수 있다. 테스트패턴(130)은 웨이퍼(110) 상의 절연막(120)에 형성된 트렌치 내부에 매립된 형태를 가질 수 있고, 평가 대상이 되는 다이(100)의 구조물을 절연막(120) 내부에 위치할 수 있다.
테스트패턴(130)에 형성된 슬릿(130A)은 고정핀(140)이 형성될 공간을 제공하여 보호막(150)과 테스트패턴(130) 사이의 결합력을 증가시키기 위한 것이다. 이때, 고정핀(140)에 의한 보호막(150)과 테스트패턴(130) 사이의 결합력을 보다 효과적으로 증가시키기 위하여 슬릿(130A)은 장축과 단축을 갖고, 장축이 쏘잉라인 방향으로 연장된 형태를 가질 수 있다. 즉, 슬릿(130A)의 장축이 쏘잉라인과 평행한 구조를 가질 수 있다.
웨이퍼(110) 전면에 형성되어 테스트패턴(130)을 덮는 보호막(150)은 테스트패턴(130)의 확산 또는 마이그레이션(migration)을 방지하는 역할을 수행한다. 보호막(150)은 절연막일 수 있으며, 구체적으로 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다.
보호막(150)으로부터 웨이퍼(110)측으로 연장된 고정핀(140)은 보호막(150)과 테스트패턴(130) 사이의 결합력을 증가시키는 역할을 수행하는 것으로, 쏘잉공정 및 패키징공정시 발생하는 응력에 의하여 보호막(150)과 테스트패턴(130) 사이에서 들뜸현상이 발생하는 것을 방지하는 역할을 수행한다. 구체적으로, 슬릿(130A)을 관통하는 제1고정핀(140A)은 쏘잉공정 및 패키징공정시 발생하는 응력에 의하여 보호막(150)과 테스트패턴(130) 사이에 들뜸현상이 발생하는 것을 1차적으로 방지하는 역할을 수행하고, 테스트패턴(130) 외측에 형성된 제2고정핀(140B)은 제1고정핀(140A)과 더불어서 2차적으로 들뜸현상을 방지하는 역할을 수행함과 동시에 보호막(150)과 테스트패턴(130) 사이에서 들뜸현상이 발생하더라도 다이(100)측으로 확장되는 것을 방지하는 역할을 수행한다.
고정핀(140)은 기둥형태를 가질 수 있으며, 결합력을 더욱더 증가시키기 위하여 고정핀(140)의 깊이(또는 두께)는 테스트패턴(130)의 두께(또는 깊이)보다 클 수 있다. 하나의 슬릿(130A)에 다수의 제1고정핀(140A)이 배치될 수 있고, 제2고정핀(140B)은 테스트패턴(130) 외측 일부를 감싸는 형태를 갖거나, 또는 테스트패턴(130) 외측을 둘러싸는 형태를 가질 수 있다. 제2고정핀(140B)이 테스트패턴(130) 외측 일부를 감싸는 형태를 갖는 경우에 보호막(150)과 테스트패턴(130) 사이에서의 들뜸현상이 다이(100)측으로 확장되는 것을 효과적으로 방지하기 위해 제2고정핀(140B)은 테스트패턴(130)과 다이(100) 사이에 배치하는 것이 바람직하다.
고정핀(140)은 절연막일 수 있으며, 구체적으로 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 이때, 고정핀(140)은 보호막(150)과 동일한 물질일 수 있다.
본 발명의 일실시예에 따른 반도체 장치는 테스트패턴(130)의 슬릿(130A)을 관통하는 제1고정핀(140A)을 구비함으로써, 쏘잉공정 및 패키징공정시 보호막(150)과 테스트패턴(130) 사이에서 들뜸현상이 발생하는 것을 방지할 수 있다.
또한, 테스트패턴(130)의 슬릿(130A)을 쏘잉라인 방향으로 연장되게 형성함으로써, 쏘잉공정 및 패키징공정시 보호막(150)과 테스트패턴(130) 사이에서 들뜸현상이 발생하는 것을 보다 효과적으로 방지할 수 있다.
또한, 테스트패턴(130) 외측의 제2고정핀(140B)을 구비함으로써, 보호막(150)과 테스트패턴(130) 사이의 들뜸현상을 더욱더 효과적으로 방지함과 동시에 이들 사이에 들뜸현상이 발생하더라도 다이(100)측으로 확장되는 것을 방지할 수 있다.
또한, 슬릿을 구비한 테스트패턴, 보호막으로부터 연장된 고정핀을 구비함으로써, 테스트패턴의 면적이 증가하더라도 보호막과 테스트패턴 사이의 들뜸현상을 방지할 수 있다.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도 4a 및 도 4b에 도시된 I-I'절취선을 따라 도시한 공정단면도이다. 따라서, 이후의 설명에서도 도 4a 및 도 4b를 참조하기로 한다.
도 5a에 도시된 바와 같이, 스크라이브레인(101)에 의하여 다수의 다이(100)가 분리된 웨이퍼(110) 상에 쏘잉라인을 따라 연장된 다수의 슬릿(130A)을 구비한 테스트패턴(130)을 형성한다. 슬릿(130A)은 장축과 단축을 갖고, 슬릿의 장축이 쏘잉라인 방향으로 연장되도록 형성한다. 이때, 쏘잉라인이 연장된 방향을 따라 슬릿(130A)을 형성하는 것은 후속 공정을 통해 형성될 고정핀에 의한 보호막과 테스트패턴 사이의 결합력을 최대한 향상시키기 위함이다.
테스트패턴(130)은 다이(100)에 형성된 구조물 예컨대, 금속배선의 전기적 특성을 평가하기 위한 것으로, 다이(100)에 금속배선을 형성함과 동시에 형성하거나, 또는 별도의 공정을 통해 형성할 수 있다. 테스트패턴(130)은 평가 대상이 되는 다이(100)의 구조물과 동일한 물질로 형성할 수 있다. 일례로, 다이(100)에 형성된 구리배선에 대한 전기적 특성을 평가하기 위한 테스트패턴(130)은 웨이퍼(110) 상에 절연막(120)을 형성한 이후에 절연막(120)을 선택적으로 식각하여 트렌치를 형성한 다음, 트렌치에 구리를 매립한 후 절연막(120)이 노출될때까지 평탄화공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다.
도 5b에 도시된 바와 같이, 테스트패턴(130)을 이용한 특성 평가를 실시한 이후에 절연막(120)을 선택적으로 식각하여 트렌치(160)을 형성한다. 트렌치(160)은 고정핀이 형성될 공간을 제공하기 위한 것으로, 홀타입(Hole type)으로 형성할 수 있다.
트렌치(160)은 후속 공정을 통해 형성될 보호막과 테스트패턴(130) 사이의 결합력을 증가시키기 위하여 테스트패턴(130)의 깊이(또는 두께)보다 더 큰 깊이를 갖도록 형성할 수 있다. 그리고, 트렌치(160)의 선폭(또는 직경)은 후속 공정을 통해 형성될 보호막 두께의 2배가 되도록 형성할 수 있다.
트렌치(160)은 슬릿(130A) 내부에 형성된 제1트렌치(160A)와 테스트패턴(130) 외측에 형성된 제2트렌치(160B)를 포함한다. 이때, 제2트렌치(160B)는 테스트패턴(130) 일부를 감싸는 형태를 갖거나, 또는 테스트패턴(130)을 둘러싸는 형태를 갖도록 형성할 수 있다.
도 5c에 도시된 바와 같이, 웨이퍼(110) 전면에 절연막을 증착하여 트렌치(160)에 매립된 고정핀(140)을 형성함과 동시에 웨이퍼(110) 전면을 덮는 보호막(150)을 형성한다. 이때, 트렌치(160)의 선폭(또는 직경)을 보호막(150) 두께의 2배가 되도록 형성함에 따라 고정핀(140)의 매립특성을 향상시킬 수 있다.
고정핀(140)은 제1트렌치(160A)에 매립되어 슬릿(130A)을 관통하는 형태를 갖는 제1고정핀(140A)과 제2트렌치(160B)에 매립되어 테스트패턴(130) 외측에 배치된 제2고정핀(140B)을 포함한다. 보호막(150)은 후속 공정간 테스트패턴(130)의 확산 또는 마이그레이션을 방지하는 역할을 수행한다. 보호막(150)과 고정핀(140)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 도면에 도시하지는 않았지만, 공지된 방법에 따라 후속 공정을 진행하여 각각의 다이(100)에 반도체 장치를 완성한다.
도 5d에 도시된 바와 같이, 쏘잉라인을 따라 각각의 다이(100)를 분리시키는 쏘잉공정을 실시한다. 이후, 분리된 다이(100)에 대한 패키징공정을 진행하여 칩을 완성한다.
종래에는 쏘잉공정 및 패키징공정시 발생하는 응력에 의하여 보호막(150)과 테스트패턴(130) 사이에 들뜸현상이 발생하고, 들뜸현상에 기인한 크랙이 스크라이브레인(101)에서 다이(100)측으로 확장되어 반도체 장치의 페일을 유발하는 치명적인 원인으로 작용하였다.
하지만, 본 발명의 일실시예에 따른 제조방법에 따라 형성된 반도체 장치는 테스트패턴(130)의 슬릿(130A)을 관통하는 제1고정핀(140A)을 구비함으로써, 쏘잉공정 및 패키징공정시 보호막(150)과 테스트패턴(130) 사이에서 들뜸현상이 발생하는 것을 방지할 수 있다.
또한, 테스트패턴(130)의 슬릿(130A)을 쏘잉라인 방향으로 연장되게 형성함으로써, 쏘잉공정 및 패키징공정시 보호막(150)과 테스트패턴(130) 사이에서 들뜸현상이 발생하는 것을 보다 효과적으로 방지할 수 있다.
또한, 테스트패턴(130) 외측의 제2고정핀(140B)을 구비함으로써, 보호막(150)과 테스트패턴(130) 사이의 들뜸현상을 더욱더 효과적으로 방지함과 동시에 이들 사이에 들뜸현상이 발생하더라도 다이(100)측으로 확장되는 것을 방지할 수 있다.
또한, 슬릿을 구비한 테스트패턴, 보호막으로부터 연장된 고정핀을 구비함으로써, 테스트패턴의 면적이 증가하더라도 보호막과 테스트패턴 사이의 들뜸현상을 방지할 수 있다.
상술한 본 발명의 실시예에서는 스크라이브레인에 형성되는 테스트패턴에 본 발명의 기술 사상을 적용한 경우를 예시하여 설명하였으나, 본 발명의 기술 사상은 테스트패턴과 같이 스크라이브레인에 형성되는 라지패턴(Large pattern)에 모두 적용할 수 있다. 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 다이(Die) 101 : 스크라이브레인
110 : 웨이퍼 130 : 테스트패턴
130A : 슬릿 140 : 고정핀
140A : 제1고정핀 140B : 제2고정핀
150 : 보호막

Claims (20)

  1. 스크라이브레인에 의하여 다수의 다이가 분리된 웨이퍼;
    상기 스크라이브레인의 웨이퍼 상에 형성되고, 적어도 하나 이상의 슬릿을 구비한 테스트패턴;
    상기 테스트패턴을 덮는 보호막; 및
    상기 보호막으로부터 연장되고, 상기 슬릿을 관통하여 상기 웨이퍼에 박힌 형태를 갖는 다수의 고정핀
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 슬릿은 쏘잉라인 방향으로 연장된 반도체 장치.
  3. 제1항에 있어서,
    상기 고정핀은 기둥형태를 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 고정핀의 깊이는 상기 테스트패턴의 두께보다 큰 반도체 장치.
  5. 제1항에 있어서,
    상기 보호막 및 상기 고정핀은 절연막을 포함하는 반도체 장치.
  6. 스크라이브레인에 의하여 다수의 다이가 분리된 웨이퍼;
    상기 스크라이브레인의 웨이퍼 상에 형성되고, 적어도 하나 이상의 슬릿을 구비한 테스트패턴;
    상기 테스트패턴을 덮는 보호막; 및
    상기 보호막으로부터 연장되고, 상기 슬릿을 관통하여 상기 웨이퍼에 박힌 다수의 제1고정핀과 상기 테스트패턴 외측에서 상기 웨이퍼에 박힌 형태를 갖는 다수의 제2고정핀으로 이루어진 고정핀
    을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 슬릿은 쏘잉라인 방향으로 연장된 반도체 장치.
  8. 제6항에 있어서,
    상기 고정핀은 기둥형태를 갖는 반도체 장치.
  9. 제6항에 있어서,
    상기 고정핀의 깊이는 상기 테스트패턴의 두께보다 큰 반도체 장치.
  10. 제6항에 있어서,
    상기 제2고정핀은 상기 테스트패턴 외측 일부를 감싸는 형태를 갖는 반도체 장치.
  11. 제10항에 있어서,
    상기 제2고정핀은 상기 테스트패턴과 상기 다이 사이에 배치된 반도체 장치.
  12. 제6항에 있어서,
    상기 제2고정핀은 상기 테스트패턴 외측을 둘러싸는 형태를 갖는 반도체 장치.
  13. 스크라이브레인에 의하여 다수의 다이가 분리된 웨이퍼의 상기 스크라이브레인에 적어도 하나 이상의 슬릿을 구비한 테스트패턴을 형성하는 단계; 및
    상기 스크라이브레인의 웨이퍼를 선택적으로 식각하여 상기 슬릿을 관통하는 제1트렌치과 상기 테스트패턴 외측에 제2트렌치을 형성하는 단계; 및
    상기 웨이퍼 전면에 보호막을 형성함과 동시에 상기 제1 및 제2트렌치에 매립된 고정핀을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  14. 제13항에 있어서,
    상기 슬릿은 쏘잉라인 방향으로 연장되도록 형성하는 반도체 장치 제조방법.
  15. 제13항에 있어서,
    상기 제1 및 제2트렌치은 홀타입으로 형성하는 반도체 장치 제조방법.
  16. 제13항에 있어서,
    상기 제1 및 제2트렌치의 깊이는 상기 테스트패턴의 두께보다 크게 형성하는 반도체 장치 제조방법.
  17. 제13항에 있어서,
    상기 제2트렌치는 상기 테스트패턴 외측 일부를 감싸는 형태를 갖도록 형성하는 반도체 장치 제조방법.
  18. 제17항에 있어서,
    상기 제2트렌치는 상기 다이와 상기 테스트패턴 사이에 형성하는 반도체 장치 제조방법.
  19. 제13항에 있어서,
    상기 제2트렌치는 상기 테스트패턴 외측을 둘러싸는 형태를 갖도록 형성하는 반도체 장치 제조방법.
  20. 제13항에 있어서,
    상기 보호막 및 상기 고정핀은 절연막을 포함하는 반도체 장치 제조방법.
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US11177184B2 (en) * 2019-05-10 2021-11-16 SK Hynix Inc. Method of manufacturing a flip chip package and an apparatus for testing flip chips

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