JP2013172065A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

【課題】大規模化した半導体集積回路装置に於ける接合リークの問題を回避できるＴＥＧの製造方法と評価方法を提供する。
【解決手段】半導体基板の表面領域１Ｓに、相互に電気的に分離された複数の第１導電型のウエル領域ＮＤを設け、各ウエル領域の表面領域に第２導電型の不純物領域ＰＷ、メタルプラグ８、およびメタル配線Ｍ１を全体として直列電流通路を構成するように接続する。そして、各ウエル領域の電位は、そのウエル領域ＮＤがＰ型ウエル領域（Ｎ型ウエル領域）の場合には、そのウエル領域の前記直列電流通路における実質的な最低電位（最高電位）とした状態で、ウエハ検査を実行する。
【選択図】図９

Description

本願は、半導体集積回路装置（または半導体装置）の製造方法に関し、特にコンタクト不良等の検査技術に適用して有効な技術に関する。

日本特開平１−９１４３０号公報（特許文献１）または、これに対応する米国特許第４９０６９２１号公報（特許文献２）には、縦型バイポーラトランジスタに組み込まれた単位面積当たりの伝導度等を測定するテストパターン等が開示されている。

日本特開２０１０−１９２５２１号公報（特許文献３）には、走査型表面電位顕微鏡およびテスト用配線とフローティング配線を交互に配置したＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を用い、非接触で電位を印加する被検査配線の検査方法が開示されている。

特開平１−９１４３０号公報 米国特許第４９０６９２１号公報 特開２０１０−１９２５２１号公報

半導体集積回路装置に於いては、パターンの微細化に伴い、半導体基板内の不純物ドープ領域と半導体基板上の配線を接続するコンタクトの数が急速に増加している。これらのコンタクトの不良は、製品歩留まりに対する影響が大きいため、工程内に於いて、欠陥レベルを定量的に評価する必要があり、そのためのＴＥＧの使用が必須となる。

しかし、製品に近いレベルのコンタクト数を評価しようとして、単純にＴＥＧを大規模化した場合、接合リークにより、評価そのものが困難になるという問題があることが本願発明者等により明らかにされた。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願の一実施の形態の概要は、半導体集積回路装置の製造方法に於いて、半導体基板の表面領域に、相互に電気的に分離された複数の第１導電型のウエル領域を設け、各ウエル領域の表面領域に第２導電型の不純物領域、メタルプラグ、およびメタル配線を全体として直列電流通路を構成するように接続する。そして、各ウエル領域の電位は、そのウエル領域がＰ型ウエル領域（Ｎ型ウエル領域）の場合には、そのウエル領域の前記直列電流通路における実質的な最低電位（最高電位）とした状態で、ウエハ検査を実行するものである。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、すなわち、本願の一実施の形態の概要は、半導体集積回路装置の製造方法に於いて、半導体基板の表面領域に、相互に電気的に分離された複数の第１導電型のウエル領域を設け、各ウエル領域の表面領域に第２導電型の不純物領域、メタルプラグ、およびメタル配線を全体として直列電流通路を構成するように接続する。そして、各ウエル領域の電位は、そのウエル領域がＰ型ウエル領域（Ｎ型ウエル領域）の場合には、そのウエル領域の前記直列電流通路における実質的な最低電位（最高電位）とした状態で、ウエハ検査を実行することにより、漏れ電流の低減が可能となる。

本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＩＳ集積回路を形成するためのシリコン系半導体ウエハの上面全体図である。 図１のチップ領域およびその周辺の拡大上面図である。 図２の一部の断面を例示するための拡大模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における全体プロセスのアウトラインを説明するためのプロセスブロックフロー図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスを説明するためのウエハ検査プロセスの詳細プロセスブロックフロー図である。 図５のウエハ検査プロセスに使用するウエハプローバの構造等を説明するためのウエハプローバ等の要部模式断面図（ウエハ部分は見取り図類似の形式で示す）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用するテスト構造（Ｐウエル型コンタクトチェイン）等を説明するための図２のスクライブ領域切り出し部Ｒ２の拡大上面図である。 図７のコンタクト評価用ＴＥＧ（１０）の拡大上面図である。 図８のＸ−Ｘ’断面に対応する模式断面図である。 図８のコンタクト−拡散抵抗チェインユニット等一部切り出し領域Ｒ１の拡大上面図である。 図７の高電位印加端子Ｖｈおよびその周辺の拡大模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法に関する下層メタル工程におけるウエハテストを説明するための図４のＢＥＯＬ工程１１１に関する詳細プロセスブロックフロー図である。 図１２のＭ１後検査工程１１６における高電位印加端子Ｖｈおよびその周辺の拡大模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例１：Ｎウエル型コンタクトチェイン）等を説明するための図９に対応する模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例２：積層ビアチェイン）等を説明するための図９に対応する模式断面図である。 図１５における高電位印加端子Ｖｈおよびその周辺の拡大模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例３：Ｐウエル型バッティング拡散層チェイン）等を説明するための図８に対応する拡大上面図である。 図１７のＦ−Ｆ’断面に対応する模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例４：Ｎウエル型バッティング拡散層チェイン）等を説明するための図１８に対応する模式断面図である。 比較例における漏れ電流の状況を示すプロット図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスの要部を説明するためのコンタクト評価用ＴＥＧ（１０）およびその周辺のウエハ１の模式断面図である。

〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。

１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多数のウエハの第１の主面側に対して、複数のメタルプラグ及び前記複数のメタルプラグに電気的に接続する複数のメタル配線を形成する工程；
（ｂ）前記工程（ａ）の後、前記多数のウエハの前記第１の主面側に対して、前記複数のメタル配線に電気的に接続する複数の端子を形成する工程；
（ｃ）前記工程（ｂ）の後、前記多数のウエハの各々に対して、ウエハ検査を実行する工程、
ここで、前記多数のウエハの各々の前記第１の主面側には、コンタクト評価用ＴＥＧを有するＴＥＧ領域が設けられており、前記コンタクト評価用ＴＥＧは、以下を有する：
（ｘ１）前記第１の主面側の半導体表面領域に設けられ、且つ、第１導電型を有する複数のウエル領域；
（ｘ２）前記複数のウエル領域の各々の表面領域に設けられ、前記第１導電型と反対導電型である第２導電型を有する不純物領域；
（ｘ３）前記複数のメタルプラグの一部および前記複数のメタル配線の一部であって、前記複数のウエル領域の各々に属する前記不純物領域を全体として直列電流経路を構成するように接続する第１メタルプラグおよび第１メタル配線、
更に、ここで、前記工程（ｃ）は、以下の工程を有する：
（ｃ１）前記複数の端子の一部であって、前記ＴＥＧ領域に設けられた複数の第１端子パッドに、プローブ針を接触させて電圧を印加することによって、コンタクト評価を実行する工程、
ここで、前記工程（ｃ１）は、前記複数のウエル領域は、実質的に相互に電気的に分離され、且つ、
（ｉ）前記複数のウエル領域の各々が、Ｐ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最低電位とし、
（ｉｉ）前記複数のウエル領域の各々が、Ｎ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最高電位とした条件下で実行される。

２．前記項１の半導体集積回路装置の製造方法において、前記不純物領域は、前記複数のウエル領域の各々に対して、複数、設けられ、これらは、各ウエル領域内に於いて、前記第１メタルプラグおよび前記第１メタル配線によって、全体として直列電流経路を構成するように接続されている。

３．前記項１または２の半導体集積回路装置の製造方法において、前記コンタクト評価用ＴＥＧは、更に以下を有する：
（ｘ４）前記複数のウエル領域の各々の表面領域に設けられ、前記第１導電型を有するコンタクト領域；
（ｘ５）前記コンタクト領域に、前記複数のメタルプラグの一部および前記複数のメタル配線の一部であって、前記条件を満たす電位を供給するように接続された第２メタルプラグおよび第２メタル配線。

４．前記項１から３のいずれか一つの半導体集積回路装置の製造方法において、前記第１メタルプラグは、タングステンプラグであり、前記第１メタル配線は、第１層配線である。

５．前記項３または４の半導体集積回路装置の製造方法において、前記第２メタルプラグは、タングステンプラグであり、前記第２メタル配線は、第１層配線である。

６．前記項１から５のいずれか一つの半導体集積回路装置の製造方法において、前記コンタクト評価用ＴＥＧは、スクライブ領域に設けられている。

７．前記項１から６のいずれか一つの半導体集積回路装置の製造方法において、前記ＴＥＧ領域は、スクライブ領域に設けられている。

８．前記項１から７のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｂ）は、以下の工程を有する：
（ｂ１）前記第１層配線を形成する工程；
（ｂ２）前記工程（ｂ１）の後、前記ＴＥＧ領域に設けられた前記複数の第１端子パッドに、プローブ針を接触させて、コンタクト評価を実行する工程、
ここで、前記工程（ｂ２）は、前記複数のウエル領域は、実質的に相互に電気的に分離され、且つ、
（ｉ）前記複数のウエル領域の各々が、Ｐ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最低電位とし、
（ｉｉ）前記複数のウエル領域の各々が、Ｎ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最高電位とした条件下で実行される。

９．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多数のウエハの第１の主面側に対して、複数の積層ビア及び前記複数の積層ビアに電気的に接続する複数のメタル配線を形成する工程；
（ｂ）前記工程（ａ）の後、前記多数のウエハの前記第１の主面側に対して、前記複数のメタル配線に電気的に接続する複数の端子を形成する工程；
（ｃ）前記工程（ｂ）の後、前記多数のウエハの各々に対して、ウエハ検査を実行する工程、
ここで、前記多数のウエハの各々の前記第１の主面側には、ビア評価用ＴＥＧを有するＴＥＧ領域が設けられており、前記ビア評価用ＴＥＧは、以下を有する：
（ｘ１）前記第１の主面側の半導体表面領域に設けられ、且つ、第１導電型を有する複数のウエル領域；
（ｘ２）前記複数のウエル領域の各々の表面領域に設けられ、前記第１導電型と反対導電型である第２導電型を有する不純物領域；
（ｘ３）前記複数の積層ビアの一部および前記複数のメタル配線の一部であって、前記複数のウエル領域の各々に属する前記不純物領域を全体として直列電流経路を構成するように接続する第１積層ビアおよび第１メタル配線、
更に、ここで、前記工程（ｃ）は、以下の工程を有する：
（ｃ１）前記複数の端子の一部であって、前記ＴＥＧ領域に設けられた複数の第１端子パッドに、プローブ針を接触させて電圧を印加することによって、ビア評価を実行する工程、
ここで、前記工程（ｃ１）は、前記複数のウエル領域は、実質的に相互に電気的に分離され、且つ、
（ｉ）前記複数のウエル領域の各々が、Ｐ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最低電位とし、
（ｉｉ）前記複数のウエル領域の各々が、Ｎ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最高電位とした条件下で実行される。

１０．前記項９の半導体集積回路装置の製造方法において、前記不純物領域は、前記複数のウエル領域の各々に対して、複数、設けられ、これらは、各ウエル領域内に於いて、前記第１積層ビアおよび前記第１メタル配線によって、全体として直列電流経路を構成するように接続されている。

１１．前記項９または１０の半導体集積回路装置の製造方法において、前記ビア評価用ＴＥＧは、更に以下を有する：
（ｘ４）前記複数のウエル領域の各々の表面領域に設けられ、前記第１導電型を有するコンタクト領域；
（ｘ５）前記コンタクト領域に、前記条件を満たす電位を供給するように接続されたメタルプラグおよび第２メタル配線。

１２．前記項１１の半導体集積回路装置の製造方法において、前記メタルプラグは、タングステンプラグである。

１３．前記項９から１２のいずれか一つの半導体集積回路装置の製造方法において、前記ビア評価用ＴＥＧは、スクライブ領域に設けられている。

１４．前記項９から１３のいずれか一つの半導体集積回路装置の製造方法において、前記ＴＥＧ領域は、スクライブ領域に設けられている。

１５．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多数のウエハの第１の主面側に対して、複数のメタルプラグ及び前記複数のメタルプラグに電気的に接続する複数のメタル配線を形成する工程；
（ｂ）前記工程（ａ）の後、前記多数のウエハの前記第１の主面側に対して、前記複数のメタル配線に電気的に接続する複数の端子を形成する工程；
（ｃ）前記工程（ｂ）の後、前記多数のウエハの各々に対して、ウエハ検査を実行する工程、
ここで、前記多数のウエハの各々の前記第１の主面側には、Ｐ/Ｎ境界上シリサイド膜評価用ＴＥＧを有するＴＥＧ領域が設けられており、前記Ｐ/Ｎ境界上シリサイド膜評価用ＴＥＧは、以下を有する：
（ｘ１）前記第１の主面側の半導体表面領域に設けられ、且つ、第１導電型を有する複数のウエル領域；
（ｘ２）前記複数のウエル領域の各々の表面領域に設けられ、前記第１導電型と反対導電型である第２導電型を有する不純物領域；
（ｘ３）前記複数のウエル領域の各々の表面領域に、前記不純物領域と境を接するように設けられ、前記第１導電型を有するコンタクト領域；
（ｘ４）前記不純物領域と前記コンタクト領域上に形成され、両領域を電気的に連結し、一体の導電体とするシリサイド膜；
（ｘ５）前記複数のメタルプラグの一部および前記複数のメタル配線の一部であって、前記複数のウエル領域の各々に属する前記一体の導電体の前記不純物領域と、隣接するウエル領域に属する前記コンタクト領域とを順次、全体として直列電流経路を構成するように接続する第１メタルプラグおよび第１メタル配線、
更に、ここで、前記工程（ｃ）は、以下の工程を有する：
（ｃ１）前記複数の端子の一部であって、前記ＴＥＧ領域に設けられた複数の第１端子パッドに、プローブ針を接触させて電圧を印加することによって、Ｐ/Ｎ境界上シリサイド膜評価を実行する工程、
ここで、前記工程（ｃ１）は、前記複数のウエル領域は、実質的に相互に電気的に分離され、且つ、
（ｉ）前記複数のウエル領域の各々が、Ｐ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最低電位とし、
（ｉｉ）前記複数のウエル領域の各々が、Ｎ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最高電位とした条件下で実行される。

１６．前記項１６の半導体集積回路装置の製造方法において、前記第１メタルプラグは、タングステンプラグであり、前記第１メタル配線は、第１層配線である。

１７．前記項１５または１６の半導体集積回路装置の製造方法において、前記Ｐ/Ｎ境界上シリサイド膜評価用ＴＥＧは、スクライブ領域に設けられている。

１８．前記項１５から１７のいずれか一つの半導体集積回路装置の製造方法において、前記ＴＥＧ領域は、スクライブ領域に設けられている。

１９．前記項１５から１８のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｂ）は、以下の工程を有する：
（ｂ１）前記第１層配線を形成する工程；
（ｂ２）前記工程（ｂ１）の後、前記ＴＥＧ領域に設けられた前記複数の第１端子パッドに、プローブ針を接触させて、コンタクト評価を実行する工程、
ここで、前記工程（ｂ２）は、前記複数のウエル領域は、実質的に相互に電気的に分離され、且つ、
（ｉ）前記複数のウエル領域の各々が、Ｐ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最低電位とし、
（ｉｉ）前記複数のウエル領域の各々が、Ｎ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最高電位とした条件下で実行される。

〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。

今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。

同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜）も酸化シリコン膜または酸化シリコン系絶縁膜である。

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。

なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。

窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。

同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。

３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。

４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

６．本願に於いて、ＴＥＧ等に関して、「直列電流経路」というときは、当該ＴＥＧの主要部である被測定対象電流通路（たとえば、断線しているときは、電流は流れない）であって、必要に応じてプラグ、配線、拡散抵抗（不純物領域）、ビア等を直列接続したものである。従って、ある直列電流経路から分岐した電源供給路やそのために、別途設けられた電位供給路等は、ここでいう直列電流経路ではない。また、ある一つのウエル領域にＴＥＧを構成する要素（たとえば、配線、プラグ、拡散抵抗等）のセットが複数ある場合、各セットを構成する要素を直列接続して、直列接続された各セットを更に直列接続して、当該ウエル領域の直列電流経路が構成される。そして、このようなウエル領域が複数ある場合、このように構成された各ウエル領域の直列電流経路を更に直列接続することによって、被検査体としての直列電流経路が構成される。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。

１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＩＳ集積回路等の説明（主に図１から図３）
このセクションでは、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例として、ＣＭＩＳ系集積回路を例に取り具体的に説明する。しかし、対象デバイスは、ＣＭＩＳ系等のＭＩＳ系に限らず、バイポーラ系、ＭＩＳ系およびバイポーラ系の両方を含むＢｉＣＭＩＳ系等の混合系でもよい。

なお、セクション１から５等（セクション１０を含む）の説明は、本願の前記一実施の形態の半導体集積回路装置の製造方法に関する説明であると同時に、その後のセクションの変形等に関する説明の一部である。従って、重複する部分は原則として説明を繰り返さない。

ここでは、主に各チップ領域がボンディングパッドを有するウエハについて説明するが、バンプ電極を有するものでもよいことはいうまでもない。また、ボンディングパッドの材料が、主にアルミニウム系メタルであるものについて、具体的に説明するが、銅、金、銀等でも良いことは、言うまでもない。

なお、以下の説明では、一例として、６５ｎｍテクノロジノードを想定して説明するが、４５ｎｍテクノロジノード以降や９０ｎｍテクノロジノード以前のデバイスにも適用できることは言うまでもない。

また、本願において、たとえば、不純物ドープ領域、配線、プラグ絶縁膜等に関して、同じ参照符号を付したものは、原則として、ほぼ同じ条件で同時に形成されたものである。すなわち、実デバイスの構成要素と、テスト構造の構成要素とは、一般にほぼ同じ条件で同時に形成されたものを多用することにより、実デバイスとテスト構造の特性の対応を向上させることができるメリットがある。

以下の説明に於いて、セクション８および９以外では、簡潔性を確保するため、シリサイド膜に対する説明を省略している。

図１は本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＩＳ集積回路を形成するためのシリコン系半導体ウエハの上面全体図である。図２は図１のチップ領域およびその周辺の拡大上面図である。図３は図２の一部の断面を例示するための拡大模式断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＩＳ集積回路等を説明する。

図４（セクション２参照）のＢＥＯＬ工程１１１が完了したウエハ１の全体上面図を図１に示す。図１に示すように、たとえば、ノッチ３を有するシリコン単結晶ウエハ１の上面１ａまたはデバイス面（第１の主面）には、格子状に多数のチップ領域２が形成されている。なお、ここでは、ノッチ３を有するウエハを例示したが、オリエンテーションフラットを有するウエハでもよいことは言うまでもない。

次に、図２に図１の一つのチップ領域２およびその周辺の拡大図を示す。図２に示すように、各チップ領域２には、たとえばリング状に端子パッド４（ボンディングパッド）が配列されており、各チップ領域２間は、ダイシング領域５（スクライブ領域）によって相互に隔てられている。

次に、図２に断面の一部（チップ領域２の一部、たとえば、ＣＭＩＳロジック領域）の代表的デバイス構造を図３に模式的に例示する。図３に示すように、ウエハ１は、主に半導体基板領域１ｓ（たとえばＰ型シリコン単結晶基板）から構成されており、その表面１ａ（第１の主面）側すなわち、裏面１ｂと反対の側に種々の領域等が設けられている。すなわち、ウエハ１の表面１ａ側の半導体表面領域には、Ｐ型ウエル領域ＰＷおよびＮ型ウエル領域ＮＷが設けられている。Ｐ型ウエル領域ＰＷの中の半導体表面領域には、Ｎ型ソースドレイン領域１７ｎおよびＰ＋型コンタクト領域ＰＣが設けられており、Ｎ型ウエル領域ＮＷの中の半導体表面領域には、Ｐ型ソースドレイン領域１７ｐおよびＮ＋型コンタクト領域ＮＣが設けられている。これは必須ではないが、この例では、Ｐ型ウエル領域ＰＷは、たとえばＮ型アイソレーション領域ＮＩおよびＮ型ディープウエル領域ＮＤによって、半導体基板領域１ｓと電気的に分離されている。ここで、Ｎ型ウエル領域ＮＷと同様に、Ｎ型アイソレーション領域ＮＩ内の半導体表面領域にも、Ｎ＋型コンタクト領域ＮＣが設けられており、Ｐ型ウエル領域ＰＷと同様に、半導体基板領域１ｓ内の半導体表面領域にも、Ｐ＋型コンタクト領域ＰＣが設けられている。そして、これらの不純物ドープ領域（「拡散領域」ともいう）間を分離するように、ウエハ１の表面１ａ側の半導体表面には、絶縁膜素子分離領域７（ＳＴＩ領域すなわちＳｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ領域）が設けられている。

ウエハ１の表面１ａ側であってＰ型ウエル領域ＰＷ上の半導体表面上には、ゲート絶縁膜１９を介して、ゲート電極１８が設けられており、これらを囲むように、サイドウォールスペーサ２１が設けられている。一方、ウエハ１の表面１ａ側であってＮ型ウエル領域ＮＷ上の半導体表面上にも、同様に、ゲート絶縁膜１９を介して、ゲート電極１８が設けられている。ここで、Ｎ型ソースドレイン領域１７ｎ、ゲート絶縁膜１９、ゲート電極１８、サイドウォールスペーサ２１等によって、Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）が構成されており、Ｐ型ソースドレイン領域１７ｐ、ゲート絶縁膜１９、ゲート電極１８、サイドウォールスペーサ２１等によって、Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）が構成されている。

ウエハ１の表面１ａ側の半導体表面上には、たとえば、下層から言って、比較的薄い窒化シリコン系絶縁膜、比較的厚い酸化シリコン系絶縁膜等からなるプリメタル絶縁膜１４が設けられている。プリメタル絶縁膜１４内には、複数のタングステンプラグ８（プラグ）、すなわち、下層プラグが埋め込まれている。

プリメタル絶縁膜１４上には、主に酸化シリコン系絶縁膜等からなる層間絶縁膜１５が設けられており、この内部には、たとえば、第１層配線Ｍ１、第２層配線Ｍ２（ビア部を含む）、第３層配線Ｍ３（ビア部を含む）、第Ｎ−１層配線Ｍｎ−１（ビア部を含む）、第Ｎ層配線Ｍｎ（ビア部を含む）等が設けられている。なお、この例では、第１層配線Ｍ１は、シングルダマシン（Ｓｉｎｇｌｅ Ｄａｍａｓｃｅｎｅ）配線等の銅系埋め込み配線であり、第２層配線Ｍ２から第Ｎ層配線Ｍｎは、デュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）配線等の銅系埋め込み配線である。

層間絶縁膜１５上には、たとえば、主にアルミニウム系メタル層等からなり、電源端子Ｖｄｄ、接地端子Ｇｎｄ等に対応する端子パッド４（ボンディングパッド）が設けられており、層間絶縁膜１５上およびボンディングパッド４上は、パッド開口２８を除き、たとえば、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等からなるファイナルパッシベーション膜１６で覆われている。なお、各ボンディングパッド４は、たとえばタングステンプラグ８（プラグ）等を介して、下層の配線と接続されている。

この例は、Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびＰチャネル型ＭＩＳＦＥＴ（Ｑｐ）がインバータを構成するように接続されている。従って、Ｐ型ウエル領域ＰＷ内のＰ＋型コンタクト領域ＰＣは、基準電圧供給配線経路２４を介して、接地端子Ｇｎｄに電気的に接続されており、Ｎ型ウエル領域ＮＷ内のＮ＋型コンタクト領域ＮＣは、電源供給配線経路２３を介して、電源端子Ｖｄｄ（たとえば、０．５から１ボルト程度）に電気的に接続されている。一方、Ｎ型アイソレーション領域ＮＩ内のＮ＋型コンタクト領域ＮＣおよび半導体基板領域１ｓの表面領域のＰ＋型コンタクト領域ＰＣは、この例では、それぞれ直上の積層ビアを介して電源端子Ｖｄｄおよび接地端子Ｇｎｄに電気的に接続されている。

２．本願の前記一実施の形態の半導体集積回路装置の製造方法における全体プロセスのアウトラインの説明（主に図４）
このセクションでは、半導体集積回路プロセスの全体の流れを説明する。この例は一例であり、各工程の前後関係も必要に応じて変更可能である。

図４は本願の前記一実施の形態の半導体集積回路装置の製造方法における全体プロセスのアウトラインを説明するためのプロセスブロックフロー図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における全体プロセスのアウトラインを説明する。

図４に示すように、先ず、たとえば、多数の３００Φ程度のサイズのＰ型シリコン単結晶ウエハ１を準備する。ウエハ１の厚さは、たとえば、６００マイクロメートル程度から１０００マイクロメートル程度を公的なものとして例示することができる。

なお、ウエハの径は、３００Φすなわち、３００ミリメートル程度に限らず、４５０ファイでも、２００ファイでも、その他でも良い。また、単結晶ウエハに限らず、必要に応じて、エピタキシャルウエハでも、ＳＯＩウエハでもよい。

次に、これらのウエハ１に対して、たとえば、ゲート形成工程等を含むＦＥＯＬ工程１０１を実行する。次に、これらのウエハ１に対して、たとえば、配線工程等を含むＢＥＯＬ工程１１１を実行する。

次に、これらのウエハ１に対して、たとえば、ウエハプローブテスト工程等を含むウエハ検査工程１２１を実行する。

次に、これらのウエハ１に対して、ＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）工程１３１を実行することにより、たとえば、１０マイクロメートル程度から４００マイクロメートル程度とする。次に、これらのウエハ１に対して、ダイシング工程１４１を実行することにより、個々のチップ２に分割する。次に、たとえば、ワイヤボンディング工程、モールド工程等を含む組立工程１５１を実行する。次に、個々のパッケージに対する電気的テスト等を行うパッケージテスト工程１６１等を実行した後に、半導体集積回路デバイスは、製品として出荷される。

３．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスの説明（主に図５および図６）
このセクションでは、主に図４のウエハ検査工程１２１の詳細を説明する。なお、ここでは、チップ領域の検査を実施するウエハプローブテスト工程１２４ではなく、ＴＥＧ等のテスト構造の検査を実施するＤＣパラメトリックテスト工程１２２を主に説明する。更に、ここでは、ＴＥＧ等のテスト構造がダイシング領域に設けられた例を具体的に説明するが、ＴＥＧ等のテスト構造の全部又は一部が、チップ領域等に設けられていても良い。ただし、ＴＥＧ等のテスト構造の全部又は一部が、ダイシング領域に設けられている場合は、その分、チップ面積の有効利用が可能となる。一方、ＴＥＧ等のテスト構造の全部又は一部が、チップ領域に設けられている場合は、その分については、ウエハプローブテスト工程１２４で形成できるメリットがある。

図５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスを説明するためのウエハ検査プロセスの詳細プロセスブロックフロー図である。図６は図５のウエハ検査プロセスに使用するウエハプローバの構造等を説明するためのウエハプローバ等の要部模式断面図（ウエハ部分は見取り図類似の形式で示す）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセス等を説明する。

図４のウエハ検査工程１２１は、たとえば、図３のような状態のウエハに対して実行される。その内容は、図５に示すように、ＤＣパラメトリックテスト工程１２２、ウエハプローブテスト工程１２４等から構成されている。

両方テストとも、通常、プローバを使用して実行される。プローバの構造の概要は、両テストに於いて、ほぼ同様であるので、ここでは、ＤＣパラメトリックテスト用のプローバ５０等（ウエハ検査装置群）の構造の概要を図６に示す。図６に示すように、ウエハ検査装置群は、ウエハ１を走査するステージ等のシステム、プローブカード５１、テストヘッド５４等を保持するプローバ５０とＤＣパラメトリックテスタ５５等から構成されている。ここで、プローブカード５１は、複数のプローブ針５２を有し、ポゴピン５３を介して、テストヘッド５４と接続されている。

ＤＣパラメトリックテストの際には、通常、チップ領域２以外の領域、たとえば、ダイシング領域５（図２参照）等に形成されたＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）領域６等のテスト構造（Ｔｅｓｔ ｓｔｒｕｃｔｕｒｅ）に設けられた端子パッド等にプローブ針５２をコンタクトさせて（例えば、図１１参照）、テストを実行する。

なお、ＤＣパラメトリックテストは、通常、ウエハプロセスを経過したウエハの出来栄えをテストするもので、ウエハ上の特性の分布等をみるために、ウエハ上の数点で実行される。一般的には、ＤＣパラメトリックテストに合格したウエハを次のウエハプローブテスト工程１２４に送る。ＤＣパラメトリックテストの主要なテスト項目は、たとえば、ＭＩＳＦＥＴ等の特性、拡散層、メタル配線等の電気抵抗、ビアやコンタクトの導通抵抗等である。

一方、ウエハプローブテストは、チップ領域にある端子パッド４（ボンディングパッド）に複数のプローブ針５２をコンタクトさせて実行される電気的テストで、たとえば回路の機能、特性、消費電力等を測定する。

４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用するテスト構造（Ｐウエル型コンタクトチェイン）等の説明（主に図７から図１１）
ここでは、主にＰ型単結晶シリコン基板（ウエハすなわち半導体基板）に３重ウエル構造で、Ｐ型ウエル領域を形成した場合について、具体的に説明するが、たとえばセクション６に示すように、Ｐ型単結晶シリコン基板に直接、Ｎ型ウエル領域を形成しても良い。また、半導体基板としては、Ｎ型単結晶シリコン基板や、各種の形態のＳＯＩ基板を用いてもよい。Ｎ型単結晶シリコン基板の場合は、Ｎ型ウエル領域側が３重ウエル構造となる。

図７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用するテスト構造（Ｐウエル型コンタクトチェイン）等を説明するための図２のスクライブ領域切り出し部Ｒ２の拡大上面図である。図８は図７のコンタクト評価用ＴＥＧ（１０）の拡大上面図である。図９は図８のＸ−Ｘ’断面に対応する模式断面図である。図１０は図８のコンタクト−拡散抵抗チェインユニット等一部切り出し領域Ｒ１の拡大上面図である。図１１は図７の高電位印加端子Ｖｈおよびその周辺の拡大模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用するテスト構造（Ｐウエル型コンタクトチェイン）等を説明する。

図２のスクライブ領域切り出し部Ｒ２の拡大上面図を図７に示す。図７に示すように、スクライブ領域５（ダイシング領域）に設けられたＴＥＧ領域１１内には、コンタクト評価用ＴＥＧ（１０）、これを測定するための高電位印加端子Ｖｈ、低電位印加端子Ｖｒ、Ｎ型ウエル電位供給端子Ｖｎ、基板電位供給端子Ｖｓ等のＴＥＧ検査用端子パッド１２（端子パッド）がけられている。

次に、図７の、コンタクト評価用ＴＥＧ（１０）の模式上面図を図８に示す。図８に示すように、ダイシング領域５の半導体基板領域１ｓ内に３重ウエル構造で、複数のＰ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４が設けられており、各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４は、Ｎ型アイソレーション領域ＮＩ等によって、相互に電気的に分離されるように、または、分離可能とされている。半導体基板領域１ｓ内には、Ｐ＋型コンタクト領域ＰＣが設けられており、基板電位供給端子Ｖｓと電気的に接続されており、一方、Ｎ型アイソレーション領域ＮＩ内には、Ｎ＋型コンタクト領域ＮＣが設けられており、Ｎ型ウエル電位供給端子Ｖｎと電気的に接続されている。各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４内には、コンタクト−拡散抵抗チェインユニットＣＲおよびＰ＋型コンタクト領域ＰＣが設けられており、各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４のコンタクト−拡散抵抗チェインユニットＣＲを直列接続して形成された直列電流通路の両端は、それぞれ高電位印加端子Ｖｈおよび低電位印加端子Ｖｒに電気的に接続されている。ここで、各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４に設けられたＰ＋型コンタクト領域ＰＣは、たとえば、各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４に設けられた各コンタクト−拡散抵抗チェインユニットＣＲの低電位印加端子Ｖｒ側端に対応する直列電流通路に電気的に接続されている。言い換えると、各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４の電位は、各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４に設けられた各コンタクト−拡散抵抗チェインユニットＣＲの低電位印加端子Ｖｒ側端に対応する電位にされている。

次に、図８のＸ−Ｘ’断面に対応する模式的断面図を図９に示す。図９に示すように、ウエハ１の半導体基板領域１ｓ（Ｐ型シリコン単結晶基板）の表面１ａ（第１の主面）側の半導体表面領域には、図３と同様に、複数のＰ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４が設けられており、これらのＰ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４は、Ｎ型アイソレーション領域ＮＩおよびＮ型ディープウエル領域ＮＤによって、電気的に分離されるように、または、分離可能とされている。各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４内の半導体表面領域には、それぞれ複数のＮ＋型不純物領域ＮＲ（Ｎ＋型半導体基板抵抗）および、少なくとも一つのＰ＋型コンタクト領域ＰＣが設けられている。一方、Ｎ型アイソレーション領域ＮＩ内の半導体表面領域には、Ｎ＋型コンタクト領域ＮＣが設けられており、半導体基板領域１ｓの表面１ａ側の半導体表面領域には、Ｐ＋型コンタクト領域ＰＣが設けられている。ウエハ１の表面１ａ（第１の主面）側の半導体表面には、これらの半導体ドープ領域を相互に分離するように、絶縁膜素子分離領域７（ＳＴＩ領域）が設けられている。Ｎ型アイソレーション領域ＮＩ内のＮ＋型コンタクト領域ＮＣは、Ｎ型ウエル電位供給端子Ｖｎに電気的に接続されており、半導体基板領域１ｓのＰ＋型コンタクト領域ＰＣは、基板電位供給端子Ｖｓに電気的に接続されている。各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４内のＮ＋型不純物領域ＮＲ（Ｎ＋型半導体基板抵抗）は、一対のタングステンプラグ（プラグ）すなわち第１のプラグ８ａおよび第１のメタル配線Ｍａ（具体的には、たとえば、第１層配線Ｍ１）によって相互に直列接続されて、直列電流経路を構成している。各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４内のＰ＋型コンタクト領域ＰＣは、たとえば、一対のメタルプラグ８（具体的には、第２のプラグ８ｂ）および第２のメタル配線Ｍｂ（具体的には、たとえば、第１層配線Ｍ１）によって、同ウエル領域内部の直列電流経路の低電位印加端子Ｖｒ側端部に電気的に接続されている。なお、この例では、一対の第２のプラグ８ｂの内の１個は、プラグ８ａとは、兼用されており、第２のメタル配線Ｍｂは、第１のメタル配線Ｍａの一部と、兼用されている。更に、全体としての直列電流経路の一方の端部は、高電位印加端子Ｖｈと電気的に接続されており、他方の端部は、低電位印加端子Ｖｒと電気的に接続されている。

次に、図８のコンタクト−拡散抵抗チェインユニット等一部切り出し領域Ｒ１の拡大上面図を図１０に示す。図１０に示すように、図８に示したコンタクト−拡散抵抗チェインユニットＣＲは、複数のＮ＋型不純物領域ＮＲ（Ｎ＋型半導体基板抵抗）、これらをコンタクト部９、第１のメタル配線Ｍａ（具体的には、たとえば、第１層配線Ｍ１）等を介して直列接続して全体として直列電流通路を構成している。

次に、図９の配線引き出し部Ｒ３の拡大模式断面図を図１１に示す。図１１に示すように、配線引き出し部は、たとえば、第１層配線Ｍ１とその上に作られた複数本の積層ビアと上層でタングステンプラグ８（プラグ）等を介して、これらに接続する高電位印加端子Ｖｈ（具体的には、図３の電源端子Ｖｄｄ等と同様なＴＥＧ検査用端子パッド１２等の端子パッド４）等から構成されている。なお、積層ビアは図３と同様、第２層配線Ｍ２（ビア部を含む）、第３層配線Ｍ３（ビア部を含む）、第Ｎ−１層配線Ｍｎ−１ビア部を含む）、第Ｎ層配線Ｍｎ（ビア部を含む）等から構成されている。

このＴＥＧを用いて、ＤＣパラメトリックテスト工程１２２（その内、コンタクト特性テスト）を実施する際には、たとえば、以下のようにする。すなわち、
（１）図９に於いて、基板電位供給端子Ｖｓを０ボルト（基準電圧）とし、Ｎ型ウエル電位供給端子Ｖｎに０．５ボルトを印加しておく（各ウエルの分離）。
（２）前記（１）の状態で、高電位印加端子Ｖｈに０．５ボルトを印加し、低電位印加端子Ｖｒを０ボルトとした状態で、ＴＥＧの抵抗値を測定することにより、コンタクトの良否を判断する。この場合、コンタクト−拡散抵抗チェインユニットＣＲの長さ等を調整して、たとえば、ウエル領域ＰＷ１の電位が０．３８ボルト程度、ウエル領域ＰＷ２の電位が０．２５ボルト程度、ウエル領域ＰＷ３の電位が０．１３ボルト程度、ウエル領域ＰＷ４の電位が０ボルト程度となるようにする。

このようにすることにより、たとえば、各ウエル領域に０ボルトとした場合と比較して、各ウエル領域において、逆バイアスされているＮ＋型不純物領域ＮＲとウエル領域間のバイアス電圧が小さくなる結果、リーク電流を低減することができる。

５．本願の前記一実施の形態の半導体集積回路装置の製造方法に関する下層メタル工程におけるウエハテストの実行についての説明（主に図１２および図１３）
このセクションで説明する下層メタル工程におけるウエハテストは、前記一実施の形態の半導体集積回路装置の製造方法の一部であると同時に、その変形例でもある。従って、セクション３で説明したＰウエル型等を用いたＤＣパラメトリックテスト工程の代わりに、下層メタル工程におけるウエハテストを実行することも可能である。その場合は、検査結果が早期に得られるメリットと、検査の簡素化のメリットが得られる。一方、Ｐウエル型等を用いたＤＣパラメトリックテスト工程のみを実行した場合は、効率的に検査が実行できるメリットと、検査の簡素化のメリットが得られる。また、Ｐウエル型等を用いたＤＣパラメトリックテスト工程と下層メタル工程におけるウエハテストの両方を実行した場合には、効率的に検査が実行できるメリットと検査結果が早期に得られるメリットが得られる。

なお、以下では、Ｍ１配線の完成後、Ｍ２配線工程の前に、下層メタル工程におけるウエハテストを実行する例を具体的に説明するが、Ｍ２配線又は、これよりも上層の配線の完成後（パッド層完成前）にウエハテストを実行してもよいことはいうまでもない。ただし、上層になるほど、検査結果が得られるタイミングが遅くなる。

図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法に関する下層メタル工程におけるウエハテストを説明するための図４のＢＥＯＬ工程１１１に関する詳細プロセスブロックフロー図である。図１３は図１２のＭ１後検査工程１１６における高電位印加端子Ｖｈおよびその周辺の拡大模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法に関する下層メタル工程におけるウエハテストの実行等について説明する。

図１２に示すように、下層メタル工程におけるウエハテストを実行する際には、図４のＢＥＯＬ工程１１１において、たとえば、Ｍ１工程１１２が完了した多数のウエハ１（ここでは、たとえば、５枚から５０枚程度）から１枚程度を抜き出し（抜き取り工程１１４）、図６と同様の装置構成で、図１３に示すように、第１層配線Ｍ１で形成された高電位印加端子Ｖｈ等のＴＥＧ検査用端子パッド１２（端子パッド）にプローブ針５２をコンタクトさせて、ＤＣパラメトリックテスト等（下層メタル工程におけるウエハテスト）すなわち、Ｍ１後検査工程１１６を実行する。その後、この下層メタル工程におけるウエハテストを実行したウエハ１は、他のウエハとともに、Ｍ２工程１１８以降の工程を実行しても良いが、測定結果に問題があるとき又は、この検査をした結果として、信頼性その他に問題があることとなったときは、検査に供したウエハ１は、破棄してもよい。

６．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例１：Ｎウエル型コンタクトチェイン）等の説明（主に図１４）
このセクションで説明するＮウエル型コンタクトチェインを用いたウエハテスト（セクション５で説明したものを含む）は、前記一実施の形態の半導体集積回路装置の製造方法の一部であると同時に、その変形例でもある。従って、Ｎウエル型コンタクトチェインを用いたウエハテストとＰウエル型コンタクトチェインを用いたウエハテストの両方を実行することも可能である一方で、いずれか一方のみを実行することも可能である。いずれか一方のみを実行する場合は、工程を簡略化やウエハ上のテストエリアの節約が可能である。一方、両方を実行した場合は、検査精度の向上が可能である。これは、Ｎ型とＰ型でコンタクト特性に相違のある場合があるからである。

図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例１：Ｎウエル型コンタクトチェイン）等を説明するための図９に対応する模式断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例１：Ｎウエル型コンタクトチェイン）等を説明する。

図１４に示すように、このＮウエル型コンタクトチェインは、図９のＰウエル型コンタクトチェインと異なり、半導体基板領域１ｓ（たとえば、Ｐ型シリコン単結晶基板）に直接、複数のＮ型ウエル領域ＮＷ１、ＮＷ２，ＮＷ３，ＮＷ４が設けられている。従って、このウエル構造は３重ウエル構造ではない。従って、各Ｎ型ウエル領域ＮＷ１、ＮＷ２，ＮＷ３，ＮＷ４には、複数のＮ＋型不純物領域ＮＲ（Ｎ＋型半導体基板抵抗）ではなく、複数のＰ＋型不純物領域ＰＲ（Ｐ＋型半導体基板抵抗）が設けられている。また、各Ｎ型ウエル領域ＮＷ１、ＮＷ２，ＮＷ３，ＮＷ４には、Ｐ＋型コンタクト領域ＰＣの代わりに、Ｎ＋型コンタクト領域ＮＣが設けられている。ここで、Ｎウエル型コンタクトチェインを構成する直列電流通路の一方の端部は、図９のＰウエル型コンタクトチェインとは反対に、低電位印加端子Ｖｒに電気的に接続されており、他方の端部は、高電位印加端子Ｖｈに電気的に接続されている。なお、その他の部分は、これまでに、Ｐウエル型コンタクトチェインについて説明したところと同様であり、ここでは説明を繰り返さない。

このＴＥＧを用いて、ＤＣパラメトリックテスト工程１２２（その内、コンタクト特性テスト）を実施する際には、たとえば、以下のようにする。すなわち、
（１）図１４に於いて、基板電位供給端子Ｖｓを０ボルト（基準電圧）としておく。
（２）前記（１）の状態で、高電位印加端子Ｖｈに０．５ボルトを印加し、低電位印加端子Ｖｒを０ボルトとした状態で、ＴＥＧの抵抗値を測定することにより、コンタクトの良否を判断する。この場合、コンタクト−拡散抵抗チェインユニットＣＲの長さ等を調整して、たとえば、ウエル領域ＮＷ１の電位が０．１３ボルト程度、ウエル領域ＮＷ２の電位が０．２５ボルト程度、ウエル領域ＮＷ３の電位が０．３８ボルト程度、ウエル領域ＮＷ４の電位が０．５ボルト程度となるようにする（各ウエル間の分離）。

このようにすることにより、たとえば、各ウエル領域に０．５ボルトを印加した場合と比較して、各ウエル領域において、逆バイアスされているＰ＋型不純物領域ＰＲとウエル領域間のバイアス電圧が小さくなる結果、リーク電流を低減することができる。

７．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例２：Ｐウエル型積層ビアチェイン）等の説明（主に図１５および図１６）
このセクションで説明するＰウエル型積層ビアチェイン（ビア評価用ＴＥＧ）を用いたウエハテスト（セクション５で説明したものを含む）は、前記一実施の形態の半導体集積回路装置の製造方法の一部（図７のＴＥＧに加えて、同様の場所に、このＴＥＧで設けたもの）であると同時に、その変形例（図７のＴＥＧをこのＴＥＧで置き換えたもの）でもある。

なお、セクション６（図１４）と同様に、不純物領域（拡散抵抗または基板抵抗）をＮ型ウエル領域中（すなわちＮウエル型積層ビアチェイン）に設けることもできる。

このセクションで説明する構造は、半導体基板内においては、図９の当該部分と変わるところがないので、以下では異なる部分を中心に説明する。

図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例２：積層ビアチェイン）等を説明するための図９に対応する模式断面図である。図１６は図１５における高電位印加端子Ｖｈおよびその周辺の拡大模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例２：積層ビアチェイン）等を説明する。

図１５に示すように、このＰウエル型積層ビアチェイン型テスト構造は、図９のＰウエル型コンタクトチェイン型テスト構造に積層ビアを直列挿入したものである。ここで、各積層ビアは、図９と同様に、たとえば第２層配線Ｍ２（ビア部を含む）、第Ｎ−２層配線Ｍｎ−２（ビア部を含む）、第Ｎ−１層配線Ｍｎ−１（ビア部を含む）、第Ｎ層配線Ｍｎ（ビア部を含む）等から構成されている。

次に、図１５の配線引き出し部Ｒ４の模式断面図を図１６に示す。図１６に示すように、図１１と同様であるが、この例の場合は、積層ビアも合わせて検査するものであるから、第１層配線Ｍ１とアルミニウム系メタル配線ＡＷ（最上層メタル層）を接続する積層ビアが、例えば、単一となっている。

このＴＥＧを用いて、ＤＣパラメトリックテスト工程１２２（その内、積層ビア等特性テスト）を実施する際には、たとえば、以下のようにする。すなわち、
（１）図１５に於いて、基板電位供給端子Ｖｓを０ボルト（基準電圧）とし、Ｎ型ウエル電位供給端子Ｖｎに０．５ボルトを印加しておく（各ウエルの分離）。
（２）前記（１）の状態で、高電位印加端子Ｖｈに０．５ボルトを印加し、低電位印加端子Ｖｒを０ボルトとした状態で、ＴＥＧの抵抗値を測定することにより、コンタクトを含む積層ビアの良否を判断する。

この場合、コンタクト−拡散抵抗チェインユニットＣＲの長さ等を調整して、たとえば、ウエル領域ＰＷ１の電位が０．３８ボルト程度、ウエル領域ＰＷ２の電位が０．２５ボルト程度、ウエル領域ＰＷ３の電位が０．１３ボルト程度、ウエル領域ＰＷ４の電位が０ボルト程度となるようにする。

このようにすることにより、たとえば、各ウエル領域に０ボルトとした場合と比較して、各ウエル領域において、逆バイアスされているＮ＋型不純物領域ＮＲとウエル領域間のバイアス電圧が小さくなる結果、リーク電流を低減することができる。

なお、図９等のＴＥＧを用いたテスト結果と比較することにより、より正確な積層ビア特性およびコンタクト特性の評価をすることが可能となる。

また、Ｎウエル型積層ビアチェインを用いたテストは、図１４の場合と同じであり、説明は繰り返さない。

８．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例３：Ｐウエル型バッティング拡散層チェイン）等の説明（主に図１７および図１８）
このセクションで説明するＰウエル型バッティング拡散層チェイン（Ｐ/Ｎ境界上シリサイド膜評価用ＴＥＧ）を用いたウエハテスト（セクション５で説明したものを含む）は、前記一実施の形態の半導体集積回路装置の製造方法の一部（図７のＴＥＧに加えて、同様の場所に、このＴＥＧで設けたもの）であると同時に、その変形例（図７のＴＥＧをこのＴＥＧで置き換えたもの）でもある。なお、図９、図１４、図１５（Ｎウエル型積層ビアチェインの例を含む）および、本例（セクション９の例を含む）の全てのＴＥＧについて、ウエハテスト（セクション５で説明したものを含む）を実施してもよいことに加えて、これらの中から選んだ複数の組み合わせについて、ウエハテスト（セクション５で説明したものを含む）を実施してもよい。

図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例３：Ｐウエル型バッティング拡散層チェイン）等を説明するための図８に対応する拡大上面図である。図１８は図１７のＦ−Ｆ’断面に対応する模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例３：Ｐウエル型バッティング拡散層チェイン）等を説明する。

図１７に示すように、Ｐウエル型バッティング拡散層チェイン型テスト構造は、図７および図８と同様に、ダイシング領域５の半導体基板領域１ｓ内に３重ウエル構造で、複数のＰ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４が設けられており、各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４は、Ｎ型アイソレーション領域ＮＩ等によって、相互に電気的に分離されるように、または、分離可能とされている。半導体基板領域１ｓ内には、Ｐ＋型コンタクト領域ＰＣが設けられており、基板電位供給端子Ｖｓと電気的に接続されており、一方、Ｎ型アイソレーション領域ＮＩ内には、Ｎ＋型コンタクト領域ＮＣが設けられており、Ｎ型ウエル電位供給端子Ｖｎと電気的に接続されている。

各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４内には、一対の擬似的なＭＩＳＦＥＴを構成するように設けられたゲート電極１８およびソースドレイン領域となるＮ＋型不純物領域ＮＲ（不純物領域）があり、Ｎ＋型不純物領域ＮＲと境を接するように設けられたＰ＋型コンタクト領域ＰＣとともに、バッティングディフュージョン（Ｂｕｔｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）を構成している。各Ｎ＋型不純物領域ＮＲおよびＰ＋型コンタクト領域ＰＣには、それぞれコンタクト部９が設けられており、隣接するＰ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４間で、第１層配線Ｍ１およびタングステンプラグ８（プラグ）等により、相互接続されている。また、一方の端部のＰ型ウエル領域ＰＷ１内のＰ＋型コンタクト領域ＰＣは、負電位印加端子Ｖｍに電気的に接続されており、他方の端部のＰ型ウエル領域ＰＷ４内の一対のゲート電極１８に挟まれた部分のＮ＋型不純物領域ＮＲは、基準電圧印加端子Ｖｒに電気的に接続されている。ここで、ゲート電極１８があるのは、テスト構造を実デバイスの構造に近づけるためである。

次に、図１７のＦ−Ｆ’断面に対応する模式的断面図を図１８に示す。図１８に示すように、ウエハ１の半導体基板領域１ｓ（Ｐ型シリコン単結晶基板）の表面１ａ（第１の主面）側の半導体表面領域には、図３と同様に、複数のＰ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４が設けられており、これらのＰ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４は、Ｎ型アイソレーション領域ＮＩおよびＮ型ディープウエル領域ＮＤによって、電気的に分離されるように、または、分離可能とされている。各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４内の半導体表面領域には、それぞれＮ＋型不純物領域ＮＲおよび、これと境を接するＰ＋型コンタクト領域ＰＣが設けられている。一方、Ｎ型アイソレーション領域ＮＩ内の半導体表面領域には、Ｎ＋型コンタクト領域ＮＣが設けられており、半導体基板領域１ｓの表面１ａ側の半導体表面領域には、Ｐ＋型コンタクト領域ＰＣが設けられている。ウエハ１の表面１ａ（第１の主面）側の半導体表面には、これらの半導体ドープ領域を相互に分離するように（バッティング部分を除く）、絶縁膜素子分離領域７（ＳＴＩ領域）が設けられている。更に、Ｎ＋型不純物領域ＮＲ、Ｐ＋型コンタクト領域ＰＣ等の表面上には、シリサイド膜２２（例えば、ニッケル系シリサイド膜）が設けられている。

Ｎ型アイソレーション領域ＮＩ内のＮ＋型コンタクト領域ＮＣは、Ｎ型ウエル電位供給端子Ｖｎに電気的に接続されており、半導体基板領域１ｓのＰ＋型コンタクト領域ＰＣは、基板電位供給端子Ｖｓに電気的に接続されている。

各Ｐ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４内のＮ＋型不純物領域ＮＲは、一対のタングステンプラグ（プラグ）すなわち第１のプラグ８ａおよび第１のメタル配線Ｍａ（具体的には、たとえば、第１層配線Ｍ１）によって、たとえば隣接するＰ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４内のＰ＋型コンタクト領域ＰＣとシリサイド膜２２を介して、相互に直列接続されて、直列電流経路を構成している。更に、全体としての直列電流経路の一方の端部（すなわち、Ｐ型ウエル領域ＰＷ１内のＰ＋型コンタクト領域ＰＣ）は、負電位印加端子Ｖｍとシリサイド膜２２等を介して電気的に接続されており、他方の端部（すなわち、Ｐ型ウエル領域ＰＷ４内のＮ＋型不純物領域ＮＲ）は、基準電圧印加端子Ｖｒとシリサイド膜２２等を介して電気的に接続されている。

このＴＥＧを用いて、ＤＣパラメトリックテスト工程１２２（その内、バッティングディフュージョン上におけるシリサイド膜特性テスト）を実施する際には、たとえば、以下のようにする。すなわち、
（１）図１８に於いて、基板電位供給端子Ｖｓを０ボルト（基準電圧）とし、Ｎ型ウエル電位供給端子Ｖｎも０ボルト（基準電圧）としておく（ウエルとＮ型アイソレーション領域間のバイアス電圧を不用意に上げないためである）。
（２）前記（１）の状態で、負電位印加端子Ｖｍにマイナス０．５ボルトを印加し、低電位印加端子Ｖｒを０ボルトとした状態で、ＴＥＧの抵抗値を測定することにより、バッティングディフュージョン上におけるシリサイド膜の良否を判断する。この場合、Ｎ＋型不純物領域ＮＲの形状等を調整して、たとえば、ウエル領域ＰＷ１の電位がマイナス０．５ボルト程度、ウエル領域ＰＷ２の電位がマイナス０．３８ボルト程度、ウエル領域ＰＷ３の電位がマイナス０．２５ボルト程度、ウエル領域ＰＷ４の電位がマイナス０．１３ボルト程度となるようにする。

このようにすることにより、一般的な測定条件と比較して、各ウエル領域において、逆バイアスされているＮ＋型不純物領域ＮＲとウエル領域間のバイアス電圧が小さくなる結果、リーク電流を低減することができる。

先と同様に、図９、図１４、図１５等のＴＥＧを用いたテストの結果を参照した場合は、より成膜に、バッティングディフュージョン上におけるシリサイド膜特性を評価することができる。

９．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例４：Ｎウエル型バッティング拡散層チェイン）等の説明（主に図１９）
このセクションで説明する例は、セクション８で説明した例の一部であると同時に、その変形例でもある。

ここで説明するテスト構造は、図１８と基本的に同じであり、ＰＮ変換により、必要とされた変更をするのみで、その他の部分は、図１８と代わるところがないので、以下では原則として、異なる部分のみを説明する。

図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例４：Ｎウエル型バッティング拡散層チェイン）等を説明するための図１８に対応する模式断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用する他のテスト構造（テスト構造に関する変形例４：Ｎウエル型バッティング拡散層チェイン）等を説明する。

図１９に示すように、このＮウエル型バッティング拡散層チェインは、図１８のＰウエル型バッティング拡散層チェインと異なり、半導体基板領域１ｓ（たとえば、Ｐ型シリコン単結晶基板）に直接、複数のＮ型ウエル領域ＮＷ１、ＮＷ２，ＮＷ３，ＮＷ４が設けられている。従って、このウエル構造は３重ウエル構造ではない。従って、各Ｎ型ウエル領域ＮＷ１、ＮＷ２，ＮＷ３，ＮＷ４には、Ｎ＋型不純物領域ＮＲおよびＰ＋型コンタクト領域ＰＣではなく、Ｐ＋型不純物領域ＰＲおよびＮ＋型コンタクト領域ＮＣが設けられている。ここで、Ｎウエル型バッティング拡散層チェインを構成する直列電流通路の一方の端部（すなわち、Ｎ型ウエル領域ＮのＮ＋型コンタクト領域ＮＣ）は、図１８のＰウエル型バッティング拡散層チェインとは反対に、高電位印加端子Ｖｈにシリサイド膜２２等を介して電気的に接続されており、他方の端部（すなわち、Ｎ型ウエル領域ＮＷ４内のＰ＋型不純物領域ＰＲ）は、低電位印加端子Ｖｒにシリサイド膜２２等を介して電気的に接続されている。

このＴＥＧを用いて、ＤＣパラメトリックテスト工程１２２（その内、バッティングディフュージョン上におけるシリサイド膜特性テスト）を実施する際には、たとえば、以下のようにする。すなわち、
（１）図１９に於いて、基板電位供給端子Ｖｓを０ボルト（基準電圧）とし、Ｎ型ウエル電位供給端子Ｖｎも０ボルト（基準電圧）としておく（ウエルとＮ型アイソレーション領域間のバイアス電圧を不用意に上げないためである）。
（２）前記（１）の状態で、高電位印加端子Ｖｈに０．５ボルトを印加し、低電位印加端子Ｖｒを０ボルトとした状態で、ＴＥＧの抵抗値を測定することにより、バッティングディフュージョン上におけるシリサイド膜の良否を判断する。この場合、Ｐ＋型不純物領域Ｐの形状等を調整して、たとえば、ウエル領域ＮＷ１の電位が０．５ボルト程度、ウエル領域ＮＷ２の電位が０．３８ボルト程度、ウエル領域ＮＷ３の電位が０．２５ボルト程度、ウエル領域ＮＷ４の電位が０．１３ボルト程度となるようにする。

このようにすることにより、一般的な測定条件と比較して、各ウエル領域において、逆バイアスされているＰ＋型不純物領域ＰＲとウエル領域間のバイアス電圧が小さくなる結果、リーク電流を低減することができる。

先と同様に、図９、図１４、図１５、図１８等のＴＥＧを用いたテストの結果を参照した場合は、より成膜に、バッティングディフュージョン上におけるシリサイド膜特性を評価することができる。

１０．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２０および図２１）
図２０は比較例における漏れ電流の状況を示すプロット図である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスの要部を説明するためのコンタクト評価用ＴＥＧ（１０）およびその周辺のウエハ１の模式断面図である。これらに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。

（１）ウエル領域を分離しない場合の問題点の説明（主に図２０）：
たとえば、図９のＰ型ウエル領域ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４を３重ウエル構造とせず、半導体基板抵抗ＮＲを直接、Ｐ型シリコン単結晶基板１ｓの表面１ａ側に形成した場合（比較例）には、図２０に示すように、逆バイアスされているＮ＋型不純物領域ＮＲ（Ｎ＋型半導体基板抵抗）とＰ型ウエル領域ＰＷ１（ＰＷ２，ＰＷ３，ＰＷ４）の間の接合で、リーク電流（ウエル側への漏れ電流）が増大するため、測定したい電流（接地側への検査電流）が微弱になり、測定が困難となる。

（２）本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスの要部アウトラインに関する考察等（主に図２１）：
このような問題を解決するために、前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ検査プロセスに使用するコンタクト評価用ＴＥＧ（１０）では、図２１に示すように、複数のウエル領域２５ａ，２５ｂを相互に電気的に分離できる構造としている。そして、半導体基板抵抗となる不純物領域２６ａ，２６ｂをそれぞれのウエル領域２５ａ，２５ｂ内に設け、これらのウエル領域２５ａ，２５ｂをそれぞれの電位をウエル領域印加電位Ｖａ，Ｖｂとすることによって、リーク電流を低減している。

このウエル領域印加電位Ｖａ，Ｖｂは、（ｉ）これらのウエル領域の各々が、Ｐ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の直列電流経路における実質的な最低電位とし、（ｉｉ）これらのウエル領域の各々が、Ｎ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最高電位となるように決められる。ここで、直列電流経路２７は、不純物領域２６ａの一方の端部（端子パッド１２ａに接続する部分）から他方の不純物領域２６ｂの他方の端部（端子パッド１２ｂに接続する部分）をたとえば第１層配線Ｍ１，第１のプラグ８ｘ、８ｙ等を経由して直列接続する電流経路である。

このようにすることによって、問題とされる逆バイアスされたＰＮ接合の両端の電位差は、ゼロか、又は、比較的小さな値となり、リーク電流は減少する。

１１．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態においては、主にメタル配線として、銅系メタル等（または銀系メタル）から構成された埋め込み配線およびアルミニウム系メタル等から構成されたパッド層から構成された配線システムを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、アルミニウム系メタル等から構成された非埋め込み配線を有するものにも適用できることは言うまでもない。

また、前記実施の形態においては、主にシリコン系半導体基板を使用したものを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ＳｉＧｅ系，Ｇｅ系、ＧａＡｓ系その他の半導体基板等にも適用できることは言うまでもない。

１ ウエハ
１ａ ウエハまたはチップの表面（第１の主面）
１ｂ ウエハまたはチップの裏面（第２の主面）
１ｓ ウエハまたはチップの半導体基板領域（Ｐ型シリコン単結晶基板）
２ チップ又はチップ領域
３ ノッチ
４ 端子パッド（ボンディングパッド）
５ スクライブ領域（ダイシング領域）
６ ＴＥＧ領域
７ 絶縁膜素子分離領域（ＳＴＩ領域）
８ タングステンプラグ（プラグ）
８ａ、８ｘ、８ｙ 第１のプラグ
８ｂ 第２のプラグ
９ コンタクト部
１０ コンタクト評価用ＴＥＧ
１１ ＴＥＧ領域
１２，１２ａ，１２ｂ ＴＥＧ検査用端子パッド（端子パッド）
１４ プリメタル絶縁膜
１５ 層間絶縁膜
１６ ファイナルパッシベーション膜
１７ｎ Ｎ型ソースドレイン領域
１７ｐ Ｐ型ソースドレイン領域
１８ ゲート電極
１９ ゲート絶縁膜
２１ サイドウォールスペーサ
２２ シリサイド膜
２３ 電源供給配線経路
２４ 基準電圧供給配線経路
２５ａ，２５ｂ ウエル領域
２６ａ，２６ｂ 不純物領域（Ｎ＋型不純物領域またはＰ＋型不純物領域）
２７ 直列電流通路
２８ パッド開口
５０ プローバ
５１ プローブカード
５２ プローブ針
５３ ポゴピン
５４ テストヘッド
５５ ＤＣパラメトリックテスタ
１０１ ＦＥＯＬ工程
１１１ ＢＥＯＬ工程
１１２ Ｍ１工程
１１４ 抜き取り工程
１１６ Ｍ１後検査工程
１１８ Ｍ２工程
１２１ ウエハ検査工程
１２２ ＤＣパラメトリックテスト工程
１２４ ウエハプローブテスト工程
１３１ ＢＧ工程
１４１ ダイシング工程
１５１ 組立工程
１６１ パッケージテスト工程
ＡＷ アルミニウム系メタル配線（最上層メタル層）
ＣＲ コンタクト−拡散抵抗チェインユニット
Ｇｎｄ 接地端子
Ｍａ 第１のメタル配線
Ｍｂ 第２のメタル配線
Ｍ１ 第１層配線
Ｍ２ 第２層配線（ビア部を含む）
Ｍ３ 第３層配線（ビア部を含む）
Ｍｎ 第Ｎ層配線（ビア部を含む）
Ｍｎ−１ 第Ｎ−１層配線（ビア部を含む）
Ｍｎ−２ 第Ｎ−２層配線（ビア部を含む）
ＮＣ Ｎ＋型コンタクト領域
ＮＤ Ｎ型ディープウエル領域
ＮＩ Ｎ型アイソレーション領域
ＮＲ Ｎ＋型不純物領域（Ｎ＋型半導体基板抵抗）
ＮＷ，ＮＷ１、ＮＷ２，ＮＷ３，ＮＷ４ Ｎ型ウエル領域
ＰＣ Ｐ＋型コンタクト領域
ＰＲ Ｐ＋型不純物領域（Ｐ＋型半導体基板抵抗）
ＰＷ，ＰＷ１、ＰＷ２，ＰＷ３，ＰＷ４ Ｐ型ウエル領域
Ｑｎ Ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ Ｐチャネル型ＭＩＳＦＥＴ
Ｒ１ コンタクト−拡散抵抗チェインユニット等一部切り出し領域
Ｒ２ スクライブ領域切り出し部
Ｒ３、Ｒ４ 配線引き出し部
Ｖａ，Ｖｂ ウエル領域印加電位
Ｖｄｄ 電源端子
Ｖｈ 高電位印加端子
Ｖｍ 負電位印加端子
Ｖｎ Ｎ型ウエル電位供給端子
Ｖｒ 低電位印加端子（基準電圧印加端子）
Ｖｓ 基板電位供給端子

Claims (19)

1. 以下の工程を含む半導体集積回路装置の製造方法：
   （ａ）多数のウエハの第１の主面側に対して、複数のメタルプラグ及び前記複数のメタルプラグに電気的に接続する複数のメタル配線を形成する工程；
   （ｂ）前記工程（ａ）の後、前記多数のウエハの前記第１の主面側に対して、前記複数のメタル配線に電気的に接続する複数の端子を形成する工程；
   （ｃ）前記工程（ｂ）の後、前記多数のウエハの各々に対して、ウエハ検査を実行する工程、
   ここで、前記多数のウエハの各々の前記第１の主面側には、コンタクト評価用ＴＥＧを有するＴＥＧ領域が設けられており、前記コンタクト評価用ＴＥＧは、以下を有する：
   （ｘ１）前記第１の主面側の半導体表面領域に設けられ、且つ、第１導電型を有する複数のウエル領域；
   （ｘ２）前記複数のウエル領域の各々の表面領域に設けられ、前記第１導電型と反対導電型である第２導電型を有する不純物領域；
   （ｘ３）前記複数のメタルプラグの一部および前記複数のメタル配線の一部であって、前記複数のウエル領域の各々に属する前記不純物領域を全体として直列電流経路を構成するように接続する第１メタルプラグおよび第１メタル配線、
   更に、ここで、前記工程（ｃ）は、以下の工程を有する：
   （ｃ１）前記複数の端子の一部であって、前記ＴＥＧ領域に設けられた複数の第１端子パッドに、プローブ針を接触させて電圧を印加することによって、コンタクト評価を実行する工程、
   ここで、前記工程（ｃ１）は、前記複数のウエル領域は、実質的に相互に電気的に分離され、且つ、
   （ｉ）前記複数のウエル領域の各々が、Ｐ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最低電位とし、
   （ｉｉ）前記複数のウエル領域の各々が、Ｎ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最高電位とした条件下で実行される。
2. 請求項１の半導体集積回路装置の製造方法において、前記不純物領域は、前記複数のウエル領域の各々に対して、複数、設けられ、これらは、各ウエル領域内に於いて、前記第１メタルプラグおよび前記第１メタル配線によって、全体として直列電流経路を構成するように接続されている。
3. 請求項２の半導体集積回路装置の製造方法において、前記コンタクト評価用ＴＥＧは、更に以下を有する：
   （ｘ４）前記複数のウエル領域の各々の表面領域に設けられ、前記第１導電型を有するコンタクト領域；
   （ｘ５）前記コンタクト領域に、前記複数のメタルプラグの一部および前記複数のメタル配線の一部であって、前記条件を満たす電位を供給するように接続された第２メタルプラグおよび第２メタル配線。
4. 請求項３の半導体集積回路装置の製造方法において、前記第１メタルプラグは、タングステンプラグであり、前記第１メタル配線は、第１層配線である。
5. 請求項４の半導体集積回路装置の製造方法において、前記第２メタルプラグは、タングステンプラグであり、前記第２メタル配線は、第１層配線である。
6. 請求項５の半導体集積回路装置の製造方法において、前記コンタクト評価用ＴＥＧは、スクライブ領域に設けられている。
7. 請求項６の半導体集積回路装置の製造方法において、前記ＴＥＧ領域は、スクライブ領域に設けられている。
8. 請求項５の半導体集積回路装置の製造方法において、前記工程（ｂ）は、以下の工程を有する：
   （ｂ１）前記第１層配線を形成する工程；
   （ｂ２）前記工程（ｂ１）の後、前記ＴＥＧ領域に設けられた前記複数の端子パッドに、プローブ針を接触させて、コンタクト評価を実行する工程、
   ここで、前記工程（ｂ２）は、前記複数のウエル領域は、実質的に相互に電気的に分離され、且つ、
   （ｉ）前記複数のウエル領域の各々が、Ｐ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最低電位とし、
   （ｉｉ）前記複数のウエル領域の各々が、Ｎ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最高電位とした条件下で実行される。
9. 以下の工程を含む半導体集積回路装置の製造方法：
   （ａ）多数のウエハの第１の主面側に対して、複数の積層ビア及び前記複数の積層ビアに電気的に接続する複数のメタル配線を形成する工程；
   （ｂ）前記工程（ａ）の後、前記多数のウエハの前記第１の主面側に対して、前記複数のメタル配線に電気的に接続する複数の端子を形成する工程；
   （ｃ）前記工程（ｂ）の後、前記多数のウエハの各々に対して、ウエハ検査を実行する工程、
   ここで、前記多数のウエハの各々の前記第１の主面側には、ビア評価用ＴＥＧを有するＴＥＧ領域が設けられており、前記ビア評価用ＴＥＧは、以下を有する：
   （ｘ１）前記第１の主面側の半導体表面領域に設けられ、且つ、第１導電型を有する複数のウエル領域；
   （ｘ２）前記複数のウエル領域の各々の表面領域に設けられ、前記第１導電型と反対導電型である第２導電型を有する不純物領域；
   （ｘ３）前記複数の積層ビアの一部および前記複数のメタル配線の一部であって、前記複数のウエル領域の各々に属する前記不純物領域を全体として直列電流経路を構成するように接続する第１積層ビアおよび第１メタル配線、
   更に、ここで、前記工程（ｃ）は、以下の工程を有する：
   （ｃ１）前記複数の端子の一部であって、前記ＴＥＧ領域に設けられた複数の第１端子パッドに、プローブ針を接触させて電圧を印加することによって、ビア評価を実行する工程、
   ここで、前記工程（ｃ１）は、前記複数のウエル領域は、実質的に相互に電気的に分離され、且つ、
   （ｉ）前記複数のウエル領域の各々が、Ｐ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最低電位とし、
   （ｉｉ）前記複数のウエル領域の各々が、Ｎ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最高電位とした条件下で実行される。
10. 請求項９の半導体集積回路装置の製造方法において、前記不純物領域は、前記複数のウエル領域の各々に対して、複数、設けられ、これらは、各ウエル領域内に於いて、前記第１積層ビアおよび前記第１メタル配線によって、全体として直列電流経路を構成するように接続されている。
11. 請求項１０の半導体集積回路装置の製造方法において、前記ビア評価用ＴＥＧは、更に以下を有する：
    （ｘ４）前記複数のウエル領域の各々の表面領域に設けられ、前記第１導電型を有するコンタクト領域；
    （ｘ５）前記コンタクト領域に、前記条件を満たす電位を供給するように接続されたメタルプラグおよび第２メタル配線。
12. 請求項１１の半導体集積回路装置の製造方法において、前記メタルプラグは、タングステンプラグである。
13. 請求項１２の半導体集積回路装置の製造方法において、前記ビア評価用ＴＥＧは、スクライブ領域に設けられている。
14. 請求項１３の半導体集積回路装置の製造方法において、前記ＴＥＧ領域は、スクライブ領域に設けられている。
15. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）多数のウエハの第１の主面側に対して、複数のメタルプラグ及び前記複数のメタルプラグに電気的に接続する複数のメタル配線を形成する工程；
    （ｂ）前記工程（ａ）の後、前記多数のウエハの前記第１の主面側に対して、前記複数のメタル配線に電気的に接続する複数の端子を形成する工程；
    （ｃ）前記工程（ｂ）の後、前記多数のウエハの各々に対して、ウエハ検査を実行する工程、
    ここで、前記多数のウエハの各々の前記第１の主面側には、Ｐ/Ｎ境界上シリサイド膜評価用ＴＥＧを有するＴＥＧ領域が設けられており、前記Ｐ/Ｎ境界上シリサイド膜評価用ＴＥＧは、以下を有する：
    （ｘ１）前記第１の主面側の半導体表面領域に設けられ、且つ、第１導電型を有する複数のウエル領域；
    （ｘ２）前記複数のウエル領域の各々の表面領域に設けられ、前記第１導電型と反対導電型である第２導電型を有する不純物領域；
    （ｘ３）前記複数のウエル領域の各々の表面領域に、前記不純物領域と境を接するように設けられ、前記第１導電型を有するコンタクト領域；
    （ｘ４）前記不純物領域と前記コンタクト領域上に形成され、両領域を電気的に連結し、一体の導電体とするシリサイド膜；
    （ｘ５）前記複数のメタルプラグの一部および前記複数のメタル配線の一部であって、前記複数のウエル領域の各々に属する前記一体の導電体の前記不純物領域と、隣接するウエル領域に属する前記コンタクト領域とを順次、全体として直列電流経路を構成するように接続する第１メタルプラグおよび第１メタル配線、
    更に、ここで、前記工程（ｃ）は、以下の工程を有する：
    （ｃ１）前記複数の端子の一部であって、前記ＴＥＧ領域に設けられた複数の第１端子パッドに、プローブ針を接触させて電圧を印加することによって、Ｐ/Ｎ境界上シリサイド膜評価を実行する工程、
    ここで、前記工程（ｃ１）は、前記複数のウエル領域は、実質的に相互に電気的に分離され、且つ、
    （ｉ）前記複数のウエル領域の各々が、Ｐ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最低電位とし、
    （ｉｉ）前記複数のウエル領域の各々が、Ｎ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最高電位とした条件下で実行される。
16. 請求項１６の半導体集積回路装置の製造方法において、前記第１メタルプラグは、タングステンプラグであり、前記第１メタル配線は、第１層配線である。
17. 請求項１６の半導体集積回路装置の製造方法において、前記Ｐ/Ｎ境界上シリサイド膜評価用ＴＥＧは、スクライブ領域に設けられている。
18. 請求項１７の半導体集積回路装置の製造方法において、前記ＴＥＧ領域は、スクライブ領域に設けられている。
19. 請求項１６の半導体集積回路装置の製造方法において、前記工程（ｂ）は、以下の工程を有する：
    （ｂ１）前記第１層配線を形成する工程；
    （ｂ２）前記工程（ｂ１）の後、前記ＴＥＧ領域に設けられた前記複数の第１端子パッドに、プローブ針を接触させて、コンタクト評価を実行する工程、
    ここで、前記工程（ｂ２）は、前記複数のウエル領域は、実質的に相互に電気的に分離され、且つ、
    （ｉ）前記複数のウエル領域の各々が、Ｐ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最低電位とし、
    （ｉｉ）前記複数のウエル領域の各々が、Ｎ型ウエル領域である場合は、各ウエル領域の電位は、そのウエル領域の前記直列電流経路における実質的な最高電位とした条件下で実行される。

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