JP2007522653A - ラッチアップに対する脆弱性について集積回路をテストする方法及び装置 - Google Patents
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Abstract
集積回路設計のラッチアップに対する脆弱性をテストするためのテストモジュールであって、前記テストモジュールは並列接続された複数のテストブロック(30)を有し、各テストブロック(30)は、それぞれのテストブロック(30)にストレス電流又は電圧を印加するためのインジェクタブロック(12)と、それぞれのインジェクタブロック(12)から異なる距離に連続的に配置された複数のセンサブロック(13)とを有し、各センサブロック(13)はPNPNラッチアップテスト構造を有するテストモジュール。本発明は、従来のICストレス電流テスト、及び標準的なPNPNラッチアップテスト構造を利用するラッチアップ・パラメータ測定の、それぞれの利点を併せ持つ。
Description
本発明は、ラッチアップに対する脆弱性について集積回路をテストする方法及び装置に関し、更に詳細には、ラッチアップに対する脆弱性についてCMOS、BiCMOS及びバイポーラ集積回路をテストする方法及び装置に関し、これにより斯かる集積回路において発生するラッチアップのリスクを低減又は除去するための方法を得、設計基準を抽出する。
ラッチアップ(latch-up)とは、機能的な障害、パラメトリックな障害及び/又は装置の破壊を伴う、過度の電流ドレインによって特徴付けられる、CMOS、BiCMOS及びバイポーラ集積回路(IC)の障害である。回路は、隣接するp型領域とn型領域とを(即ち、適切な不純物とオーバーシード即ち「ドープ」させ)トランジスタへと組み合わせることにより、シリコンから手作業で作成される。所望のトランジスタを形成するように選択されたもの以外の経路は時々、通常の条件下では起動させられない所謂寄生トランジスタに帰着する。ラッチアップは、偽の電流スパイクにより引き起こされる、CMOS、バイポーラ及びBiCMOS素子に常に存在する寄生バイポーラトランジスタ間の相互作用の結果として発生し、これにより斯かる寄生トランジスタの対が結合して、大きな正の帰還を持つ回路となる。
図1を参照すると、CMOSインバータが模式的に示され、図2にはその望ましい回路が示される。寄生PNP及びNPNトランジスタは寄生PNPN素子を形成し、ここで図3に示すように、寄生PNPトランジスタのコレクタが寄生NPNトランジスタのベースに給電し、寄生NPNトランジスタのコレクタが寄生PNPトランジスタのベースに給電する。ラッチアップが発生すると、正の帰還が起こり、集積回路の供給電圧線(VDD)と接地線(VSS)との間に大きな電流の流れを引き起こし、図3の回路を完全にオンにし、素子間で回路を短絡させ、これによりICの正常な動作を妨げ、供給源の放電又はICの暴走を引き起こす。寄生バイポーラ素子の同様の結合は、BiCMOS及びバイポーラ技術においても発生する。
図3に示されたPNPN構成のI−V特性は、図4に示される。トリガ電流よりも大きな電流、又はトリガ電圧より大きな電圧が当該構成に供給されると、PNPN寄生素子においてスナップバック現象が発生し、電流が突然に増大する。該トリガが除去されると、保持電圧(holding voltage)がIC供給電圧よりも低い場合、高い電流が流れ続ける。保持電圧がIC供給電圧よりも大きい場合、ICは「ラッチアップ・フリー(latch-up free)」であると呼ばれる。なぜなら、上述のトリガが除去されれば、ICは正常に機能し続けるからである。トリガの刺激は、ICの動作の間のESD(静電気放電、electrostatic discharge)パルス、ICの動作の間の素子切り換えにより生成される大きな電流又は電圧等を含む、幾つかの種々の起源に起因する。加えて、トリガ電流は(図3の)ラッチング構造内で生成され得、又は回路の他のどこかで生成されてラッチング構造に伝搬し得る。
ICの製造の間、集積回路がラッチアップ・フリーであること、又は少なくとも集積回路中の寄生PNPN素子に到達し得る最大の電流がトリガ電流以下であることを保証することが非常に望ましい。この場合、ラッチアップがトリガされ得ないため、ICは「ラッチアップ・イミューン(latch-up immune)」であると呼ばれる。殆どの現代技術はラッチアップ・フリーとなる傾向にはなく、それ自体がラッチアップ・イミューンとされる必要がある。
一般に集積回路は、以下の2つの方法でラッチアップに対する脆弱性(susceptibility)がテストされる。
−IC入出力ピンに電圧及び/又は電流のストレスを印加し、次いでかように印加されたストレスが集積回路においてラッチアップを誘発するか否かを確認する。
−全ての拡散部が外部的に接触される状況に関して、特殊なPNPNテストモジュール上でラッチアップ・パラメータ(保持電圧、並びにトリガ電流及び電圧)を測定する。斯かるテストモジュールの例は図5に模式的に示され、IC基板1、P型ウェル2(P−ウェル)、N型ウェル3(N−ウェル)、STI(shallow trench isolation)領域(又はLOCOS)4、P−ウェル及びN−ウェルの接触拡散部5及び6、P−ウェルにおけるN+拡散部7(N+ホットアクティブ(hot-active))、N−ウェルにおけるP+拡散部8(P+ホットアクティブ)、レベル間絶縁膜(ILD)9、並びにPNPN拡散部への金属接触部10を有する。
−IC入出力ピンに電圧及び/又は電流のストレスを印加し、次いでかように印加されたストレスが集積回路においてラッチアップを誘発するか否かを確認する。
−全ての拡散部が外部的に接触される状況に関して、特殊なPNPNテストモジュール上でラッチアップ・パラメータ(保持電圧、並びにトリガ電流及び電圧)を測定する。斯かるテストモジュールの例は図5に模式的に示され、IC基板1、P型ウェル2(P−ウェル)、N型ウェル3(N−ウェル)、STI(shallow trench isolation)領域(又はLOCOS)4、P−ウェル及びN−ウェルの接触拡散部5及び6、P−ウェルにおけるN+拡散部7(N+ホットアクティブ(hot-active))、N−ウェルにおけるP+拡散部8(P+ホットアクティブ)、レベル間絶縁膜(ILD)9、並びにPNPN拡散部への金属接触部10を有する。
上述した第1の方法は、最大ストレス値についての所与の基準値内でICがラッチアップ・イミューンであるべきであるという事実を考慮することにより、ラッチアップが集積回路に誘発され得るか否かをチェックすることを可能とする。一般に、電流又は電圧のストレスがICピンに印加され、ラッチアップが発生するか否かが決定される。この方法は、ラッチアップの発生に対するICの脆弱性、即ち動作中のICにおけるラッチアップの発生のリスクをチェックする正確な方法を提供する。しかしながら該テストは、ICの市場投入フローにおける非常に遅い段階、即ちICが既に製造された時点でのみ適用され得る。ラッチアップが発生する場合(即ちICがラッチアップ・イミューンでないと決定された場合)、ラッチアップが入出力回路において発生したのか、チップに必要な機能を提供するIC回路(即ちICコア)において発生したのかを区別することが、障害分析手法が利用されない限り不可能である。設計又は製造工程がICをラッチアップ・イミューンにするように改善される必要がある場合、市場投入フローにおけるこの段階においては、結果として、製品の製造においてかなりの付加的なコストと、市場投入の遅延をもたらし、このことは明らかに望ましくなく、市場に到達する頃には該ICが時代遅れのものとなり得る。更に、この方法を利用して、ラッチアップがICの設計や製造工程(即ち接合用装置、STI形状等)にどのように依存するのかを調査することは不可能である。
上述した第2の方法は、ラッチアップ・パラメータの、製造工程及び設計変数に対する依存性を調査することを可能とする。設計パラメータ(ホットアクティブとウェル接触部との間の距離、ホットアクティブ間の距離等)が異なる種々のテストモジュールを製造することにより、ラッチアップ・パラメータがどのように設計に依存するかを調査することが可能である。製造工程に対するラッチアップ・パラメータの依存性は、幾つかの工程パラメータが異なる分裂した拡散部ロットを設置することにより調査されることができる。PNPNテスト構造は、IC設計とは独立して製造され得る標準的なテストモジュールであるため、このラッチアップ調査は製造工程のフローにおいて、ICがテープアウト(tape out)され製造される十分前である早い段階で実行されることができる。更に、得られた知識は、後続する全てのIC設計に利用されることができる。しかしながら、一般のPNPNテスト構造は、ICピンに印加された電流又は電圧ストレスの影響の調査を可能とはしない。なぜなら、ストレスのテストは、N+ホットアクティブ8及びP+ホットアクティブ9にストレス電流又は電圧を印加することにより、PNPNに直接に実行されるからである。ICピンに注入された電流のうちの一部のみがICコアに到達するため、一般的なラッチアップPNPNテストモジュールを利用することは、実際にICコアに到達するであろう最大電流の過大評価に導く。結果として、ICをラッチアップ・イミューンとするためには、不必要な設計基準が適用され得、結果としてICの性能に悪い影響を及ぼし、チップ面積の望ましくない増大をもたらし得る。
ここで我々は改善された構成を考案した。本発明の目的は、回路の製造工程フローの比較的早い段階で電流及び電圧ストレスを印加することによってラッチアップがテストされることができる、ラッチアップに対する脆弱性について集積回路をテストする方法及び装置を提供することである。
本発明によれば、集積回路設計のラッチアップに対する脆弱性をテストするためのテストモジュールであって、前記テストモジュールは並列接続された複数のテストブロックを有し、各前記テストブロックは、それぞれの前記テストブロックにストレス電流又は電圧を印加するためのインジェクタブロックと、それぞれの前記インジェクタブロックから異なる距離に連続的に配置された複数のセンサブロックとを有し、各前記センサブロックはPNPNラッチアップテスト構造を有するテストモジュールが提供される。
本発明は更に、集積回路設計のラッチアップに対する脆弱性をテストするための方法であって、前記方法は並列接続された複数のテストブロックを有するテストモジュールを備えるステップを有し、各前記テストブロックは、それぞれの前記テストブロックにストレス電流又は電圧を印加するためのインジェクタブロックと、それぞれの前記インジェクタブロックから異なる距離に連続的に配置された複数のセンサブロックとを有し、各前記センサブロックはPNPNラッチアップテスト構造を有し、前記方法は更に、1以上の前記インジェクタブロックにストレス電流又は電圧を印加するステップと、1以上のそれぞれの前記センサブロックにおいて電流測定結果を取得するステップとを有する方法に拡張される。
かくして本発明は、先行技術に対して以下の著しい利点を持つ、IC設計の脆弱性をテストするための方法及び装置を提供する。
−実際の製品の存在を必要とすることなく、従来の電流及び電圧ストレスによってラッチアップがテストされることができる。結果として、潜在的なラッチアップの問題は、製品がテープアウトされる前に解決され、かくして製造コスト及び時間の劇的な節約を可能とする。
−専用のラッチアップテスト用システムが必要とされ、ICがパッケージングされる必要がある、上述のICテストに基づく先行技術のラッチアップテスト方法とは異なり、本発明の結果、ウエハーのレベルにおいて測定を実行するために従来のパラメータ解析器で十分である。
−更に、最終的なICの設計に非常に類似した設計構成において、工程及び設計変数に対するラッチアップ・パラメータの依存性を調査することが可能である。このことは、適切な設計基準を定義することにより、IC設計の最適化を可能とする。結果として、先行技術と比較して、IC面積が削減され、IC性能が改善されることができる。
−実際の製品の存在を必要とすることなく、従来の電流及び電圧ストレスによってラッチアップがテストされることができる。結果として、潜在的なラッチアップの問題は、製品がテープアウトされる前に解決され、かくして製造コスト及び時間の劇的な節約を可能とする。
−専用のラッチアップテスト用システムが必要とされ、ICがパッケージングされる必要がある、上述のICテストに基づく先行技術のラッチアップテスト方法とは異なり、本発明の結果、ウエハーのレベルにおいて測定を実行するために従来のパラメータ解析器で十分である。
−更に、最終的なICの設計に非常に類似した設計構成において、工程及び設計変数に対するラッチアップ・パラメータの依存性を調査することが可能である。このことは、適切な設計基準を定義することにより、IC設計の最適化を可能とする。結果として、先行技術と比較して、IC面積が削減され、IC性能が改善されることができる。
各前記テストブロックはボンドパッドに接続されても良く、前記ストレス電流又は電圧は前記ボンドパッドを介してそれぞれインジェクタに印加されても良い。前記インジェクタブロックは好ましくは第1の供給線と第2の供給線との間に接続され、前記センサブロックが好ましくは、前記第1及び第2の供給線とは異なる、第3の供給線と第4の供給線との間に接続される。これにより、2つのブロックが独立してバイアスを掛けられることができ、テストの間、インジェクタブロックの動作とセンサブロックの動作との間で区別がされ得る。
各前記PNPNラッチアップ構造は好ましくはN+及びP+ホットアクティブを有し、前記ホットアクティブは好ましくはそれぞれのプローブセンサ線に接続される。前記PNPNラッチアップテスト構造に対する加熱手段が備えられても良く、斯かる加熱手段は例えば、それぞれの前記PNPNラッチアップテスト構造の周囲のポリシリコンのリングを有しても良い。
本発明の方法は、前記インジェクタブロックへの前記ストレス電流又は電圧の印加の間前記センサブロックを接続されていない状態にするステップと、前記インジェクタブロックにおける電流測定結果を取得し該インジェクタブロックのラッチアップに対する脆弱性を決定するステップとを更に有しても良い。
前記電流測定結果が所定の閾値を超えた場合に、前記インジェクタブロック及び/又は前記センサブロックがラッチアップに対して脆弱性が高いと決定されても良い。好ましくは、前記センサブロックの各前記PNPNラッチアップテスト構造において連続的な電流測定結果が得られる。有利にも、各前記インジェクタブロック及び各前記センサブロックは独立してバイアスを掛けられる、実際に、一実施例においては、各前記PNPNラッチアップテスト構造は独立してバイアスを掛けられる。
本発明のこれらの及び他の態様は、以下に説明される実施例を参照しながら説明され明らかとなるであろう。
本発明の実施例は、以下単に例として、添付図面を参照しながら説明される。
図6を参照すると、本発明の実施例によるテストチップモジュールは、それぞれの供給電圧線15及び接地線14に接続された複数の外部ボンドパッド(bondpad)22と、並列接続された一連のテストポイント30とを有する。各テストポイント30はボンドパッド11を有し、ボンドパッド11にはそれぞれのインジェクタ12が接続される。各インジェクタ12には、センサブロック13が接続されている。インジェクタ12はラッチアップのストレスを生成するためのものであり、前記センサブロックは前記テストモジュールのラッチアップ脆弱性を測定するためのものである。後に示されるように、インジェクタはI/Oブロックのラッチアップ脆弱性をテストするために利用されても良い。
各インジェクタ12は、単に最後のIC設計において利用される標準的なI/Oブロックに類似する回路であっても良い。図7を参照すると、インジェクタ設計の例の回路図が示されている。勿論、要件に応じて、インジェクタ12(又はI/Oブロック)は図7に示されたものより複雑なものであっても良いことは、当業者には理解されるであろう。
インジェクタボンドパッド11にストレス電圧又は電流を印加することにより、電流がテストチップ基板に出力され、該電流がそれぞれのセンサブロック13へ拡散し、ここでラッチアップが誘発される。
本発明における使用に適したセンサブロック13は、図5に示された構造に類似した構成の幾つかのPNPNラッチアップテスト構造から成っても良い。斯かるPNPNテスト構造は、インジェクタ12から異なる距離をおいてそれぞれブロック13に沿って位置し、これによりI/OブロックとICコアとの間の距離のラッチアップに対する影響を調査することを可能とする。
図8は、本発明の第1の実施例における使用のためのセンサブロック13が、どのように構成され得るかを示す。本図を参照すると、各PNPNテスト構造のP−ウェル及びN−ウェル接点5及び6は、それぞれ接地18及び供給電圧19線によってバイアスを掛けられ、これらはインジェクタ12のI/Oブロックのための利用とは異なる。これにより、異なる供給電圧の利用を可能とし、センサブロック又はI/Oブロックにおける起こり得るラッチアップの発生を識別することを可能とする。前記センサのN+及びP+ホットアクティブ7及び8は、それぞれN+及びP+プローブセンサ線16及び17に接続される。インジェクタ12から異なる距離に配置されたセンサのそれぞれに関してラッチアップをテストするために、センサブロック13の異なるPNPNテスト構造のそれぞれに関して異なるプローブ線が利用されることが必要となることは、当業者には認識されるであろう。
かくして、図8に示されたインジェクタ−センサブロック対のようなインジェクタ−センサブロック対のセットを、図6に示すように並列に配置することにより、異なるタイプのインジェクタのラッチアップに対する影響を調査することが可能となる。例えば、異なるタイプのガードリング(guard-ring)又はガードバンド(guard-band)の影響が調査されることができる。理想的には、各インジェクタ及び各センサは、独立にバイアスを掛けられ及びアクセスされ、これにより完全な2D感度の状態が描かれることを可能とする。しかしながら、ボンドパッドを節約し、従ってテストチップ面積を節約するため、相互接続線はインジェクタ−センサブロック対によって共有されても良い。例えば、前記センサのウェル接点は、同一の供給線(P−及びN−ウェルについてそれぞれ18及び19)を共有しても良い。
I/Oブロックのラッチアップ脆弱性をテストするために、前記センサブロックはテストの間接続されていない状態に維持されても良い。この場合、電流又は電圧ストレスがインジェクタのボンドパッドに印加され、ラッチアップの発生がインジェクタの接地及び供給電圧線へと流れる電流を測定することにより確認される。
図9に模式的に示されるような、センサブロックのための代替の構造においては、ポリシリコンのリング20がPNPNテスト構造の周囲に配置される。ポリシリコンのリング20は、該PNPNテスト構造の対する加熱器として動作し、外部的な熱源を必要とすることなく、高温におけるラッチアップがテストされることを可能とする。同様に、ポリシリコンのリングは、テストの間にインジェクタ温度を上昇させるために、それぞれのI/Oブロックにおいて配置されても良い。
かくして、上述のラッチアップテストチップは、一般的なPNPNラッチアップテスト構造の容易なテスト可能性と、ICラッチアップテストの利点とを併せ持つ、小型のラッチアップ分析手段である。電流又は電圧ストレスをインジェクタボンドパッドに印加することにより、単に電流を測定することによって、I/Oブロック及びセンサブロックにおけるラッチアップの発生を調査することができる。I/Oブロック又はセンサブロックの供給電圧線又は接地線において測定された電流が所定の閾値よりも大きい場合に、ラッチアップが検出される。センサとインジェクタとの間の距離の影響は、該インジェクタから種々の距離に配置されたセンサにおいて連続的に測定を行うことにより調査されることができる。各センサにおける測定の間、他のセンサはバイアスを掛けられない。センサのラッチアップ脆弱性に対するI/Oブロック設計の影響は、センサをバイアスが掛けられていない状態にしておきつつ、インジェクタに連続的にストレスを印加することにより調査されることができる。
ラッチアップ・イミューンであるICを得るための設計基準は、ラッチアップテストチップによって特定されることができる。ラッチアップストレスはIC型の設計に関して実行されるため、結果の設計基準は、上述した単純な先行技術のPNPNテスト構造が利用される場合のように控えめなもの(conservative)である必要はない。このことは、先行技術の装置に比べて、かなりのIC面積の削減及びIC性能の改善に帰着する見込みが高い。更に、IC型の装置はICのテープアウトの十分前にテストされることができ、これにより、ラッチアップ問題が検出されたときはいつでも、先行技術の工程に比べてIC製造に関するコストの劇的な削減を実現する。
上述の実施例は本発明を限定するものではなく説明するものであって、当業者は添付する請求項によって定義される本発明の範囲から逸脱することなく多くの代替実施例を設計することが可能であろうことは留意されるべきである。請求項において、括弧に挟まれたいずれの参照記号も、請求の範囲を限定するものとして解釈されるべきではない。「有する(comprise及びcomprises)」なる語及び同様の語の使用は、請求項及び明細書全体に記載されたもの以外の要素又はステップの存在を除外するものではない。要素の単数形の参照は、複数のかような要素の存在を除外するものではなく、その逆もまた成り立つ。本発明は、幾つかの別個の要素を有するハードウェアによって、及び適切にプログラムされたコンピュータによって実装されても良い。幾つかの手段を列記した装置請求項において、これら手段の幾つかは同一のハードウェアのアイテムによって実施化されても良い。特定の手段が相互に異なる従属請求項に列挙されているという単なる事実は、これら手段の組み合わせが有利に利用されることができないことを示すものではない。
Claims (13)
- 集積回路設計のラッチアップに対する脆弱性をテストするためのテストモジュールであって、前記テストモジュールは並列接続された複数のテストブロックを有し、各前記テストブロックは、それぞれの前記テストブロックにストレス電流又は電圧を印加するためのインジェクタブロックと、それぞれの前記インジェクタブロックから異なる距離に連続的に配置された複数のセンサブロックとを有し、各前記センサブロックはPNPNラッチアップテスト構造を有するテストモジュール。
- 各前記テストブロックはボンドパッドに接続され、前記ストレス電流又は電圧は前記ボンドパッドを介して前記インジェクタに印加される、請求項1に記載のテストモジュール。
- 前記インジェクタブロックは第1の供給線と第2の供給線との間に接続される、請求項1又は2に記載のテストモジュール。
- 前記センサブロックの接点が、前記第1及び第2の供給線とは異なる、第3の供給線と第4の供給線との間に接続される、請求項1乃至3のいずれか一項に記載のテストモジュール。
- 各前記PNPNラッチアップ構造は、N+及びP+ホットアクティブを有し、前記ホットアクティブはそれぞれのプローブセンサ線に接続される、請求項1乃至4のいずれか一項に記載のテストモジュール。
- 前記PNPNラッチアップテスト構造に対する加熱手段が備えられた、請求項1乃至5のいずれか一項に記載のテストモジュール。
- 前記加熱手段は、それぞれの前記PNPNラッチアップテスト構造の周囲に配置されたポリシリコンのリングを有する、請求項6に記載のテストモジュール。
- 集積回路設計のラッチアップに対する脆弱性をテストするための方法であって、前記方法は並列接続された複数のテストブロックを有するテストモジュールを備えるステップを有し、各前記テストブロックは、それぞれの前記テストブロックにストレス電流又は電圧を印加するためのインジェクタブロックと、それぞれの前記インジェクタブロックから異なる距離に連続的に配置された複数のセンサブロックとを有し、各前記センサブロックはPNPNラッチアップテスト構造を有し、前記方法は更に、1以上の前記インジェクタブロックにストレス電流又は電圧を印加するステップと、1以上のそれぞれの前記センサブロックにおいて電流測定結果を取得するステップとを有する方法。
- 1以上の前記インジェクタブロックへの前記ストレス電流又は電圧の印加の間前記センサブロックを接続されていない状態にするステップと、前記インジェクタブロックにおける電流測定結果を取得し該インジェクタブロックのラッチアップに対する脆弱性を決定するステップとを更に有する、請求項8に記載の方法。
- 前記電流測定結果が所定の閾値を超えた場合に、前記インジェクタブロック又は前記センサブロックがラッチアップに対して脆弱性が高いと決定される、請求項8又は9に記載の方法。
- 前記センサブロックの各前記PNPNラッチアップテスト構造において連続的な電流測定結果が得られる、請求項8乃至10のいずれか一項に記載の方法。
- 各前記インジェクタブロック及び各前記センサブロックは独立してバイアスを掛けられる、請求項8乃至11のいずれか一項に記載の方法。
- 各前記PNPNラッチアップテスト構造は独立してバイアスを掛けられる、請求項12に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP04100289A EP1560030A1 (en) | 2004-01-28 | 2004-01-28 | Method and apparatus for testing integrated circuits for susceptibility to latch-up |
PCT/IB2005/050347 WO2005073741A1 (en) | 2004-01-28 | 2005-01-27 | Method and apparatus for testing integrated circuits for susceptibility to latch-up |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007522653A true JP2007522653A (ja) | 2007-08-09 |
Family
ID=34639459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006550465A Withdrawn JP2007522653A (ja) | 2004-01-28 | 2005-01-27 | ラッチアップに対する脆弱性について集積回路をテストする方法及び装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7550990B2 (ja) |
EP (2) | EP1560030A1 (ja) |
JP (1) | JP2007522653A (ja) |
KR (1) | KR20070001106A (ja) |
CN (1) | CN1914514B (ja) |
TW (1) | TW200535937A (ja) |
WO (1) | WO2005073741A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090034475A1 (en) | 2007-07-17 | 2009-02-05 | Viasat, Inc. | Soft Handoff Using A Multi-Beam Antenna System |
CN101771023B (zh) * | 2008-12-31 | 2012-01-25 | 中芯国际集成电路制造(上海)有限公司 | 晶圆级测试结构 |
CN108417536B (zh) * | 2017-02-10 | 2020-11-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、工作方法 |
CN114859206A (zh) * | 2021-02-03 | 2022-08-05 | 长鑫存储技术有限公司 | 集成电路闩锁测试结构 |
EP4067917A4 (en) * | 2021-02-03 | 2023-10-18 | Changxin Memory Technologies, Inc. | INTEGRATED CIRCUIT LATCH-UP TEST STRUCTURE |
US11899057B2 (en) | 2021-07-08 | 2024-02-13 | Changxin Memory Technologies, Inc. | Method for identifying latch-up structure |
CN115910997A (zh) * | 2021-08-06 | 2023-04-04 | 长鑫存储技术有限公司 | 闩锁测试结构 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2004
- 2004-01-28 EP EP04100289A patent/EP1560030A1/en not_active Withdrawn
-
2005
- 2005-01-25 TW TW094102203A patent/TW200535937A/zh unknown
- 2005-01-27 JP JP2006550465A patent/JP2007522653A/ja not_active Withdrawn
- 2005-01-27 EP EP05702802A patent/EP1839063A1/en not_active Withdrawn
- 2005-01-27 CN CN2005800032938A patent/CN1914514B/zh not_active Expired - Fee Related
- 2005-01-27 KR KR1020067015180A patent/KR20070001106A/ko not_active Application Discontinuation
- 2005-01-27 US US10/587,645 patent/US7550990B2/en not_active Expired - Fee Related
- 2005-01-27 WO PCT/IB2005/050347 patent/WO2005073741A1/en not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
US20070165437A1 (en) | 2007-07-19 |
KR20070001106A (ko) | 2007-01-03 |
US7550990B2 (en) | 2009-06-23 |
CN1914514A (zh) | 2007-02-14 |
EP1560030A1 (en) | 2005-08-03 |
WO2005073741A1 (en) | 2005-08-11 |
TW200535937A (en) | 2005-11-01 |
CN1914514B (zh) | 2010-05-26 |
EP1839063A1 (en) | 2007-10-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20071217 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080125 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20081014 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20091014 |