KR20100100409A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 복수의 테스트 패턴을 형성하고 각각의 테스트 패턴에서 측정된 전기적 특성 변화를 통해 실리콘 웨이퍼 상의 실제 패턴을 예상하는 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 복수의 활성 영역을 정의하는 단계, 활성 영역 각각에 동일한 선폭의 더미 게이트 패턴을 형성하는 단계, 활성 영역 각각에 선폭이 서로 다른 게이트 패턴을 형성하는 단계, 게이트 패턴의 양측에 소스/드레인 영역을 형성하는 단계 및 소스/드레인 영역 및 게이트 패턴 상에 콘택을 형성하는 단계를 포함한다.
반도체 장비, 미세 패턴 선폭, 테스트 패턴

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 본 발명은 고집적 반도체 장치의 제조 과정에서 실리콘 웨이퍼 상에 구현된 미세 패턴들의 왜곡을 분석하는 방법에 관한 기술이다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것이다. 이러한 반도체 장치를 제조하기 위한 제조 장비를 흔히 반도체 장비라고 하고, 이를 크게 분류하면 전공정 라인에 들어가는 장비, 후공정 라인에 들어가는 장비, 그리고 서비스 장비로 나눌 수 있다. 흔히, 전공정은 웨이퍼 위에 회로를 만드는 과정을 일컫고, 후공정은 기판 위에 만들어진 회로들을 하나하나씩 자르고 외부와 접속할 선을 연결하고 패키징하는 과정을 의미한다.
실리콘 웨이퍼를 이용하여 회로를 만드는 과정에서 웨이퍼에 제조될 회로의 패턴을 기록하는 것은 필수적이며, 이러한 과정을 흔히 포토 리소그래피(Lithography) 기술이라 한다. 포토 리소그래피 기술은 웨이퍼 상에 포토 레지스트(photo resist)를 도포한 후 노광, 현상, 에칭, 포토 레지스트 제거에 이르는 일 련의 프로세스를 모두 포함한다. 리소그래피 기술 중 핵심은 웨이퍼 상에 포토 레지스트를 형성한 후 빛을 주사하는 노광 공정을 통해 포토 레지스트를 패터닝하는 것이다. 예를 들면, 웨이퍼 상에 포토 레지스트로 주사되는 빛은 회로 패턴 정보를 가지는 레티클(reticle)을 통과하는데 레티클에 의해 가려지는 부분에 대응하는 포토 레지스트는 웨이퍼 상에 그대로 남고, 빛이 레티클를 투과하여 전달된 영역의 포토 레지스트는 제거된다. 여기서, 레티클은 인쇄될 회로 패턴을 동일한 크기로 형상화한 마스크(mask)을 통상적으로 4 ~ 5배 정도 확대하여 만들어진다.
반도체 기억 장치의 집적도가 높아지면서 더욱 미세한 회로의 패턴(예를 들면, 반도체 소자의 선폭)이 웨이퍼로 인쇄될 수 있도록 요구되어 지는데 이를 위해서는 웨이퍼에 주사되는 빛의 파장이 짧아야 한다. 즉, 웨이퍼에 인쇄할 회로의 패턴이 더 미세할수록, 웨이퍼에 주사되는 빛의 파장은 더 짧아져야 한다. 예를 들면, 기존의 100 나노급 이상의 반도체 공정에서는 플루오린크립톤(KrF, 파장 248㎚)을 사용한 반면, 90 나노급 이하는 플루오린크립톤(KrF)보다 짧은 파장을 가지는 플루오린아르곤(ArF, 파장 193㎚)을 사용하여 웨이퍼에 미세한 회로 패턴을 인쇄하였다. 이후, 반도체 공정이 더욱 미세할 수 있도록 발전하여, 45 나노급 이하는 플루오린(F², 157㎚), 그보다 더욱 미세한 공정에서는 극 자외선(Extreme Ultraviolet, EUV)를 사용하는 노광 공정이 제안되었다.
실리콘 웨이퍼 상에 인쇄되는 회로의 크기가 작아지면서, 실리콘 웨이퍼 상에 형성하고자 하는 미세 패턴이 왜곡되기가 쉬워졌다. 특히, 미세 패턴의 형태가 왜곡되는 것 뿐만 아니라 미세 패턴의 선폭이나 이웃한 미세 패턴 사이의 간격 등 이 변하는 등의 문제가 발생하면서, 반도체 장치의 결함이 발생하거나 동작상 오류가 발생한다. 이러한 제조 과정에서 발생하는 문제들을 감지하기 위해서, 테스트 패턴에는 실리콘 웨이퍼 상에 형성되는 각각의 층(layer) 마다 면저항(Sheet Resistance, RS)를 측정할 수 있도록 하여 실제 실리콘 웨이퍼 상에 형성된 미세 패턴의 선폭을 간접적으로 예상할 수 있도록 한다.
그러나, 테스트 패턴에서 측정되는 면저항(RS)을 실제로 변화시키는 원인들은 미세 패턴의 선폭 변화 뿐만 아니라 미세 패턴의 두께 변화, 미세 패턴을 구성하는 물질의 특성 변화 등의 여러 가지 요소가 있다. 이로 인해, 실리콘 웨이퍼 상에 미세 패턴을 형성함에 있어서, 테스트 패턴을 통해 측정된 면저항만을 통해 미세 패턴의 왜곡 여부를 판별하는 것은 정확하지 않다. 결과적으로, 제조 상에 발생하는 결함에 대한 분석을 간과할 수 있으며, 이 경우 반도체 장치의 제조에 소요되는 비용과 시간은 급격히 증가할 수 있다. 그 결과, 반도체 장치의 생산성 향상을 위하여, 최근 보다 빠른 시간 안에 반도체 장치의 제조 과정에서 발생할 수 있는 결함을 보다 정확히 분석하기 위한 새로운 방법이 요구되고 있다. 특히, 제조 과정에서의 오차를 줄이기 위해서는 실제 물리적인 선폭의 변화를 감지하여 그것을 전기적인 값으로 표현되도록 하고, 그 전기적인 값을 다시 물리적인 값으로 환상하여 선폭을 보다 정확하게 예측할 수 있는 수단이 필요하다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 장치의 제조 과정에서 실리콘 웨이퍼 상에 미세 패턴을 형성할 때 발생하는 선폭의 변화를 측정하기 위해 미세 패턴의 선폭을 변화시키거나 미세 패턴 간의 간격을 변화시킨 복수의 테스트 패턴을 형성하고 각각의 테스트 패턴에서 측정된 전기적 특성 변화를 통해 실리콘 웨이퍼 상의 실제 패턴을 예상함으로써 공정 마진을 확보할 수 있는 반도체 제조 방법을 제공한다.
본 발명은 반도체 기판 상에 복수의 활성 영역을 정의하는 단계, 상기 활성 영역 각각에 동일한 선폭의 더미 게이트 패턴을 형성하는 단계, 상기 활성 영역 각각에 선폭이 서로 다른 게이트 패턴을 형성하는 단계, 상기 게이트 패턴의 양측에 소스/드레인 영역을 형성하는 단계 및 상기 소스/드레인 영역 및 상기 게이트 패턴 상에 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 게이트 패턴과 상기 더미 게이트 패턴 사이에 간격이 서로 상이한 것을 특징으로 한다.
바람직하게는, 상기 테스트 패턴에서 상기 선폭 차이로 인한 전기적 특성을 검출하고, 검출된 상기 전기적 특성의 변화를 바탕으로 상기 미세 패턴의 선폭 혹은 상기 미세 패턴 사이의 간격을 계산하는 것을 특징으로 한다.
바람직하게는, 상기 전기적 특성은 전류량 혹은 전압 레벨 인것을 특징으로 한다.
또한, 본 발명은 반도체 기판 상에 복수의 활성 영역을 정의하는 단계, 상기 활성 영역 각각에 동일한 크기의 더미 게이트 패턴을 형성하는 단계, 상기 활성 영역 각각에 상기 더미 게이트 패턴과의 간격이 서로 다른 게이트 패턴을 형성하는 단계, 상기 게이트 패턴의 양측에 소스/드레인 영역을 형성하는 단계 및 상기 소스/드레인 영역 및 상기 게이트 패턴 상에 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 게이트 패턴의 선폭이 서로 상이한 것을 특징으로 한다.
바람직하게는, 상기 테스트 패턴에서 상기 간격 차이로 인한 전기적 특성을 검출하고, 검출된 상기 전기적 특성의 변화를 바탕으로 상기 미세 패턴의 선폭 혹은 상기 미세 패턴 사이의 간격을 계산하는 것을 특징으로 한다.
바람직하게는, 상기 전기적 특성은 전류량 혹은 전압 레벨 인것을 특징으로 한다.
본 발명은 반도체 제조 과정 중에 실리콘 웨이퍼 상에 미세 패턴 형성시 발생할 수 있는 결함을 분석시 면저항의 측정값이 아닌 다양한 테스트 패턴을 통해 얻어진 전기적 특성 변화를 통해 미세 패턴의 선폭을 예상할 수 있도록 함으로써, 제조 과정에서의 오차를 줄이고 보다 정확한 미세 패턴의 선폭이 예상 가능한 장점이 있다.
또한, 본 발명은 보다 정확하게 미세 패턴의 선폭을 예상할 수 있게 되면서 반도체 장치의 제조 과정에서의 제조 결함을 찾아내거나 공정 마진을 증가시키는 것을 더욱 용이하게 할 수 있다.
본 발명은 선폭과 패턴 간의 간격을 변화시킨 다양한 테스트 패턴의 전기적 특성 변화를 측정하여, 반도체 장치 내 미세 패턴의 실제 선폭을 예상할 수 있도록 함으로써, 반도체 장치 내 미세 패턴을 예상된 범위로 제조할 수 있어서 생산 수율을 높일 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 결함 분석을 위한 테스트 패턴을 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 장치에 포함되는 테스트 패턴은 활성 영역(10), 게이트 패턴(20), 더미 게이트 패턴(30) 및 콘택(40)을 포함한다. 활성 영역(10)과 게이트 패턴(20)은 반도체 장치에 형성될 트랜지스터를 모델링한 것이며, 게이트 패턴(20) 상에 형성된 콘택(40)을 통해 게이트 전압을 공급한 뒤, 활성 영역(10) 상에 게이트 패턴(20)의 양측에 형성된 콘택(40)들을 통해 전기적 특성을 측정한다. 여기서, 측정될 수 있는 전기적 특성으로는 전류량이나 전압 레벨 등이 있다.
종래에서 살펴본 것과 같이, 제조 과정에서 반도체 장치 내부에 형성된 미세 패턴의 선폭이나 미세 패턴 사이의 간격을 예상하는 것은 어려운 일이다. 본 발명에서는 활성 영역(10) 상에 더미 게이트 패턴(30)의 위치를 고정시킨 뒤, 게이트 패턴(20)의 선폭이나 위치를 변경하는 방법으로 다수의 테스트 패턴을 형성한다. 미세 패턴의 선폭(100)은 도 1에 도시된 게이트 패턴(20)의 선폭과 대응되며, 미세 패턴 사이의 간격은 게이트 패턴(20)과 더미 게이트 패턴(30) 사이의 간격과 대응된다.
도 2는 도 1에 도시된 테스트 패턴이 좁은 선폭을 가지는 경우를 설명하는 평면도 및 단면도이고, 도 3는 도 1에 도시된 테스트 패턴이 넓은 선폭을 가지는 경우를 설명하는 평면도 및 단면도이다.
도 2를 참조하면, 테스트 패턴에 포함되는 구성요소들은 도 1에 도시된 테스트 패턴과 동일하지만, 다수의 테스트 패턴 중에서 게이트 패턴(20A)의 선폭(100A)의 좁은 테스트 패턴을 설명하고 있다. 게이트 패턴(20A)의 선폭(100A)이 좁고 게이트 패턴(20A)과 더미 게이트 패턴(30A) 사이의 간격(200A)이 충분히 넓게 형성되어 있어서 활성 영역(10A) 상의 게이트 패턴(20A)의 양측에 소스/드레인 영역(50A)이 형성되어 있음을 알 수 있다. 이러한 테스트 패턴의 경우, 게이트 패턴(20A)에 형성된 콘택(40A)에 전압을 공급하면, 게이트 패턴(20A)의 하부에 채널 영역이 형성되어 화살표로 도시된 방향으로 흐르는 전류를 활성 영역(10A) 상에 형성된 콘택(40A)을 통해 측정할 수 있다.
반면, 도 3을 참조하면, 다수의 테스트 패턴 중에서 게이트 패턴(20B)의 선폭(100B)이 넓고 게이트 패턴(20B)과 더미 게이트 패턴(30B) 사이의 간격(200B)이 좁아서, 게이트 패턴(20B)과 더미 게이트 패턴(30B) 사이에 소스/드레인 영역(50B)이 형성되지 못하는 경우를 설명하고 있다. 이 경우, 게이트 패턴(20B)에 형성된 콘택(40B)에 전압을 공급하면, 게이트 패턴(20B)의 하부에 형성되는 채널 영역이 도 2에 도시된 테스트 패턴의 경우와 다르게 형성된다. 특히, 게이트 패턴(20B)과 더미 게이트 패턴(30B) 사이에 소스/드레인 영역(50B)이 형성되지 못해 게이트 패턴(20B) 하부에 형성된 채널 영역을 통해 흐르는 전류량에도 차이가 발생한다. 만약 도 3에 도시된 테스트 패턴과 같은 미세 패턴이 반도체 장치 내에 형성된다면, 반도체 장치는 결함으로 인해 정상적인 동작을 하기 어려워진다.
이하에서는, 반도체 장치의 제조 과정시 미세 패턴의 선폭 혹은 미세 패턴 사이의 간격이 서로 다른 복수의 테스트 패턴을 형성한 후 각각의 테스트 패턴의 전기적 특성을 측정한 뒤, 미세 패턴에서 흐르는 전류량을 측정된 전기적 특성과 비교하는 과정을 설명한다.
도 4a 및 도 4b는 미세 패턴의 선폭이 큰 경우에 테스트 패턴을 이용한 결함 분석 방법을 설명하는 평면도 및 그래프이다. 도 4a는 미세 패턴의 선폭(A')이 넓은 경우에 미세 패턴 사이의 간격(B')이 서로 다른 복수의 테스트 패턴을 설명하고 있고, 도 4b는 도 4a에 도시된 테스트 패턴에서 측정된 전류량을 그래프로 도시하였다. 특히, 도 4b는 측정된 전류량에 따른 게이트 패턴과 더미 게이트 패턴 사이의 간격을 설명하는 그래프와, 게이트 패턴과 더미 게이트 패턴 사이의 간격에 따라 예상되는 미세 패턴의 선폭을 설명하는 그래프를 포함한다.
먼저, 더미 게이트 패턴은 활성 영역을 기준으로 동일한 위치에 형성하고, 게이트 패턴의 위치를 다르게 하여 도 4a에 도시된 복수의 테스트 패턴을 형성한다. 도 4a에 도시된 테스트 패턴을 이용하여 전류량을 측정한 뒤, 도 4b에 도시된 그래프를 형성한다. 이후, 반도체 장치 내 형성된 미세 패턴에 흐르는 전류량을 측 정한다. 도 4b에 도시된 예에서는, 미세 패턴에 흐르는 전류량이 75(단위 생략)이라고 가정했을 때, 테스트 패턴을 통해 만든 그래프에서 게이트 패턴과 더미 패턴 사이의 거리(B')가 75(단위 생략)정도에 대응함을 알 수 있다. 게이트 패턴과 더미 패턴 사이의 거리(B')가 75(단위 생략)정도라면, 미세 패턴의 예상 선폭은 162(단위 생략)정도라는 것을 그래프를 통해 예상해 볼 수 있다. 여기서, 미세 패턴에 흐르는 전류량은 통상적으로 mA 혹은 μA로 설명할 수 있으며, 게이트 패턴과 더미 패턴 사이의 거리(B') 혹은 미세 패턴의 예상 선폭은 nm로 설명할 수 있다. 하지만, 본 발명에서는 각각의 측정된 값의 실제 단위가 중요한 것이 아니라, 도 4b에 설명한 그래프에서와 같이 전류량과 미세 패턴 사이의 간격 혹은 미세 패턴 사이의 간격과 미세 패턴의 예상 선폭의 상대적인 관계가 중요하다.
도 5a 및 도 5b는 미세 패턴의 선폭이 작은 경우에 테스트 패턴을 이용한 결함 분석 방법을 설명하는 평면도 및 그래프이다. 도 5a는 미세 패턴의 선폭(A")이 좁은 경우에 미세 패턴 사이의 간격(B")이 서로 다른 복수의 테스트 패턴을 설명하고 있고, 도 5b는 도 5a에 도시된 테스트 패턴에서 측정된 전류량을 그래프로 도시하였다. 특히, 도 5b는 측정된 전류량에 따른 게이트 패턴과 더미 게이트 패턴 사이의 간격을 설명하는 그래프와, 게이트 패턴과 더미 게이트 패턴 사이의 간격에 따라 예상되는 미세 패턴의 선폭을 설명하는 그래프를 포함한다.
미세 패턴 사이의 간격(B")이 넓은 경우에도 도 4a 및 도 4b에서 설명한 미세 패턴의 분석 방법은 동일하게 적용된다. 도 5b를 참조하면, 도 4b와 같이 미세 패턴에 흐르는 전류량이 75(단위 생략)이라고 가정했을 때, 테스트 패턴을 통해 만 든 그래프에서 게이트 패턴과 더미 패턴 사이의 거리(B")가 65(단위 생략)정도에 대응함을 알 수 있다. 게이트 패턴과 더미 패턴 사이의 거리(B')가 65(단위 생략)정도라면, 미세 패턴의 예상 선폭은 145(단위 생략)정도라는 것을 그래프를 통해 예상해 볼 수 있다.
도 4a 내지 도 5b에서 설명한 바와 같이, 본 발명에서는 미세 패턴의 선폭 혹은 상기 미세 패턴 사이의 간격이 서로 다른 복수의 테스트 패턴을 이용하여, 반도체 장치 내 형성된 미세 패턴의 예상 선폭을 예상할 수 있다. 이러한 방법은 종래 기술에서 면저항(RS)의 측정값만 이용하여 간접적으로 미세 패턴의 선폭을 예상하던 방법에 비하여 오차 범위를 크게 줄일 수 있다. 한편, 전술한 본 발명의 일 실시예에서는 테스트 패턴 및 미세 패턴에서 전류량을 측정하는 방법을 설명하였으나, 전류량이 아닌 전압 레벨을 기준으로도 유사한 방법으로 미세 패턴을 예상하는 것이 가능하다.
전술한 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법은 미세 패턴의 선폭 혹은 미세 패턴 사이의 간격이 서로 다른 복수의 테스트 패턴을 형성하고, 각각의 테스트 패턴의 전기적 특성을 측정한다. 이후, 측정된 전기적 특성의 변화를 바탕으로 반도체 장치 내 미세 패턴의 선폭 혹은 미세 패턴 사이의 간격을 예상하고, 예상된 미세 패턴의 선폭 혹은 미세 패턴 사이의 간격을 기준으로 반도체 장치를 제조한다. 이를 통해, 반도체 장치의 제조 공정에서 미세 패턴의 선폭 변화 및 미세 패턴 사이의 간격 변화를 예상할 수 있어, 후속 공정에서의 공정 마진 확보에 유리하다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 결함 분석을 위한 테스트 패턴을 설명하기 위한 블록도.
도 2는 도 1에 도시된 테스트 패턴이 좁은 선폭을 가지는 경우를 설명하는 평면도 및 단면도.
도 3는 도 1에 도시된 테스트 패턴이 넓은 선폭을 가지는 경우를 설명하는 평면도 및 단면도.
도 4a 및 도 4b는 미세 패턴의 선폭이 큰 경우에 테스트 패턴을 이용한 결함 분석 방법을 설명하는 평면도 및 그래프.
도 5a 및 도 5b는 미세 패턴의 선폭이 작은 경우에 테스트 패턴을 이용한 결함 분석 방법을 설명하는 평면도 및 그래프.

Claims (8)

  1. 반도체 기판 상에 복수의 활성 영역을 정의하는 단계;
    상기 활성 영역 각각에 동일한 선폭의 더미 게이트 패턴을 형성하는 단계;
    상기 활성 영역 각각에 선폭이 서로 다른 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 양측에 소스/드레인 영역을 형성하는 단계; 및
    상기 소스/드레인 영역 및 상기 게이트 패턴 상에 콘택을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 패턴과 상기 더미 게이트 패턴 사이에 간격이 서로 상이한 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 테스트 패턴에서 상기 선폭 차이로 인한 전기적 특성을 검출하고, 검출된 상기 전기적 특성의 변화를 바탕으로 상기 미세 패턴의 선폭 혹은 상기 미세 패턴 사이의 간격을 계산하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 전기적 특성은 전류량 혹은 전압 레벨 인것을 특징으로 하는 반도체 장 치의 제조 방법.
  5. 반도체 기판 상에 복수의 활성 영역을 정의하는 단계;
    상기 활성 영역 각각에 동일한 크기의 더미 게이트 패턴을 형성하는 단계;
    상기 활성 영역 각각에 상기 더미 게이트 패턴과의 간격이 서로 다른 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 양측에 소스/드레인 영역을 형성하는 단계; 및
    상기 소스/드레인 영역 및 상기 게이트 패턴 상에 콘택을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 게이트 패턴의 선폭이 서로 상이한 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 테스트 패턴에서 상기 간격 차이로 인한 전기적 특성을 검출하고, 검출된 상기 전기적 특성의 변화를 바탕으로 상기 미세 패턴의 선폭 혹은 상기 미세 패턴 사이의 간격을 계산하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 전기적 특성은 전류량 혹은 전압 레벨 인것을 특징으로 하는 반도체 장치의 제조 방법.
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