KR101565956B1 - 검사 기법들에 의해 반도체들 내의 오버랩 공정 윈도우들을 결정하기 위한 방법 및 시스템 - Google Patents

검사 기법들에 의해 반도체들 내의 오버랩 공정 윈도우들을 결정하기 위한 방법 및 시스템 Download PDF

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Abstract

정교한 반도체 디바이스들 내의 오버랩 영역들의 형성은 통상적인 측정 및 설계 기법들에 기초하여 효과적으로 평가될 수 없는 중요한 양상이다. 이러한 이유로, 본 발명은 측정 기법들 및 시스템들을 제공하는바, 여기서 상부 디바이스 패턴들이 동일한 물질층에 전사되며, 따라서 잘-확립된 검출 검사 기법들에 의해 액세스가 가능한 조합 패턴을 형성한다. 이들 조합 패턴들의 일부를 기하학적으로 조정할 때, 오버랩 공정 윈도우들의 체계적인 평가가 달성될 수 있다.

Description

검사 기법들에 의해 반도체들 내의 오버랩 공정 윈도우들을 결정하기 위한 방법 및 시스템{A METHOD AND A SYSTEM FOR DETERMINING OVERLAP PROCESS WINDOWS IN SEMICONDUCTORS BY INSPECTION TECHNIQUES}
본 발명은 집적 회로들과 같은 미세 구조들(microstructures)을 제조하는 분야와 관련이 있으며, 더 특별하게는 패터닝 공정들 동안 정렬 정확도(alignment accuracy) 및 패턴 배치 정밀도(pattern placement precision)를 결정하기 위한 기법과 관련이 있다.
집적 회로들과 같은 미세 구조들의 제조는 실리콘 기판, SOI(silicon on insulator : 절연체 상의 실리콘) 기판, 또는 다른 적합한 캐리어 물질들(carrier material)과 같은 적절한 기판의 물질층 내에 형성되도록 정밀하게 제어된 크기의 미소 영역들을 요구한다. 정밀하게 제어된 크기의 이들 미소 영역들은 리소그래피(lithography), 식각(etch), 주입(implantation), 증착(deposition), 산화(oxidation) 공정들, 등을 사용하여 물질층을 패터닝함으로써 생성되며, 여기서 통상적으로 적어도 패터닝 공정의 특정한 단계에서 마스크 층은 이들 미소 영역들을 정의하도록 처리될 물질층 위에 형성될 수 있다. 일반적으로, 마스크 층은 리소그래피 공정, 통상적으로 포토리소그래피 공정에 의해 패터닝되는 포토레지스트의 층으로 구성될 수 있거나 또는 그 층에 의해서 형성될 수 있다. 포토리소그래피 공정 동안, 레지스트는 기판 표면에 스핀-코팅(spin-coating)될 수 있으며, 그 다음 레티클(reticle)과 같은 해당 리소그래피 마스크를 통해 방사선에 선택적으로 노광될 수 있으며, 따라서 거기에 잠상(latent image)을 형성하도록 레티클 패턴을 레지스트 층에 이미징(imaging)한다. 포토레지스트를 현상(develope)한 후, 레지스트의 유형 즉, 포지티브 레지스트 또는 네가티브 레지스트에 따라, 노광된 부분들 또는 노광되지 않은 부분들은 상기 포토레지스트의 층에 요구되는 패턴을 형성하기 위해 제거된다. 이러한 레지스트 패턴에 기초하여, 실제 디바이스 패턴들은 식각, 주입, 어닐링(annealing) 공정들, 등과 같은 추가 제조 공정들에 의해 형성될 수 있다. 성능 향상의 관점에서, 정교하게 집적된 미세 구조 디바이스들 내의 패턴들의 치수들을 감소시키기 위한 지속적인 요구가 있기 때문에, 디바이스 피쳐(device feature)들을 패터닝하기 위해 사용되는 공정 도구들 및 공정 레시피들(process recipes)은 해상도 및 오버레이 정확도와 관련하여 매우 엄중한 요구 사항들을 충족해야 한다. 이 점에 있어서, 해상도는 미리 정의된 제조 변화들의 조건들 하에서 최소 크기 이미지들을 프린트하기 위한 일관된 능력을 특정하는 척도로서 고려된다. 해상도를 개선시키는데 있어서 하나의 중요한 요인은 포토 마스크 또는 레티클에 포함된 패턴들이 광학 이미징 시스템을 통해 기판에 광학적으로 전사(transfer)되는 리소그래피 공정이다. 따라서 개구수(numerical aperture), 초점의 깊이, 및 사용된 광원의 파장과 같은 리소그래피 시스템의 광학 속성들을 지속적으로 개선시키기 위해 많은 노력들이 이루어진다.
리소그래피 이미지의 품질은 매우 작은 피쳐 크기들을 생성하는데 있어서 극히 중요하다. 적어도 비교할 만한 중요성 중 하나는 정확도인바, 이 정확도로 이미지가 기판의 표면에 위치될 수 있다. 통상적으로 집적 회로들과 같은 미세 구조들은 물질층들을 연속적으로 패터닝함으로써 제조되며, 여기서 연속된 물질층들 상의 피쳐들은 서로 공간적 관계를 유지한다. 연속된 물질층에 형성된 각 패턴은 특정된 등록 공차들(registration tolerances) 내로 이전에 패터닝된 물질층에 형성된 해당 패턴과 정렬되어야 한다. 이러한 등록 공차들은 예를 들어 레지스트 두께, 굽는 온도, 노광 선량(exposure dose) 및 시간, 및 현상 조건들과 같은 이러한 파라메터들에서의 불균일성들에 기인한 기판 상의 포토레지스트 이미지의 변화에 의해 발생된다. 또한, 식각 공정들의 불균일성들은 또한 식각된 피쳐들의 변화들을 이끌 수 있다. 추가로, 포토 마스크의 이미지를 기판에 포토리소그래피적으로 전사하는 동안 현 물질층의 패턴의 이미지를 식각된 패턴, 또는 이전에 형성된 물질층의 달리 정의된 패턴에 오버레이하는데 있어서 불확실성이 존재한다. 몇몇 요인들은 마스크들의 세트 내의 불완전성들과 같은 두 개의 층들을 오버레이하기 위한 이미징 시스템의 불완전한 능력, 노광의 상이한 시간들에서의 온도 차이들, 정렬 도구의 제한된 등록 성능, 및 정렬 에러들에 대한 주요한 기여로서, 렌즈 왜곡들과 같은 노광 도구 자체의 불완전성들, 및 기판 홀더와 같은 정렬 하드웨어에 의해 발생된 왜곡들, 등에 기여한다. 상이한 노광 도구들이 연속된 디바이스의 층들을 정의하기 위해 사용될 때 상황이 더 나빠지는데, 이는 그때 상기 노광 도구 및 관련 컴포넌트들 내의 고유 에러들이 상이한 도구들 사이에서 변할 수 있기 때문이다.
비록 동일한 노광 도구가 크리티컬 디바이스 층들(critical device layers)을 이미징하는데 사용될 수 있지만, 실제로 이러한 제한들은 통상적으로 동일한 디바이스 층에 대한 복수의 리소그래피 도구들을 포함하는 복잡한 제조 환경에서 효율적인 전체 공정 흐름을 허용하지 않을 수 있다. 그 결과로, 최종적으로 획득될 수 있는 최소 피쳐 크기를 결정하기 위한 주요한 기준은 개별 기판 층들에 피쳐들을 생성하기 위한 해상도 및 전술된 요인들이 기여하는 총 오버레이 에러이다.
따라서, 해상도(즉, 특정 물질층 내에서 임계 치수(critical dimension: CD)로 또한 지칭되는 최소 피쳐 크기를 신뢰적 및 재생적으로 생성하는 성능)를 지속적으로 모니터링하는 것, 및 연속적으로 형성되고 서로 정렬되어야 하는 물질층들의 패턴들의 오버레이 정확도를 지속적으로 결정하는 것은 필수적이다.
예를 들어, 집적회로를 위한 와이어링 구조를 형성할 때, 상당한 부정합이 실제로 연결되지 않은 선들 사이의 단락(short)을 발생시킬 수 있고 따라서 치명적인 디바이스 결함을 생성할 가능성이 있기 때문에, 두 개의 적층된 금속 영역들을 연결하는 각각의 금속 라인들 및 비아(via)들이 결과적으로 잘 정의된 오버랩을 발생시키기 위해서 엄격한 공정 마진들로 서로 정렬되어야 하는 반면, 의도된 오버랩 영역의 감소는 증가된 콘택(contact) 및 직렬 저항에 기인하여 성능의 손실을 발생시킬 수 있다. 유사한 기준은 적절한 디바이스 기능을 보장하기 위해서 잘 정의된 오버랩 영역들을 요구하는 다른 디바이스 층들에 대해 유효하다.
이러한 이유들로 인해, 크리티컬 오버랩 영역들(critical overlap areas) 즉, 각각의 디바이스 층의 레이아웃을 반도체 디바이스의 물질에 실제 구현 시, 초기 설계로부터의 해당 편차가 생성될 때, 심각한 디바이스 실패들 또는 성능 저하들을 발생시키는 오버랩 영역들을 검출하는데 있어서 많은 노력들이 이루어진다. 예를 들어, 몇몇 공간적으로 상호 관련된 디바이스 층들의 레이아웃은 완전한 오버랩이 보장되도록 설계되어야 하는바, 이는 레이아웃 레벨에서 다양한 테스트 기법들의 적용을 수반할 수 있다. 그러나, 리소그래피 공정 및 연속된 식각 공정들 동안, 초기 레이아웃 패턴의 상당한 변경들은 예를 들어 작은 구조들, 등을 얇게함으로써 발생될 수 있다. 일반적으로, 복수의 변동들이 레이아웃층의 특정 패턴을 전달하는 동안 발생할 수 있는바, 이 변동들은 레티클 또는 리소그래피 마스크에 최초로 전사되며, 차례로 상기 패턴을 반도체 기판 상의 물질층에 반복적으로 이미징하기 위해 사용된다. 전술된 바와 같이, 바람직한 패턴을 반도체 디바이스의 물질층에 실제로 형성하는 것에 수반된 상기 다양한 공정 단계들은 결과적으로 공정 불완전성들, 예를 들어 반도체 기판에 대한 리소그래피 마스크의 완전하지 않은 정렬, 렌즈 수차들(lens aberrations)과 같은 이미징 공정에 의해 발생된 공정 공차들, 및 기계적 스트레스에 의한 기판의 왜곡들, 등의 다소간의 확연한 유도(introduction)를 발생시킬 수 있으며, 그리고 또한 식각 공정들 동안의 다양한 공차들은 결과적으로 발생된 디바이스 패턴들의 부정확성들을 발생시킬 수 있는바, 이는 결과적으로 감소된 오버레이 정확성을 발생시킨다. 두 연속된 디바이스 층들의 각각의 디바이스 피쳐들의 오버랩이 최종적으로 달성된 오버레이 정확성을 강하게 의존할 수 있기 때문에, 특히 매우 작은 3-차원 구조들에서, 크리티컬 오버랩 영역들을 식별하고 전체 오버레이 정확도를 향상시키는데 있어서 많은 노력들이 이루어진다. 예를 들어, 레이아웃 레벨에서 복잡한 광학 근접 보정 기법들(optical proximity correction techniques)이 특히 이미징 공정 동안 발생할 수 있는 특정 공정 변화들을 수용하기 위해서 적어도 일부 디바이스 피쳐들의 기본 기하학적 레이아웃을 수정하기 위해 적용될 수 있다. 비록 공정 강건성의 정도(degree of process robustness) 증가는 예를 들어 광학 근접 보정 기법들을 사용함으로써 달성될 수 있지만, 그럼에도 불구하고, 가장 크리티컬 오버랩 영역들을 식별하는 것은 매우 어려운바, 이는 적어도 두 연속된 패턴 전사 공정들이 수반되기 때문이며, 이에 따라 OPC 기법들을 위해 사용되는 해당 모델들에 의해 어떤 이러한 공정 변화들을 예측하기 위해서는 오버레이 에러들을 생성하는 가능한 소스들의 수가 상당히 높을 수 있다. 다른 한편으로, 하부 층이 스캐닝 전자 현미경과 같은 잘-확립된 검사 기법들에 의해서도 액세스할 수 없기 때문에, 크리티컬 오버랩 영역들의 직접 관찰은 매우 어렵다.
이러한 이유들로, 대안적인 기법들이 크리티컬 오버랩 영역을 식별하기 위해 개발되어왔다. 예를 들어 리소그래피 도구의 이미지 필드 내 특정 위치들에서의 횡적 방향 평행 이동(lateral translation)은 특별하게 설계된 오버레이 목표들에 기초하여 측정될 수 있다. 상기 측정 데이터에 기초하여, 전체 이미지 필드에 걸친 오버레이 성능의 계산이 시뮬레이션을 사용함으로써 수행될 수 있다. 그러나 이 절차의 결과는 기본 모델의 정확도 및 시뮬레이션 알고리즘을 강하게 의존한다. 다른 기법들에서, 오버레이 성능은 예를 들어 콘택 체인들을 형성하고 그리고 특정된 "부정합(misalignment)"의 정도로 콘택들을 사용함으로써, 전기 측정 절차들에 기초하여 측정된다. 그러나, 이 접근법은 이미지 필드 또는 칩 면적 내의 특수 구조들 및 위치들로 제한된다. 다른 경우들에서 수율(yield) 측정 데이터가 크리티컬 오버랩 영역들을 식별하기 위해 사용될 수 있으며, 그러나 여기서 해당 부정합들이 샘플들의 단면 프리퍼레이션(cross-sectional preparation)에 기인한 매우 고가인 단면 전자 현미경 측정들에 기초하여 결정될 수 없다면, 결과적으로 발생된 최종 생산 수율에서 크리티컬 오버랩 영역들의 직접 영향은 결정하기가 어렵다. 또한, 이러한 기법은 결과적으로 매우 긴 응답 시간을 발생하므로 크리티컬 오버랩 영역들의 식별은 결과적으로 매우 많은 적절치 않게 처리된 기판들에 기인하여 상당한 수율 손실이 여전히 발생할 수 있다. 또한, 전술된 바와 같이, 기본 반도체 설계에서 크리티컬 오버랩 구조들을 식별하기 위한 어떤 알고리즘들은 기판 레벨에서의 확인을 여전히 요구할 수 있으며, 그리고 다양한 공정 불완전성들을 적절하게 수용하지 않을 수 있다.
전술된 상황의 관점에서, 본 발명은 위에서 확인된 하나 이상의 문제들의 영향들을 피하거나 또는 적어도 감소시키면서 오버랩하는 디바이스 피쳐들을 반도체 디바이스에 형성하는 데 있어서 크리티컬 영역들을 식별하기 위한 기법들 및 시스템들과 관련이 있다.
일반적으로, 본 발명은 기법들과 시스템들을 제공하는바, 여기서 오버레이 정확도와 관련하여, 따라서 오버랩 실패들과 관련하여 크리티컬이 고려될 수 있는 반도체 디바이스의 영역들은 적절한 검출 방법들을 사용함으로써 더 효과적으로 식별될 수 있는바, 이 검출 방법들은 예를 들어 통상적인 기법들에 비해 감소된 전체 노력으로 빠른 응답 시간들을 보장하는 결함 검출 또는 검사 기법들을 사용함으로써 쉽게 이용할 수 있다. 이를 위해, 반도체 디바이스의 두 연속된 레이아웃층들은 조합 패턴을 획득하기 위해서 동일한 물질층에 전사될 수 있는바, 이 조합 패턴은 고비용 단면 분석 공정들을 요구함이 없이 적절한 검출 기법들에 기초하여 검토될 수 있다. 본 명세서에 개시된 하나의 예시적 방법은 반도체 디바이스의 제 1 레이아웃층의 제 1 패턴을 기판의 제 1 테스트 영역 및 제 2 테스트 영역 위에 형성된 물질층에 전사하는 단계를 포함한다. 상기 방법은 상기 반도체 디바이스의 제 2 레이아웃층의 제 2 패턴을 상기 제 1 테스트 영역 위에 형성된 상기 물질층에 전사하는 단계를 더 포함하며, 여기서 상기 제 1 및 제 2 레이아웃층들은 오버랩 영역을 정의하기 위해서 공간적으로 서로 상호 관련(correlate)된다. 또한, 상기 방법은 상기 제 2 패턴의 기하학적으로 조정(modulate)된 버전을 상기 제 2 테스트 영역 위에 형성된 상기 물질층에 전사하는 단계를 포함한다. 추가적으로, 상기 방법은 상기 오버랩 영역과 관련된 공정 마진을 산정(assess)하기 위해서 상기 제 1 테스트 영역과 상기 제 2 테스트 영역 사이의 상기 물질층 내 구조적 차이를 결정하는 단계를 포함한다.
본 명세서에 개시된 추가 예시적인 방법은 반도체 디바이스의 제 1 레이아웃층 및 제 2 레이아웃층으로부터 제 1 조합 패턴을 기판의 제 1 테스트 영역에 형성된 물질층 내에 형성하는 단계를 포함하며, 여기서 상기 제 1 및 제 2 레이아웃 패턴들은 오버랩 영역을 정의한다. 상기 방법은 상기 제 1 레이아웃층 및 상기 제 2 레이아웃층으로부터 제 2 조합 패턴을 상기 기판의 제 2 테스트 영역에 형성된 상기 물질층 내에 형성하는 단계을 더 포함하며, 여기서 상기 제 2 조합 패턴은 상기 제 1 조합 패턴과 관련된 기하학적 조정을 포함한다. 상기 방법은 추가적으로 상기 제 1 및 제 2 테스트 영역들에서 적어도 상기 오버랩 영역에 대한 검사 공정을 수행하는 단계를 포함한다.
본 명세서에 개시된 하나의 예시적인 오버랩 검출 시스템은 제 1 조합 패턴을 포함하는 제 1 테스트 영역으로부터 제 1 검사 데이터를 획득하도록, 그리고 제 2 조합 패턴을 포함하는 상기 제 2 테스트 영역으로부터 제 2 검사 데이터를 획득하도록 구성된 검사 도구를 포함한다. 상기 제 1 및 제 2 조합 패턴들 각각은 반도체 디바이스의 제 1 레이아웃층 및 제 2 레이아웃층으로부터 형성되며, 여기서 상기 제 2 조합 패턴은 상기 제 1 조합 패턴의 조정된 버전이다. 상기 오버랩 검출 시스템은 상기 제 1 및 제 2 검사 데이터를 수신하도록 동작적으로(operatively) 연결되며, 그리고 상기 제 1 및 제 2 검사 데이터를 비교함으로써 그리고 상기 제 1과 제 2 조합 패턴들 사이의 그 비교로부터의 구조적 차이를 결정함으로써 상기 제 1 및 제 2 패턴들 내의 크리티컬 오버랩 영역들을 식별하도록 구성된 제어기를 더 포함한다.
본 발명의 추가 실시 예들은 첨부된 청구 범위 및 다음의 설명에서 정의되며, 첨부된 도면들을 참조하여 다음의 상세한 설명을 학습함으로써 더 명백해질 것이다.
도 1a는 예시적인 실시 예들에 따른, 반도체 디바이스(100)의 테스트 영역의 평면도를 개략적으로 도시하는바, 여기서 조합 패턴이 두 연속된 레이아웃층들로부터 형성된다.
도 1b는 예시적인 실시 예들에 따른, 제 2 테스트 영역의 평면도를 개략적으로 도시하는바, 여기서 조합 패턴이 크리티컬 오버랩 영역들을 식별하기 위해서 상기 제 1 조합 패턴과 관련된 공간적으로 또는 기하학적으로 조정되기 위해 형성된다.
도 2a 내지 2d는 예시적인 실시 예들에 따른, 다양한 제조 단계들 동안 크리티컬 오버랩 영역들을 식별하기 위해서 조합 패턴을 물질층 내에 형성하기 위한 두 테스트 영역들을 포함하는 반도체 디바이스의 예시적인 단면 뷰들을 개략적으로 도시한다.
도 2e 내지 2h는 추가적인 예시적 실시 예들에 따른, 반도체 디바이스(200)의 단면 뷰들을 개략적으로 도시하는바, 여기서 상이한 유형의 식각 레시피 및/또는 물질층의 상이한 물질 구성이 사용될 수 있다.
도 2i는 예시적 실시 예들에 따른, 통계적인 관련성을 갖는 크리티컬 오버랩 영역들을 식별하기 위해서 상이한 기하학적 조정들을 갖는 복수의 테스트 영역들을 포함하는 테스트 기판의 평면 뷰를 개략적으로 도시한다.
도 3은 또 다른 추가적인 예시적 실시 예들에 따른, 주요한 오버랩 영역들을 검출하기 위한 시스템을 개략적으로 도시한다.
본 발명은 상기 도면들과 다음의 상세한 설명에서 예시된 바와 같은 실시 예들을 참조하여 설명되지만, 상기 도면들과 다음의 상세한 설명은 공개된 특정 예시적인 실시 예들로 본 발명을 한정하고자 함이 아니며, 오히려 설명된 예시적인 실시 예들은 단순히 본 발명의 다양한 양상들의 예를 든 것이며, 그 청구범위가 첨부된 청구 범위에 의해 정의된다.
본 발명은 일반적으로 스캐닝 전자 현미경 사용법(scanning electromicroscopy), 등과 같은 매우 효율적이고 잘-확립된 검사 기법들이 크리티컬 오버랩 영역들을 식별하기 위해 사용될 수 있는 공정 기법(process strategy) 및 해당 시스템과 관련이 있다. 이를 위해, 제 1 레이아웃층의 레이아웃 패턴에 해당하는 디바이스 패턴은 해당 검사 기법에 의해 액세스가 가능한 조합된 디바이스 패턴을 형성하기 위해서 적절한 물질층에 전사될 수 있으며, 레이아웃층의 제 2 레이아웃 패턴에 기초한 제 2 디바이스 패턴의 전사가 뒤따른다. 상기 제 1 및 상기 제 2 레이아웃층들은 공간적으로 상호 관련되어, 각각의 오버랩 영역들은 고려 중인 집적 회로의 적절한 기능성을 위해 요구되는 바와 같이 정의된다. 예를 들어, 상기 제 1 레이아웃층은 각각의 콘택 엘리먼트들과 콘택되어야 하는 게이트 전극 구조들, 드레인 및 소스 영역들, 등과 같은 전도성 라인들을 정의할 수 있는바, 따라서 이 전도성 라인들은 하부 패턴과 관련하여 정밀하게 정렬되어야 하는 제 2 레이아웃층의 디바이스 피쳐들을 나타낸다. 다른 경우들에서, 제 1 금속화 층(matallization layer)은 해당 비아(via)들에 기초하여 연속된 금속화 층에 연결되어야 하며, 따라서 하부 및/또는 상부 금속화 층의 금속 라인들과 비아들의 정밀한 오버랩을 요구한다.
따라서, 둘 이상의 서브층들을 포함할 수 있는 동일한 물질층에 서로 공간적으로 상호 관련된 상이한 디바이스 패턴들을 전사한 후에, 상기 조합 패턴은 결과적으로 발생된 오버레이 정확도 및 그에 따른 상기 오버랩 영역들의 성능에 대한 정보를 포함한다. 적절한 공정 윈도우를 결정(즉, 어떤 수반된 이미징 공정들과의 조합으로 해당 기본 디바이스 레이아웃 및 설계의 강건성을 산정)하기 위해서 두 조합 패턴들 사이에 비교가 이루어지는바, 그 중 하나의 패턴은 어떤 공정 변화들과 관련하여 레이아웃의 민감도 및 공정 기법의 결정을 가능하게 하기 위해 의도적으로 유도된 공간적 또는 기하학적 조정에 기초하여 형성될 수 있다.
예를 들어, 하나의 예시적인 실시 예에서, 조합 패턴은 소정의 공정 기법에 기초하여 상기 제 1 및 상기 제 2 패턴을 전사함으로써 형성될 수 있는 반면, 추가 테스트 영역에서 상기 제 1 및 상기 제 2 패턴들은 특정된 양만큼 의도적으로 서로 치환될 수 있다. 이러한 방식으로, 두 조합 패턴들의 구조적 차이는 검사 기법들에 기초하여 쉽게 결정될 수 있으며, 따라서 공정 강건성의 신뢰할 수 있는 산정이 가능하다.
다른 예시적인 실시 예들에서, 상기 제 1 및/또는 상기 제 2 패턴 내의 적어도 일부 디바이스 피쳐들의 크기는 상기 제 2 조합 패턴 형성시 수정될 수 있으며, 따라서 또한 상기 두 조합 패턴들 사이의 구조적 차이를 획득하는바, 이 구조적 차이는 쉽게 결정되며, 오버랩 영역들을 산정하기 위해 사용될 수 있다. 패턴 피쳐들 중 적어도 일부의 크기의 수정은 리소그래피 마스크, 등에서의 전용 수정된 패턴을 사용하는 예를 들어 이미징 공정, 등을 적절하게 채택함으로써, 상이한 임계 치수들을 구현함으로써 달성될 수 있는 반면, 다른 경우들에서 배율(magnification)은 해당 디바이스 피쳐들의 횡적 치수들의 전역적인 변경을 획득하기 위해서, 리소그래피 마스크로부터의 패턴을 포토레지스트에 이미징할 때 변경될 수 있다.
다른 예시적인 실시 예들에서, 횡적 방향 평행 이동과 적어도 일부 패턴 피쳐들의 크기의 변경과의 조합은 두 조합 패턴들 사이의 구조적 차이를 획득하기 위해 적용될 수 있다.
상이한 레이아웃층들의 패턴들의 전사는 상기 하나 이상의 식각 공정들과 조합하는 리소그래피에 기초하여 달성될 수 있으며, 여기서 필요한 경우, 동일하거나 또는 상이한 식각 레시피들이 실제 제조 공정 동안 발생할 수 있는 공정 변화들의 바람직한 범위를 커버(cover)하기 위해서 적용될 수 있다. 다른 예시적인 실시 예들에서, 상기 패턴 전사는 오직 리소그래피 시퀀스에 기초하여 즉, 이방성 식각 공정(anisotropic etch process)을 실제로 요구함이 없이 현상 공정(development process)과 조합하는 노광 공정을 수반하는 공정 시퀀스에 기초하여 달성될 수 있다. 예를 들어, 이중-노광 기법들이 적용될 수 있으며, 여기서 현상 이후 조합 패턴으로 구성되는 해당 레지스트 층 시스템에 잠상이 형성될 수 있는바, 이 조합 패턴은 특정 기하학적 조정이 전술된 바와 같이 구현될 수 있는 이중-노광 공정에서 획득된 조합 패턴과 비교될 수 있다.
추가 예시적인 실시 예들에서, 상기 조합 패턴은, 실질적으로 균일한(homogenous) 물질층, 예를 들어 통상적으로 하드 마스크 물질, 또는 어떤 다른 적절한 물질에 전사될 수 있는 반면, 다른 경우들에서 상기 물질층은 상이한 디바이스 패턴들을 전사하기 위한 상이한 공정 조건들을 정의하기 위해서 둘 이상의 서브층들의 형태로 제공될 수 있다.
첨부된 도면들을 참조하여, 더 예시적인 실시 예들이 이제 더 상세하게 설명될 것이다.
도 1a는 테스트 기판, 등을 나타내는 반도체 디바이스(100)의 평면도를 개략적으로 도시하는바, 그러나 이 테스트 기판은 다양한 디바이스 층들 내에 디바이스 패턴들을 형성하는 것에 수반된 다양한 공정 단계들 동안 실제 반도체 디바이스들에서 또한 사용되는 공정 기법들의 적용을 가능하게 할 수 있다. 도 1a에서, 테스트 영역(110a)이 평면도에 도시하는바, 여기서 복수의 제 1 패턴 피쳐들(122a, ..., 122d)이 편의를 위해 도 1a에 도시되지 않는 물질층에 형성된다. 패턴 피쳐들(122a, ..., 122d)은 실제 반도체 디바이스 형성시 또한 사용될 수 있는 반도체 디바이스(100)의 특정 구조를 나타낼 수 있다. 예를 들어, 피쳐들(122a, ..., 122d)은 콘택되어야 하는 게이트 전극 구조들, 금속 라인들, 등과 같은 전도성 반도체 라인들을 나타낼 수 있다. 따라서, 패턴들(122a, ..., 122d)은 이들 피쳐들의 2-차원적인 기하학적 구성을 차례로 설명하는 제 1 레이아웃층(120)의 피쳐들을 나타낸다. 편의를 위해, 도 1a에서 피쳐들(122a , ..., 122d)의 각각의 레이아웃은 참조 번호들(120a, ..., 120d)에 의해 또한 설명하고 표시된다. 또한, 레이아웃 피쳐들(120a, ..., 120d)의 실제 이미징 동안 디바이스 피쳐들(122a, ..., 122d)에 유도될 수 있는 어떤 불완전성들에 대해 적어도 특정 정도까지 보상하기 위해서, 상기 기본 레이아웃 피쳐들(120a, ..., 120d)은 예를 들어 OPC 기법들에 의해 획득될 수 있는 추가적인 레이아웃 피쳐들(121a, ,. 121d)에 의해 보완될 수 있다.
또한, 피쳐들(130a, ..., 130d)의 제 2 패턴은 상기 동일한 물질층에 피쳐들(122a, ..., 122d)로서 형성되며, 여기서 피쳐들(130a, ..., 130d)은 실제 반도체 디바이스에서 피쳐들(122a, ..., 122d)과의 정밀한 오버랩을 요구하는 영역들을 나타낼 수 있다. 예를 들어, 피쳐들(130a, ..., 130d)은 레이아웃층(120) 바로 위 또는 바로 아래에 형성되어야 하는 레이아웃층(130)의 콘택 엘리먼트들, 비아들, 등을 나타낼 수 있다.
도 1a에 도시된 예에서, 피쳐들(122a, ..., 122d 및 130a, ..., 130d)을 형성하기 위해 사용되는 공정 시퀀스는 결과적으로 이들 피쳐들의 바람직한 오버랩을 발생시킬 수 있지만, 그러나 이들 오버랩된 영역들 중 어느 영역이 어떤 공정 변동들에 매우 민감한 방식으로 반응하는지를 실제로 나타냄은 없는바, 이 공정 변동들은 예를 들어 도구 드리프트들(tool drifts), 공정 레시피들의 변경, 등에 의해 발생되는 대량 생산 공정 동안 실제로 발생한다.
도의 1b는 제 2 테스트 영역(110b)이 도시되는 디바이스(100)의 평면도를 개략적으로 도시하며, 여기서 기본적으로 동일한 패턴 피쳐들(122a, ..., 122d)은 물질층에 제공되는 반면, 피쳐들(130a, ..., 130d)은 기하학적으로 조정된 방식으로 형성될 수 있으며, 따라서 패턴 피쳐들(140a, ..., 140d)을 형성한다. 도시된 상기 예에서, 기하학적 또는 공간적 조정은 예를 들어 20 nm 만큼 예를 들어 양의 Y 방향으로 특정된 횡적 방향 평행 이동을 적용함으로써 획득될 수 있는 반면, 또한 전체 크기 즉, 피쳐들(130a, ..., 130d)의 임계 치수들은 피쳐들(140a, ..., 140d)을 획득하기 위해서 약 20 nm 만큼 증가된다. 따라서, 테스트 영역(110a)의 조합 패턴 즉, 피쳐들(130a, ..., 130d)과 조합된 피쳐들(122a, ..., 122d)을 테스트 영역(110b)에 형성된 조합 패턴 즉, 피쳐들(122a, ..., 122d, 및 140a, ..., 140d)의 조합과 비교함으로써, 크리티컬 오버랩 영역들이 식별될 수 있다. 예를 들어 도 1a 및 1b로부터 자명하듯이, 피쳐(130b)에 해당하는 패턴 피쳐(140b)는 완전하게 "오버랩된" 상태로 남게 된다. 즉, 피쳐(140c)는 피쳐(122b) 내에 완전하게 형성되며, 따라서 이러한 오버랩 영역의 높은 공정 강건성의 정도를 나타낸다. 다른 한편으로, 피쳐들(140a, 140c 및 140d)은 더 이상 완전히 오버랩되지 않는다. 즉, 해당 피쳐들(122a, 122c 및 122d) 내에 있으며, 따라서 공정 변화들과 관련하여 감소된 강건성을 나타낸다. 특히, 피쳐들(140c, 140d)은 증가된 콘택 저항에 기인하여, 그리고 특히 각각의 이웃하는 라인 구조에 대한 가능성 있는 단락 회로에 기인하여 결과적으로 심각한 디바이스 실패들을 발생시킬 수 있다. 따라서, 테스트 영역들(110a, 110b) 사이의 비교에 기초하여, 우수한 공정 강건성을 획득하기 위해서 적절한 공정 윈도우가 결정되고 및/또는 그에 해당하는 재설계가 이루어질 수 있다. 테스트 영역들(110a, 110b)의 비교는 검사 도구 또는 어떤 다른 측정 기법을 사용하는 적절한 시스템을 사용함으로써 쉽게 달성될 수 있는바, 여기서 테스트 영역들(110a, 110b) 사이의 구조적 차이들이 쉽게 결정될 수 있으며, 그리고 고려 중인 해당 레이아웃 및/또는 공정 시퀀스의 오버랩 성능과 상호 관련될 수 있다. 해당 제조 기법들 및 측정 기법들은 도 2a 및 도 3을 참조하여 이후에 설명된다.
도 2a는 예를 들어 테스트 디바이스의 형태 등으로 제공되는 반도체 디바이스(200)의 단면도를 개략적으로 도시하며, 여기서 제 1 테스트 영역(210a) 및 적어도 하나의 제 2 테스트 영역(210b)은 잘-확립된 검사 기법들에 의해 액세스가 가능할 수 있는 각각의 조합 패턴들을 거기에 형성하도록 제공될 수 있다. 도시된 바와 같이, 디바이스(200)는 반도체 기판, 등과 같은 기판(201)을 포함할 수 있다. 또한, 물질층(202)은 기판(201) 위에 형성될 수 있으며, 따라서 테스트 영역들(210a, 210b) 내에 또는 위의 확장할 수 있다. 물질층(202)은 두 패턴 전사 공정들에 기초하여 조합 패턴을 거기에 형성하기 위해 적절하게 될 수 있으며, 여기서 상기 테스트 영역들 중 하나의 영역에서 상기 결과적으로 발생된 조합 패턴들과 관련된 체계적인 차이를 이들 테스트 영역들에 생성하기 위해서 기하학적 조정이 적용될 수 있다. 물질층(202)에 조합 패턴을 형성하기 위해서, 어떤 적절한 구성(configuration) 및 물질 구성(material composition)이 사용될 수 있다. 예를 들어 실질적으로 균일한 물질 구성(미도시)은 예를 들어 실리콘 이산화물(silicon dioxide), 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 등과 같은 잘-확립된 하드 마스크 물질들에 기초하여 층(202)에 사용될 수 있는 반면, 다른 경우들에서 고분자 물질들, 등과 같은 유기 물질들이 사용될 수 있다. 또 다른 경우들에서, 물질층(202)은 방사선에 민감한 물질의 하나 이상의 층들을 나타낼 수 있으며, 따라서 예를 들어 이중-노광 리소그래피 기법들에서 사용되는 바와 같은, 둘 이상의 연속된 노광 공정들 및 하나 이상의 현상 공정들에 기초하여 층(202)의 패터닝을 가능하게 한다. 도 2a에 도시된 실시 예에서, 층(202)은 실질적으로 동일하거나 또는 상이한 물질 구성 중 하나일 수 있는 제 1 서브층(202a) 및 제 2 서브층(202b)으로 구성될 수 있다. 예를 들어 층들(202a, 202b) 중 하나 또는 둘 모두는 반도체 디바이스들을 형성하는 기술에서 잘-확립된 유전체 ARC(anti-reflective coating : 무반사 코팅) 물질의 형태로 제공될 수 있다. 다른 경우들에서 ARC 물질의 단일 층은 층(202)을 위해 사용될 수 있다.
도시된 제조 단계에서, 거기에 형성된 제 1 패턴(225)을 갖는 레지스트 물질과 같은 마스크 층(203)은 층(202)의 적어도 일부에 패턴(225)의 연속된 전사가 가능하도록 층(202) 위에 제공될 수 있다. 예를 들어 디바이스(100)를 참조하여 전술된 바와 같이, 패턴(225)은 디바이스(200)의 제 1 레이아웃층의 해당 레이아웃 패턴에 해당할 수 있음을 이해해야 한다. 그러나 리소그래피 마스크의 패턴을 이전에 또한 논의된 층(203)과 같은 방사선에 민감한 물질에 전사하기 위한 이미징 공정에 수반될 수 있는 어떤 불완전성들에 기인하여, 패턴(225)은 해당 초기 레이아웃 패턴과 관련하여 또는 리소그래피 마스크에 형성된 해당 패턴과 비교하여 특정한 차이들을 가질 수 있음을 이해해야 한다. 마찬가지로, 층(203)은 제 2 테스트 영역(210b) 내의 층(202)에 형성될 수 있으며, 그리고 예를 들어 기판(201) 내 영역들(210a, 210b)의 상이한 위치에 의해 발생될 수 있는 미소한 변화들을 제외하고 거기에 형성된 실질적으로 동일한 패턴(225)을 가질 수 있다. 예를 들어, 테스트 영역들(210a, 210b)은 해당 리소그래피 도구의 상이한 이미지 필드들에 기초하여 형성될 수 있으며, 따라서 패턴(225)과 테스트 영역(210b) 내의 패턴(225) 사이의 특정한 차이들을 테스트 영역(210a) 내에 유도하는 것이 가능하다.
도 2a에 도시된 바와 같은 디바이스(200)는 어떤 잘-확립된 공정 기법들에 기초하여 형성될 수 있는바, 여기서 층(202)은 예를 들어 CVD(chemical vapour deposition : 화학 증착) 기법들, 스핀-온(spin-on) 기법들, 등에 의해 적용될 수 있다. 또한, 어떤 추가적인 처리들이 바람직한 물질 특성들을 획득하기 위해서 수행될 수 있다. 층(202)은 물질층(202) 아래에 어떤 특별 처리된 디바이스 층들을 요구함이 없이 어떤 적절한 기판 위에 형성될 수 있음을 이해해야 한다. 다른 경우들에서, 적절히 고려된다면, 상기 추가 처리된 층들은 층(202) 아래에 형성될 수 있다. 그 후, 마스크 층(203)이 적용될 수 있으며, 리소그래피 공정은 패턴(225)을 층(203) 내에 형성하기 위해서 사용될 수 있는바, 이는 영역들(210a, 210b)이 리소그래피 도구의 상이한 이미지 필드들에 제공될 경우 상이한 노광 단계들을 포함할 수 있다. 다른 경우들에서, 영역들(210a, 210b)은 동일한 리소그래피 공정 동안 형성될 수 있다. 리소그래피 공정은 또한 노광 단계 전에 및 후에 층(203)의 어떤 사전 처리들 및 사후 처리들을 포함할 수 있으며, 그리고 또한 이전에 생성된 잠상으로부터의 패턴들(225)을 층(203)에 형성하기 위해서 현상 공정을 포함할 수 있음을 이해해야 한다.
그 후, 적절한 식각 레시피들은 패턴(225)을 물질층(202), 예를 들어 상위 층(202a)에 전사하기 위해 사용될 수 있는바, 이는 잘-확립된 이방성 식각 레시피들을 사용함으로써 및 식각 마스크로서 층(203)을 사용함으로써 달성될 수 있다.
도 2b는 더 진보된 제조 단계에서 디바이스(200)를 개략적으로 도시하는바, 여기서 마스크 층(203)이 제거되고, 패턴(225)이 층(202a)에 전사된다. 그러나 층(202a) 내의 패턴(225)은 마스크 층(203)(참조 도 2a)에 형성된 층(225)과 어느 정도 다를 수 있음을 이해해야 한다. 예를 들어 단면 프로파일 및/또는 각각의 개구부들의 임계 치수는 도 2a 및 2b의 패턴들(225)과 다를 수 있다.
도 2c는 더 진보된 제조 단계에서 디바이스(200)를 개략적으로 도시하며, 여기서 제 2 마스크 층(204)이 층(202) 위에 형성될 수 있으며, 그리고 거기에 통합된 제 2 패턴(235)을 구비할 수 있는바, 상기 제 2 패턴은 도 1a 및 1b를 참조하여 전술된 디바이스(200)의 제 2 레이아웃층에 해당한다. 즉, 패턴들(225 및 235)은 하나 이상의 오버랩 영역들이 정의되도록 서로 공간적 상호 관련성을 갖는다. 예를 들어 오버랩 영역(228a)은 도 2c에 나타낸다. 마스크 층(204)을 형성하고 거기에 패턴(235)을 획득하는 것과 관련하여, 동일한 기준이 전술된 바와 같이 적용될 수 있다. 즉, 어떤 잘-확립된 리소그래피 시퀀스는 패터닝된 마스크 층(204)을 형성하기 위해서 적용될 수 있다. 이전에 형성된 표면 토포그래피(surface topography)는 광 평탄화 물질들(optical planarization materials), 등을 사용하는 것과 같은 어떤 적절한 평탄화 기법들을 사용함으로써 필요하다면 평탄화될 수 있음을 이해해야 한다. 제 2 테스트 영역(210b)에서 층(204)은 패턴(235)의 공간적 또는 기하학적으로 조정된 버전으로서 이해되는 패턴(235m)과 함께 제공된다. 즉, 패턴들(235, 235m)은 높은 유사성의 정도를 가지며, 여기서 가능한 통계적 변동들에 추가하여, 체계적인 편차(systematic deviation)가 테스트 영역(210a)과 테스트 영역(210b) 사이의 층(202) 내 결과적으로 발생된 조합 패턴의 체계적인 차이를 생성하기 위해서 유도된다. 예를 들어, 전술된 바와 같이, 패턴(235m)의 패턴 피쳐들 중 적어도 일부의 크기 및/또는 위치는 패턴(235)과 관련하여 수정될 수 있다. 도시된 예에서, + Y 방향으로의 횡적 방향 평행 이동은 패턴(235m) 형성시 적용될 수 있는 반면, 어떤 임계 치수들은 전술된 바와 같은 어떤 미소한 공정 변동들을 제외하고 보존될 수 있다. 그 후, 적절한 식각 공정이 적용될 수 있는바, 이는 층(202)에 패턴(225)을 형성하기 위해 사용되는 바와 같은 동일한 공정 레시피에 기초하여 형성될 수 있거나, 또는 전체 공정 기법에 따라 상이한 공정 레시피가 사용될 수 있다.
도 2d는 더 진보된 제조 단계에서 디바이스(200)를 개략적으로 도시하는바, 여기서 테스트 영역(210a) 내의 패턴들(225 및 235)의 조합인 조합 패턴(226)이 층(202)에 형성된다. 마찬가지로, 테스트 영역(210b)에서, 패턴(225 및 235m)의 조합인 조합 패턴(227)이 획득된다. 패턴(235)과 관련된 패턴(235m)의 체계적인 기하학적 조정에 기인하여, 구조적 차이가 예를 들어 추가적인 디바이스 피쳐 또는 "결함"(227b)의 형태로 획득되는바, 이는 잘-확립된 결함 검사 기법들에 의해 쉽게 검출이 가능하다. 또한, 임계 치수들의 측정 및 오버레이 정확도가 적용될 수 있고, 및/또는 일반적으로 예를 들어 스캐닝 전자 현미경, 등에 기초한 공정 윈도우 자격(Process Window Qualification) 기법들이 구조적인 차이(227b)를 검출하기 위해 사용될 수 있다. 상기 검출된 구조적 차이(227b)에 기초하여, 상기 수반된 기본 레이아웃 및 공정 기법의 오버랩 성능과 관련된 산정이 이루어진다. 예를 들어 구조적 차이(227b)의 크기는 기본 디바이스 및/또는 해당 공정 시퀀스의 유효성을 산정하기 위한 기준으로서 사용될 수 있다.
상이한 물질들, 및/또는 공정 레시피들 및 기법들이 결과적으로 발생된 산정의 우수한 범위를 제공하기 위해서 상기 조합 패턴들을 비교하는데 사용될 수 있음을 이해해야 한다. 또한, 테스트 영역들의 상이한 공정 기법들 및/또는 구성들을 사용함으로써 공정 변동들의 그 해당하는 다양성은 예를 들어 도 1a 및 1b를 참조하여 전술된 바와 같은, 전도성 라인들과 관련된 콘택 및 비아들과 같은 오버랩하는 영역들을 형성하는 것과 관련하여 신뢰할 수 있는 공정 윈도우의 강건한 정의를 가능하게 하기 위해서 "시뮬레이션"될 수 있다.
도 2e-2h를 참조하여, 조합 패턴들(226, 227)을 형성하기 위한 유사한 공정 시퀀스가 설명될 수 있으며, 여기서 하나 이상의 공정 파라메터들이 예를 들어 결함 검출 등을 개선시키는 것과 관련하여 다르게 선택된다.
도 2e는 도 2a를 참조하여 전술된 바와 같은 유사한 구성으로 디바이스(200)를 개략적으로 도시한다. 따라서, 층(203)은 층(202)에 전사되어야 하는 패턴들(225)을 포함한다. 그러나 이 경우에, 증가된 식각 시간이 해당 공정 변화를 "시뮬레이션"하기 위해서 적용될 수 있는바, 이는 결과적으로 패턴(225)의 그에 해당하는 수정을 발생시킬 수 있으며 그리고 또한 결과적으로 층(202) 내에 증가된 식각 깊이를 발생시킬 수 있다.
도 2f는 더 진보된 제조 단계에서 디바이스(200)를 개략적으로 도시하는바, 여기서 실질적으로 두 배의 식각 시간이 패턴(225)을 층(202)에 전사하기 위해서 적용된다. 이 경우에, 층들(202a, 202b)은 상기 동일한 물질 구성을 구비할 수 있으며, 따라서 그들의 초기 두께에 따라 두 층(202a 및 202b) 모두를 패터닝한다.
도 2g는 제 1 테스트 영역(210a) 내의 거기에 통합된 패턴(235) 및 제 2 테스트 영역(210b) 내의 기하학적으로 조정된 패턴(235m)을 갖는 층(204)을 구비한 디바이스(200)를 개략적으로 도시한다.
도 2h는 테스트 영역(210a) 내의 조합 패턴(226) 및 테스트 영역(210b) 내의 조합 패턴(227)을 개략적으로 도시하며, 여기서 또한 구조적 차이(227b)가 전술된 바와 같은 체계적인 기하학적 조정으로 인해 발생할 수 있다. 그러나 상이한 식각 시간과 같은 상이한 공정 파라메터들에 기인하여, 일반적으로 구조적 차이(227b)는 이전에 획득된 구조적 차이와 다를 수 있음을 이해해야 한다. 이러한 방식으로, 공정 기법에서의 차이들의 다양한 영향들은 해당 "결함들"(227b)을 비교함으로써 정량적으로 산정될 수 있다.
상기 공정 레시피 또는 공정 시간의 수정에 추가적으로 또는 대안적으로 다른 차이들이 통계적으로 의미있는 결과 및 공정 변동들의 폭 넓은 범위를 획득하기 위해서 사용될 수 있음을 이해해야 한다. 예를 들어, 패턴(235m)은 복수의 상이한 테스트 영역들을 제공함으로써 상이한 유형들의 조정과 함께 디바이스(200) 내에 제공될 수 있는바, 이는 동일하거나 또는 상이한 공정 기법들에 기초하여 처리될 수 있다.
도 2i는 디바이스(200)의 평면도를 개략적으로 도시하며, 여기서 복수의 테스트 영역들(210a, ..., 210f)이 오버랩 영역들을 형성하기 위한 다양한 영향들의 폭 넓은 범위를 획득하기 위해서, 그리고 각각의 상이한 유형들의 테스트 영역들에 대한 통계적 관련성을 성취하기 위해서 기판(201)에 형성될 수 있다. 예를 들어, 복수의 테스트 영역들(210a)은 전술된 바와 같이 거기에 형성된 기하학적으로 조정된 패턴들을 구비한 각각의 테스트 영역들에 근접하여 제공될 수 있다. 예를 들어, 효율적으로 교차-기판 변화들(across-substrate variations)의 평가를 가능하게 하기 위해서 전술된 테스트 영역(210a)에 기본적으로 해당할 수 있는 테스트 영역(210a)은 X 방향 및 Y 방향으로 기판(201)을 커버할 수 있다. 마찬가지로, 조합 패턴이 상기 + X 방향으로의 횡적 방향 평행 이동에 기초하여 형성되는 복수의 테스트 영역(210b)이 제공되며, 여기서 이동의 적절한 크기, 예를 들어 25 nm가 사용될 수 있다. 마찬가지로, 테스트 영역들(210c)은 + X 방향으로의 횡적 방향 평행 이동에 기초하여 형성될 수 있으며, 여기서 동일하거나 또는 상이한 크기가 사용될 수 있다. 예를 들어, 50 nm가 사용될 수 있다. 마찬가지로, 테스트 영역들(210e, 210f)은 예를 들어 + 50 nm 및 - 25 nm를 사용하는 Y 방향으로의 횡적 방향 평행 이동에 기초하여 형성된 조합 패턴들과 함께 제공될 수 있다. 다른 한편으로, 테스트 영역들(210d)은 예를 들어 임계 치수를 10 nm만큼 증가시킴으로써 수반된 임계 치수의 조정에 기초하여 형성되는 조합 패턴과 함께 제공될 수 있다.
따라서, 어떤 적절한 검사 기법에 기초한 기판(201)을 검사할 때, 이웃하는 영역들(210a)과 영역들(210b, 210c, 210d, 210e, 210f) 사이의 구조적 차이들은 크리티컬 오버랩 영역들을 식별하기 위해서 사용될 수 있다. 또한, 상이한 유형들의 테스트 영역들이 변동들의 넓은 다양성에 기초하여 성능의 산정을 더 허용하면서, 각 유형에 대한 복수의 테스트 영역들의 규정(provistion)에 기인하여, 통계적으로 관련된 결과가 획득될 수 있다. 상기 각각의 테스트 영역들 내의 상기 조합 패턴들을 기하학적으로 조정하기 위한 테스트 영역들의 위의 구성 및 파라메터들은 오직 예시적인 성질(nature) 중 하나이며, 그리고 어떤 다른 기하학적 조정은 예를 들어 하부 레이아웃 패턴의 이동 및/또는 크기의 수정을 위한 어떤 크기를 사용함으로써 적용될 수 있음을 이해해야 한다
도 3은 크리티컬 오버랩 영역들을 검출하기 위해서, 그리고 그에 따라 특정 디바이스 설계의 오버레이 성능 및/또는 동일한 것을 제조하기 위한 공정 흐름을 산정하고, 평가하기 위해서 사용될 수 있는 시스템(350)을 개략적으로 도시한다. 도시된 바와 같이, 시스템(350)은 예를 들어 임계 치수들, 오버레이 에러들, 표면 결함들, 등을 결정하도록 적절하게 구성된 검사 도구(357)를 포함할 수 있으며, 이 검사 도구는 기판(301)이 위치될 수 있는 기판 홀더(351)를 포함할 수 있으며, 이 기판은 도 1 및 도 2를 참조하여 전술된 바와 같은, 거기에 형성된 조합 패턴을 구비하는 적어도 두 개의 테스트 영역들(310a, 310b)을 포함할 수 있다. 즉, 테스트 영역(310a)은 오버랩 영역을 정의하기 위해서 두 상이한 디바이스 레벨들에 해당하는 패턴들에 기초하여 거기에 형성된 조합 패턴을 갖는 패터닝된 물질층을 포함하며, 여기서 영역들(310a, 310b) 내의 각각의 조합 패턴들은 체계적인 기하학적 조정에 의해 서로 다르다. 기판 홀더(351)는 기판(301)과 검출기(352) 사이의 상대적 횡적 움직임을 가능하게 하기 위해서 적절하게 구성되는바, 이는 기판(301)에 어떤 유형의 방사선 반응 빔 입사(radiation responsive beam incident)를 수신할 수 있다. 예를 들어, 전자 빔은 상기 입사 전자빔에 의해 생성된 감지된 방사선에 의해 기판(301)의 표면 특성들을 결정하기 위해 사용될 수 있다. 다른 예들에서, 자외선, 등과 같은 어떤 다른 유형의 방사선은 오버레이 특성들 및/또는 임계 치수들의 특성들을 결정하는 데 사용될 수 있다. 감지기(352)는 감지 데이터(353a, 353b)를 제공하도록 적절하게 구성되는바, 이 테이터는 거기에 인코딩된 구조적 정보 예를 들어 임계 치수들, 특정한 객체들의 크기, 등을 가질 수 있다. 또한, 시스템(350)은 영역들(310a, 310b) 각각 또는 그것의 일부에 해당하는 픽셀들의 정량적 평가를 허용하기 위해서 예를 들어 비트 맵, 등의 형태로 제공될 수 있는 검사 데이터(353a, 353b)를 수신하도록 구성된 제어기(355) 포함할 수 있다. 예를 들어, 데이터(353a, 353b)는 리소그래피 공정에 의해 형성된 이미지 필드를 각각 나타낼 수 있다.
또한, 제어기(355)는 비교기(354)를 포함할 수 있으며, 여기서 검사 데이터(353a)는 구조적 차이들을 감지하기 위해서 예를 들어 픽셀-방식 비교에 의해 데이터(353b)와 비교될 수 있는바, 이 구조적 차이들은 또한 전술된 바와 같은 특정 레이아웃 및/또는 공정 흐름의 오버레이 성능을 평가하기 위해 차례로 사용될 수 있다. 따라서, 비교기(354)는 테스트 영역들(310a, 310b)을 형성하는데 적용된 레이아웃의 오버레이 성능 및 공정 시퀀스를 나타낼 수 있는 각각의 데이터(356)를 제공할 수 있다. 예를 들어, 이들 테스트 영역들의 타 영역과 비교되는 영역들(310a, 310b)의 일 영역에 있는 "결함들"의 존재는 해당 설계의 무효성 및/또는 가능한 공정 변동들의 소정의 범위에 대한 공정 스퀀스들을 나타낼 수 있는바, 이는 또한 전술된 바와 같은 해당 기하학적 조정에 기초하여 시뮬레이션될 수 있다.
결과적으로, 본 발명은 기법들 및 시스템들을 제공하는바, 여기서 오버레이 성능은 예를 들어 결함 검사 도구들을 사용함으로써 빠르고 신뢰할 수 있는 측정 기법들에 기초하여 평가될 수 있다. 이를 위해, 적절한 테스트 기판은 완전하게 처리된 기판들을 요구함이 없이, 그리고 어떤 정교한 프리퍼레이션 기법들 예를 들어 TEM 측정들을 위한 단면 샘플들의 프리퍼레이션을 회피함이 없이 형성될 수 있다. 본 명세서에 개시된 원리들에 따라, 오버레이 정확도와 관련된 크리티컬 위치들의 직접 조사는 어떤 공정 변동들에 대한 빠른 응답을 가능하게 하고 그리고 또한 오버랩 영역들을 형성하기 위한 공정 윈도우들의 신뢰할 수 있고 강건한 정의를 허용할 수 있다.
또한 본 발명의 수정들과 변화들이 본 설명의 관점에서 당업자들에게 명백할 것이다. 따라서, 본 설명은 오직 예시적으로 해석되어야 하며, 그리고 본 발명을 실행하는 일반적인 방식으로 당업자들을 교시하기 위한 목적이다. 본 명세서에 도시되고, 설명된 형태들은 현재의 바람직한 실시 예들로서 간주 됨을 이해해야 한다.

Claims (20)

  1. 오버랩 공정 윈도우들을 결정하기 위한 방법으로서,
    반도체 디바이스의 제 1 레이아웃층(layout layer)의 제 1 패턴을 기판의 제 1 테스트 영역 및 제 2 테스트 영역 위에 형성된 물질층(material layer)에 전사(transfer)하는 단계와;
    상기 반도체 디바이스의 제 2 레이아웃층의 제 2 패턴을 상기 제 1 테스트 영역 위에 형성된 상기 물질층에 전사하는 단계와, 상기 제 1 및 제 2 레이아웃층들은 오버랩 영역을 정의하기 위해서 공간적으로 서로 상호 관련(correlate)되며;
    상기 제 2 패턴의 기하학적으로 조정(modulation)된 버전을 상기 제 2 테스트 영역 위에 형성된 상기 물질층에 전사하는 단계와; 그리고
    상기 오버랩 영역과 관련된 공정 마진을 산정(assess)하기 위해서 상기 제 1 테스트 영역과 상기 제 2 테스트 영역 사이의 상기 물질층에서의 구조적 차이를 결정하는 단계
    를 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 제 2 패턴의 기하학적으로 조정된 버전을 상기 제 2 테스트 영역 위에 형성된 상기 물질층에 전사하는 단계는 상기 제 1 패턴과 관련된 상기 제 2 패턴의 미리 정의된 횡적 방향 평행 이동(lateral translation)을 적용하는 단계를 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 제 2 패턴의 기하학적으로 조정된 버전을 상기 제 2 테스트 영역 위에 형성된 상기 물질층에 전사하는 단계는 상이한 임계 치수(critical dimension)를 갖는 상기 제 2 패턴의 적어도 일부 패턴 피쳐들(features)을 사용함으로써 상기 기하학적으로 조정된 버전을 제공하는 단계를 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 제 2 패턴의 기하학적으로 조정된 버전을 상기 제 2 테스트 영역 위에 형성된 상기 물질층에 전사하는 단계는 상기 제 2 패턴의 적어도 일부 패턴 피쳐들의 횡방향의 치수(lateral dimension)를 수정하는 단계, 및 수정된 횡적 치수를 구비한 적어도 일부 피쳐들을 갖는 상기 제 2 패턴에 미리 정의된 횡적 방향 평행 이동을 적용하는 단계를 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 패턴들 중 적어도 하나를 상기 물질층에 전사하는 단계는 리소그래피(lithography) 공정 및 적어도 하나의 식각(etch) 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  6. 제 5 항에 있어서,
    상기 제 1 패턴을 상기 물질층에 전사하는 단계는 제 1 식각 공정을 수행하는 단계를 포함하며, 그리고 상기 제 2 패턴 및 상기 제 2 패턴의 상기 기하학적으로 조정된 버전을 상기 물질층에 전사하는 단계는 제 2 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 식각 공정들은 동일한 공정 레시피(process recipe)를 사용함으로써 수행되는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 패턴들 및 상기 제 2 패턴의 상기 조정된 버전을 전사하는 단계는 식각 공정 없이 리소그래피 공정의 시퀀스를 수행하는 단계를 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 물질층은 균일한(homogenous) 물질층인 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  10. 제 1 항에 있어서,
    상기 물질층은 제 1 서브층과 제 2 서브층을 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  11. 제 1 항에 있어서,
    상기 제 1 테스트 영역과 상기 제 2 테스트 영역 사이의 구조적 차이를 결정하는 단계는 기판 검사 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  12. 오버랩 공정 윈도우들을 결정하기 위한 방법으로서,
    반도체 디바이스의 제 1 레이아웃층 및 제 2 레이아웃층으로부터 제 1 조합 패턴을 기판의 제 1 테스트 영역에 형성된 물질층 내에 형성하는 단계와, 상기 제 1 및 제 2 레이아웃 패턴들은 오버랩 영역을 정의하며;
    상기 제 1 레이아웃층 및 상기 제 2 레이아웃층으로부터 제 2 조합 패턴을 상기 기판의 제 2 테스트 영역에 형성된 상기 물질층 내에 형성하는 단계와, 상기 제 2 조합 패턴은 상기 제 1 조합 패턴과 관련된 기하학적 조정을 포함하며; 그리고
    상기 제 1 및 제 2 테스트 영역들에서 적어도 상기 오버랩 영역에 대한 검사 공정을 수행하는 단계
    를 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  13. 제 12 항에 있어서,
    상기 검사 공정의 결과를 사용함으로써 공정 흐름과 상기 오버랩 영역의 레이아웃 설계 중 적어도 하나의 유효성을 결정하는 단계를 더 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  14. 제 12 항에 있어서,
    상기 제 1 및 제 2 조합 패턴들은 이중-노광 리소그래피 공정 시퀀스를 사용함으로써 형성되는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  15. 제 12 항에 있어서,
    각각의 상기 제 1 및 제 2 조합 패턴들은 제 1 리소그래피/식각 시퀀스 및 제 2 리소그래피/식각 시퀀스를 연속적으로 사용함으로써 형성되는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  16. 제 15 항에 있어서,
    동일한 식각 레시피가 상기 제 1 및 제 2 리소그래피/식각 시퀀스들에 사용되는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  17. 제 15 항에 있어서,
    상이한 식각 레시피들이 상기 제 1 및 제 2 리소그래피/식각 시퀀스들에 사용되는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  18. 제 12 항에 있어서,
    적어도 일부 패턴 피쳐들의 횡적 방향 평행 이동과 크기의 변화 중 적어도 하나를 사용함으로써 상기 기하학적 조정을 상기 제 1 레이아웃층과 상기 제 2 레이아웃층 중 하나의 층 내에 생성하는 단계를 더 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  19. 제 12 항에 있어서,
    상기 제 1 레이아웃층 및 상기 제 2 레이아웃층으로부터 제 3 조합 패턴을 상기 기판의 제 3 테스트 영역에 형성된 상기 물질층 내에 형성하는 단계를 더 포함하며, 상기 제 3 조합 패턴은 상기 제 1 및 제 2 조합 패턴들과 관련된 기하학적 조정을 포함하는 것을 특징으로 하는 오버랩 공정 윈도우들을 결정하기 위한 방법.
  20. 오버랩 검출 시스템으로서,
    제 1 조합 패턴을 포함하는 제 1 테스트 영역으로부터 제 1 검사 데이터를 획득하도록, 그리고 제 2 조합 패턴을 포함하는 제 2 테스트 영역으로부터 제 2 검사 데이터를 획득하도록 구성된 검사 도구와, 상기 제 1 및 제 2 조합 패턴들 각각은 반도체 디바이스의 제 1 레이아웃층 및 제 2 레이아웃층으로부터 형성되며, 상기 제 2 조합 패턴은 상기 제 1 조합 패턴과 관련된 기하학적 조정을 포함하며; 그리고
    상기 제 1 및 제 2 검사 데이터를 수신하도록 동작적으로(operatively) 연결되며, 그리고 상기 제 1 및 제 2 검사 데이터를 비교하고 그리고 상기 비교로부터 상기 제 1과 제 2 조합 패턴들 사이의 구조적 차이를 결정함으로써 상기 제 1 및 제 2 패턴들 내의 크리티컬 오버랩 영역들(critical overlap areas)을 식별하도록 구성된 제어기
    를 포함하는 것을 특징으로 하는 오버랩 검출 시스템.
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