KR100781439B1 - 반도체 소자의 테스트 패턴 보정방법 - Google Patents

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Abstract

본 발명은 EPI 두께 차이로 불 균일하게 발생된 패턴 이동(Shift) 지점을 확인하고, 확인된 패턴 이동을 보정하기 위한 것으로, 이를 위한 본 발명은, 반도체 웨이퍼에 N-타입(Type) 패턴을 중앙으로 양쪽에 P-Type 패턴을 형성하는 과정과, 형성된 웨이퍼 상에 EPI를 웨이퍼 결정 방향으로 성장하는 과정과, 성장된 EPI에 패턴 공정을 진행하여 다수의 탱크(TANK) 패턴 및 배선을 형성하는 과정과, 형성된 N-Type 패턴에서 저항을 측정하고, 다수의 TANK 패턴에서 저항을 측정하여 각 저항의 변화를 계산하여 확인된 패턴 이동을 보정하는 과정을 포함한다. 따라서, EPI 트랜드를 확인하면서 EPI 성정 트랜드를 제어하여 패턴 이동으로 인하여 발생되는 오차를 발생하지 않도록 하여 소자 특성을 안정화시킬 수 있는 효과가 있다.
EPI, TANK, N-Type, P-Type, 패턴

Description

반도체 소자의 테스트 패턴 보정방법{METHOD FOR CORRECTING TEST PATTERN OF SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 Wafer 결정 방향에 따라 EPI가 불균일하게 성장된 도면,
도 2a는 본 발명에 따른 반도체 소자의 테스트 패턴을 수직 구조에서 확인 및 보정하기 위한 방법을 도시한 도면,
도 2b는 본 발명에 따른 반도체 소자의 테스트 패턴을 수평 구조에서 확인 및 보정하기 위한 방법을 도시한 도면.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 에픽테셜(Epitaxial, 이하, EPI라 함) 공정으로 발생된 패턴 이동(Shift)을 확인 및 보정하는 방법에 관한 것이다.
주지된 바와 같이, EPI 공정은 도 1에 도시된 바와 같이 웨이퍼(Wafer) 결정 방향에 따라 EPI가 불균일하게 성장하게 된다.
즉, 도 1a는 종래 웨이퍼 결정 방향에 따라 EPI가 고정 오프셋(offset)(예컨대, -0.6㎛)으로 성장된 도면이다.
다시 말하여, 도 1a를 참조하면, N-타입(Type)을 중앙으로 양쪽에 P-Type이 형성된 웨이퍼 상에 EPI가 고정 오프셋(offset)(예컨대, -0.6㎛)으로 성장되어 패턴 공정을 통해 N-Type 상에 N-탱크(TANK)(예컨대, N-웰(Well)) 패턴이 형성되어 있다.
또한, 도 1b는 종래 웨이퍼 결정 방향에 따라 EPI가 고정 오프셋(offset)(예컨대, -0.6㎛) 보다 EPI가 낮게 성장된 도면이다.
다시 말하여, 도 1b를 참조하면, N-Type을 중앙으로 양쪽에 P-Type이 형성된 웨이퍼 상에 EPI가 고정 오프셋(offset)(예컨대, -0.6㎛) 보다 EPI가 낮게 성장되어 패턴 공정을 통해 좌측의 P-Type과 중앙의 N-Type 상에 N-TANK(예컨대, N-Well) 패턴이 각각 형성되어 있다.
상술한 바와 같이, 웨이퍼 결정 방향이 110 °방향이면 수직으로 EPI가 성장하지 않고 수평 방향인 X 방향으로 성장하게 된다. 이에, EPI 공정을 수행하기 전의 패턴과 EPI 공정을 수행한 후의 패턴에는 패턴 이동(Shift)이 발생하게 된다.
상술한 바와 같이 발생된 패턴 이동이 지점을 확인하여야만 EPI 공정을 수행하기 전의 패턴과 EPI 공정을 수행한 후의 패턴을 보정하여 오차가 발생하지 않도록 할 수 있다.
그러나, 패턴 이동이 지점을 확인 및 보정하기 위한 장비는 현재 취약하여 EPI 공정을 수행하기 전의 패턴과 EPI 공정을 수행한 후의 패턴을 확인할 수도 없으며, 더불어 이동된 만큼을 보정할 수 없다.
이에, 패턴이 이동된 만큼을 보정하기 위해 고정 오프셋(offset)을 주고 EPI 공정을 진행하면 다소 보정할 수는 있지만, EPI 두께가 불규칙하게 성장함에 따라 패턴 이동이 불규칙하게 되어 이 또한 패턴 정렬을 불규칙하게 만들어 결국 미스 얼라인(mis-align)으로 반도체 소자의 특성에 악영향을 주게되는 문제점을 갖는다.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 그 목적은 EPI 두께 차이로 불 균일하게 발생된 패턴 이동(Shift) 지점을 확인하고, 확인된 패턴 이동을 보정하여 EPI 트랜드(Trend)를 확인하면서 EPI 성정 트랜드를 제어하여 패턴 이동으로 인하여 발생되는 오차를 발생하지 않도록 하여 소자 특성을 안정화시킬 수 있는 반도체 소자의 테스트 패턴 보정방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명의 일 관점에서 반도체 소자의 테스트 패턴 보정방법은 반도체 웨이퍼에 N-타입(Type) 패턴을 중앙으로 양쪽에 P-Type 패턴을 형성하는 과정과, 형성된 웨이퍼 상에 에픽테셜(Epitaxial, 이하, EPI라 함)을 웨이퍼 결정 방향으로 성장하는 과정과, 성장된 EPI에 패턴 공정을 진행하여 다수의 탱크(TANK) 패턴 및 배선을 형성하는 과정과, 형성된 N-Type 패턴에서 저항을 측정하고, 다수의 TANK 패턴에서 저항을 측정하여 각 저항의 변화를 계산하여 확인된 패턴 이동을 보정하는 과정을 포함하는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 다른 관점에서 반도체 소자의 테스트 패턴 보정방법은 반도체 웨이퍼에 N-타입(Type) 패턴을 중앙으로 양쪽에 P-Type 패턴을 형성하는 과정과, 형성된 웨이퍼 상에 EPI를 웨이퍼 결정 방향으로 성장하는 과정과, 성장된 EPI에 패턴 공정을 진행하여 다수의 탱크(TANK) 패턴을 일정 간격으로 EPI 이전 패턴인 N-Type 패턴에 형성하는 과정과, 형성된 TANK 패턴 상에 배선 공정을 진행하는 과정과, 배선 공정을 통해 일정 간격으로 연결된 패턴에 대한 각 저항을 측정하여 각 저항의 변화를 계산하여 확인된 패턴 이동을 보정하는 과정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
본 발명의 핵심 기술요지를 살펴보면, 반도체 소자의 테스트 패턴을 수직 및 수평 구조에서 확인 및 보정하기 위한 방법으로, N-Type 패턴(203)을 중앙으로 양쪽에 P-Type 패턴(201a, 201b)이 형성된 웨이퍼 상에 EPI(205)가 Wafer 결정 방향에 따라 고정 오프셋(offset)으로 성장되어 있다. 그리고, 성장된 EPI(205)에 패턴 공정을 진행하여 다수의 TANK(예컨대, Well) 패턴(207) 및 배선(209)을 도시된 바와 같이 형성한다. 이후, 수직 및 수평 구조에서 패턴 이동 정도를 계산하는 테스트 패턴은 EPI 이전 공정에서 진행되는 N-Type 패턴(203)에서의 저항을 측정하고, 이후 진행되는 TANK(예컨대, Well) 패턴(207)에서의 저항을 측정하여 각 저항의 변화를 계산하여 확인된 패턴 이동을 보정할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 테스트 패턴을 보정하기 위한 방법을 도시한 도면이다.
먼저, 도 2a를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 테스트 패턴을 수직 구조에서 확인 및 보정하기 위한 방법으로, N-Type 패턴(203)을 중앙으로 양쪽에 P-Type 패턴(201a, 201b)이 형성된 웨이퍼 상에 EPI(205)가 웨이퍼(Wafer) 결정 방향에 따라 고정 오프셋(offset)으로 성장되어 있다.
그리고, 성장된 EPI(205)에 패턴 공정을 진행하여 다수의 TANK(예컨대, Well) 패턴(207)을 도시된 바와 같이 일정 간격으로 형성할 수 있다.
따라서, 수직구조에서 패턴 이동 정도를 계산하는 테스트 패턴은 EPI 이전 공정에서 진행되는 N-Type 패턴(203)에서의 저항을 저항 측정용 장비(예컨대, 주파수 분석기)를 이용하여 측정하고, 이후 진행되는 TANK(예컨대, Well) 패턴(207)에서의 저항을 저항 측정용 장비를 이용하여 측정하여 각 저항의 변화를 계산하여 확인된 패턴 이동을 보정할 수 있다.
다음으로, 도 2b를 참조하면, 본 발명의 다른 실시 예에 따른 반도체 소자의 테스트 패턴을 수평 구조에서 확인 및 보정하기 위한 방법으로, N-Type 패턴(203)을 중앙으로 양쪽에 P-Type 패턴(201a, 201b)이 형성된 웨이퍼 상에 EPI가 웨이퍼 결정 방향에 따라 고정 오프셋(offset)으로 성장되어 있다.
그리고, 성장된 EPI에 패턴 공정을 진행하여 다수의 TANK(예컨대, Well) 패턴(207)을 일정 간격(예컨대, TANK(Well) 패턴 간의 길이는 0.1㎛이다.)으로 EPI 이전 패턴인 N-Type 패턴(203)에 형성하고, 이후 배선(209) 공정을 진행한다.
따라서, 수평구조에서 패턴 이동 정도를 계산하는 테스트 패턴은 TANK(예컨대, Well) 패턴을 일정 간격으로 EPI 이전 패턴인 N-type 패턴(203)에 형성하고 이후 배선 공정을 통해 일정 간격에 연결된 테스트 패턴에 대한 각 저항을 저항 측정용 장비(예컨대, 주파수 분석기)로 측정하여 각 저항의 변화를 계산하여 확인된 패턴 이동을 보정할 수 있다.
따라서, 본 발명에 따르면, EPI 두께 차이로 불 균일하게 발생된 패턴 이동 지점을 확인하고, 확인된 패턴 이동을 보정하여 EPI 트랜드를 확인하면서 EPI 성정 트랜드를 제어하여 패턴 이동으로 인하여 발생되는 오차를 발생하지 않도록 하여 소자 특성을 안정화시킬 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 EPI 두께 차이로 불 균일하게 발생된 패턴 이동 지점을 확인하고, 확인된 패턴 이동을 보정하여 EPI 트랜드를 확인하면서 EPI 성정 트랜드를 제어하여 패턴 이동으로 인하여 발생되는 오차를 발생하지 않도록 하여 소자 특성을 안정화시킬 수 있는 효과가 있다.

Claims (7)

  1. 반도체 소자의 수직 구조에서 테스트 패턴 보정방법으로서,
    반도체 웨이퍼에 N-타입(Type) 패턴을 중앙으로 양쪽에 P-Type 패턴을 형성하는 과정과,
    상기 형성된 웨이퍼 상에 에픽테셜(Epitaxial, 이하, EPI라 함)을 웨이퍼 결정 방향으로 성장하는 과정과,
    상기 성장된 EPI에 패턴 공정을 진행하여 다수의 탱크(TANK) 패턴 및 배선을 형성하는 과정과,
    상기 형성된 N-Type 패턴에서 저항을 측정하고, 상기 다수의 TANK 패턴에서 저항을 측정하여 각 저항의 변화를 계산하여 확인된 패턴 이동을 보정하는 과정
    을 포함하는 반도체 소자의 테스트 패턴 보정방법.
  2. 제 1 항에 있어서,
    상기 저항은, 저항 측정용 장비를 이용하여 측정하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 보정방법.
  3. 제 2 항에 있어서,
    상기 저항 측정용 장비는, 주파수 분석기인 것을 특징으로 하는 반도체 소자의 테스트 패턴 보정방법.
  4. 반도체 소자의 수평 구조에서 테스트 패턴 보정방법으로서,
    반도체 웨이퍼에 N-타입(Type) 패턴을 중앙으로 양쪽에 P-Type 패턴을 형성하는 과정과,
    상기 형성된 웨이퍼 상에 EPI를 웨이퍼 결정 방향으로 성장하는 과정과,
    상기 성장된 EPI에 패턴 공정을 진행하여 다수의 탱크(TANK) 패턴을 일정 간격으로 EPI 이전 패턴인 N-Type 패턴에 형성하는 과정과,
    상기 형성된 TANK 패턴 상에 배선 공정을 진행하는 과정과,
    상기 배선 공정을 통해 일정 간격으로 연결된 패턴에 대한 각 저항을 측정하여 각 저항의 변화를 계산하여 확인된 패턴 이동을 보정하는 과정
    을 포함하는 반도체 소자의 테스트 패턴 보정방법.
  5. 제 4 항에 있어서,
    상기 저항은, 저항 측정용 장비를 이용하여 측정하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 보정방법.
  6. 제 5 항에 있어서,
    상기 저항 측정용 장비는, 주파수 분석기인 것을 특징으로 하는 반도체 소자의 테스트 패턴 보정방법.
  7. 제 4 항에 있어서,
    상기 일정 간격은, 0.1㎛인 것을 특징으로 하는 반도체 소자의 테스트 패턴 보정방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144752A (ja) 1996-11-13 1998-05-29 Sony Corp パターンシフトの評価方法および半導体装置の製造方法

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