KR20170034224A - 반도체 메모리 및 이를 이용한 반도체 시스템 - Google Patents

반도체 메모리 및 이를 이용한 반도체 시스템 Download PDF

Info

Publication number
KR20170034224A
KR20170034224A KR1020150132622A KR20150132622A KR20170034224A KR 20170034224 A KR20170034224 A KR 20170034224A KR 1020150132622 A KR1020150132622 A KR 1020150132622A KR 20150132622 A KR20150132622 A KR 20150132622A KR 20170034224 A KR20170034224 A KR 20170034224A
Authority
KR
South Korea
Prior art keywords
error detection
data
preliminary
semiconductor memory
physical layer
Prior art date
Application number
KR1020150132622A
Other languages
English (en)
Inventor
김민정
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150132622A priority Critical patent/KR20170034224A/ko
Priority to US15/048,200 priority patent/US9804914B2/en
Publication of KR20170034224A publication Critical patent/KR20170034224A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/079—Root cause analysis, i.e. error or fault diagnosis
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 기술은 외부에서 입력된 데이터를 다른 칩으로 전송하기 위한 복수의 경로 회로를 포함하며, 상기 복수의 경로 회로 사이에 전송되는 데이터의 오류 여부를 각각 검출하여 복수의 예비 오류 검출 신호를 생성하고, 상기 복수의 예비 오류 검출 신호를 선택적으로 출력하도록 구성될 수 있다.

Description

반도체 메모리 및 이를 이용한 반도체 시스템{SEMICONDUCTOR MEMORY AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 메모리 및 반도체 시스템에 관한 것이다.
반도체 메모리는 집적도를 높이기 위한 방법의 하나로서, 복수의 칩을 적층한 입체 구조를 가질 수 있다.
이러한 입체 구조의 반도체 메모리는 복수의 칩의 신호 송/수신을 위해 관통 비아를 사용할 수 있다.
복수의 칩 중에서 어느 하나는 외부 장치에서 입력된 데이터를 복수의 경로 회로를 통해 다른 칩들로 전송할 수 있다.
다른 칩들로 전송된 데이터는 그 전송 과정에서 원래의 값과 다른 값으로 변동되는 오류가 발생할 수 있으므로 이를 테스트할 필요가 있다.
본 발명의 실시예는 데이터 전송과정에서의 오류가 발생한 위치를 검출할 수 있는 반도체 메모리 및 이를 이용한 반도체 시스템을 제공한다.
본 발명의 실시예는 외부에서 입력된 데이터를 다른 칩으로 전송하기 위한 복수의 경로 회로를 포함하며, 상기 복수의 경로 회로 사이에 전송되는 데이터의 오류 여부를 각각 검출하여 복수의 예비 오류 검출 신호를 생성하고, 상기 복수의 예비 오류 검출 신호를 선택적으로 출력하도록 구성될 수 있다.
본 발명의 실시예는 관통 전극을 통해 신호 송/수신이 가능하도록 적층된 복수의 칩을 포함하고, 상기 복수의 칩 중에서 어느 하나의 칩은 외부 데이터를 상기 관통 전극을 통해 다른 칩들로 전송하기 위한 복수의 경로 회로를 포함하며, 상기 복수의 경로 회로 사이에 전송되는 데이터의 오류 여부를 각각 검출하여 복수의 예비 오류 검출 신호를 생성하고, 상기 복수의 예비 오류 검출 신호를 선택적으로 출력하도록 구성될 수 있다.
본 발명의 실시예는 외부 데이터 및 상기 외부 데이터에 상응하는 패리티 비트가 순차적으로 경유하도록 연결된 물리 계층 및 관통 전극; 상기 물리 계층과 상기 관통 전극 사이를 경유하는 상기 외부 데이터 및 상기 패리티 비트를 이용하여 제 1 예비 오류 검출 신호를 생성하도록 구성된 제 1 오류 검출 회로; 상기 관통 전극과 상기 메모리 블록 사이를 경유하는 상기 외부 데이터 및 상기 패리티 비트를 이용하여 제 2 예비 오류 검출 신호를 생성하도록 구성된 제 2 오류 검출 회로; 및 제어 신호에 따라 상기 제 1 예비 오류 검출 신호와 상기 제 2 예비 오류 검출 신호 중에서 하나를 선택하여 오류 검출 신호로서 출력하도록 구성된 다중화부를 포함할 수 있다.
본 발명의 실시예는 복수의 칩 중에서 어느 하나의 칩이 외부 데이터를 관통 전극을 통해 다른 칩들로 전송하기 위한 복수의 경로 회로 사이에 전송되는 데이터의 오류 여부를 각각 검출하여 생성한 오류 검출 신호를 출력하도록 구성되는 반도체 메모리; 상기 외부 데이터를 상기 반도체 메모리에 제공하고, 상기 오류 검출 신호에 따라 데이터 전송 오류 여부를 판단하도록 구성된 프로세서; 및 상기 프로세서 및 상기 반도체 메모리 사이의 통신을 위해 신호 경로를 제공하도록 구성된 기판을 포함할 수 있다.
본 기술은 데이터 전송과정에서 오류가 발생한 위치를 검출하여 원인 분석 및 전송 성능 개선 등에 활용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치(100)의 구성을 도시한 블록도,
도 2는 본 발명의 일 실시예로서 도 1의 구성 요소들 중 2 이상의 구성 요소가 하나의 패키지 내에 형성된 반도체 시스템(400)의 예를 도시한 도면,
도 3은 본 발명의 실시예에 따른 반도체 메모리(601)의 구성을 나타낸 도면,
도 4는 도 3의 반도체 칩(630)의 구성을 나타낸 도면이고,
도 5는 본 발명의 실시예에 따른 오류 검출 신호(ERR) 생성을 위한 회로 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 전자장치(100)의 구성을 도시한 블록도이다.
전자장치(100)는 컴퓨터-판독가능 명령들의 실행이 가능한 컴퓨팅 장치 또는 시스템을 의미할 수 있다. 전자장치의 예들에는 워크스테이션(Workstations), 랩탑(Laptops), 클라이언트-사이드 터미널들(Client-side terminals), 서버들(Servers), 분산 컴퓨팅 시스템들(Distributed computing systems), 핸드헬드 장치들(Handheld devices), 비디오 게임 콘솔들(Video game consoles)등이 있을 수 있다.
도 1에 도시된 바와 같이, 상기 전자장치(100)는 호스트(101), 제1 반도체 장치(102) 및 제2 반도체 장치(103)를 포함할 수 있다. 상기 호스트(101)는 프로세서(110), 시스템 메모리(120), 전원 콘트롤러(130), 통신모듈(140), 멀티미디어모듈(150), 입/출력모듈(160) 등의 다양한 기능을 수행할 수 있는 모듈들을 포함하며, 각 모듈간에 상호 접속을 위한 시스템 버스(170)를 포함할 수 있다.
상기 프로세서(110)는 전자장치(100) 내에서 운영체제(Operating system)를 실행하고, 다양한 연산 기능들을 수행하며, 호스트(101)에 포함된 시스템 메모리(120), 전원 콘트롤러(130), 통신모듈(140), 멀티미디어모듈(150) 및 입/출력모듈(160), 그리고 제1 반도체 장치(102), 제2 반도체 장치(103) 및 저장부(104)를 제어할 수 있다. 프로세서(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다.
상기 시스템 메모리(120)는 상기 운영체제에 대한 정보를 저장하고, 상기 프로세서(110)가 처리한 데이터를 보관하며, 상기 프로세서(110)의 연산 결과 생성된 데이터를 저장할 수 있다.
상기 전원컨트롤러(130)는 상기 프로세서(110) 및 상기 전자 장치(100) 내부의 각 구성요소들이 동작하고 기능하는데 적합한 전원이 공급되도록 전원 공급 양을 조절할 수 있다. 이러한 전원컨트롤러(130)는 PMIC(Power Management IC)등을 포함할 수 있다. 상기 전원컨트롤러(130)는 상기 전자장치(100) 외부로부터 전원을 공급받을 수도 있으며, 상기 전자장치(100) 내부의 배터리(미도시)로부터 전원을 공급받을 수도 있다.
상기 통신모듈(140)은 다양한 통신 프로토콜에 따라 상기 프로세서(110)와 상기 전자 장치(100) 외부의 장치 사이에서 신호 송수신을 수행 할 수 있다. 상기 통신 모듈(140)은 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC)등의 통신 방식으로 신호 송수신을 수행할 수 있으며, 무선 네트워크 모듈은 블루투스(Bluetooth), RFID(Radio Frequency Identification), 롱텀에볼루션(Long Term Evolution; LTE), 광대역 무선 인터넷(Wireless broadband Internet; Wibro), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA) 등의 통신 방식으로 신호 송수신을 수행할 수 있다.
상기 멀티미디어 모듈(150)은 프로세서(110)의 제어에 따라 멀티미디어 데이터의 연산 또는 입출력을 수행할 수 있다. 상기 멀티미디어모듈(150)은 카메라 장치, 오디오 장치, 2D 또는 3D 그래픽 장치, 디스플레이 장치, A/V출력 장치 등에 연결되어 멀티미디어 데이터를 입출력 받을 수 있다.
상기 입출력모듈(160)은 사용자 인터페이스(User interface)를 통하여 신호를 입력 받고 또한 사용자에게 특정 신호를 출력할 수 있다. 입출력모듈(160)은 키보드, 키패드, 마우스, 스타일러스, 마이크로폰, 정압식 터치 스크린 장치, 정전식 터치 스크린 장치 등에 연결되어 신호를 입력 받을 수 있고, 스피커, 이어폰, 프린터, 디스플레이 장치 등을 통해 신호를 출력할 수 있다.
상기 제1 반도체장치(102)는 상기 호스트(101)에 포함된 프로세서(110)의 제어에 따라 상기 호스트(101)로부터 수신된 데이터를 저장하거나, 저장되어 있는 데이터를 상기 호스트(101)로 출력할 수 있다. 상기 제1 반도체장치(102)는 적어도 하나 이상의 제1 메모리 컨트롤러(210)와 제1 메모리(220)를 포함 할 수 있다.
상기 제1 메모리 컨트롤러(210)는 상기 호스트(101)에 포함된 프로세서(110)의 제어에 따라 상기 제1 메모리(220)의 데이터 입출력 동작을 제어하기 위해 클럭(CLK), 커맨드/어드레스(CA), 데이터 스트로브 신호(DQS), 데이터(DATA) 등과 같은 정보 또는 신호들을 필요에 따라 상기 제1 메모리(220)로 전송할 수 있다. 이러한 정보 또는 신호들은 동일한 채널을 통해 전송되거나 상이한 채널을 통해 전송될 수 있다.
상기 제 1 메모리(220)는 제1 메모리 컨트롤러(210)에서 인가된 클럭(CLK), 커맨드/어드레스(CA), 데이터 스트로브 신호(DQS) 등에 응답하여 데이터(DATA)를 입출력 할 수 있다. 이러한 제1 메모리(220)는 SRAM(Static RAM), DRAM(Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등의 휘발성 메모리 장치로 구현될 수 있다.
상기 제2 반도체장치(103)는 상기 호스트(101)로부터 수신한 제어 신호를 신속하게 인식하고, 수신된 제어 신호에 대응하는 동작을 시작할 수 있는 메모리 시스템으로서 동작 또는 기능할 수 있다. 상기 제2 반도체장치(103)는 적어도 하나 이상의 제2 메모리 컨트롤러(310)와 제2 메모리(320)를 포함할 수 있다.
상기 제2 메모리 컨트롤러(310)는 적어도 하나 이상의 채널들을 통해 상기 제2 메모리(320)와 연결될 수 있다. 상기 제2 메모리 컨트롤러(310)는 상기 프로세서(110)의 제어에 따라 상기 제2 메모리(320)의 읽기, 프로그램 및 소거 동작을 제어할 수 있다.
제2 메모리(320)는 복수의 채널을 통해 상기 제2 메모리 컨트롤러(310)와 연결될 수 있다. 상기 제2 메모리(320)는 ROM(read Only Memory), PROM(Programmable ROM), EEPROM(Electrically Erase and Programmable ROM), EPROM(Erasable PROM), 플래시 메모리, PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 및 FRAM(Ferroelectric RAM) 등의 비휘발성 메모리 장치 중 하나 이상을 포함할 수 있다. 하나의 채널에는 하나 이상의 비휘발성 메모리 장치들이 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 제어 신호 버스 및 데이터 버스에 연결될 수 있다.
제1 메모리(220)는 관통 비아를 통해 신호 송/수신이 가능하도록 적층된 복수의 칩을 포함하고, 칩 코드를 이용하여 상기 복수의 칩 각각의 칩 아이디를 서로 다른 값으로 설정하며, 테스트 모드 구간 동안 상기 복수의 칩 각각의 칩 아이디를 가변시킴으로써 상기 적층된 복수의 칩의 관통 비아 테스트가 이루어지도록 구성될 수 있다.
상기 제1 메모리(220)는 상기 테스트 모드 구간 동안 외부 코드를 상기 칩 코드의 전송 경로와 동일한 전송 경로를 통해 송신하여 상기 복수의 칩 각각의 칩 아이디를 가변시키도록 구성될 수 있다.
상기 제1 메모리(220)는 상기 복수의 칩 각각의 칩 아이디를 가변시킴으로써 상기 적층된 복수의 칩 중에서 원하는 위치의 칩의 관통 비아와 연결된 커런트 소스를 활성화시켜 상기 관통 비아 테스트가 이루어지도록 구성될 수 있다.
상기 제1 메모리 컨트롤러(210)는 상기 제1 메모리(220)의 복수의 칩의 수에 따라 서로 다르게 계산한 코드를 상기 제1 메모리(220)에 제공하거나, 상기 호스트(101)에 의해 상기 제1 메모리(220)의 복수의 칩의 수에 따라 계산된 서로 다른 값의 외부 코드를 제공 받아 상기 제1 메모리(220)에 제공함으로서 상기 관통 비아 테스트가 수행되도록 구성될 수 있다.
상기 호스트(101)는 상기 제1 메모리(220)의 복수의 칩의 수에 따라 계산된 서로 다른 값의 외부 코드를 상기 제1 메모리 컨트롤러(210)에 제공함으로서 상기 관통 비아 테스트가 수행되도록 구성될 수 있다.
상기 전자장치(100)는 대용량의 데이터를 저장하기 위한 저장부(미 도시)를 포함하거나, 전자장치 외부의 저장부(104)를 이용할 수 있다. 상기 저장부(104)는 상기 전자장치(100)의 다양한 구성 요소들을 위한 데이터 및 명령을 저장하기 위한 대용량 정보 저장 장치 일 수 있다. 상기 저장부(104)는 하나 이상의 HDD, 플래시 기반의 SSD 등의 장치로 구현될 수 있다.
도 1에 도시된 각 구성 요소들은 기능적으로 분류된 것이며, 반드시 물리적인 구별을 의미하는 것은 아니다. 예를 들어 도 1의 구성 요소들 중 2 이상의 구성 요소가 하나의 물리적인 반도체 칩에 형성되거나 또는 단일 패키지 내에 포함되어 반도체 시스템으로 구성될 수도 있다.
도 2는 본 발명의 일 실시예로서 도 1의 구성 요소들 중 2 이상의 구성 요소가 하나의 패키지 내에 형성된 반도체 시스템(400)의 예를 도시한 도면이다.
도 2에 도시된 바와 같이, 상기 반도체 시스템(400)은 기판(700), 반도체 메모리(600) 그리고 프로세서(500)를 포함 할 수 있으며, 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 복수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로 구현될 수 있다.
상기 기판(700)은 상기 프로세서(500) 및 상기 반도체 메모리(600) 사이의 원활한 데이터 통신을 위해 신호 경로를 제공할 수 있고, 신호 경로 제공을 위해 추가적인 로직회로 및 테스트를 위한 로직회로를 포함할 수 있다. 상기 기판(700)은 인터포저 또는 PCB등의 다양한 형태로 구현될 수 있다. 상기 기판(700)이 제공하는 신호 경로는 메탈 층 또는 실리콘 관통 비아와 같은 전기적 연결 경로를 포함 할 수 있다.
상기 기판(700)은 볼 그리드 어레이, 범프 볼, C4 범프 등과 같은 패키지 볼(800)을 통해 외부 장치와 전기적으로 연결될 수 있다. 상기 외부 장치는 반도체 시스템과 연결되어 동작하는 호스트(401)일 수 있다. 상기 기판(700)은 마이크로 범프(900)를 통해 상기 프로세서(500) 및 상기 반도체 메모리(600)와 전기적으로 연결될 수 있다.
상기 프로세서(500)는 시스템 버스(미도시) 및 상기 기판(700)을 통해 호스트(401)와 통신하고 호스트(401)가 필요로 하는 각종 연산 동작을 수행할 수 있다. 상기 이러한 프로세서(500)는 중앙처리장치(CPU), 그래픽 처리장치(GPU), 멀티미디어 프로세서(MMP), 및 디지털 신호 프로세서(Digital Signal Processor) 중 하나 이상을 포함 할 수 있다. 또한 프로세서(500)는 어플리케이션 프로세서(AP)와 같이 여러 기능을 가진 프로세서 칩들을 조합한 시스템 온 칩(System On Chip), 시스템 인 패키지(System In Package) 및 패키지 온 패키지(Package On Package) 등의 형태로 구현될 수 있다. 특히, 상기 프로세서(500)는 메모리 컨트롤러(510)를 통해 상기 반도체 메모리(600)에 억세스할 수 있는데, 상기 메모리 컨트롤러(510)의 피지컬 레이어(PHY)(520)와 상기 반도체 메모리(600)의 피지컬 레이어(PHY)(611)가 서로 간에 주고 받는 신호들을 서로 간의 인터페이스에 맞게 변환할 수 있다. 본 실시예에서는 상기 제1 메모리 콘트롤러(510)가 상기 프로세서(500) 내부에 구비되어 있는 예를 나타내고 있으나, 경우에 따라 상기 프로세서(500) 외부에 별도로 구비될 수도 있다. 일 실시예에서, 상기 메모리 컨트롤러(510)는 반도체 메모리(600)의 어느 하나의 칩(베이스 칩 또는 로직 칩)(610)으로 적층될 수 있다. 일 실시예에서, 상기 메모리 컨트롤러(510)는 상기 반도체 메모리(600) 및 상기 프로세서(500)와 분리되어 상기 기판(700) 상에 별도로 적층될 수 있다. 상기 메모리 컨트롤러(510)는 상기 반도체 메모리(600)를 제어하기 위해 커맨드, 어드레스, 클럭 및 데이터 등을 상기 반도체 메모리(600)로 제공할 수 있고, 상기 반도체 메모리(600)로부터 출력되는 데이터를 수신할 수 있다. 상기 피지컬 레이어들(520, 611)은 상기 프로세서(500) 또는 상기 메모리 컨트롤러(510)로부터 전송된 신호를 상기 반도체 메모리(600)에서 사용되기 적합한 신호로 변환하여 출력하거나, 상기 반도체 메모리(600)로부터 전송된 신호를 상기 프로세서(500) 또는 상기 메모리 컨트롤러(510)에서 사용되기 적합한 신호로 변화하는 인터페이스 회로일 수 있다.
상기 반도체 메모리(600)는 복수의 적층 칩을 포함하는 적층 메모리 장치 일 수 있다. 상기 반도체 메모리(600)는 로직 칩(610)과 상기 로직 칩(610)에 순차적으로 적층되는 복수의 메모리 칩(621 - 623)을 포함할 수 있다. 상기 로직 칩(610) 및 상기 복수의 메모리 칩(621 - 623)은 관통 비아(TSV) 및 마이크로 범프(900)를 통해 전기적으로 연결될 수 있다. 상기 로직 칩(610)은 상기 메모리 컨트롤러(510)와 상기 복수의 메모리 칩(621 - 623) 사이의 신호 및 데이터 전송을 중계할 수 있다. 상기 로직 칩(610)은 피지컬 레이어(611), 테스트 회로(612) 및 리페어 관련회로(미 도시) 등을 포함 할 수 있다. 상기 피지컬 레이어(611)는 상기 프로세서(500) 또는 상기 메모리 컨트롤러(510) 및 상기 피지컬 레이어(520)를 통해 전송되는 신호 및 데이터를 수신하고, 상기 복수의 메모리 칩(621 - 623)에서 출력되는 신호 및 데이터를 증폭하여, 상기 피지컬 레이어(520)로 전송할 수 있다. 상기 테스트 회로(612)는 상기 프로세서(500) 또는 상기 메모리 컨트롤러(510)와 연결되어 상기 복수의 메모리 칩(620)의 테스트를 수행시키거나, 호스트(401) 예를 들어, 테스트 장비와 연결되어 상기 복수의 메모리 칩(621 - 623)의 테스트를 수행시킬 수 있다. 또한 테스트 회로(612)를 통해 상기 반도체 메모리(600)의 독자적인 테스트를 수행 할 수도 있다. 상기 테스트 회로(612)는 웨이퍼 레벨 및 패키지 레벨에서 상기 복수의 메모리 칩(621 - 623) 및 상기 로직 칩(610)과 관련된 테스트를 수행할 수 있는 회로들을 포함 할 수 있다. 테스트 회로(612)는 빌트 인 셀프 테스트 회로, 셀프 리페어 회로, 셀프 스트레스 회로 등의 다양한 메모리 테스트 관련 회로를 포함할 수 있다. 예를 들어, 상기 테스트 회로(612)는 관통 비아 또는 마이크로 범프의 연결성 테스트, 바운더리 스캔 테스트, 번 인 스트레스 테스트, 데이터 입출력 테스트, 데이터 압축 테스트 등을 수행할 수 있다. 또한, 상기 테스트 회로(612)는 결함이 있는 메모리 셀을 리던던시 메모리 셀로 대체하는 리페어 로직을 포함할 수 있다. 상기 복수의 메모리 칩(621 - 623)은 각각 상기 로직 칩(610)을 통해 상기 프로세서 또는 상기 메모리 컨트롤러(510)로부터 전송된 데이터를 저장하기 위한 데이터 저장 공간을 구비할 수 있다.
상기 복수의 메모리 칩(621 - 623)은 각각 상기 로직 칩(610)의 테스트 회로(612)와 연계하여 테스트를 수행하기 위한 로직 회로들을 더 포함할 수 있다.
반도체 메모리(600)는 복수의 칩(610, 621 - 623) 중에서 어느 하나의 칩, 예를 들어, 로직 칩(610)은 외부 데이터를 관통 전극(TSV)을 통해 다른 칩들(621 - 623)로 전송하기 위한 복수의 경로 회로를 포함할 수 있다.
반도체 메모리(600)는 복수의 경로 회로 사이에 전송되는 데이터의 오류 여부를 각각 검출하여 복수의 예비 오류 검출 신호를 생성하고, 상기 복수의 예비 오류 검출 신호를 선택적으로 출력할 수 있다.
도 2의 반도체 메모리(600)는 도 3의 반도체 메모리(601)와 같이 구성될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리(601)는 적층된 복수의 칩(630, 691 - 694)을 포함하고, 복수의 칩(630, 691 - 694) 중에서 어느 하나의 칩(예를 들어, 630)은 외부 데이터를 다른 칩들(691 - 694)로 전송하기 위한 복수의 경로 회로를 포함할 수 있다.
복수의 칩(630, 691 - 694)은 로직 칩(630) 및 복수의 메모리 칩(691 - 694)을 포함할 수 있다.
복수의 메모리 칩(691 - 694)은 복수의 채널(CH0 - CH7)을 포함할 수 있다.
복수의 메모리 칩(691 - 694)은 각각 듀얼(Dual) 채널을 포함할 수 있다.
메모리 칩(691)은 제 1 및 제 3 채널(CH0, CH2)을 포함하고, 메모리 칩(692)은 제 2 및 제 4 채널(CH1, CH3)을 포함하며, 메모리 칩(693)은 제 5 및 제 7 채널(CH4, CH6)을 포함하고, 메모리 칩(694)은 제 6 및 제 8 채널(CH5, CH7)을 포함할 수 있다.
로직 칩(630)의 복수의 회로 경로는 복수의 메모리 칩(691 - 694) 각각의 듀얼 채널 구조에 맞도록 구성된 예를 든 것으로, 다이렉트 억세스 전극 영역(631), 중간 물리 계층(632)(MID PHY), 제 1 및 제 2 물리 계층(633, 634) 그리고 제 1 및 제 2 관통 전극 영역(635, 636)을 포함할 수 있다.
다이렉트 억세스 전극 영역(631)은 로직 칩(630)과 복수의 메모리 칩(691 - 694)을 적층한 이후에도 테스트 장비를 통한 직접적인 프로빙(Probing)이 가능하도록 외부에 노출된 전극들 즉, 복수의 다이렉터 억세스 볼(DAB)을 포함할 수 있다.
중간 물리 계층(632)은 다이렉트 억세스 전극 영역(631)과 제 1 및 제 2 물리 계층(633, 634) 사이의 신호 입/출력을 수행할 수 있다.
제 1 및 제 2 물리 계층(633, 634)은 중간 물리 계층(632)과 외부 장치 예를 들어, 프로세서(500)(도 2 참조) 사이의 신호 입/출력을 수행할 수 있다.
제 1 및 제 2 관통 전극 영역(635, 636)은 제 1 및 제 2 물리 계층(633, 634)과 복수의 메모리 칩(691 - 694) 사이의 신호 입/출력을 수행할 수 있다.
한편, 복수의 메모리 칩(691 - 694)이 각각 하나의 채널만을 포함한다면, 로직 칩(630)의 복수의 경로 회로에서 중간 물리 계층(632) (MID PHY), 제 1 및 제 2 물리 계층(633, 634) 중에서 하나 그리고 제 1 및 제 2 관통 전극 영역(635, 636) 중에서 하나가 생략될 수 있다.
본 발명의 실시예에 따른 반도체 메모리(601)는 복수의 경로 회로 사이에 전송되는 데이터의 오류 여부를 각각 검출하여 복수의 예비 오류 검출 신호를 생성하고, 상기 복수의 예비 오류 검출 신호를 선택적으로 출력할 수 있으며, 이를 도 4를 참조하여 보다 상세히 설명하면 다음과 같다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 로직 칩(630)은 복수의 경로 회로 사이에 전송되는 데이터의 오류 여부를 각각 검출하여 복수의 예비 오류 검출 신호 즉, 제 1 내지 제 6 예비 오류 검출 신호(ERRPRE<0:5>)를 생성하기 위한 제 1 내지 제 6 오류 검출 회로(641 - 646)를 포함할 수 있다.
다이렉트 억세스 전극 영역(631)의 복수의 다이렉터 억세스 볼(DAB) 중에서 하나는 데이터 오류를 외부에 알리기 위한 오류 신호 핀(651)으로 할당될 수 있다.
제 1 오류 검출 회로(641)는 다이렉트 억세스 전극 영역(631)과 중간 물리 계층(632) 사이로 전송되는 데이터의 오류를 검출하여 제 1 예비 오류 검출 신호(ERRPRE<0>)를 생성할 수 있다.
제 2 오류 검출 회로(642)는 중간 물리 계층(632)에서 제 1 및 제 2 물리 계층(633, 634)으로 분배되는 데이터의 오류를 검출하여 제 2 예비 오류 검출 신호(ERRPRE<1>)를 생성할 수 있다.
제 3 오류 검출 회로(643)는 제 1 물리 계층(633)과 제 1 관통 전극 영역(635) 사이로 전송되는 데이터의 오류를 검출하여 제 3 예비 오류 검출 신호(ERRPRE<2>)를 생성할 수 있다.
제 4 오류 검출 회로(644)는 제 2 물리 계층(634)과 제 2 관통 전극 영역(636) 사이로 전송되는 데이터의 오류를 검출하여 제 4 예비 오류 검출 신호(ERRPRE<3>)를 생성할 수 있다.
제 5 오류 검출 회로(645)는 제 1 관통 전극 영역(635)과 다른 칩 예를 들어, 메모리 칩(691)의 제 1 채널(CH0) 사이로 전송되는 데이터의 오류를 검출하여 제 5 예비 오류 검출 신호(ERRPRE<4>)를 생성할 수 있다.
제 6 오류 검출 회로(646)는 제 2 관통 전극 영역(636)과 메모리 칩(691)의 제 3 채널(CH2) 사이로 전송되는 데이터의 오류를 검출하여 제 6 예비 오류 검출 신호(ERRPRE<5>)를 생성할 수 있다.
제 1 내지 제 6 예비 오류 검출 신호(ERRPRE<0:5>)가 선택적으로 다이렉트 억세스 전극 영역(631)의 오류 신호 핀(651)을 통해 반도체 메모리(601) 외부로 출력될 수 있다.
본 발명의 실시예에 따른 오류 검출 신호(ERR) 생성을 위한 회로 구성은 도 5와 같이 구성될 수 있다.
도 5를 참조하면, 본 발명의 실시예에 따른 로직 칩(630)은 오류 검출 신호(ERR) 생성을 위한 회로 구성으로서 다중화부(661)를 포함할 수 있다.
외부 장치 예를 들어, 테스트 장비는 다이렉트 억세스 전극 영역(631)을 통해 데이터(DATA) 및 데이터(DATA)의 오류 여부를 판단하기 위한 패리티 비트(PARITY)를 반도체 메모리(601)에 제공할 수 있다.
데이터(DATA) 및 패리티 비트(PARITY)는 복수의 경로 회로 즉, 다이렉트 억세스 전극 영역(631), 중간 물리 계층(632), 제 1 및 제 2 물리 계층(633, 634) 그리고 제 1 및 제 2 관통 전극 영역(635, 636)을 순차적으로 경유하여 메모리 칩(691)의 제 1 채널(CH0)의 메모리 블록 예를 들어, 메모리 뱅크(BANK)(691-1)와 제 3 채널(CH2)의 메모리 뱅크(BANK)(691-2)에 전송될 수 있다.
제 1 내지 제 6 오류 검출 회로(641 - 646)는 복수의 경로 회로 사이 각각의 데이터(DATA)의 오류를 검출하여 제 1 내지 제 6 예비 오류 검출 신호(ERRPRE<0:5>)를 생성할 수 있다.
이때 반도체 메모리(601) 외부에서는 데이터(DATA)의 최하위 비트가 짝수인 경우, 패리티 비트(PARITY)를 '0'으로, 데이터(DATA)의 최하위 비트가 홀수인 경우, 패리티 비트(PARITY)를 '1'로 제공함으로써 데이터(DATA)와 패리티 비트(PARITY)의 합산 값이 짝수가 되도록 할 수 있다.
따라서 제 1 내지 제 6 오류 검출 회로(641 - 646)는 복수의 경로 회로 사이 각각의 데이터(DATA)와 패리티 비트(PARITY)를 합산하여 해당 합산 값이 짝수인지 여부를 판단하고, 홀수인 경우 제 1 내지 제 6 예비 오류 검출 신호(ERRPRE<0:5>) 중에서 자신에 해당하는 신호를 활성화시킬 수 있다.
다중화부(661)는 제어 신호 예를 들어, 테스트 모드 신호(TM)에 따라 제 1 내지 제 6 예비 오류 검출 신호(ERRPRE<0:5>) 중에서 하나를 선택하여 오류 검출 신호(ERR)로서 출력할 수 있다.
오류 검출 신호(ERR)는 도 4를 참조하여 설명한 바와 같이, 다이렉트 억세스 전극 영역(631)의 오류 신호 핀(651)을 통해 반도체 메모리(601) 외부 예를 들어, 테스트 장비로 제공될 수 있다.
테스트 모드 신호(TM) 값에 따라 제 1 내지 제 6 예비 오류 검출 신호(ERRPRE<0:5>) 중에서 원하는 신호를 선택할 수 있다.
상술한 바와 같이, 본 발명의 실시예는 제 1 내지 제 6 예비 오류 검출 신호(ERRPRE<0:5>) 중에서 원하는 신호를 선택할 수 있으므로 데이터 오류 여부 및 데이터 오류가 발생한 정확한 위치에 대한 모니터링이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 외부에서 입력된 데이터를 다른 칩으로 전송하기 위한 복수의 경로 회로를 포함하며,
    상기 복수의 경로 회로 사이에 전송되는 데이터의 오류 여부를 각각 검출하여 복수의 예비 오류 검출 신호를 생성하고, 상기 복수의 예비 오류 검출 신호를 선택적으로 출력하도록 구성되는 반도체 메모리.
  2. 제 1 항에 있어서,
    상기 복수의 경로 회로는
    물리 계층, 및
    상기 물리 계층을 통해 전송된 데이터를 상기 다른 칩으로 전송하기 위한 관통 전극 영역을 포함하는 반도체 메모리.
  3. 제 2 항에 있어서,
    상기 외부에서 입력된 데이터를 상기 물리 계층으로 전송하기 위한 다이렉트 억세스 전극 영역을 더 포함하는 반도체 메모리.
  4. 제 1 항에 있어서,
    상기 반도체 메모리는
    상기 복수의 경로 회로 사이에 전송되는 데이터와 상기 외부에서 제공되는 패리티 비트를 이용하여 상기 복수의 예비 오류 검출 신호를 생성하도록 구성되는 반도체 메모리.
  5. 제 1 항에 있어서,
    상기 반도체 메모리는
    상기 복수의 경로 회로 사이에 전송되는 데이터와 패리티 비트에 따라 상기 복수의 예비 오류 검출 신호를 생성하도록 구성된 복수의 오류 검출 회로, 및
    제어 신호에 따라 상기 복수의 예비 오류 검출 신호 중에서 하나를 선택하여 오류 검출 신호로서 출력하도록 구성된 다중화부를 포함하는 반도체 메모리.
  6. 제 1 항에 있어서,
    상기 반도체 메모리는
    상기 복수의 예비 오류 검출 신호 중에서 하나를 선택하여 오류 신호 핀을 통해 반도체 메모리 외부로 출력하도록 구성되는 반도체 메모리.
  7. 관통 전극을 통해 신호 송/수신이 가능하도록 적층된 복수의 칩을 포함하고,
    상기 복수의 칩 중에서 어느 하나의 칩은 외부 데이터를 상기 관통 전극을 통해 다른 칩들로 전송하기 위한 복수의 경로 회로를 포함하며,
    상기 복수의 경로 회로 사이에 전송되는 데이터의 오류 여부를 각각 검출하여 복수의 예비 오류 검출 신호를 생성하고, 상기 복수의 예비 오류 검출 신호를 선택적으로 출력하도록 구성되는 반도체 메모리.
  8. 제 7 항에 있어서,
    상기 복수의 칩 중에서 상기 어느 하나의 칩을 제외한 나머지 칩들은 상기 관통 전극을 통해 전송된 데이터를 메모리 블록에 기록하도록 구성되는 반도체 메모리.
  9. 제 7 항에 있어서,
    상기 복수의 경로 회로는
    상기 외부 데이터를 입력받기 위한 다이렉트 억세스 전극 영역, 및
    상기 다이렉트 억세스 전극 영역을 통해 전송된 데이터를 상기 관통 전극으로 전송하기 위한 물리 계층을 포함하는 반도체 메모리.
  10. 제 7 항에 있어서,
    상기 반도체 메모리는
    상기 복수의 경로 회로 사이에 전송되는 데이터와 상기 외부에서 제공되는 패리티 비트를 이용하여 상기 복수의 예비 오류 검출 신호를 생성하도록 구성되는 반도체 메모리.
  11. 제 7 항에 있어서,
    상기 반도체 메모리는
    상기 복수의 경로 회로 사이에 전송되는 데이터와 패리티 비트에 따라 상기 복수의 예비 오류 검출 신호를 생성하도록 구성된 복수의 오류 검출 회로, 및
    제어 신호에 따라 상기 복수의 예비 오류 검출 신호 중에서 하나를 선택하여 오류 검출 신호로서 출력하도록 구성된 다중화부를 포함하는 반도체 메모리.
  12. 제 7 항에 있어서,
    상기 반도체 메모리는
    상기 복수의 예비 오류 검출 신호 중에서 하나를 선택하여 다이렉트 억세스 전극 영역에 포함된 오류 신호 핀을 통해 반도체 메모리 외부로 출력하도록 구성되는 반도체 메모리.
  13. 외부 데이터 및 상기 외부 데이터에 상응하는 패리티 비트가 순차적으로 경유하도록 연결된 물리 계층 및 관통 전극;
    상기 물리 계층과 상기 관통 전극 사이를 경유하는 상기 외부 데이터 및 상기 패리티 비트를 이용하여 제 1 예비 오류 검출 신호를 생성하도록 구성된 제 1 오류 검출 회로;
    상기 관통 전극과 상기 메모리 블록 사이를 경유하는 상기 외부 데이터 및 상기 패리티 비트를 이용하여 제 2 예비 오류 검출 신호를 생성하도록 구성된 제 2 오류 검출 회로; 및
    제어 신호에 따라 상기 제 1 예비 오류 검출 신호와 상기 제 2 예비 오류 검출 신호 중에서 하나를 선택하여 오류 검출 신호로서 출력하도록 구성된 다중화부를 포함하는 반도체 메모리.
  14. 제 13 항에 있어서,
    상기 외부 데이터 및 상기 외부 데이터에 상응하는 패리티 비트를 상기 물리 계층에 전송하기 위한 다이렉트 억세스 전극 영역, 및
    상기 다이렉트 억세스 전극 영역과 상기 물리 계층 사이를 경유하는 상기 외부 데이터 및 상기 패리티 비트를 이용하여 제 3 예비 오류 검출 신호를 생성하도록 구성된 제 3 오류 검출 회로를 더 포함하는 반도체 메모리.
  15. 복수의 칩 중에서 어느 하나의 칩이 외부 데이터를 관통 전극을 통해 다른 칩들로 전송하기 위한 복수의 경로 회로 사이에 전송되는 데이터의 오류 여부를 각각 검출하여 생성한 오류 검출 신호를 출력하도록 구성되는 반도체 메모리;
    상기 외부 데이터를 상기 반도체 메모리에 제공하고, 상기 오류 검출 신호에 따라 데이터 전송 오류 여부를 판단하도록 구성된 프로세서; 및
    상기 프로세서 및 상기 반도체 메모리 사이의 통신을 위해 신호 경로를 제공하도록 구성된 기판을 포함하는 반도체 시스템.
  16. 제 15 항에 있어서,
    상기 복수의 경로 회로는
    상기 프로세서로부터 상기 외부 데이터를 전송 받기 위한 물리 계층, 및
    상기 물리 계층을 통해 전송된 데이터를 상기 어느 하나의 칩을 제외한 나머지 칩들로 전송하기 위한 관통 전극 영역을 포함하는 반도체 시스템.
  17. 제 15 항에 있어서,
    상기 반도체 메모리는
    상기 복수의 경로 회로 사이에 전송되는 데이터와 패리티 비트에 따라 복수의 예비 오류 검출 신호를 생성하도록 구성된 복수의 오류 검출 회로, 및
    제어 신호에 따라 상기 복수의 예비 오류 검출 신호 중에서 하나를 선택하여 상기 오류 검출 신호로서 출력하도록 구성된 다중화부를 포함하는 반도체 시스템.
  18. 제 15 항에 있어서,
    상기 반도체 메모리는
    상기 오류 검출 신호를 물리 계층과 연결된 오류 신호 핀을 통해 상기 프로세서로 출력하도록 구성되는 반도체 시스템.
  19. 제 15 항에 있어서,
    상기 반도체 메모리는
    상기 외부 데이터 및 상기 외부 데이터에 상응하는 패리티 비트가 순차적으로 경유하도록 연결된 물리 계층 및 상기 관통 전극,
    상기 물리 계층과 상기 관통 전극 사이를 경유하는 상기 외부 데이터 및 상기 패리티 비트를 이용하여 제 1 예비 오류 검출 신호를 생성하도록 구성된 제 1 오류 검출 회로,
    상기 관통 전극과 상기 다른 칩들 사이를 경유하는 상기 외부 데이터 및 상기 패리티 비트를 이용하여 제 2 예비 오류 검출 신호를 생성하도록 구성된 제 2 오류 검출 회로, 및
    제어 신호에 따라 상기 제 1 예비 오류 검출 신호와 상기 제 2 예비 오류 검출 신호 중에서 하나를 선택하여 상기 오류 검출 신호로서 출력하도록 구성된 다중화부를 포함하는 반도체 시스템.
  20. 제 19 항에 있어서,
    상기 외부 데이터 및 상기 외부 데이터에 상응하는 패리티 비트를 상기 물리 계층에 전송하기 위한 다이렉트 억세스 전극 영역, 및
    상기 다이렉트 억세스 전극 영역과 상기 물리 계층 사이를 경유하는 상기 외부 데이터 및 상기 패리티 비트를 이용하여 제 3 예비 오류 검출 신호를 생성하도록 구성된 제 3 오류 검출 회로를 더 포함하는 반도체 시스템.
KR1020150132622A 2015-09-18 2015-09-18 반도체 메모리 및 이를 이용한 반도체 시스템 KR20170034224A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150132622A KR20170034224A (ko) 2015-09-18 2015-09-18 반도체 메모리 및 이를 이용한 반도체 시스템
US15/048,200 US9804914B2 (en) 2015-09-18 2016-02-19 Semiconductor memory and semiconductor system using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150132622A KR20170034224A (ko) 2015-09-18 2015-09-18 반도체 메모리 및 이를 이용한 반도체 시스템

Publications (1)

Publication Number Publication Date
KR20170034224A true KR20170034224A (ko) 2017-03-28

Family

ID=58283031

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150132622A KR20170034224A (ko) 2015-09-18 2015-09-18 반도체 메모리 및 이를 이용한 반도체 시스템

Country Status (2)

Country Link
US (1) US9804914B2 (ko)
KR (1) KR20170034224A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190107550A (ko) * 2018-03-12 2019-09-20 삼성전자주식회사 고 대역폭 메모리 장치 및 이 장치를 포함하는 시스템 장치
WO2021206958A1 (en) * 2020-04-09 2021-10-14 Micron Technology, Inc. Targeted command/address parity low lift

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110740009B (zh) * 2018-07-20 2022-08-12 富联精密电子(天津)有限公司 数据传输校验装置及方法
KR20200056732A (ko) * 2018-11-15 2020-05-25 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11507310B2 (en) * 2019-09-02 2022-11-22 SK Hynix Inc. Memory controller and operating method thereof
KR20210081753A (ko) * 2019-12-24 2021-07-02 에스케이하이닉스 주식회사 반도체 장치 및 이의 테스트 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7676445B2 (en) * 2003-08-20 2010-03-09 International Business Machines Corporation Apparatus, system and method for developing failure prediction software
US20070006048A1 (en) * 2005-06-29 2007-01-04 Intel Corporation Method and apparatus for predicting memory failure in a memory system
US7702966B2 (en) * 2005-09-07 2010-04-20 Intel Corporation Method and apparatus for managing software errors in a computer system
JP4940322B2 (ja) 2010-03-16 2012-05-30 株式会社東芝 半導体メモリ映像蓄積再生装置及びデータ書込み／読出し方法
EP2798640B1 (en) * 2011-12-28 2019-10-23 Intel Corporation Resilient register file circuit for dynamic variation tolerance and method of operating the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190107550A (ko) * 2018-03-12 2019-09-20 삼성전자주식회사 고 대역폭 메모리 장치 및 이 장치를 포함하는 시스템 장치
US11681457B2 (en) 2018-03-12 2023-06-20 Samsung Electronics Co., Ltd. High bandwidth memory device and system device having the same
WO2021206958A1 (en) * 2020-04-09 2021-10-14 Micron Technology, Inc. Targeted command/address parity low lift
US11249847B2 (en) 2020-04-09 2022-02-15 Micron Technology, Inc. Targeted command/address parity low lift
US11775385B2 (en) 2020-04-09 2023-10-03 Micron Technology, Inc. Targeted command/address parity low lift

Also Published As

Publication number Publication date
US20170084311A1 (en) 2017-03-23
US9804914B2 (en) 2017-10-31

Similar Documents

Publication Publication Date Title
US9804914B2 (en) Semiconductor memory and semiconductor system using the same
KR102236572B1 (ko) 반도체 메모리 및 이를 이용한 반도체 시스템
US9640235B2 (en) Stacked memory device and system
KR102207562B1 (ko) 다양한 경로로 신호 입력이 가능한 적층 반도체 장치 및 반도체 시스템
US10074444B2 (en) Repair circuit, semiconductor apparatus and semiconductor system using the same
US9223665B2 (en) Apparatuses and methods for memory testing and repair
US9406401B2 (en) 3-D memory and built-in self-test circuit thereof
US11574670B2 (en) Memory device for reducing resources used for training
US9923578B2 (en) Parity check circuit and memory device including the same
US20070051949A1 (en) Method and arrangment for testing a stacked die semiconductor device
US20130099235A1 (en) Semiconductor wafer and method for manufacturing stack package using the same
CN113223582A (zh) 以高速和低功率发送和接收数据的存储器设备
CN112562770B (zh) 具有测试电路的半导体装置
CN106354474B (zh) 随机数发生电路及包括其的半导体系统
US11398290B2 (en) Stacked memory device and memory system including the same
KR20170034178A (ko) 반도체 패키지 장치
US9343438B1 (en) Semiconductor apparatus having multiple channels
US9589670B2 (en) Input circuit of three-dimensional semiconductor apparatus capable of enabling testing and direct access
US11443824B2 (en) Memory device including test control circuit
JP2015170370A (ja) 半導体装置
KR20170016636A (ko) 파라미터 설정 회로, 반도체 장치 및 이를 이용한 반도체 시스템
JP2015041400A (ja) 積層型半導体装置