JPH10340582A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH10340582A JPH10340582A JP9151280A JP15128097A JPH10340582A JP H10340582 A JPH10340582 A JP H10340582A JP 9151280 A JP9151280 A JP 9151280A JP 15128097 A JP15128097 A JP 15128097A JP H10340582 A JPH10340582 A JP H10340582A
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Abstract
ダイナミック型半導体記憶装置を提供する。 【解決手段】所定の電源電圧を供給可能な一対のディジ
ット線12,13がセンスアンプ回路300に接続さ
れ、該ディジット線対はそれぞれに複数のメモリセル1
00が接続されており、メモリセルからのデータの読み
出し後にプリチャージが行われるダイナミック型半導体
記憶装置において、ディジット線対(12,13)と切
り替え可能に構成され、所定の電源電圧を供給可能な一
対のサブディジット線11,14を備える。ディジット
線対をプリチャージする場合はサブディジット線対にメ
モリセルを接続してデータの読み出しを行わせ、サブデ
ィジット線対をプリチャージする場合はディジット線対
にメモリセルを接続してデータの読み出しを行わせる。
Description
ナミック型の半導体記憶装置に関する。
憶装置の中で、その両面において最も著しい技術進歩を
遂げているものにMOS型ダイナミックRAM(以下、
DRAと称す)がある。DRAMのメモリセルの基本構
成は1個のキャパシタと1個のトランジスタからなって
おり、記憶データは電荷の形でキャパシタに蓄えられ
る。このようなDRAMでは、電荷量の多少がRAMの
性能を大きく左右する。最近では、大容量化に伴って微
細化された素子が用いられるようになったため、電荷量
の確保が困難になっている。現在のDRAMは、この極
めて微小な信号を検出し増幅するために、電源電圧を供
給可能な1対のディジット線DG,DG’のそれぞれに
複数のメモリセルが接続され、これらディジット線の電
圧がセンスアンプの入力電圧となったセンス系回路を備
えている。このセンス系回路では、ディジット線DG,
DG’における電位の変動(微弱な信号)がセンスアン
プによって検出され増幅される。
プリチャージ方式と1/2Vccプリチャージ方式がある
が、現在では、雑音耐性、低電力特性ならびに広い電圧
マージンに優れた1/2Vccプリチャージ方式が広く採
用されている。以下に、1/2Vccプリチャージ方式を
採用したDRAMの動作を具体的に説明する。
プリチャージ電圧をデータ線電圧の最大と最小の中間に
設定するものである。ディジット線DG,DG’のそれ
ぞれには、メモリセルの他に、通常はワード線駆動雑音
を相殺するために、セルの1/2の容量を持つトランジ
スタ・メモリ・セルよりなるダミーセルが設けられてい
る。列状に配列されたメモりセルの位置を指定するアド
レス入力信号は行アドレスおよび列アドレスを指定する
は時分割で入力される。
記憶データの読み出しの際は、ディジット線DG’が基
準電位となり、常にΔVの約1/2の電位変動が起こる
ため、セルの論理を”1”あるいは”0”に的確に判別
できるようになっている。一方、ディジット線DG’に
接続されたセルからの記憶データの読み出しの際は、デ
ィジット線DGが基準電位となり、同様にセルの論理
を”1”あるいは”0”に的確に判別できるようになっ
ている。
レッシュ等の動作行わない)状態、すなわち
ィジット線DGの電位とディジット線DG’の電位は1
/2Vccでつり合うことになる。DRAMが動作、すな
わち
ジット線DGとディジット線DG’が分離する。これに
よって、ロウアドレスデコーダに接続されているワード
線が活性となって、そのワード線に接続されているトラ
ンジスタVSがオンになる。トランジスタVSがオンに
なると、メモリセルのコンデンサCS内の電荷がディジ
ット線DGに伝わり、コンデンサCSの電荷がハイレベ
ルの場合は、ディジット線DGの電位は1/2Vcc+α
となり、ロウレベルの場合には、ディジット線DGの電
位は1/2Vcc−αとなる。いずれの場合も、ディジッ
ト線DG’の電位は1/2Vccのままである。
するSE信号も活性となっており、これによりセンスア
ンプ回路SAが起動状態となって、ディジット線DGの
電位が1/2Vcc+αから5Vに、1/2Vcc−αから
0Vに増幅される。この結果、カラムスイッチがON状
態(このとき、
力段のトランジスタへ信号が供給される。
となり、SE信号が非活性、PLD信号が活性となる。
センスアンプ回路SAによって5Vもしくは0Vに増幅
されたディジット線DGは、一定時間をかけて次第に1
/2Vccに戻る。5Vもしくは0Vに増幅された電位が
1/2Vccに戻るまでの時間をプリチャージタイムと呼
ぶ。この時間を守らなければ、データ破壊を起こすこと
につながる。
ミック型半導体記憶装置(DRAM)では、データ読み
出し後、必ず一定時間のプリチャージタイムが必要とな
る。このプリチャージタイムの間は、DRAMの動作は
行えないため、DRAMを用いたメモりシステムでは余
分な待ち時間にしか過ぎず、パフォーマンスネックとな
っていた。
る動作停止時間のないダイナミック型半導体記憶装置を
提供することにある。
め、本発明のダイナミック型半導体記憶装置は、所定の
電源電圧を供給可能な一対のディジット線がセンスアン
プ回路に接続され、前記ディジット線対はそれぞれに複
数のメモリセルが接続されており、メモリセルからのデ
ータの読み出し後にプリチャージが行われるダイナミッ
ク型半導体記憶装置において、前記ディジット線対と切
り替え可能に構成され、所定の電源電圧を供給可能な一
対のサブディジット線と、前記ディジット線対とサブデ
ィジット線との切り替えを制御する制御手段とを有し、
前記制御手段は、ディジット線対をプリチャージする場
合はサブディジット線対にメモリセルを接続してデータ
の読み出しを行わせ、サブディジット線対をプリチャー
ジする場合はディジット線対にメモリセルを接続してデ
ータの読み出しを行わせることを特徴とする。
いて、前記ディジット線対に所定の電源電圧を供給する
第1のプリチャージ回路と、前記サブディジット線対に
所定の電源電圧を供給する第2のプリチャージ回路と、
前記第1のプリチャージ回路と前記第2のプリチャージ
回路とのオン・オフを切り替える第1のセレクタ回路
と、前記複数のメモリセル毎に設けられ、メモリセルと
サブディジット線対およびディジット線対との接続を切
り替える第2のセレクタ回路と、を有し、センスアンプ
回路は、前記ディジット線間の電位変動の検出と前記サ
ブディジット線間の電位変動の検出を切り替え可能に構
成されており、制御手段は、ディジット線対をプリチャ
ージする場合は、前記第1のセレクタ回路にて第1のプ
リチャージ回路をオン、第2のプリチャージ回路をオフ
にすると同時に、前記第2のセレクタ回路にてメモリセ
ルとサブディジット線対との接続を選択させて、前記セ
ンスアンプ回路にサブディジット線間の電位変動の検出
を行わせ、サブディジット線対をプリチャージする場合
は、前記第1のセレクタ回路にて第2のプリチャージ回
路をオン、第1のプリチャージ回路をオフにすると同時
に、前記第2のセレクタ回路にてメモリセルとディジッ
ト線対との接続を選択させて、前記センスアンプ回路に
ディジット線間の電位変動の検出を行わせることとして
もよい。
間の電位変動を検出する第1のセンスアンプと、サブデ
ィジット線間の電位変動を検出する第2のセンスアンプ
と、前記第1および第2のセンスアンプの出力を選択す
る第3のセレクト回路とを有し、制御手段が、ディジッ
ト線対をプリチャージする場合は、前記第3のセレクト
回路にて第2のセンスアンプの出力を選択させ、サブデ
ィジット線対をプリチャージする場合は、前記第3のセ
レクト回路にて第1のセンスアンプの出力を選択させる
こととしてもよい。
は、例えば、データ読み出し後にディジット線対をプリ
チャージする場合は、すでに所定の電位で釣り合ってい
るサブディジット線対を使用してデータの読み出しを行
い、反対にサブディジット線対をプリチャージする場合
は、すでに所定の電位で釣り合っているディジット線対
を使用してデータの読み出しを行うので、従来のような
プリチャージタイムによる動作停止時間がほとんどなく
なる。
図面を参照して説明する。
Mの構成を示すブロックである。
は、1/2Vcc)を供給可能な1対のディジット線1
2,13のそれぞれに複数のメモリセル100が接続さ
れ、これらディジット線の電圧がセンスアンプ回路30
0の入力電圧となっているセンス系回路に、さらにディ
ジット線12,13と切り替え可能に構成された1対の
サブディジット線11,14が設けられた構成となって
いる。
源電圧を供給するプリチャージ回路40が設けられ、サ
ブディジット線に11,14には1/2Vcc電源電圧を
供給するプリチャージ回路41が設けられている。これ
らプリチャージ回路40,41はクロックジェネレータ
500からのPLD信号によってオン・オフが制御され
るようになっており、プリチャージ回路40,41とク
ロックジェネレータ500との間にその各プリチャージ
回路へのPLD信号の送出を選択するためのセレクタ回
路42が設けられている。クロックジェネレータ500
からのPLD信号の活性、非活性はPLD信号活性検出
回路21によって検出されるようになっており、後述の
制御部20によるプリチャージ制御はこのPLD信号活
性検出回路21におけるPLD信号の活性の検出に基づ
いて行われる。
11にはメモリセル100が複数接続されている。メモ
りセル100は、スイッチングトランジスタ30と該ス
イッチングトランジスタ30を介してチャージが行なわ
れるキャパシタ31を備え、さらにスイッチングトラン
ジスタ30とディジット線12およびサブディジット線
11との接続を選択するセレクタ回路20を備えてい
る。これと同様に、ディジット線13およびサブディジ
ット線14にも、メモリセル100と同様の構成のメモ
リセル100が複数接続されており、セレクタ回路20
によりスイッチングトランジスタ30とディジット線1
3およびサブディジット線14との接続が選択されるよ
うになっている。各メモリセルのスイッチングトランジ
スタ30のゲートはそれぞれワード線W1〜Wnと接続
されており、ワード線を選択することによりスイッチン
グトランジスタ30がオンされて、ディジット線12,
13間またはサブディジット線11,14間の電位が変
動し、メモリセルからデータを読み出しせるようになっ
ている。
12,13間の電位変動の検出とサブディジット線1
1,14間の電位変動の検出を切り替え可能に構成され
ており、制御部43によってその切り替えが制御され
る。制御部43は、この他、セレクタ回路20,42に
おける切り替えも制御する。制御部43は、例えばディ
ジット線対をプリチャージする場合は、セレクタ回路4
2にてプリチャージ回路40をオン、プリチャージ回路
41をオフにすると同時に、セレクタ回路20にてメモ
リセルとサブディジット線対との接続を選択させて、セ
ンスアンプ回路300にサブディジット線間の電位変動
の検出を行わせ、サブディジット線対をプリチャージす
る場合は、セレクタ回路42にてプリチャージ回路41
をオン、プリチャージ回路40をオフにすると同時に、
セレクタ回路20にてメモリセルとディジット線対との
接続を選択させて、センスアンプ回路300にディジッ
ト線間の電位変動の検出を行わせる。
る。本形態においても1/2Vccプリチャージ方式が採
用されており、データのプリチャージ電圧をデータ線電
圧の最大と最小の中間に設定するようになっており、ワ
ード線駆動雑音を相殺するために、メモリセルの1/2
の容量を持つトランジスタ・メモリ・セルよりなるダミ
ーセルが設けられる。
レッシュ等をしない)の状態、すなわち
り、ディジット線12の電位とディジット線13の電位
は1/2Vccでつり合うことになる。DRAMが動作す
る(
ら発生されるPLD信号は非活性となり、ディジット線
12と対のディジット線13が分離する。仮に、ディジ
ット線12に付随するメモリセル100からデータをリ
ードする場合は、ロウアドレスデコーダに接続されてい
るワード線W1が活性となり、そのワード線W1に接続
されているメモリセルのトランジスタ30がONにな
る。トランジスタ30がONになると、コンデンサ31
内の電荷がディジット線12に伝わり、コンデンサ31
の電荷がハイレベルの場合は、ディジット線12の電位
は1/2Vcc+αとなり、ロウレベルの場合には、ディ
ジット線12の電位は1/2Vcc−αとなる。いずれの
場合のときも、ディジット線13の電位は1/2Vccの
ままである。
る
行なうSE信号が活性となり、これによりセンスアンプ
回路300が起動状態となる。センスアンプ回路300
が起動状態となると、ディジット線12の電位が増幅さ
れる(1/2Vcc+αから5Vに、あるいは1/2Vcc
−αから0Vに増幅される)。
る
となり、上記センスアンプ回路300にて増幅された、
ディジット線12,13における電位の変動(微弱な信
号)がデータバスを介して出力段のトランジスタへ供給
される。
態となり、SE信号が非活性、PLD信号が活性とな
る。PLD信号が活性となるとその旨がPLD信号活性
検知回路21によって検知され、制御部43がセレクタ
回路20,42を次のように制御する。
セルのトランジスタ30の接続先を、すでに1/2Vcc
で釣り合っているサブディジット線対(11,14)に
切り替え、瞬時に均衡状態(1/2Vccでつりあった状
態)にし、データ読み出し可能な状態にする。これと同
時に、セレクタ回路42によって、プリチャージ回路4
0をオン、プリチャージ回路41をオフにすると同時
に、センスアンプ回路300における電位の検出をサブ
ディジット線間の電位変動の検出に切り替える。プリチ
ャージ回路40がオンとなっていることから、ディジッ
ト線対(12,13)は、一定時間をかけて次第に1/
2Vccに戻り、次回のデータ読み出しに備えられる。こ
のように、制御部43は、ディジット線対(12,1
3)とサブディジット線対(11,14)を切り替えな
がらデータの読み出しを行うので、プリチャージタイム
による動作停止時間がほとんどなくなる。
は、ディジット線間の電位変動を検出するセンスアンプ
と、サブディジット線間の電位変動を検出するセンスア
ンプとを別々に備え、これらセンスアンプの出力を選択
するセレクト回路を備えるような構成としてもよい。こ
の場合は、制御部43が、セレクト回路にて各センスア
ンプの出力を切り替えることになる。
よれば、従来のようなプリチャージタイムによる動作停
止時間はほとんどないので、DRAMへのアクセス時間
を短縮することができるという効果がある。
すブロックである。
Claims (3)
- 【請求項1】 所定の電源電圧を供給可能な一対のディ
ジット線がセンスアンプ回路に接続され、前記ディジッ
ト線対はそれぞれに複数のメモリセルが接続されてお
り、メモリセルからのデータの読み出し後にプリチャー
ジが行われるダイナミック型半導体記憶装置において、 前記ディジット線対と切り替え可能に構成され、所定の
電源電圧を供給可能な一対のサブディジット線と、 前記ディジット線対とサブディジット線との切り替えを
制御する制御手段とを有し、 前記制御手段は、ディジット線対をプリチャージする場
合はサブディジット線対にメモリセルを接続してデータ
の読み出しを行わせ、サブディジット線対をプリチャー
ジする場合はディジット線対にメモリセルを接続してデ
ータの読み出しを行わせることを特徴とするダイナミッ
ク型半導体記憶装置。 - 【請求項2】 請求項1に記載のダイナミック型半導体
記憶装置において、 前記ディジット線対に所定の電源電圧を供給する第1の
プリチャージ回路と、 前記サブディジット線対に所定の電源電圧を供給する第
2のプリチャージ回路と、 前記第1のプリチャージ回路と前記第2のプリチャージ
回路とのオン・オフを切り替える第1のセレクタ回路
と、 前記複数のメモリセル毎にに設けられ、メモリセルとサ
ブディジット線対およびディジット線対との接続を切り
替える第2のセレクタ回路と、を有し、 センスアンプ回路は、前記ディジット線間の電位変動の
検出と前記サブディジット線間の電位変動の検出を切り
替え可能に構成されており、 制御手段は、ディジット線対をプリチャージする場合
は、前記第1のセレクタ回路にて第1のプリチャージ回
路をオン、第2のプリチャージ回路をオフにすると同時
に、前記第2のセレクタ回路にてメモリセルとサブディ
ジット線対との接続を選択させて、前記センスアンプ回
路にサブディジット線間の電位変動の検出を行わせ、サ
ブディジット線対をプリチャージする場合は、前記第1
のセレクタ回路にて第2のプリチャージ回路をオン、第
1のプリチャージ回路をオフにすると同時に、前記第2
のセレクタ回路にてメモリセルとディジット線対との接
続を選択させて、前記センスアンプ回路にディジット線
間の電位変動の検出を行わせることを特徴とするダイナ
ミック型半導体記憶装置。 - 【請求項3】 請求項2に記載のダイナミック型半導体
記憶装置において、 センスアンプ回路は、ディジット線間の電位変動を検出
する第1のセンスアンプと、サブディジット線間の電位
変動を検出する第2のセンスアンプと、前記第1および
第2のセンスアンプの出力を選択する第3のセレクト回
路とを有し、 制御手段は、ディジット線対をプリチャージする場合
は、前記第3のセレクト回路にて第2のセンスアンプの
出力を選択させ、サブディジット線対をプリチャージす
る場合は、前記第3のセレクト回路にて第1のセンスア
ンプの出力を選択させることを特徴とするダイナミック
型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15128097A JP3248566B2 (ja) | 1997-06-09 | 1997-06-09 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15128097A JP3248566B2 (ja) | 1997-06-09 | 1997-06-09 | ダイナミック型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10340582A true JPH10340582A (ja) | 1998-12-22 |
JP3248566B2 JP3248566B2 (ja) | 2002-01-21 |
Family
ID=15515238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15128097A Expired - Fee Related JP3248566B2 (ja) | 1997-06-09 | 1997-06-09 | ダイナミック型半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3248566B2 (ja) |
-
1997
- 1997-06-09 JP JP15128097A patent/JP3248566B2/ja not_active Expired - Fee Related
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---|---|
JP3248566B2 (ja) | 2002-01-21 |
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