TW440870B - Read-out amplifier driving circuit - Google Patents

Description

44〇87〇 五，發明說明（]) 【發明所屬技術領域】 本發明係有關於在動態型半導體記憶裝置使用之讀出 放大器羅動電路’特別係有關於將外部電源電壓降壓後供 給讀出放大器之讀出放大器驅動電路。 【習知技術】 近年來’在動態型半導體記憶裝置，邁向大容量化、 高密度化’所使用元件之小型化顯著。元件之小型化伴隨 記憶體電容之電容膜或電晶體之閘極氧化膜之薄膜化，結 果，導致元件之耐壓降低。因此’以迴避這種财麼降低所 引起之元件之可靠性降低及削減記憶裝置之耗電力為目 的’將供給記憶體單元陣列之電壓降為比由外部供給之電 源電壓VCC低》 6係將外部電源電壓降壓後供給記憶體單元陣列之 型式之一般之動態型半導體記憶裝置之電路圖。 如圖6所示’在晶元上配置1個〜數個（在此為1個）產生 内部降壓電壓VINT1之VINT電路61，各^叮電路61之輸出 和多個陣列（在此為第1至第N陣列62 — 1至62 — N)連接。 NT電路61具有圖7所示之一般之電路構造之差動放 大電路63和P通道電晶體q8。在差動放大電路63之一方之 輸入端子輸入係内部降壓位準之參照電壓2VREF1，在另 一方之輸入端子輸入係VI NT電路61之輸出之内部降壓電壓 VINT1。又，差動放大電路63之輸出端子和p通道電晶體Q8 之閘極連接。對p通道電晶體㈣之源極供給電源電壓vcc ’

第4頁 ^408 7〇 五、發明說明（2) 自其汲極輸出係VINT電路61之輸出之VINT 1。 利用以上之構造’ VINT電路61輸出和VREF1同電位之 内部降壓電壓VINT1。 自VINT電路61輸出之VI NT1供給第1至第N陣列62 —1至 62—N。在此，因在VINT電路61和各陣列62之配線存在寄 生電阻（配線電阻）R11至R1N，供給各陣列之電壓變成比 ΠΝΤ1低，例如在陣列62 — 1變成電壓VINT11。 各陣列62具有排列之多個記憶體單元㈣和在各記憶體 早元MC之各行所设置之讀出放大器SA β以下，因各陣列之 構造相同，只說明陣列6 2 — 1。 /記憶體單元MC與多條字線WL(在此只表示ffLO)之中 之一條、多條記憶體單元側數位線DT(在此，表示DT0、 DTI、DT2)以及Μ(在此，表示MO、Ml、DN2)之中之一條 連接。例如’記憶體單元MC0與字線WL0及記憶體單元侧數 位線DT0連接。此外，在圖6，和記憶體單元侧數位線帅連 接之記憶體單元MC連一個都未表示。 各讀出放大器SA和一對讀出放大器側數位線βτ及训連 接。例如，讀出放大器SA0和讀出放大器侧數位線及 BN0連接。 s己憶體單元側數位線DT及DN經由閘極和控制線tg連接 之N通道電晶體與讀出放大器側數位線BT及抓以一對一連 接。例如，記憶體單元側數位線!^〇經由N通道電晶體Q?與 讀出放大器側數位線BT0連接。 又V全部之讀出放大器SA和電源供給線SAp及SAN連

五、發明說明（3) 接°電源供給線SAN利用在閑極輸入控制信號φ3ΑΝ之n通 道電晶體64和基準電壓GND連接。又，電源供給線SAP利用 在閘椏輸入控制信號OSAP之P通道電晶體Q9和VINT電路61 連接。結果’對電源供給線供給VI NT 11。 利用以上之構造’各讀出放大器SA感測各自連接之讀 出放大器側數位線BT和BN之間之電位差後放大。 其次，參y照圖8說明圖6之動態型半導體記憶裝置之動 作。 選擇某字線（在此，設為字線WLO)後，所選擇字線ffL〇 之電位上升至既定位準。於是，與該字線連接之記憶體單 元MC(在此，只著眼於記憶體單元MC〇)之電晶體導通，向 數位線DTO輸出記憶體單元MCO所記錄之資料。在此，若在 记憶體單元MCO記錄了「高位準」，伴隨字線ffL〇之電位上 升，記憶體單元側數位線DTO之電位稍微上升。又，此 時，因控制線TG之電位保持在高位準，記億體單元側數位 線DTO之電位上升原封不動地成為讀出放大器側數位線Βτ() 之電位上升。 然後’藉著將控制線TG降為低位準，將控制信號① SAP設為低位準，將控制信號〇SAN(圓上未示）設為高位 準，讀出放大器SA變成活化，讀出放大動作開始。即，讀 出放大器SAO將讀出放大器侧數位線βΤ〇和— ο之間之微小 電位差放大。結果，讀出放大器側數位線ΒΤ〇之電位接近 VREF1，讀出放大器侧數位線Μ0之電位達到基準電壓 GND » Α 4 4 08 7 0 五、發明說明（4) 然後’在讀出放大動作完了之時刻（BT0及BN0各自擴 大至VREF1及GND位準之時刻），藉著將控制線>^之電位提 高至既定之位準’記憶體單元側數位線DT〇 &DN()各自與讀 出放大器側數位線BT0及BN0連接，進行再寫入動作，即進 行對記憶體單元MC0之電容器再寫入資料之動作β結果， 記憶體單元侧數位線DT0之電位接近VREF1，記憶體單元側 數位線DN0之電位達到基準電壓GNd，在記憶體單元Mc之電 容器儲存電荷。 #上係動態型半導體記憶裝置之動作，但是為了提高 元件之可罪性或降低耗電力，儘量降低VREF 1 (即内部降壓 電壓VINT1)較佳。可是’降低内部降壓電壓VINn時，發 生讀出放大器SA之讀出放大動作變慢之問題。為了解決這 種問題，開發稱為過驅動方式之讀出放大器之驅動技術。 這種技術例如公開於特開平5_ 1 355 79號公報、特開平 9-63271號公報、或者特開平9_12〇675號公報。 圖9表不採用了過驅動方式之動態型半導體記憶裝置 之一例。 圖9所示之電路係在圖6所示之電路附加了第π〗電 路91的伴隨第2VI NT電路91之附加，在各陣列設置p通道 電阳體Q10。對第2VINT電路供給電位比供給第^⑺丁電路 之VREH高之VREF2(VREF1s為比習知的低）。又，p通道電 j體Q10利用和ΦδΑΡ1不同之φδΑρ2控制。此外，不設置 苐jiNT電路91，而將電源電壓vcc直接輸入？通道電晶體

其次’束/说圖10，說明圖9之電路之動作D 基本上，本電路之動作和圖6所示電路之動作相同。 仁—在讀出放大動作及再寫入動作供給電源供給線之電壓 不同即’在讀出放大動作時，供給電塵高之HNT2。在 再寫入動作時’供給電壓低iVINTl。以下詳述之。 「，擇子線WL0後，其電位上升至既定位準時，與記錄 了「高位準」之記憶體單元MC0連接之記憶體單元側數位 線DT0之電位稍微上升。同時，讀出放大器側數位線Βτ〇之 電位也稍微上升。 然後’藉著將控制線TG降為低位準、將控制信號φ SAP2設為低位準、將控制信號OSAN(圖上未示）設為高位 準，讀出放大器SA變成活化，讀出放大動作開始。此時， 電源供給線SAP經由P通道電晶體qi 〇和VINT21連接。因 而’讀出放大時，讀出放大器SA0之電源電壓變成vINT2， 即VREF2之位準。於是’讀出放大器SA〇將讀出放大器侧數 位線BT0和BN0之間之微小電位差放大，結果，讀出放大器 側數位線BT0之電位接近VREF2，讀出放大器側數位線BN〇 之電位達到基準電壓GND。

接著，在讀出放大動作完了之時刻，藉著將控制線以 之電位提高至既定之位準、將OSAP1設為低位準、將φ SAP2設為高位準，經由p通道電晶體q9對電源供給線SAp供 給V I NT 11。結果’記憶體單元側數位線DT〇之電位接近 VINT1，即VREF1 ’記憶體單元側數位線DN0之電位遠釗臭 準電壓GND。 I

44 08 70 五、發明說明（6)

於是，若|用過驅動方式時， 可供給高電壓，可破保古$在讀出放大動作時，因 可供給低電壓，可= 作’又在再寫入動作時，因 元侧數位線流動之充放電電：=雷：：減少在記愧體單 凡風€冤机，耗電力也可降低。 【發明所欲解決之課題】 情裝η ί 8過上動方式之一般之習知之動態型半導體記 2置也ί圖#在讀出放大器之讀出放大動作時或 再寫入動作時等，當大電流在電源供給線SAP流動時，有 因内部降壓電壓VINT11大而降低之問題點。而且， 導致降低讀放大時之動作速度或再寫人時之 問題點。 ^又 為了解決這種問題點，增加連接VINT電路和各陣列之 間之VI NT 1配線之寬度、降低配線電阻，但是發生導致在 布置上配線面積増大之新的問題。又，在陣列側和v丨Ντ電 路連接之電晶體，因源極和汲極之電位差小，為了使大電 流流動’有其尺寸變大之問題點。 此外’在採用了過驅動方式之習知之動態型半導體記 憶裝置’需要各自連接2個VIMT電路和各陣列，有配線面 積變成未採用過驅動方式之圖6之2倍之問題。 又’在各陣列需要各自和2個VINT電路連接之電晶 體’和未採用過驅動方式之情況相比’有電晶體之布置面 積也需要變成2倍之問題點< 本發明之目的在於提供一種讀出放大器驅動電路，雖

44 〇8 7 Ο 五、發明說明（7) 然小的布置面積’可實現高速之讀出放大動作及再寫入動 作。 此外，令讀出放大器驅動電路高速動作之方法公開於 特開平7-56752號公報或特開平9_33〇591號公報等，但是 這些公報都完全未考慮布置面積。 【用以解決課題之手段】 若依據本發明，可得到一種讀出放大器驅動電路，係 關於參照參照電壓將由外部供給之外部電壓降壓後，作為 驅動電壓供給讀出放大器電路之讀出放大器驅動電路，苴 特徵在於包括： 〃 差動放大電路，比較該參照電壓和所回授之該驅動電 壓後’產生按照該差值之輸出電壓； Ρ通道電晶體，該輸出電壓供給閘極、該外部電壓供 給源極’在汲極產生該驅動電壓； 以及響應由外部供 '給之控制信⑽令 壓短路之裝置。 ^丞早電 具體而該Φ短路之裝置係具有和該問極 極、和該基準電壓連接之源極以及被 = 極之N通道電晶體。 < 號之閘 ^若依據本發明，可得到一種讀出 路’其特徵在於具有用以將作為該參H 2種電壓切換後供給該差動放大電路之切換裝置彼。此相異之 此外，若依據本發明’可得到一種半導體記憶裝置， 440870 五、發明說明（8) 係關於具有多個記憶體單 m j- ^ ^ ^ ^ Λ 元陣列之半導體記憶裝置，其特 徵在於在該多個記憶體陣列 1 路，該靖4{放^· 自置讀出放大器驅動電 之外部電壓降麼後，作為驅動電壓供給 讀出放大器驅動電路，包括·· 灵出放大器電路之 回授之該驅動電 該外部電壓供 差動放大電路，比較該參照電壓和所 壓後，產生按照該差值之輸出電壓； P通道電晶體’該輸出電壓供給閘極、 給源極，在汲極產生該驅動電壓； 壓短由外部供給之控制信號後令該閑極和基準電 使得自同一電源向在該多個記憶體單元陣列各自設置 之該讀出放大器驅動電路供給該外部電壓。 具體而言，該令短路之裝置係具有和該閘極連接之汲 極、和該基準電麼連接之源極以及被供給該控制信號之閘 極之N通道電晶體。 此外’若依據本發明’可得到一種半導體記憶裝置， 其特徵在於具有用以將作為該參照電壓之彼此相異之2種 電壓切換後供給該差動放大電路之切換裝置。 又’若依據本發明’可得到一種讀出放大器驅動電 路’係關於在具有各自包含讀出放大器和供給該讀出放大 器電源電壓之電源線之多個記憶體單元陣列使用、在該多 個記憶體單元陣列各自配置、作為供給該讀出放大器之電 源電壓之將由外部供給之外部電壓（VCC)降壓至比外部電

第11頁 44 08 7 Ο 五、發明說明（9) ---*-------— 壓低之電壓之讀出放大器驅動電路，其特徵在於： ^具有輸入降壓電壓位準之第1參照電壓和該電源電壓 後差動放大之差動放大電路、在閘極輪入該差動放大電路 之輸出、在源極連接該外部電壓、在汲極連接該電源線之 Ρ通道電晶體以及將該差動放大電路之輸出和基準電壓 (GND)短路之裝置； 在讀出放大動作開始時以單發令該短路之裝置活化。 具體而言，該記憶體單元陣列具有連接記憶體單元之 第1數位線、連接該讀出放大器之第2數位線以及源極及汲 極各自和該第1數位線及該第2數位線連接且閉極和控制 連接之Ν通道電晶體； ' 該記憶體單元陣列之動作所採用之方式係在讀出放大 動作正要開始前將作用於該控料之控制信㈣為低位 準’令該Ν通道電晶體不導通’在讀出放大動作後將該控 制#號設為高位準，令該Ν通道電晶體導通· 在將該控制信號設為高位準之時刻以單發令 裝置活化。 此外，若依據本發明，可得到一種讀出放大器驅動電 路，其特徵在於： 該記憶體單元陣列之動作所採用之方式係在將該控制 信號設為低位準時將該電源電壓設為第丨電壓，而在將該 控制信號設為高位準時將該電源電壓控制為比該第〗電壓 低之第2電壓； 在該差動放大電路之輸入具有切換裝置，一起輸入與 44〇S7〇 五、發明說明（10) 該第1電壓對應之該第1參照電壓和與該第2電壓對應之該 第2參照電壓，使用該控制信號，切換該第1參照電壓和該 第2參照電壓之輸入。 【發明之實施例】 其次，參照圖面詳述本發明之實施例。 真1表示本發明之一實施例。參照圖1，在動態型半導 體記憶裝置之晶元上之各陣列設置依據本實施例之SAP(讀 出放大器驅動）電路11。各SAP電路11經由配線12供給外部 電源電壓VCC。 各SAP電路11在一方之輸入端子輸入係内部降麼位準 之VREF1 ’在另一方之輸入端子具有該SAP電路11之輸出信 號回授之差動放大電路13和在差動放大電路13之輸出節點 G連接閘極、在配線1 2連接源極、在電源供給線SAp連接及 極之P通道電晶體Q1。又’各SAP電路11具有插入節點g和 基準接地GND之間而且在閘極輸入控制信號φs之n通道電 晶體Q 2。各SAP電路11還具有插入差動放大電路η和基準 接地GND之間並在閘極輸入控制信號〇SAP1之|^通道電晶體 Q 3及插入配線1 2和節點G之間並在閘極輸入控制信號φ SAP1之Ρ通道電晶體Q4。 口 ； 其次參照/圖2說明圖1所示動態型半導體記憶裝置之 作。 字線WL0之電位上升至既定位準時，向記憶體單元側 數位線DTO輸出在記憶體單元MC0所寫入之資料，若在吃憶

第13頁 4^〇Q7q 五、發明說明（11) 體單元MCO輸入高位準’記憶艎單元側數位線DT〇之電位稍 微上升。此時，因控制線TG係高位準，n通道電晶體q7導 通’讀出放大器側數位線BTO之電位也稍微上升。 然後’將控制線TG設為低位準。接著，藉著將控制作 號0SAP1設為高位準，SAP電路11變成活化。此時，'藉著^ 以單發將控制信號φ S設為高位準，將節點G之電位自電源 電壓VCC高速地降至低位準》因而，ρ通道電晶體Q1高速地 導通’電源供給線SAP之電位南速地上升至高位準。又， 電源供給線SAP之電位上升後，因差動放大電路Μ動作， 鑌點G之電位也上升。電源供給線SAp之電位變成比VREF1 高，然後讀完了，節點G之電位也上升至qi變成不導通之 位準β 然後’提高控制線TG之電位，開始再寫入動作。此 時，同時以單發將控制信號φ s再設為高位準，將節點^降 至低位準。提高控制線TG之電位後，記憶體單元側數位線 DTO和讀出放大器側數位線BT〇短路，讀出放大器之電位下 降’電源供給線SAP之電位也大幅度下降’但是那時，因 節點G降至低位準而令以導通，將電源供給線SAp之電位之 降幅抑制得小，高速地開始再寫入動作。 電源供給線SAP之電位變成比參照電壓VREF1高，節點 G之電位也繼續上升至p通道電晶體Q1變成不導通之位準為 止，完成再寫入動作。 P通道電晶體Q 1之源極和配線〗2連接，其汲極和電源 供給線SAP連接。因此，分別對源極施加電壓“。、對汲 44〇8 7〇 五、發明說明（12) 極施加電源供給線SAP之電位。而，讀出放大器之動作及 再寫入動作時汲極一源極間電壓如由圖2得知般，遠大於 習知的（參照圖8，VINTU *SAP)。這表示p通道電晶趙Qj 和習知的相比’以小的尺寸可輪出充分之電流性能。因 而’在本實施例，可削減布置面積及可高速地執行讀出放 大動作、再寫入動作。 又’ i本實施例’ SAP電路11為由差動放大電路丨3和 將差動放大電路13之輸出直接輸入驅動電源供給線αρ之p 通道電晶體Q1之閘極構成之簡單電路。在此，因構成差動 放大電路等之各電晶體之小可小，p通道電晶體Q1以外之 電路元件之布置面積小，和習知之只有P通道電晶體Q 9之 SA驅動電路相比，也不太增大布置面積。 此外’在本實施例’因藉著在供給各陣列電源電壓 VCC之配線12附加之配線電阻發生之壓降，電壓vcci在讀 出放大動作時、再寫入動作時大幅度下降，但是因和電源 供給線SAP之電壓之電位差仍充分，可供給電源供給線SAp 大電流。這表示存在某種程度之配線電阻也不會導致讀出 放大動作速度或再寫入動作速度降低，和習知之配線相 比，可使其配線寬度變窄’導致配線區域之面積減少。 此外，在讀出放大動作開始時或再寫入動作開始時， 藉著配置和差動放大電路之判定結果無關地以單發令導通 之N通道電晶體Q2 ’在讀出放大動作開始時或再寫入動作 開始時高速地拉低節點G之電位，可令p通道電晶體q 1高速 地導通。即’差動放大電路當減少耗電流時判定速度變

第15頁 4^〇87〇 五、發明說明（13) 慢。而，在需要如讀出放大動作開始時或再寫入動作開始 時般高速動作之時刻，差動放大電路之耗電流少，也使得 可令P通道電晶體Q1高速地導通。 其次參照圖3說明本發明之別的實施例。 本實施例之SAP (讀出放大器驅動）電路31基本上和圖！ 之SAP電路相同，但是，在構造上切換彼此相異之參照電 壓VREF1及VREF2之某一方後輸入差動放大電路13 β該輸入 切換係用以實現過驅動方式的，利用對控制線TG施加之控 制電壓執行。 铟4表示圖3之SAP電路之細節。 在本SAP電路31 ,藉著在一般之差動放大電路（即，差 動放大電路13)追加2個N通道電晶體Q5及Q6，實現相當於 在差動放大電路13之一方之輸入端子連接了切換開關之構 造。即’在構造上藉著對一般之差動放大電路之輸入端子 供給係電壓比較低之參照電壓VREF1，對N通道電晶體Q6供 給係電壓比較高之參照電壓VREF2，而且令p通道電晶體Q5 作寿開關動作，在電晶體Q5變成不導通時，只有MEFl供 給差動放大電路13 ’而在導通時，VREF1加上VREF2，結果 電壓比較高之VREF2供給差動放大電路1 3。此外，在N通道 電晶體之閘極連接反相器41，將控制線TG之邏輯位準反轉 後供給。於是’因SAP電路31之電路構造簡單，和圖1所示 的相比，布置面積幾乎無增大。 其次參照圖/說明具有圖4之SAP電路之圖3之動態型半 導體記憶裝置之動作。

第16頁 五、發明說明（14) 藉著選擇字線WLO ’其電位上升後，記憶體單元側數 位線DT0及讀出放大器側數位線BT0稍微上升。 在此’為了使讀出放大動作蘭始，將控制線TG之位準設為 低位準後’N通道電晶體Q5變成導通，對差動放大電路 供給參照電壓VREF2。結果，至電源供給線SAP之電位相當 於VREF2為止’P通道電晶體Q1導通。即，讀出放大動作時 電源供給線SAP之電位變成參照電壓VREF2。 然後’為了使再寫入動作開始，令控制線TG上升後， N通道電晶體Q5變成不導通，供給差動放大電路1 3參照電 壓VREF1 »結果，電源供給線SAP之電位上升至參照電壓 VREF1之位準為止。關於其他動作，因和圖1之電路相同， 省略說明。 在本實施例，也和圖1所示實施例一樣，可得到以小 的布置面積可實現高速之讀出放大動作及再寫入動作。 又’在本實施例，儘管採用了過驅動方式，連接電源 電壓和陣列之配線1 2和圖1之實施例相同即可。即，藉著 採用過驅動方式，不必如習知般將配線變成2倍。 此外’儘管對電源供給線SAP供給彼此相異之2種位準 之電屋’因和電源供給線SAP連接之P通道電晶體只要1個 即可’其布置面積和圖1之實施例大致相同。 於是’在本實施例，採用過驅動方式，也有布置面積 幾乎無増大之效果。

第17頁 44〇8 7〇 五、發明說明（15) ---— 如上述所示，若依據本發明，因使得在各陣列配置由 差動放大電路和將差動放大電路之輪出輸入與vcc及Up 接之P通道電晶體之閘極並在讀出放大動作開始 入動作開始時以單發拉低該節點之簡單之電路構成之SAP 電路，在SAP電路進行外部電源電壓之配線，有以小的 置面積及電源配線面積可高速地讀出及回復之效果。此 外，將本發明應用於過驅動方式之情況，有幾乎無伴 驅動方式之布置面積増大之效果p ° 【圖面之簡單說明】 圖1係表示本發明之實施例1之電路圖。 圖2係用以說明圖1之動態型半導體記憶裝置之動作之 波形圖。 圖3係表示本發明之別的實施例之電路圖。 圖4係表示圖3之SAP電路之細節之電路圖。 圖5係用以說明圖3之動態型半導體記憶裝置之動作之 波形圖。 圖6係習知之一般之動態型半導體記憶裝置之電路 圖。 圖7係表示圖6之差動放大電路之細節之電路圖。 圖8係用以說明圖6之動態型半導體記憶裝置之動作之 波形圖。 圖9係採用了習知之過驅動方式之動態型半導體記憶 裝置之電路圖-

第18頁 五、發明說明（16) ν/圖1 〇係用以說明圖9之動態型半導體記憶裝置之動作 之波形圖。 [符號說明】 11 SAP電路 12 配線 13 差動放大電路 31 SAP電路 41 反相器 61 VINT電路 62—1、62—2、62—3、62 — N 陣列 63 差動放大電路 64 N通道電晶體

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Claims (1)

1. 44〇87〇 申請專利範圍 少.一種讀出放大器驅動電路，係關於參职表κ带游 由外部供蛉夕认加恭成.Μ T w夺'爹財'參照電壓將 /^1倂給之外部電壓降壓後，作 ^ 大器電路之讀出放大器驅動電路；動電麼供給讀出放 其特徵在於包括： 差動放大電路，比較該參照電壓和所回授之該 塵後，產生按照該差值之輸出電壓； 投之該驅動電 Ρ通道電晶體’該輸出電壓供給閘極、該外部電壓供 ，、° /原極’在汲極產生該驅動電壓；及 '、 響應由外部供給之控制信號後令該閘極和基準電壓短 路之裝置。 2·如申請專利範圍第1項之讀出放大器驅動電路，其 中，該令短路之裝置係具有和該閘極連接之汲極、和該基 準電壓連接之源極以及被供給該控制信號之閘極通道 電晶體。 3.如申請專利範圍第1項或第2項之讀出放大器驅動電 路’其中’具有用以將作為該參照電壓之彼此相異之2種 電壓切換後供給該差動放大電路之切換裝置。 4，一種半導體記憶裝置’係關於具有多個記憶體單元 陣列之半導體記憶裝置，其中，在該多個記憶體陣列各自 設置讀出放大器驅動電路，該讀出放大器驅動電路係參照 參照電壓將由外部供給之外部電壓降壓後，作為驅動電壓

   第20頁 44 〇8 7 ο 々、申請專利範面 -- 供給讀出放大器電路之讀出放大器驅動電路； 其特徵在於包括： 差動放大電路，比較該參照電壓和所回授之該驅動電 壓後，產生按照該差值之輪出電壓； Ρ通道電晶艘’該輸出電壓供給閘極、該外部電壓供 給源極’在汲極產生該驅動電壓；及 ^ 響應由外部供給之控制信號後令該閘極和基準電壓短 路之裝置； 使得自同一電源向在該多個記憶體單元陣列各自設置 之該讀出放大器驅動電路供給該外部電屢。 5·如申請專利範圍第4項之半導體記憶裝置，其中， 該令短路之裝置係具有和該閘極連接之汲極、和該基準電 壓連接之源極以及被供給該控制信號之閘極之Ν通道電晶 體。 6.如申請專利範圍第4項或第5項之置， 其中，具有用以將作為該參照電壓之彼此相異之2#種電壓 切換後供給該差動放大電路之切換裝置。 7·種讀出放大器驅動電路之控制方法，係關於控制 如申請專利範圍第i項之讀出放大器驅動電路之方法； 其特徵在於： 在讀出放大動作開始時或再寫入動作開始時，供給作

   第21頁 44087ο 六、申請專利範圍 為該控制信號之單發脈波電壓，使得驅動該令短路之裝 置。 名· 一種讀出放大器驅動電路，係關於在具有各自包含 讀出放大器和供給該讀出放大器電源電壓之電源線之多個 記憶體單元陣列使用，分別配置於該多個記憶體單元陣 列’且作為供給該讀出放大器之電源電壓之將由外部供給 之外部電壓（VCC)降壓至比外部電壓為低之電壓的讀出放 大器驅動電路； 其特徵在於： 具有：差動放大電路，用以輸入降壓電壓位準之第1參 照電壓和該電源電壓後差動放大；p通道電晶體，在其閘 極輸入該差動放大電路之輸出’其源極連接該外部電壓’ 且其没極連接肖電源,線；以及㈣差動放A電路之輸出和 基準電壓（GND)短路之裝置； 在讀出放大動作開始時以單發令該短路之裝置活化。 9.如申„青專利範圍第8項之讀出放大器驅動電路，其 該記憶體單元降列且古 ^ # . , 有：以數位線^接記憶艎單 兀^ ’第2數位線’連括山 % & β^ «，接荔讚出放大器；及1'1通道電晶體，其 閘極和控制線連接；數位線及該第2數位線連接，且其 動作所採用之方式係在讀出放大 該記憶體單元陣列之叙

   44 08 7 ο 六、申請專利範圍 動作正要開始前將作用於該控制線之控制信號設為低位 準’令該Ν通道電晶體不導通，在讀出放大動作後將該控 制信號設為高位準，令該Ν通道電晶體導通； 在將該控制信號設為高位準之時刻以單發令該短路之 裝置活化。 如申請專利範圍第9項之讀出放大器驅動電路， 中： ' ^該記憶體單元陣列之動作所採用之方式係在將該控制 信號設為低位準時將該電源電壓設為第丨電壓，而在將該 控制信號設為高位準時將該電源電壓 低之第2電壓； β % π 物在:厭差二放大電路之輸入具有切換裝置，-起輸入與 第以照電壓，d 該第對應之該 第2參照電壓之輸入制^，切換該第1參照電壓和該

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