KR19990040093U

KR19990040093U - 반도체 메모리의 등화 회로

Info

Publication number: KR19990040093U
Application number: KR2019980006606U
Authority: KR
Inventors: 편홍범
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-04-24
Filing date: 1998-04-24
Publication date: 1999-11-25
Also published as: KR200349229Y1

Abstract

본 고안은 반도체 메모리의 등화 회로에 관한 것으로, 종래의 기술에 있어서 칼럼 어드레스가 바뀜에 따라 비트라인과 비트라인바의 전압차가 소정 레벨 이상일 경우 비트라인 등화시 전류 소모가 많고, 반면에, 상기 비트라인과 비트라인바의 전압차가 소정 레벨 이하일 경우 전류량이 감소하여 등화시 많은 소요시간이 걸리고, 이에 따라 엔모스 트랜지스터의 폭을 넓게하면 등화시 피크전류와 동작전류가 커지는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 비트라인과 비트라인바에 인가된 전압을 검출하여 기준전압 레벨 이하일 경우 등화회로부내 복수 개의 엔모스 트랜지스터를 턴온시킴으로써, 등화시 소요기간을 줄여 고속동작하고, 상기 비트라인과 비트라인바에 인가된 전압이 기준전압 레벨 이상일 경우 상기 등화회로부내의 소정의 엔모스 트랜지스터를 턴오프시켜 전류소모를 억제하는 효과가 있다.

Description

반도체 메모리의 등화 회로

본 고안은 반도체 메모리의 등화 회로에 관한 것으로, 특히 비트라인과 비트라인바의 전압차를 검출하여 등화회로부내의 소정 트랜지스터를 저전압과 고속동작에 적합하도록 제어하여 센스앰프의 신뢰성을 향상시킨 반도체 메모리의 등화 회로에 관한 것이다.

일반적인 등화(Equalization)회로에서 로칼 입출력라인(Local I/O Line)은 칼럼 어드레스(Column Address)가 바뀔 때마다 센스앰프가 센싱하기 적당한 소정 레벨로 프리차지(Precharge) 및 등화되어 센싱시 상기 소정 프리차지 레벨을 기준으로 고전위 또는 저전위를 상기 센스앰프에서 증폭하여 판정한다.

여기서, 새로운 리드(Read) 데이터가 로칼 입출력 라인에 실릴 때 상기 칼럼 어드레스가 바뀌므로, 상기 로칼 입출력라인을 전기적으로 이전에 프리차지레벨과 동일한 레벨로 만들어야 하기 때문에, 상기 등화회로가 일정시간동안 동작하여 상기 로칼 입출력라인의 등화를 수행한 후 상기 리드 데이터가 실리도록 한다.

도 1은 일반적인 반도체 메모리의 구성을 보인 개략도로서, 이에 도시된 바와 같이 복수의 단위셀로 구성된 제1,제2 메모리 어레이부(10),(20)와; 상기 제1,제2 메모리 어레이부(10),(20)에서 비트라인과 비트라인바로 출력되는 미약한 신호인 데이터를 소정레벨로 증폭하는 센스앰프부(30)와; 상기 비트라인과 비트라인바를 소정레벨로 유지하도록 등화하는 등화회로부(40)와; 상기 제1 메모리 어레이부(10)와 센스앰프부(30)사이에 데이터를 전송제어하는 제1 억세스 트랜지스터부(50)와; 상기 제2 메모리 어레이부(20)와 등화회로부(40)사이에 데이터를 전송제어하는 제2 억세스 트랜지스터부(51)로 구성된다.

도 2는 종래 반도체 메모리의 등화회로도로서, 이에 도시된 바와 같이 비트라인(BL)과 비트라인바( )에 각각의 소오스가 접속되고, 각 드레인에 ½전원전압( )을 인가받으며, 각각의 게이트에 인가되는 프리차지제어신호(PCT)에 따라 도통제어되는 제1,제2 엔모스 트랜지스터(NM1),(NM2)와; 소오스와 드레인이 비트라인(BL)과 비트라인바( )에 접속되며, 게이트에 인가되는 등화신호(EQ1)에 따라 도통제어되는 제3 엔모스 트랜지스터(NM3)로 구성되며, 이와 같이 구성된 종래의 일실시예의 동작을 상세히 설명하면 다음과 같다.

우선, 도 3의 타이밍도에서 라스바신호(RASB)가 고전위일 때, 즉 비트라인페어(Bit Line Pair)가 디스에이블되면, 프리차지제어신호(PCT)와 등화신호(EQ1)를 고전위로 인가하여 상기 제1,제2,제3 엔모스 트랜지스터(NM1),(NM2),(NM3)를 턴온시켜 상기 비트라인(BL)과 비트라인바( )를 프리차지 및 등화시킨다.

그 후, 도 3의 타이밍도에서 상기 라스바신호(RASB)가 저전위일 때, 상기 등화신호(EQ1) 및 프리차지제어신호(PCT)를 저전위로 인가하여 상기 제1,제2,제3 엔모스 트랜지스터(NM1),(NM2),(NM3)를 모두 턴오프시키고, 리드동작에 필요한 상태로 비트라인(BL)은 전기적으로 플로팅(Floating)상태가 된다.

따라서, 상기와 같이 플로팅상태에서 리드동작에 의해 셀의 데이터가 상기 비트라인(BL)에 실리면, 증폭 인에이블 신호에 의해 센스앰프부(30)가 구동되어 상기 비트라인(BL)은 메모리 어레이부(10),(20)의 데이터 값에 따라 고전위 또는 저전위로 된다.

그리고, 도 3의 타이밍도에서 다시 상기 라스바신호(RASB)가 고전위상태가 되면, 상기 프리차지제어신호(PCT)와 등화신호(EQ1)를 고전위로 인가하여 상기 제1,제2,제3 엔모스 트랜지스터(NM1),(NM2),(NM3)를 턴온시켜 상기 비트라인(BL)과 비트라인바( )를 프리차지 및 등화시킨다.

상기와 같이 종래의 기술에 있어서 칼럼 어드레스가 바뀜에 따라 비트라인과 비트라인바의 전압차가 소정 레벨 이상일 경우 비트라인 등화시 전류 소모가 많고, 반면에, 상기 비트라인과 비트라인바의 전압차가 소정 레벨 이하일 경우 전류량이 감소하여 등화시 많은 소요시간이 걸리고, 이에 따라 엔모스 트랜지스터의 폭을 넓게하면 등화시 피크전류와 동작전류가 커지는 문제점이 있었다.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 저전압과 고속동작에 적합하도록 비트라인과 비트라인바의 전압차를 비교하고 그 비교값에 따라 소정 엔모스 트랜지스터의 턴온 또는 턴오프를 제어하여 상기 비트라인과 비트라인바를 등화시키는 반도체 메모리의 등화 회로를 제공함에 그 목적이 있다.

도 1은 일반적인 반도체 메모리의 구성을 보인 개략도.

도 2는 종래 반도체 메모리의 등화회로도.

도 3은 종래 반도체 메모리의 타이밍도.

도 4는 본 고안 반도체 메모리의 등화회로도.

도 5는 본 고안 등화제어부의 구성을 보인 블록도.

도 6은 본 고안을 적용한 반도체 메모리의 타이밍도.

***도면의 주요 부분에 대한 부호의 설명***

10,20 : 메모리 어레이부 30 : 센스앰프부

40 : 등화회로부 50,51 : 억세스 트랜지스터부

70 : 비교부 80 : 검출부

90: 제어부 NM1∼NM4 : 엔모스 트랜지스터

상기와 같은 목적을 달성하기 위한 본 고안 반도체 메모리의 등화 회로의 구성은 비트라인과 비트라인바에 인가된 데이터의 전위를 비교하여 그 비교값에 따라 등화신호 및 프리차지제어신호를 출력하는 등화제어부와; 상기 등화제어부의 등화신호 및 프리차지제어신호를 인가받아 상기 비트라인과 비트라인바를 동일한 전위로 등화시키는 등화회로부로 구성하여 된 것을 특징으로 한다.

이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 4는 본 고안 반도체 메모리의 등화회로도로서, 이에 도시한 바와 같이 비트라인(BL)과 비트라인바( )에 각각의 소오스가 접속되고, 각 드레인에 ½전원전압( )을 인가받으며, 각각의 게이트에 인가되는 프리차지제어신호(PCT)에 따라 도통제어되는 제1,제2 엔모스 트랜지스터(NM1),(NM2)와; 소오스와 드레인이 각각 비트라인(BL)과 비트라인바( )에 접속하며, 각각의 게이트에 인가되는 제1,제2 등화신호(EQ1),(EQ2)에 따라 도통제어되는 제3,제4 엔모스 트랜지스터(NM3),(NM4)로 구성한다.

도 5는 본 고안 등화제어부의 구성을 보인 블록도로서, 이에 도시한 바와 같이 비트라인(BL)과 비트라인바( )의 전압레벨을 비교하여 그에 따른 비교값을 출력하는 비교부(70)와; 상기 비교부(70)의 출력된 비교값의 전압 레벨과 기준전압(VREF)의 레벨을 비교하여 출력하는 검출부(80)와; 상기 검출부(80)의 출력신호를 입력받아 프리차지제어신호(PCT)와 제1,제2 등화신호(EQ1),(EQ2)를 출력하는 제어부(90)로 구성하며, 이와 같이 구성한 본 고안에 따른 일실시예의 동작 및 작용효과를 상세히 설명하면 다음과 같다.

우선, 도 6의 타이밍도에서 라스바신호(RASB)가 고전위일 때, 즉 비트라인페어가 디스에이블되면, 비교부(70)에서 비트라인(BL)과 비트라인바( )의 전압을 비교하여 그 비교값을 출력하면, 그 비교값을 입력받은 검출부(80)는 기준전압(VREF)의 레벨과 비교하여 제어부(90)로 출력한다.

이때, 상기 비교부(70)의 비교값이 상기 기준전압(VREF)의 소정 레벨이상이면, 상기 제어부(90)는 프리차지제어신호(RCT)를 고전위로 출력하고 소모 전류량을 감소시키기 위하여 제1,제2 등화신호(EQ1),(EQ2) 중 하나의 등화신호만 고전위로 출력하여 제1,제2 엔모스 트랜지스터(NM1),(NM2) 및 제3 엔모스 트랜지스터(NM3) 또는 제4 엔모스 트랜지스터(NM4)를 턴온시켜 상기 비트라인(BL)과 비트라인바( )를 프리차지 및 등화시킨다.

반면에, 상기 비교부(70)의 비교값이 상기 기준전압(VREF)의 소정 레벨이하이면, 상기 제어부(90)는 제1,제2 등화신호(EQ1),(EQ2) 및 프리차지제어신호(RCT)를 고전위로 출력하여 제1 내지 제4 엔모스 트랜지스터(NM1∼NM4)를 모두 턴온시켜 빠른시간내에 상기 비트라인(BL)과 비트라인바( )를 프리차지 및 등화시킨다.

그리고, 도 6의 타이밍도에서 상기 라스바신호(RASB)가 저전위가 되면, 상기 제어부(90)는 등화신호(EQ1),(EQ2) 및 프리차지제어신호(PCT)를 저전위로 인가하여 제1,제2,제3,제4 엔모스 트랜지스터(NM1∼NM4)는 턴오프시키고, 리드에 필요한 상태로 비트라인(BL)은 전기적으로 플로팅(Floating)상태가 된다.

따라서, 상기와 같이 플로팅상태에서 리드에 의해 셀의 데이터가 상기 비트라인(BL)에 실리면, 증폭 인에이블 신호에 의해 센스앰프부(30)가 구동되어 상기 비트라인(BL)은 메모리 어레이부(10),(20)의 데이터 값에 따라 고전위 또는 저전위로 된다.

그후, 도 6의 타이밍도에서 다시 상기 라스바신호(RASB)가 고전위상태가 되면, 상기 비트라인(BL)과 비트라인바( )의 전압레벨을 비교하여 등화신호(EQ1),(EQ2) 및 프리차지제어신호(PCT)를 등화회로부에 인가하여 상기 비트라인(BL)과 비트라인바( )를 프리차지 및 등화시킨다.

상기에서 상세히 설명한 바와 같이, 본 고안은 비트라인과 비트라인바에 인가된 전압을 검출하여 기준전압 레벨 이하일 경우 등화회로부내 복수 개의 엔모스 트랜지스터를 턴온시킴으로써, 등화시 소요기간을 줄여 고속동작하고, 상기 비트라인과 비트라인바에 인가된 전압이 기준전압 레벨 이상일 경우 상기 등화회로부내의 소정의 엔모스 트랜지스터를 턴오프시켜 전류소모를 억제하는 효과가 있다.

Claims

비트라인과 비트라인바에 인가된 데이터의 전위를 비교하여 그 비교값에 따라 등화신호 및 프리차지제어신호를 출력하는 등화제어부와; 상기 등화제어부의 등화신호 및 프리차지제어신호를 인가받아 상기 비트라인과 비트라인바를 동일한 전위로 등화시키는 등화회로부로 구성하여 된 것을 특징으로 하는 반도체 메모리의 등화 회로.
제1항에 있어서, 상기 등화회로부는 비트라인과 비트라인바에 각각의 소오스가 접속되고, 각 드레인에 ½전원전압을 인가받으며, 각각의 게이트에 인가되는 프리차지제어신호에 따라 도통제어되는 제1,제2 엔모스 트랜지스터와; 소오스와 드레인이 각각 비트라인과 비트라인바에 접속하며, 각각의 게이트에 인가되는 제1,제2 등화신호에 따라 도통제어되는 제3,제4 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 반도체 메모리의 등화 회로.
제1항에 있어서, 상기 등화제어부는 비트라인과 비트라인바의 전압레벨을 비교하여 그에 따른 비교값을 출력하는 비교부와; 상기 비교부의 출력된 비교값의 전압 레벨과 기준전압 레벨을 비교하여 출력하는 검출부와; 상기 검출부의 출력신호를 입력받아 프리차지제어신호와 제1,제2 등화신호를 출력하는 제어부로 구성 된 것을 특징으로 하는 반도체 메모리의 등화 회로.