KR20080060618A

KR20080060618A - 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터독출 방법 및 프로그램 검증 방법

Info

Publication number: KR20080060618A
Application number: KR1020060134942A
Authority: KR
Inventors: 박성훈; 김덕주; 양창원
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-12-27
Filing date: 2006-12-27
Publication date: 2008-07-02
Also published as: US7515476B2; KR100881468B1; US20080158987A1

Abstract

본원 발명의 불휘발성 메모리 장치는 메모리 셀어레이와 접속된 이븐 비트라인 및 오드 비트라인과, 상기 이븐 비트라인과 연결되어 특정 데이터를 저장하는 제1 레지스터와, 상기 오드 비트라인과 연결되어 특정 데이터를 저장하는 제2 레지스터와, 상기 이븐 비트라인과 상기 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와, 상기 오드 비트라인과 상기 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시키거나 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부와, 상기 이븐 비트라인과 이븐 감지노드를 접속시키고, 상기 오드 비트라인과 오드 감지노드를 접속시키는 비트라인 선택부를 포함하는 것을 특징으로 한다.

불휘발성 메모리 장치

Description

불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법{The non volatile memory device and method for reading out data and method for verifying programming thereof}

도 1은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 구성을 도시한 회로도이다.

도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 데이터 독출 동작시에 인가되는 각종 전압신호를 도시한 파형도이다.

도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 검증 동작시에 인가되는 각종 전압신호를 도시한 파형도이다.

<도면의 주요 부분에 대한 설명>

100: 메모리 셀 어레이

110: 비트라인 선택부

122: 제1 프리차지부

126: 제2 프리차지부

132: 제1 레지스터

136: 제2 레지스터

본 발명은 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법에 관한 것으로, 더욱 상세하게는 비트라인 간의 커플링의 영향을 받지 않도록 구성한 불휘발성 메모리 장치와 그 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법에 관한 것이다.

종래의 불휘발성 메모리 장치는 하나의 감지노드를 통하여 이븐 비트라인과 오드 비트라인에 대해 프로그램하고 프로그램 여부를 검증하는 방식을 사용함으로써 해당 동작들을 수행하는데 많은 시간이 소요되고 있다.

또한, 독출 또는 검증 과정 중 센싱 구간에서는 통상적으로 비트라인이 플로팅 상태를 유지하도록 하며, 이때 인접한 두 비트라인에 각각 프로그램된 셀과 소거된 셀을 포함하는 워드라인이 선택된 경우에는 두 비트라인간에 커플링 커패시터의 영향을 받아 다른 비트라인 레벨에 변화를 주어 독출 동작 결과 원래 저장된 데이터와 다른 결과를 출력할 수 있다. 특히, 최근 하나의 셀에 여러 개의 비트를 저장하는 멀티 레벨 셀의 기술을 적용하게 되면서, 하나의 셀이 나타내는 셀의 상태는 더욱 많아지게 되며, 이에 따라 셀의 상태를 구분 짓는 문턱전압의 간격은 크게 감소하고 있는 상태이다. 따라서, 비트라인간 커플링에 의해 오동작이 일어날 가능성은 더욱 높아지고 있다.

상술한 문제점을 해결하기 위하여, 본원 발명은 각 비트라인 별로 데이터 저 장용 레지스터가 접속되는 것을 특징으로 하는 페이지 버퍼를 포함한 불휘발성 메모리 장치를 제공하는 것을 목적으로 한다. 또한, 이븐 비트라인과 오드 비트라인에 대해 동시에 프리차지시키고 동시에 비트라인 레벨을 평가하는 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법을 제공하는 것을 목적으로 한다.

상술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치는 메모리 셀어레이와 접속된 이븐 비트라인 및 오드 비트라인과, 상기 이븐 비트라인과 연결되어 특정 데이터를 저장하는 제1 레지스터와, 상기 오드 비트라인과 연결되어 특정 데이터를 저장하는 제2 레지스터와, 상기 이븐 비트라인과 상기 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와, 상기 오드 비트라인과 상기 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시키거나 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부와, 상기 이븐 비트라인과 이븐 감지노드를 접속시키고, 상기 오드 비트라인과 오드 감지노드를 접속시키는 비트라인 선택부를 포함하는 페이지 버퍼를 구비한 것을 특징으로 한다.

또한, 본원 발명의 불휘발성 메모리 장치의 데이터 독출 방법은 이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나, 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와, 오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시키 거나, 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부를 포함하는 불휘발성 메모리 장치를 제공하는 단계와, 상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드를 하이 레벨로 프리차지시키는 단계와, 하이레벨의 비트라인 선택신호를 인가하여 상기 이븐 비트라인과 상기 이븐 감지노드, 상기 오드 비트라인과 상기 오드 감지노드를 동시에 접속시키는 단계와, 드레인 선택 트랜지스터를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인들을 접속시키는 단계와, 상기 특정 메모리셀과 접속된 워드라인에 로우 레벨의 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와, 소스 선택 트랜지스터를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시키는 단계와, 상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드에 보충 전류를 공급하는 단계와, 상기 각 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부를 평가하고 리드 신호를 인가하여 특정 셀의 전압 레벨을 상기 제1 레지스터 및 제2 레지스터에 각각 인가하는 단계를 포함하는 것을 특징으로 한다.

또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 검증 방법은 이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나, 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와, 오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시 키거나, 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부를 포함하는 불휘발성 메모리 장치를 제공하는 단계와, 상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드를 하이 레벨로 프리차지시키는 단계와, 하이레벨의 비트라인 선택신호를 인가하여 상기 이븐 비트라인과 상기 이븐 감지노드, 상기 오드 비트라인과 상기 오드 감지노드를 동시에 접속시키는 단계와, 드레인 선택 트랜지스터를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인들을 접속시키는 단계와, 상기 특정 메모리셀과 접속된 워드라인에 검증 기준 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와, 소스 선택 트랜지스터를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시키는 단계와, 상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드에 보충 전류를 공급하는 단계와, 상기 각 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부를 평가하고 리드 신호를 인가하여 특정 셀의 전압 레벨을 상기 제1 레지스터 및 제2 레지스터에 각각 인가하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.

도 1은 본원 발명의 일실시예에 따른 불휘발성 메모리 장치의 구성을 도시한 회로도이다.

상기 불휘발성 메모리 장치는 메모리 셀 어레이(100), 메모리 셀 어레이와 접속된 이븐 비트라인(BLe) 및 오드 비트라인(BLo), 이븐 비트라인(BLe)과 연결되어 특정 데이터를 저장하는 제1 레지스터(132), 오드 비트라인(BLo)과 연결되어 특정 데이터를 저장하는 제2 레지스터(136), 상기 이븐 비트라인(BLe)과 상기 제1 레지스터(132)의 접속점에 형성되는 이븐 감지노드(SOe), 상기 오드 비트라인(BLo)과 상기 제2 레지스터(136)의 접속점에 형성되는 오드 감지노드(SOo), 상기 이븐 감지노드(SOe)를 하이레벨로 프리차지시키거나 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부(122), 상기 오드 감지노드(SOo)를 하이레벨로 프리차지시키거나 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부(126), 비트라인 선택 신호(BSLe, BSLo)에 따라 상기 이븐 비트라인(BLe)과 이븐 감지노드(SOe)를 접속시키고 상기 오드 비트라인(BLo)과 오드 감지노드(SOo)를 접속시키는 비트라인 선택부(110)를 포함하는 페이지 버퍼를 구비한다.

메모리 셀 어레이(100)는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이(100)는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 연결된 메모리 셀들을 포함하는데 이를 스트링(string) 구조라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들 이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.

상기 비트라인 선택부(110)는 디스차지 신호(DISCHe, DISCHo)에 응답하여 제어신호(VIRPWR)를 비트라인(BLe 또는 BLo)에 공급하는 NMOS 트랜지스터(N112, N114)를 포함한다. 또한, 비트라인 선택 신호(BSLe, BSLo)에 응답하여 비트라인들(BLe, BLo)과 감지노드(SO)를 각각 접속시키는 NMOS 트랜지스터(N116, N118)를 포함한다.

상기 제1 프리차지부(122)는 로우레벨의 제1 프리차지 신호(PRECH_N1)에 응답하여 상기 이븐 감지노드(SOe)에 대하여 전원 전압을 인가시키는 제1 PMOS 트랜지스터(P122)와, 로우레벨의 제2 프리차지 신호(PRECH_N2)에 응답하여 상기 이븐 감지노드(SOe)에 대하여 보충 전류를 공급하는 제2 PMOS 트랜지스터(P124)와, 상기 제2 PMOS 트랜지스(P124)의 드레인과 상기 이븐 감지노드(SOe)에 접속되어 상기 제2 PMOS 트랜지스터(P124)를 통과하는 전류의 역류를 방지하는 다이오드 접속된 제3 PMOS 트랜지스터(P123)를 포함한다. 이때, 제2 프리차지 신호(PRECH_N2)가 로우레벨이 되어도 다이오드 접속된 제3 PMOS 트랜지스터(P123)에 의하여 전류만 공급되며, 이븐 감지노드(SOe)의 전압레벨에 영향을 주지않는다.

상기 제2 프리차지부(126)는 로우레벨의 제1 프리차지 신호(PRECH_N1)에 응답하여 상기 오드 감지노드(SOo)에 대하여 전원 전압을 인가시키는 제4 PMOS 트랜지스터(P126)와, 로우레벨의 제2 프리차지 신호(PRECH_N2)에 응답하여 상기 오드 감지노드(SOo)에 대하여 보충 전류를 공급하는 제5 PMOS 트랜지스터(P128)와, 상기 제5 PMOS 트랜지스터(P128)의 드레인과 상기 오드 감지노드(SOo)에 접속되어 상기 제5 PMOS 트랜지스터(P128)를 통과하는 전류의 역류를 방지하는 다이오드 접속된 제6 PMOS 트랜지스터(P127)를 포함한다. 마찬가지로, 제2 프리차지 신호(PRECH_N2)가 로우레벨이 되어도 다이오드 접속된 제6 PMOS 트랜지스터(P127)에 의하여 전류만 공급되며, 오드 감지노드(SOo)의 전압레벨에 영향을 주지않는다.

상기 제1 레지스터(132)는 두 개의 인버터(IV132, IV134)로 구성된 래치와, 상기 래치의 제1 노드(QA)와 접속되며 이븐 감지노드(SOe)의 전압레벨에 응답하여 턴온되는 PMOS 트랜지스터(P134), 상기 PMOS 트랜지스터(P134)와 전원 전압 사이에 접속되며 제1 제어신호(READ_Ne)에 응답하여 턴온되는 PMOS 트랜지스터(P132)를 포함한다.

상기 제2 레지스터(136)는 두 개의 인버터(IV136, IV138)로 구성된 래치와, 상기 래치의 제1 노드(QB)와 접속되며 오드 감지노드(SOo)의 전압레벨에 응답하여 턴온되는 PMOS 트랜지스터(P136), 상기 PMOS 트랜지스터(P136)와 전원 전압 사이에 접속되며 제2 제어신호(READ_No)에 응답하여 턴온되는 PMOS 트랜지스터(P136)를 포함한다.

도면을 참조하여, 상기 불휘발성 메모리 장치의 데이터 독출 동작을 살펴보기로 한다.

(1) T1 구간

먼저 특정 비트라인을 하이 레벨의 특정 전압레벨로 프리차지시키기 전에, 제어신호의 입력단과 각 비트라인 사이에 접속된 NMOS 트랜지스터(N112, N114)에 하이레벨의 디스차지 신호(DISCHe, DISCHo)를 동시에 인가하여 이븐 비트라인 및 오드 비트라인 쌍과 제어신호 입력단을 접속시킨다. 따라서, 각 비트라인(BLe, BLo)에 바이어스 전압 역할을 하는 제어신호(VIRPWR)가 인가되는데, 이때 제어신호(VIRPWR)는 로우 레벨로 유지된다. 따라서, 각 비트라인(BLe, BLo)은 제어신호(VIRPWR)가 공급하는 전압레벨, 즉 0V 로 디스차지된다.

또한, 로우 레벨의 제1 프리차지 신호(PRECH_N1)를 공급하여 상기 PMOS 트랜지스터(P122, P126)를 동시에 턴온 시킴으로서, 각 감지노드(SOe, SOo)를 하이레벨로 프리차지 시킨다. 이와 같이 각 비트라인(BLe, BLo)을 디스차지 시키고, 각 감지노드(SOe, SOo)를 하이레벨로 프리차지시킴으로서 초기 설정을 한다.

한편, 각 레지스터의 제1 노드(QA, QB)에는 로우 레벨의 데이터가 저장되도록 초기화된다.

(2) T2 구간

먼저 하이레벨(Vcc+Vth)의 비트라인 선택신호(BSLe, BSLo)를 동시에 인가하여 NMOS 트랜지스터(N116, N118)를 턴온시킨다. 따라서, 각 비트라인(BLe, BLo)과 감지노드(SOe, SOo)가 각각 접속되어 각 비트라인(BLe, BLo)이 하이레벨(Vcc)로 프 리차지된다.

드레인 선택 트랜지스터(DSL)를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 비트라인(BLe, BLo)들을 접속시킨다.

또한, 선택된 워드라인, 즉 상기 특정 메모리셀과 접속된 워드라인에는 OV의 전압을 인가하고, 선택되지 않은 그 밖의 워드라인에는 일정 레벨의 전압(Vread)을 인가한다.

또한, 소스 선택 트랜지스터(SSL)를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통 소스라인에 접속시킨다. 이를 통해 상기 메모리 셀 어레이의 셀 스트링 양단 중 일단은 비트라인과 접속시키고, 일단은 공통소스라인과 접속 시킴으로써, 감지노드에서 비트라인을 통하여 공통소스라인으로 이어지는 전류 경로가 형성된다.

(3) T3 구간

다음으로, 하이레벨로 인가되던 제2 프리차지 신호(PRECH_N2)를 로우레벨로 천이시켜 PMOS 트랜지스터(P124, P128)를 턴온시키고, 잠시 후에 로우레벨로 인가되던 제1 프리차지 신호(PRECH_N1)를 하이레벨로 천이시켜 PMOS 트랜지스터(P122, P126)를 턴오프시킨다.

상기 제1 프리차지 신호(PRECH_N1)는 앞선 구간(T1, T2)에서 각 감지노드와 비트라인들을 하이레벨로 프리차지시키는 역할을 한다.

또한, 상기 제2 프리차지 신호(PRECH_N2)는 이후 설명할 비트라인의 레벨을 평가하고 감지노드의 전압레벨을 센싱하는 구간(T4)에서 각 비트라인(BLe, BLo)에 보충 전류를 공급하여 비트라인들이 플로팅(floating) 되는 것을 방지하는 역할을 한다. 이로 인해, 이븐 비트라인과 접속된 특정 셀과 그와 인접해 있는 오드 비트라인과 접속된 특정 셀에 대하여, 센싱 구간에서도 전류가 공급되므로 인접 비트라인간의 커플링에 의한 오동작을 방지할 수 있다.

(4) T4 구간

다음으로, 각 비트라인(BLe, BLo)의 전압레벨의 변화 정도에 따라 특정 셀의 프로그램 여부를 판단하는 평가 단계를 거치고, 일정시간이 지난 후에 각 감지 노드(SOe, SOo)의 전압 레벨에 따라 특정 셀의 프로그램 여부를 각 레지스터(132, 136)에 저장한다.

평가 단계에서는, 선택된 셀이 프로그램된 셀인 경우 공통 소스라인으로 빠져나가는 전류가 무시할만한 수준의 양이므로, 비트라인 전압레벨의 변화가 작다. 그러나 선택된 셀이 소거된 셀인 경우에는 비트라인으로 공급해주는 전류가 공통 소스라인으로 빠져나가게 되어 비트라인 레벨이 낮아지게 된다. 결국, 상기 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부가 평가된다.

다음으로, 감지노드의 전압레벨에 따라 특정 셀의 프로그램 여부를 저장하기 위해, 각 레지스터(132, 136)의 PMOS 트랜지스터(P132, P136)에 제1 및 제2 제어신호(READ_Ne, READ_No)를 동시에 인가하여 감지노드의 전압레벨에 따라 전원 전압이 각 레지스터(132, 136)에 인가될 수 있도록 한다.

따라서, 특정 셀이 프로그램되어 감지노드(SOe 또는 SOo)의 전압 레벨의 변화가 작은 경우에는 각 레지스터(132 또는 136)의 PMOS 트랜지스터(P134 또는 P138)가 턴오프되어 초기에 저장된 로우 레벨 데이터를 유지하게 된다.

그러나, 특정 셀이 프로그램되지 않은 경우 감지노드(SOe 또는 SOo)의 전압 레벨이 로우레벨로 변하므로 각 레지스터(132 또는 136)의 PMOS 트랜지스터(P134 또는 P138)가 턴온되어 각 레지스터(132 또는 136)에 하이 레벨 데이터가 저장되게 된다.

도 2의 파형도와 거의 유사하며 다만, T2 구간에서 선택된 워드라인에는 도 2와 달리 검증 기준전압이 인가된다. 이는 프로그램 검증 동작이 데이터 독출동작과 거의 유사하게 진행된다는 점에서 비롯된 것이다.

(1) T1 구간

전체적인 동작은 앞선 도 2의 동작과 동일하다.

(2) T2 구간

전체적인 동작은 앞선 도 2의 동작과 유사하며, 워드 라인에 인가되는 전압에 차이가 있다.

선택된 워드라인, 즉 상기 특정 메모리셀과 접속된 워드라인에는 해당 셀이 프로그램 되었는지 여부를 판단하기 위해, 검증 기준 전압을 인가하고, 선택되지 않은 그 밖의 워드라인에는 일정 레벨의 전압(Vread)을 인가한다.

선택된 셀의 프로그램 여부에 따라 상기 비트라인의 전압레벨이 변화한다는 구성은 동일하다.

(3) T3 구간, T4 구간

전체적인 동작은 앞선 도 2의 동작과 동일하다.

상술한 본원 발명의 구성에 따라, 이븐 비트라인 및 오드 비트라인에 대한 데이터 독출 또는 프로그램 검증 동작을 동시에 실시함으로써 종래의 방법에 비해 데이터 독출 또는 프로그램 검증에 있어서 2배 이상으로 속도가 향상될 수 있다.

또한, 이븐 비트라인 및 오드 비트라인에 대한 데이터 독출 또는 프로그램 검증 동작을 동시에 실시함으로써, 특정 비트라인에 대한 데이터 독출 또는 프로그램 검증 동작시 발생하게 되는 인접 비트라인의 커플링에 의한 오동작을 방지할 수 있다.

Claims

메모리 셀어레이와 접속된 이븐 비트라인 및 오드 비트라인과,

상기 이븐 비트라인과 연결되어 특정 데이터를 저장하는 제1 레지스터와,

상기 오드 비트라인과 연결되어 특정 데이터를 저장하는 제2 레지스터와,

상기 이븐 비트라인과 상기 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와

상기 오드 비트라인과 상기 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시키거나 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부와,

상기 이븐 비트라인과 이븐 감지노드를 접속시키고, 상기 오드 비트라인과 오드 감지노드를 접속시키는 비트라인 선택부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서, 상기 비트라인 선택부는 제1 비트라인 선택신호에 응답하여 상기 이븐 비트라인과 상기 이븐 감지노드를 접속시키는 제1 NMOS 트랜지스터와,

제2 비트라인 선택신호에 응답하여 상기 오드 비트라인과 상기 오드 감지노드를 접속시키는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제2항에 있어서, 상기 제1 비트라인 선택신호 및 제2 비트라인 선택신호는 상기 이븐 비트라인과 상기 이븐 감지노드의 접속시점과 상기 오드 비트라인과 상기 오드 감지노드의 접속시점이 동일하도록 인가되는 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서, 상기 비트라인 선택부는 특정 레벨의 제어신호를 인가하는 제어신호 입력단과,

제1 디스차지 신호에 응답하여 상기 이븐 비트라인과 제어신호 입력단을 접속시키는 제3 NMOS 트랜지스터와,

제2 디스차지 신호에 응답하여 상기 오드 비트라인과 제어신호 입력단을 접속시키는 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제4항에 있어서, 상기 제1 디스차지 신호 및 제2 디스차지 신호는 상기 이븐 비트라인과 상기 제어신호 입력단의 접속시점과 상기 오드 비트라인과 제어신호의 접속시점이 동일하도록 인가되는 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서, 상기 제1 프리차지부는 로우레벨의 제1 프리차지 신호에 응답하여 상기 이븐 감지노드에 대하여 전원 전압을 인가시키는 제1 PMOS 트랜지스터 와,

로우레벨의 제2 프리차지 신호에 응답하여 상기 이븐 감지노드에 대하여 보충 전류를 공급하는 제2 PMOS 트랜지스터와,

상기 제2 PMOS 트랜지스터의 드레인과 상기 이븐 감지노드에 접속되어 상기 제2 PMOS 트랜지스터를 통과하는 전류의 역류를 방지하는 다이오드 접속된 제3 PMOS 트랜지스터를 포함하는 불휘발성 메모리 장치.
제1항에 있어서, 상기 제2 프리차지부는 로우레벨의 제1 프리차지 신호에 응답하여 상기 오드 감지노드에 대하여 전원 전압을 인가시키는 제4 PMOS 트랜지스터와,

로우레벨의 제2 프리차지 신호에 응답하여 상기 오드 감지노드에 대하여 보충 전류를 공급하는 제5 PMOS 트랜지스터와,

상기 제5 PMOS 트랜지스터의 드레인과 상기 이븐 감지노드에 접속되어 상기 제5 PMOS 트랜지스터를 통과하는 전류의 역류를 방지하는 다이오드 접속된 제6 PMOS 트랜지스터를 포함하는 불휘발성 메모리 장치.
이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나, 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와,

오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레 벨로 프리차지시키거나, 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부를 포함하는 불휘발성 메모리 장치를 제공하는 단계와,

상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드를 하이 레벨로 프리차지시키는 단계와,

하이레벨의 비트라인 선택신호를 인가하여 상기 이븐 비트라인과 상기 이븐 감지노드, 상기 오드 비트라인과 상기 오드 감지노드를 동시에 접속시키는 단계와,

드레인 선택 트랜지스터를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인들을 접속시키는 단계와,

상기 특정 메모리셀과 접속된 워드라인에 로우 레벨의 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와,

소스 선택 트랜지스터를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시키는 단계와,

상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드에 보충 전류를 공급하는 단계와,

상기 각 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부를 평가하고 리드 신호를 인가하여 특정 셀의 전압 레벨을 상기 제1 레지스터 및 제2 레지스터에 각각 인가하는 단계

를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.
제8항에 있어서, 상기 프리차지 단계를 수행하기 전에 제어신호의 입력단과 상기 이븐 비트라인 및 오드 비트라인 쌍 사이에 접속된 NMOS 트랜지스터들에 대하여 하이레벨의 디스차지 신호를 동시에 인가하여 상기 각 비트라인들과 제어신호 입력단을 접속시키는 단계와,

상기 제어신호 입력단에 로우 레벨의 특정 전압을 인가하여 상기 각 비트라인들을 디스차지시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.
제8항에 있어서, 상기 이븐 감지노드 및 오드 감지노드를 하이레벨로 프리차지 시키는 단계는 전원전압과 각 감지노드 사이에 접속된 각각의 제1 PMOS 트랜지스터의 게이트에 로우 레벨의 제1 프리차지 신호를 인가하여 상기 각 감지노드를 상기 전원전압과 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.
제10항에 있어서, 상기 이븐 감지노드 및 오드 감지노드에 보충 전류를 공급하는 단계는 전원전압과 접속된 각각의 제2 PMOS 트랜지스터의 게이트에 로우레벨의 제2 프리차지 신호를 인가하여 상기 제2 PMOS 트랜지스터의 드레인과 각 감지노드 사이에 다이오드 접속된 제3 PMOS 트랜지스터를 통하여 상기 전원전압으로부터 보충 전류를 공급시키는 단계와,

상기 제1 프리차지 신호를 하이레벨로 천이시켜 상기 각 감지노드의 프리차지를 중단시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데 이터 독출 방법.
이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나, 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와,

오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시키거나, 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부를 포함하는 불휘발성 메모리 장치를 제공하는 단계와,

상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드를 하이 레벨로 프리차지시키는 단계와,

하이레벨의 비트라인 선택신호를 인가하여 상기 이븐 비트라인과 상기 이븐 감지노드, 상기 오드 비트라인과 상기 오드 감지노드를 동시에 접속시키는 단계와,

드레인 선택 트랜지스터를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인들을 접속시키는 단계와,

상기 특정 메모리셀과 접속된 워드라인에 검증 기준 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와,

소스 선택 트랜지스터를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시키는 단계와,

상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드에 보충 전류를 공급하는 단계와,

상기 각 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부를 평가하고 리드 신호를 인가하여 특정 셀의 전압 레벨을 상기 제1 레지스터 및 제2 레지스터에 각각 인가하는 단계

를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.
제12항에 있어서, 상기 프리차지 단계를 수행하기 전에 제어신호의 입력단과 상기 이븐 비트라인 및 오드 비트라인 쌍 사이에 접속된 NMOS 트랜지스터들에 대하여 하이레벨의 디스차지 신호를 동시에 인가하여 상기 각 비트라인들과 제어신호 입력단을 접속시키는 단계와,

상기 제어신호 입력단에 로우 레벨의 특정 전압을 인가하여 상기 각 비트라인들을 디스차지시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.
제12항에 있어서, 상기 이븐 감지노드 및 오드 감지노드를 하이레벨로 프리차지 시키는 단계는 전원전압과 각 감지노드 사이에 접속된 각각의 제1 PMOS 트랜지스터의 게이트에 로우 레벨의 제1 프리차지 신호를 인가하여 상기 각 감지노드를 상기 전원전압과 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.
제14항에 있어서, 상기 이븐 감지노드 및 오드 감지노드에 보충 전류를 공급하는 단계는 전원전압과 접속된 각각의 제2 PMOS 트랜지스터의 게이트에 로우레벨의 제2 프리차지 신호를 인가하여 상기 제2 PMOS 트랜지스터의 드레인과 각 감지노드 사이에 다이오드 접속된 제3 PMOS 트랜지스터를 통하여 상기 전원전압으로부터 보충 전류를 공급시키는 단계와,

상기 제1 프리차지 신호를 하이레벨로 천이시켜 상기 각 감지노드의 프리차지를 중단시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.