KR101120712B1 - 메모리 어레이 아키텍처에 기반한 크로스포인트용 정류 소자 - Google Patents

메모리 어레이 아키텍처에 기반한 크로스포인트용 정류 소자 Download PDF

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KR101120712B1
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Abstract

크로스포인트 메모리 아키텍처 내의 대칭적 또는 실질적으로 대칭적인 저항성 메모리 소자를 구동시키는 정류 소자로서 사용되는 비대칭으로 프로그래밍된 메모리 재료(고체 전해질 재료 등)를 설명한다. 고체 전해질 소자(SE)는 (ON 상태에서 금속 필라멘트이기 때문에) OFF 상태에서 매우 높은 저항 및 ON 상태에서 매우 낮은 저항을 갖는다. 이들 속성은 이 소자를 거의 이상적인 다이오드로 만든다. 메모리 소자의 (프로그래밍/판독/소거 중에) 전류의 통과 중에, 고체 전해질 재료는 또한 낮은 저항 상태로 프로그래밍된다. 고체 전해질 재료의 최종 상태는 메모리 재료의 최종 상태가 원하는 상태가 되는 것을 확인하는 동안 높은 저항 상태로 반전된다.
크로스포인트 어레이, 메모리 재료, 정류 소자, 저항성 메모리 소자, 전극, 크로스바 소자, 전류 밀도, 고체 전해질 재료, 프로그래밍, 판독, 소거, 비트 라인, 워드 라인, ON 상태, OFF 상태

Description

메모리 어레이 아키텍처에 기반한 크로스포인트용 정류 소자{RECTIFYING ELEMENT FOR A CROSSPOINT BASED MEMORY ARRAY ARCHITECTURE}
본 발명은 일반적으로 메모리 기술에 관한 것이다. 보다 일반적으로, 본 발명은 비대칭적으로 프로그래밍된 높은 ON/OFF 비율 메모리 재료의 사용 및 대칭적 또는 실질적으로 대칭적인 저항성 메모리 소자를 구동하는 다이오드로서 이용되는 장치에 관한 것이다. 보다 구체적으로는, 본 발명은 크로스포인트 어레이 아키텍처에서 대칭적 또는 실질적으로 대칭적인 저항성 메모리 소자를 구동하는 다이오드로서 고체 전해질(solid electrolyte; SE)을 사용하는 것에 관한 것이다. 새로운 어레이 아키텍처를 다루는 것 이외에, 메모리 재료를 정류하는 고체 전해질 재료를 사용하는데 요구되는 장치 구조, 재료 선택, 전압 시퀀스 등을 설명한다.
다음은 크로스포인트 어레이의 일반적인 지침을 제공한다.
미국특허 제6,980,463호에서는, TMR(Tunneling Magneto Resistive) 소자에 접속된 스위칭 소자로서 정류 소자(예컨대, p-n 접합 다이오드)를 사용하는 구조를 갖는 반도체 메모리 장치가 개시되어 있으며, 여기서 설명되는 구조는 크로스포인트 셀을 실현할 수 있는 단순한 구조이다.
미국특허 제7,046,546호에서는, 정류 소자일 수 있는 메모리 장치 및 판독 스위칭 소자를 갖는 크로스포인트 메모리 셀이 개시되어 있다.
미국특허 제6,987,689호에서는, 적절한 전극 재료의 선택에 의한 크로스포인트 메모리 소자에서의 고유 정류를 달성할 수 있는 가능성이 개시되어 있다.
Stasiak 등에게 허여된 미국특허 제7,034,332호에서는, 기판 및 이 기판에 배치된 복수의 자기-정렬 나노 정류 소자를 포함하는 메모리 장치가 개시되어 있으며, 여기서 각각의 나노 정류 소자는 복수의 제 1 전극 라인을 갖고, 복수의 자기-정렬 나노 정류 소자를 형성하는 복수의 제 1 전극 라인 상에 복수의 장치 구조가 배치되어 있다. Stasiak의 설계에 따라, 스위칭 소자는 상 변화 재료로 이루어져 있다.
미국특허 제6,778,426호에서는, TMR(Tunneling Magneto Resistive) 소자 대신에 상 변화 메모리 소자를 사용하는 MRAM(magnetic random access memory)이 개시되어 있다.
미국특허 제4,795,657호에서는, 정류 소자 및 메모리 소자를 갖는 메모리 셀이 개시되어 있다.
Terry L. Gilton에게 허여된 미국특허 제6,855,975호에서는, 다이오드 및 유리 전해질 소자를 포함하는 집적 회로 내의 집적된 프로그램 가능한 도체 메모리 셀 및 다이오드 장치가 개시되어 있는데, 여기서 유리 전해질 소자는 내부에 혼합 또는 용해된 금속 이온을 갖고 인가된 전압의 영향 하에 도전성 경로를 선택적으로 형성할 수 있다. Gilton 특허의 일 실시예에서, 다이오드와 메모리 셀 모두는 게 르마늄 셀레나이드(예컨대, Ge2Se8 또는 Ge25Se75)와 같은 칼코게나이드 유리(chalcogenide glass)를 포함한다. 이 Gilton 특허의 실시예에서, 제 1 다이오드 소자는 제 1 도전형을 갖는 칼코게나이드 유리층을 포함하고, 제 2 다이오드 소자는 제 1 도전형과 반대의 제 2 도전형을 갖는, 비스무트(bismuth)와 같은 소자로 도핑된 칼코게나이드 유리층을 포함하며, 메모리 셀은 내부에 은 이온을 갖는 칼코게나이드 유리 소자를 포함한다.
미국특허 제7,042,757호는 1R1D 블록 아키텍처 자기 메모리 장치를 제공한다. Perner 참고문헌은 자기 메모리 장치에 관한 것으로, 특히 자기 랜덤 액세스 메모리 어레이(MRAM)와 같은 크로스포인트 저항성 장치에 관한 것이다. PN 다이오드를 합체함으로써, 크로스포인트 어레이의 효율적인 사이즈가 전통적인 1,000 행 × 1,000 열을 넘어 증가될 수 있다.
미국특허 제7,031,185호에서는, 복수의 워드 라인, 복수의 비트 라인, 이 워드 라인과 비트 라인에 의해 형성되는 복수의 크로스포인트, 및 복수의 메모리 셀 - 이 메모리 셀 각각은 크로스포인트 중 다른 하나에 위치함 - 을 포함하는 저항성 크로스포인트 셀 어레이가 개시되어 있는데, 여기서 제 1 비트 라인은 비트 라인의 전체 길이를 따라 분포된 직렬 다이오드를 포함하여 제 1 비트 라인을 따라 위치한 연관된 메모리 셀 각각은 분포된 직렬 다이오드와 연관된 워드 라인 사이에 연결된다.
Sharma 등에게 허여된 미국특허 제6,885,573호에서는, MRAM 장치에서 사용되 는 다이오드 및 이 장치의 제조 방법이 개시되어 있다. Sharma 등은 복수의 워드 라인, 복수의 비트 라인, 및 메모리 셀의 저항성 크로스포인트 어레이를 갖는 데이터 저장 장치를 개시하고 있다. 각 메모리 셀은 비트 라인에 접속되고 각 워드 라인에 더 접속된 절연 다이오드에 접속된다. 이 절연 다이오드는 비트 라인으로부터 워드 라인까지 단방향 도전성 경로를 제공한다. 각 워드 라인은 공통 금속-반도체 접점을 워드 라인을 공유하는 각 다이오드에 제공함으로써, 각 다이오드는 공통 금속-반도체 접점의 반도체 부분과 그 각 메모리 셀 사이에 위치한 개별적인 금속 접점을 갖는다. Sharma 등의 MRAM 장치는 어레이 내의 누설 전류를 제한하도록 향상된 단방향성 소자를 갖는다.
미국특허 제6,754,097호에서는, 크로스포인트 네트워크로서 접속된 자기저항성 장치 또는 상 변화 재료의 메모리 소자가 개시되어 있는데, 여기서 다이오드 또는 트랜지스터와 같은 블로킹 장치가 자기저항성 장치에 접속될 수 있다.
미국특허 제6,678,189호에서는, 폴리머 메모리 요소, 자기 터널 접합(SDT 접합은 자기 터널 접합형임), 또는 상 변화 장치와 같은 박막 메모리 요소를 포함할 수 있는 메모리 셀 요소가 개시되어 있다. 각 메모리 셀은 단방향성 소자에 의해서만 제 1 방향으로 도전성 경로를 제공하는데 제한되고, 여기서 이러한 단방향성 소자들은 다이오드를 가질 수 있다.
미국특허 제6,670,824호에서는, 집적된 폴리실리콘 퓨즈와 다이오드 및 이를 제조하는 방법이 개시되어 있다. 집적된 폴리실리콘 퓨즈와 다이오드 조합은 프로그래밍 가능한 크로스포인트 퓨즈 어레이로 구현될 수 있다. 집적된 폴리실리콘 퓨즈와 다이오드는 랜덤 액세스 메모리(RAM) 셀에서 사용될 수 있다.
미국특허 제2006/0067112호에서는, 종래의 MRAM에서 사용되는 자기 터널 접합을 포함하는 자기저항성 메모리 셀과 같은 저항성 메모리 셀(이는 상이한 전기 저항 값을 나타내는 2 이상의 상태를 초래할 수 있음), 일종의 상 변화 재료를 사용하는 상 변화 메모리 셀, 및 독립 게이트형 FINFET 아키텍처를 사용하는 이온 도너 전극과 결합된 일종의 고체 상태 전해질을 사용하는 도전성 브리징 메모리 셀이 개시되어 있다.
위에서 인용된 참고문헌들의 정확한 장점, 특징, 및 이점들이 무엇이든지, 이들 중 어느 것도 본 발명의 목적을 달성하거나 실현하는 것은 없다.
본 발명의 다양한 형태들은 이제부터 참고되는 첨부된 청구에서 정의된다.
본 발명은 또한 복수의 전극과; 복수의 크로스바 소자로서, 각각의 크로스바 소자는 복수의 전극 내의 제 1 및 제 2 전극 사이에 배치되고, 제 1 및 제 2 전극 모두에 수직하며, 대칭적 또는 실질적으로 대칭적인 저항성 메모리 노드와 직렬로 이루어진 정류기로서 사용되는 적어도 하나의 비대칭적으로 프로그래밍된 메모리 재료를 포함하며, 정류기는 ON 상태에서 108 A/Cm2 보다 큰 초고 전류 밀도를 공급하는 복수의 크로스바 소자를 포함하는 크로스포인트 아키텍처를 제공한다.
이에 관련하여, 비대칭적으로 프로그래밍된 메모리 재료(비대칭 메모리 재료로도 칭함)는 특정 극성의 바이어스가 인가되는 경우 낮은 저항 상태로 프로그래밍되고 반대 극성의 바이어스가 그 양단에 인가되는 경우 높은 저항 상태로 프로그래밍되는 메모리 재료로서 한정된다. 달리 말하면, 이러한 메모리 재료 내에서의 ON-OFF 전이 및 OFF-ON 전이는 반대 극성의 전압을 필요로 한다. 이러한 재료의 일례는 고체 전해질 메모리 재료이다.
대칭적 또는 실질적으로 대칭적인 저항성 메모리 소자는 극성은 동일하지만 크기 및 펄스 폭이 상이한 펄스의 인가시 2개의 상이한 저항 값으로 프로그래밍될 수 있다. 달리 말하면, 이들 메모리 재료 내에서의 ON-OFF 전이 및 OFF-ON 전이는 동일한 극성을 갖는 펄스로 행해질 수 있다. 또한, 이들 소자의 대칭적 또는 실질적으로 대칭적인 성질은 이와 같은 전이(예컨대, ON-OFF)마다, 어느 한 극성의 전압 펄스가 인가될 수 있는 것을 필요로 한다. 또한, 이들 소자는 0 바이어스에 대한 실질적으로 대칭적인 전류-전압 특성을 나타낸다. 저항성 메모리 소자는 또한 임계 스위칭 효과를 나타낼 수 있으며 높은 저항 상태로부터 낮은 저항 상태로 신속히 일어날 수 있다.
본 발명은 또한 크로스포인트 어레이를 형성하는 비트 라인 및 워드 라인으로서, 각각의 크로스포인트를 정의하는 비트 라인 및 워드 라인과; 메모리 소자, 정류 소자, 주어진 비트 라인, 및 주어진 워드 라인이 직렬로 이루어져 특정 전류 경로를 형성하도록, 각 크로스포인트에 위치한 일반적인 비대칭 메모리 재료 및 저항성 메모리 소자의 2 단자의 프로그램 가능한 정류 소자를 포함하는 장치를 제공한다.
본 발명은 또한 각 층 내의 복수 층의 워드 라인과 비트 라인 및 복수의 크로스바 소자를 포함하는 3차원 크로스포인트 아키텍처를 제공하며, 여기서 각 크로스바 소자는 워드 라인과 비트 라인 사이에 배치되고, 메모리 노드와 직렬로 이루어진 정류기로서의 고체 전해질 재료와 같은 비대칭 메모리 재료를 포함하며, 각 층 내의 워드 라인 및 비트 라인은 리소그래픽 피치(lithographic pitch)로 배치되고 효율적인 셀의 밀도는 4F2/n이며, 식 중 2F는 리소그래픽 피치이고 n은 층 수이다.
본 발명은 또한 적어도 1 세트의 라인이 서브리소그래픽인 복수의 워드 라인과 비트 라인 및 복수의 크로스바 소자를 서브리소그래픽 크로스포인트 아키텍처를 제공하며, 여기서 각 크로스바 소자는 워드 라인과 비트 라인 사이에 배치되고, 메모리 노드와 직렬로 이루어진 정류기로서의 고체 전해질 재료와 같은 비대칭 메모리 재료를 포함한다. 효율적인 셀의 밀도는 4F2/n(1 세트의 라인이 서브리소그래픽인 경우) 및 4F2/n2(양 세트의 라인이 서브리소그래픽인 경우)이며, 식 중 2F는 리소그래픽 피치이고 n은 리소그래픽 대 서브리소그래픽 피치의 비이다.
도 1은 임계 치수의 함수로서의 전형적인 저항성 메모리 소자의 프로그래밍 전류 및 전류 밀도를 예시하는 도면.
도 2a는 선택된 워드 라인(WL)이 V2에 있고, 선택된 비트 라인(BL)은 0V(행 1 열 1)에 있으며, 선택되지 않은 워드 라인은 0V에 있고 선택되지 않은 비트 라인 은 V에 있는 크로스바 어레이의 일 실시예의 개략적인 평면도.
도 2b는 판독 동작 중의 완전 선택 메모리(full select memory; FSM) 어레이의 일례를 예시하는 도면.
도 3은 비트 라인과 워드 라인 사이에 배치된 비대칭적으로 프로그래밍된 메모리 재료(SE) 및 실질적으로 대칭적인 메모리 재료(ME)를 포함하는 단순화된 크로스바 소자(CE)를 예시하는 도면.
도 4는 고체 전해질(SE) 저항 대 전압의 그래프로서, SE가 양 전압의 인가시 높은 저항으로부터 낮은 저항으로 스위칭되고, 음 전압의 인가시 낮은 저항으로부터 높은 저항으로 스위칭되는 것을 볼 수 있는 그래프.
도 5a-c는 메모리 소자(MEM) + SE 어레이 구성에 대한 하나의 가능한 어레이 전압 시퀀스를 이용한 본 발명의 일 실시예에 따른 판독 동작을 예시하는 도면.
도 6a-d는 본 발명의 또 다른 실시예에 따른 판독 동작을 예시하는 도면.
도 7a-b는 메모리 소자를 낮은 저항 상태에 두도록 의도된 SET 동작의 구현을 예시하는 도면.
도 8은 SET 동작에 대한 Samsung®으로부터의 다중 스텝-다운 펄스 발생기(Multiple Step-down Pulse Generator; MSPG) 기술의 일례를 예시하는 도면.
도 9는 MEM + SE 크로스바 아키텍처에 대한 SET의 전형적인 MSPG 동작을 예시하는 도면.
도 10은 훨씬 더 낮은 SET (및 RESET 전류)를 갖는 장치가 목표 설정되는 한가지 경우를 예시하는 도면.
도 11a-f는 대상이 되는 다양한 MEM 셀 구조의 비 제한적인 예를 예시하는 도면.
도 12a는 MEM 서브리소 포어(sublitho pore) 장치를 패터닝된 SE와 결합한 단면도.
도 12b는 MEM 서브리소 포어 장치를 서브리소 포어 SE와 결합한 단면도.
도 13은 패터닝되지 않은 다이오드가 CMOS 회로를 갖는 실리콘 기판과 대향하는 서브리소그래픽 포어 메모리 구조와 패터닝되지 않은 다이오드와의 결합체의 단면도.
도 14는 패터닝되지 않은 다이오드가 CMOS 회로를 갖는 실리콘 기판과 이격하여 대향하는 서브리소그래픽 포어 메모리 구조와 패터닝되지 않은 다이오드와의 결합체의 단면도.
도 15는 패터닝된 다이오드가 CMOS 회로를 갖는 실리콘 기판과 이격하여 대향하는 서브리소그래픽 포어 메모리 구조와 패터닝된 다이오드와의 결합체의 단면도 단면도.
도 16은 패터닝되지 않은 다이오드가 CMOS 회로를 갖는 실리콘 기판과 이격하여 대향하는 오목한 버섯형 메모리 구조와 패터닝되지 않은 다이오드와의 결합체의 단면도.
도 17은 패터닝된 다이오드가 CMOS 회로를 갖는 실리콘 기판과 이격하여 대향하는 오목한 버섯형 메모리 구조와 패터닝된 다이오드와의 결합체의 단면도.
도 18은 패터닝되지 않은 다이오드가 CMOS 회로를 갖는 실리콘 기판과 대향 하는 링 모양의 메모리 구조와 패터닝되지 않은 다이오드와의 결합체의 단면도.
도 19는 패터닝된 다이오드가 CMOS 회로를 갖는 실리콘 기판과 이격하여 대향하는 링 모양의 메모리 구조와 패터닝된 다이오드와의 결합체의 단면도.
바람직한 실시예에 대하여 본 발명을 예시 및 설명하지만, 본 발명은 다른 많은 구성으로 제조될 수 있다. 본 발명의 바람직한 실시예를 도면에 나타내어 상세히 설명하며, 본 개시 내용은 설명을 위해 본 발명 및 연관된 기능적 명세의 원리의 예시로 간주될 수 있음을 이해할 것이다. 당업자는 본 발명의 범위 내에서 다른 많은 가능한 변형을 생각해낼 수 있다.
본 발명은 초고 밀도 메모리 기술에 관한 매우 중요한 문제를 해결한다. 제조될 수 있는 메모리 기술의 가장 밀도 높은 형태는 수직으로 배향되고 리소그래픽으로 한정된 도전 라인 및 수직으로 배향된 임의 2개 라인의 교차점에 위치한 메모리 소자 및 다이오드의 세트로 이루어진 크로스바 메모리이다. 이 밀도는 3D 구성으로 수직으로 배향된 라인의 이와 같은 많은 층을 가짐으로써 또는 서브리소그래픽 피치(예를 들면, 나노임프린트 리소그래피를 이용하여 제조됨)로 이들 수직 라인을 가짐으로써 더욱 증가될 수 있다. 임의의 이들 방법에서, 메모리 소자는 위서상 변경 메모리와 같은 소자, 어떤 형태의 자기저항성 랜덤 액세스 메모리(MRAM), 강유전체 랜덤 액세스 메모리(FeRAM), 유기 저항성 메모리, 복합 금속 산화물 메모리, 산화물-저항성 메모리, 페로브스카이트 메모리, 전류가 흐를 때 어떤 전기적인 특성을 변경시키는 메모리 등일 수 있다.
위에서 열거한 것들을 포함하는 대부분의 메모리 소자들은 특히 메모리 소자가 서브미크론 치수로 줄어듦에 따라서 프로그래밍하기 위해 매우 높은 전류 밀도를 필요로 한다. 다이오드(크로스포인트에서 메모리 소자와 직렬로 이루어짐)의 주 기능은 어레이 내의 다른 모든 메모리 소자를 턴오프함으로써 이들 소자가 선택된 메모리 소자의 프로그래밍/판독/소거(P/R/E) 동작을 방해하지 않는 것이다. 또한, 다이오드는 그 P/R/E 동작을 위해 메모리에 의해 요구되는 충분한 전류를 공급할 수 있어야 한다. 이들 메모리 소자에 요구되는 전형적인 전류 밀도는 106 내지 108 A/cm2의 범위에 있다. 가장 잘 알려진 실리콘 p-n 접합은 적절한 전압에서 106 A/cm2 밀도보다 훨씬 더 높지 않은 전류를 공급할 수 있다(다결정 p-n 접합 내의 전류 밀도는 더 낮음). 이것은 초고 전류 밀도를 공급할 수 있는 위에서 열거한 것들과 같은 양방향성 메모리 소자에 사용될 수 있는 새로운 다이오드 소자에 대한 필요성을 높인다.
본 발명은 대칭적 또는 실질적으로 대칭적인 저항성 메모리 소자(이하 MEM으로 칭함)를 구동시키는 다이오드로서 고체 전해질 재료와 같은 비대칭 저항성 메모리 재료를 사용한다. 나중에 설명하는 바와 같이, 고체 전해질 소자(SE)는 (이 소자가 ON 상태에서 2개의 전극을 연결하는 금속 필라멘트를 갖기 때문에) OFF 상태에서 매우 높은 저항과 ON 상태에서 매우 낮은 저항을 갖는다. 이들 속성은 이 소자를 거의 이상적인 다이오드로 만든다. 메모리 소자의 전류가 통과(프로그래밍/판독/소거 중에)하는 동안, 고체 전해질 재료는 또한 낮은 저항 상태로 프로그래밍 된다. 다이오드 기능이 작용하기 위해서, 고체 전해질 재료의 최종 상태는 높은 저항 상태이어야 한다. 따라서, MEM의 각 P/R/E 동작은 고체 전해질 소자의 소거가 뒤따라야 한다. 이것은 다음 중 하나를 이용하여 완성될 수 있다:
(a) 소거 속도를 위해 유지력(retention)을 바꾸도록 고체 전해질을 재설계함 - 이 경우, 고체 전해질의 유지력이 불량하면, 고체 전해질의 어떠한 소거도 요구되지 않거나 또는 매우 낮은 전압 소거로도 충분하다.
(b) Reset 및/또는 Set 중에, 장치 내의 온도가 대략 > 100℃ 정도이도록 장치를 열적으로 재설계함 - 이것은 소거 프로세스를 가속시킨다. 이것은 (a) 및 (c)와 조합될 수 있다.
(c) 펄스의 시퀀스를 가하여 SE를 소거함 - SE 소거 단계가 MEM 소자의 프로그래밍 또는 소거(또는 일반적으로 MEM 소자의 상태의 변경)를 뜻밖에 종결하지 않는 것을 보장한다. 변형적으로, 메모리 소자는 SE 소거 단계 중에 최종적인 소기의 저항 상태에 놓여질 수 있다.
본 발명은 크로스포인트 메모리 아키텍처 내의 고체 전해질(SE) 저항성 메모리 소자와 같은 비대칭 메모리 재료의 사용을 개시한다. 본 발명은 성공적인 어레이 동작을 위한 일부 가능한 장치 구조 선택 및 일부 가능한 전압 시퀀스를 다루고 있다. 본 발명은 또한 가능한 어레이 구성을 다루고 있다.
SE 메모리 재료의 예는 다음을 포함하지만, 이에 제한되지 않는다: 게르마늄 설파이드(GexS1-x), 게르마늄 셀레나이드(GexSe1-x), 게르마늄 텔루라이드(GexTe1-x), 실리콘 설파이드(SixS1-x), 실리콘 셀레나이드(SixSe1-x), 실리콘 텔루라이드(SixTe1-x), 비소 설파이드(AsxS1-x), 비소 셀레나이드(AsxSe1-x), 비소 텔루라이드(AsxTe1-x), 납 설파이드(PbxS1 -x), 납 셀레나이드(PbxSe1 -x), 납 텔루라이드(PbxTe1 -x), 카드뮴 설파이드(CdxS1 -x), 카드뮴 셀레나이드(CdxSe1 -x), 카드뮴 텔루라이드(CdxTe1 -x), 아연 설파이드(ZnxS1 -x), 아연 셀레나이드(ZnxSe1 -x), 아연 텔루라이드(ZnxTe1 -x), 은 설파이드(AgxS), 은 셀레나이드(AgxSe), 구리 설파이드(CuxS), 구리 셀레나이드(CuxSe), 텅스텐 옥사이드(WOx), 구리 옥사이드(CuxO), 은(Ag), 구리(Cu), 리튬(Li), 나트륨(Na), 및 아연(Zn).
본 명세서 전체를 통하여 일반적인 대칭 메모리 기술이 예로서 이용되었지만, 본 발명의 개시가 실질적으로 대칭 메모리 소자에 관한 다른 경우에 그리고 (Field Programmable Gate Array), 내장형 마이크로컨트롤러, 하드디스크 드라이브, 및 공간 활용 장치와 같지만 이에 제한되지 않는 애플리케이션에 적용될 수 있다는 것을 주목해야 한다.
메모리 (휘발성 및 비휘발성 모두) 밀도를 증가시키기 위해서, 크로스포인트 설계가 바람직하다. 이와 같은 최적화된 설계에서, 워드 라인 및 비트 라인(이하 메모리 라인으로 칭함)은 최소 가능한 피치로 배치된다. 저장 소자는 이들 수직으로 배향된 라인의 사이에 배치된다. 다음의 2가지 가능한 설계가 존재한다:
(a) 나노-크로스바 설계 - 여기서 메모리 라인은 서브리소그래픽 피치로 배 치된다. 이것은 4F2에서 4Fs2로 메모리 셀 면적을 감소시키며, 식 중 2Fs는 나노스케일 피치이다. 전형적으로 Fs << F이며, 식 중 2F는 리소그래픽 피치이다.
(b) 3D 설계 - 여기서 메모리 라인은 리소그래픽 피치로 배치되지만 이들 메모리의 복수 층이 형성된다. 따라서, 이들 셀의 효율적인 밀도는 4F2/n 이며, 식 중 n은 3D 층의 수이다(n > = 1).
위의 두가지 경우에서, 메모리 라인의 교차점에서, 2개의 장치 구성요소가 필요하다:
(a) 데이터/정보를 저장하는데 사용되는 메모리 소자. 많은 옵션이 여기에 존재하며 대부분의 저항성 메모리 소자를 포함한다.
(b) 트랜지스터가 모든 크로스포인트 마다 존재하지 않기 때문에, 정류 특성을 보이거나, 또는 일반적으로 비선형성을 나타내는 선택 장치가 요구된다. 이것은 선택되지 않은 워드 라인 및 비트 라인에 놓인 셀들이 뜻밖으로 프로그래밍되거나 서로 단락되지 않는다는 것을 보장한다.
대부분의 기대할 수 있는 메모리 재료에 대하여, 107 - 108 A/cm2 정도의 프로그래밍 전류 밀도가 20-40 nm의 범위 이하에 있는 임계 치수(CD)에 요구된다. 도 1은 전류 통과시 위상을 제어 가능하게 변경시키는 저항성 메모리 소자에 대한 리셋 전류 및 리셋 전류 밀도 대 임계 치수의 그래프를 예시한다. 전류가 스케일링으로 감소되지만 전류 밀도는 스케일링으로 증가되는 열 손실로 인하여 실질적으로 증가된다.
정류에 사용될 수 있는 가장 잘 알려진 단결정 실리콘 p-n 및 Schottky 다이오드는 낮은 전압에서 106 A/cm2 보다 크지 않은 전류 밀도를 제공한다. 이 한계는 p-n 접합, 도핑된 영역의 직렬 저항 등에서의 고 레벨 주입 효과를 포함하는 많은 상이한 요소로부터 나온다. 이것은 대부분의 저항성 메모리 소자에 요구되는 것보다 더 작은 크기의 정도이다. 또한, MOL(middle-of-line) 또는 BEOL(back-of-end-the-line) 프로세스에서 제조될 수 있는 다이오드의 품질은 이 다이오드가 훨씬 더 낮은 품질을 갖는 비정질 또는 다결정 실리콘으로 제조되어야 하기 때문에 전형적으로 더 나쁘다. 이것은 높은 전류 메모리 소자에 대한 정류기로서 실리콘이나 다른 재료에서의 p-n 접합의 사용을 방지한다(특히 3D에서).
또한, 선택되지 않은 셀을 통한 전류는 어레이-혼란을 방지하고 프로그래밍 전력을 감소시키도록 작아야 한다. 전형적으로, WL 또는 BL 상의 소자 수의 10배를 초과하는 정류비가 요구된다. 달리 말하면, 전형적인 Mbit 어레이에 대하여, 10000 이상의 정류비가 요구된다(바람직하기로는 107을 초과함). 정류비는 누설이 전형적으로 바이어스의 함수이기 때문에 전형적으로 바이어스의 함수이다.
선행 기술은 임의의 상술한 문제들의 해결에 대한 언급이 없다.
실리콘 및 다결정체 내의 종래의 어떠한 p-n 접합도 대부분의 저항성 메모리 재료에 대하여 충분한 전류 밀도를 공급할 수 없기 때문에, 다이오드로서의 사용에 다른 비선형 소자들을 고려할 수 있다. 이와 같은 재료의 선택에 대하여, 2가지 중요한 기준이 있다:
(a) ON 상태는 매우 높은 전류 밀도를 가져야 한다 - 이것은 도전용 재료를 사용함으로써 대체로 달성될 수 있다.
(b) OFF 상태는 매우 높은 저항을 가져야 한다. ON/OFF 비는 적절한 어레이 사이즈가 가능할 수 있도록 적어도 106 정도인 것이 바람직하다.
한가지 비 제한적인 예에서, OFF 상태 전류 밀도는 100 A/cm2 미만이다. 또 다른 비제한적인 예에서, OFF 상태 전류 밀도는 0.1 A/cm2 미만이어야 한다.
어레이 동작에 대하여 보다 흔하지 않은 경우는, 문제되는 ON/OFF 비이며 104을 초과, 바람직하기로는 106을 초과하는 ON/OFF 비가 이상적이다.
전형적인 저항성 메모리 소자를 프로그래밍 또는 판독 또는 소거하기 위한 도전용 금속 필라멘트의 사용이 소개된다. 그렇지만, 정류하기 위해서, 금속 필라멘트가 OFF 상태에서 보이지 않게 하는 것이 중요하다. 이와 같은 재료는 고체 전해질(SE) 메모리의 형태로 존재한다.
본 발명은 메모리로 사용되지 않지만 크로스바 어레이 내의 정류기로서 SE 재료의 사용을 개시한다.
"Conductive bridging RAM(CBRAM): An emerging non-volatile memory technology scalable to sub 20nm" 명칭의 Kund 등에게 허여된 논문. 이 논문에서 Kund 등은 산화 가능한 양극과 불활성 음극 사이에 삽입된 얇은 고체 상태 전극 층으로 구성된 나노스케일 도전성 브리징 메모리 셀의 전기적인 특징을 발표하고 있 다. Kund 등은 매우 낮은 전압에서 높은 Roff/Ron 비를 갖는 저항성 스위칭에 기초한 메모리 특징을 갖는 CBRAM 나노스케일 메모리 장치를 개시하고 있다. 그렇지만, Kund 등의 논문이 크로스바 어레이 내에서 정류기로서 SE를 사용하는 것을 개시 또는 제안하는 것을 재강조하는 것이 중요하다.
SE 재료에 사용되는 전형적인 재료들은 다음을 포함한다(그렇지만 이에 제한되지 않음):
(a) 순수한 2원 칼코게나이드 - CuxS, AgxS 등
(b) 3원 칼코게나이드 - 2원 칼코게나이드(실리콘, 게르마늄, 안티몬, 비소의 셀레나이드, 설파이드, 텔루라이드) 도핑된 Ag/Cu/Zn/Li/Na 등
(c) 4원 칼코게나이드 - 3원 칼코게나이드(예를 들면, Ge-Sb-S) 도핑된 Ag/Cu/Zn/Li
(d) 2원 금속 산화물 - (예를 들면, WO3, SiOx)
SE 소자는 전형적으로 2개의 전극 사이에 삽입된 하나 이상의 전술한 SE 재료로 이루어져 있다. 전형적으로 전극 중 하나는 불활성 재료(예컨대, W, TiN 등)로 이루어지고 다른 한 전극은 산화 가능 재료(예컨대, Ag, Cu 등)이지만, 이것은 필수적인 요건은 아니다.
전극 재료의 예는 다음을 포함하지만, 이에 제한되지 않는다: 구리(Cu), 은(Ag), 아연(Zn), 리튬(Li), 나트륨(Na), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄-텅스텐(TixWy), 탄탈룸-텅스텐(TaxWy), 티타늄 니트라이드(TixNy), 탄탈 룸(Ta), 탄탈룸 니트라이드(TaxNy), 티타늄 실리콘 니트라이드(TixSiyNz), 탄탈룸 실리콘 니트라이드(TaxSiyNz), 은 설파이드(AgxS), 은 셀레나이드(AgxSe), 은-구리 합금, 구리 설파이드(CuxS), 및 구리 셀레나이드(CuxSe).
고체 전해질 메모리의 기본적인 특징은 다음을 포함한다:
· 작은 양(+)의 바이어스(전형적으로 0.1 내지 0.5V)에서 턴 온(ON) - 메모리를 초고 저항 OFF 상태로부터 낮은 저항 ON 상태로 전환한다. 바이어스의 값은 고체 전해질 재료 및 전극 재료에 좌우된다.
· 작은 음(-)의 바이어스(전형적으로 -0.1 내지 -0.5V)에서 턴 오프(OFF) - 메모리를 초저 저항 ON 상태로부터 높은 저항 OFF 상태로 전환한다.
SE 메모리에 대한 주요 문제 중 하나는 유지력이다. 이것은 비휘발성 메모리(NVM)에 데이터를 저장하는 문제일 수 있다. 다른 한편, 정류기로서 SE를 사용하는 것은 SE 메모리가 데이터를 유지하는데 필요로 하지 않는다.
따라서, 본 발명은 대부분의 저항성 메모리 재료의 정류를 위한 고체 전해질 재료 및 구조를 사용하는 어레이 아키텍처, 가능한 장치 구조, 전압 시퀀스 및 가능성을 개시하고 있다. 아래의 정보는 또한 예시적인 메모리 노드(재료)로서의 MEM 및 정류 소자로서의 고체 전해질을 포함하는 메모리 스택의 프로그래밍 속도, 어레이 구성, 교란, 내구성 등을 조사한다.
2개의 특정적인 메모리 소자가 예로서 나타내었지만, 본 발명의 개시는 매우 넓고 일정한 기준을 만족시키는 한 메모리 노드의 호스트 및 정류 소자에 적용될 수 있다는 것을 주목해야 한다.
I. 다른 메모리용 DIODE 로서의 SE - 완전-선택 모드 ( FSM ) 아키텍처:
양의 바이어스에서 강하게 턴온하고 음의 바이어스에서 스위치 오프되는 정류 소자는 FSM 크로스포인트 아키텍처에서 작용한다. 도 2a는 본 발명의 개시에 따라 프로그램밍/소거하기 위한 FSM 크로스포인트 아키텍처에 대한 예시 전압을 나타낸다. 도면에서의 각 원형 소자는 정류 소자(RE)와 메모리 소자(ME)의 결합을 나타낸다. FSM 아키텍처에서, 정류 소자는 음의 바이어스에서 또는 약한 양의 바이어스에서 차단될 필요가 있다.
일 실시예에서, 도 2a(및 도 5a-c 및 6a-d)에 도시된 바와 같이, 선택된 WL은 V2에 있으며 선택된 비트 라인(들)은 0V(도 2a에서의 행 1, 열 1)에 있다. 도 2a에서, 선택되지 않은 모든 워드 라인은 0에 있으며 선택되지 않은 모든 비트 라인은 V에 있다. 많은 가능한 전압 선택(정류기 및 메모리 재료의 특성에 따라)이 존재하지만, 이것은 하나의 가능한 실시예이다. 선택되지 않은 워드 라인은 0 볼트에 있으며, 선택되지 않은 비트 라인은 V 볼트에 있다. 도 2a-b에 나타낸 전압은 예시를 위한 것이며, 선택되지 않은 비트 라인은 행(2, 3, 4)과 열(2, 3, 4)의 교차점에서의 다이오드가 선택된 메모리 소자를 전형적으로 프로그래밍/판독/소거에 요구되는 시간 내에서 턴온하는 것을 방지하는 임의의 전위에 있을 수 있다는 것이 강조되어야 한다. 그래서 임의의 작은 양의 바이어스 또는 임의의 음의 바이어스가 허용된다. 이 특정한 예에서, 단점은 모든 비트 라인이 V 볼트로 올려져야 한다는 것이다. 그렇지만, 이것은 전력 소모가 메모리 셀 전력 소모에 의해 지배되고 비트 라인 또는 워드 라인 커패시턴스를 충전 또는 방전하는데 요구되는 전력에 의해 결정되지 않는 휘발성 및 비휘발성 기술에 대한 문제가 아닐 수 있다. 워드 라인 및 비트 라인 회로는 워드 라인 디코더 및 드라이버 및/또는 열 선택 및 감지 증폭기에 의해 구동된다. 이들 회로는 도시되어 있지 않으며 어레이의 주변에 및/또는 3D 회로 내의 어레이 아래에 배치될 수 있다. FSM 아키텍처에서의 바람직한 세트의 전압이 양의 전압을 프로그래밍된 소자(들)에 그리고 0 또는 음의 전압을 선택되지 않은 모든 소자에 인가하는 것이라는 것을 주목해야 한다. 따라서, 요건은 정류 소자가 0 및/또는 음의 바이어스에서 차단되어야 한다는 것이다. 이 아키텍처는 선택되고 선택되지 않은 워드 라인 및 비트 라인 상에서 상이한 전위를 갖는 다른 어레이 아키텍처가 사용될 수 있지만 본 개시에 대한 바이어스를 형성하는 정류 소자에 바람직하다.
본 예에 대한 예시적인 시퀀스는 다음과 같다:
· 모든 비트 라인(BL)은 0으로부터 V로 올려진다.
· 선택된 워드 라인(WL)은 0으로부터 V2로 올려진다.
· 선택된 BL은 V로부터 0으로 내려간다. 이것은 메모리 어레이의 BL 및 WL 전위가 도 2a에 나타낸 전위처럼 보이게 한다. 이것은 선택된 메모리 소자가 프로그래밍되는 것을 허용한다. 이것은 또한 V로부터 0으로 그리고 나서 다시 V로 변경되는 선택된 BL을 수반하여, 메모리 소자를 순차적으로 프로그래밍하는 것을 수 반할 수 있다는 것을 주목해야 한다.
· 선택된 BL은 다시 V로 올려진다.
· 선택된 WL은 접지되고 나서 모든 BL이 다시 그라운드로 내려지며, 이것은 반복될 수 있다.
이 예에서, 각각의 선택되지 않은 소자를 통한 누설은
프로그래밍 또는 판독 전류 I >> (M-1) x (M-1) x ICE(-V)
의 조건을 만족시켜야 하며, 식 중 ICE(-V)는 -V에서 크로스바 소자(메모리 소자(ME) + 정류 소자(RE)를 포함함) 전류이며, 이는 정류 소자에 의해 차단된다.
도 2b는 판독 동작 중에 FSM 어레이의 일례를 예시한다. FSM 판독 중에, 선택된 WL은 V에 있으며 선택된 BL(여기서 데이터가 판독됨)은 0V에 있을 수 있다(도면에 도시되지 않은 선택되지 않은 BL은 V 이상에 있을 수 있다). 선택된 WL 및 BL = 0V의 상태에서의 메모리 소자는 미트 라인 전위가 상승하도록 한다(이 전위가 낮은 저항을 갖는 경우). 감지 증폭기는 셀의 상태를 검출하며, 결과적으로 WL은 0으로 그리고 선택되지 않은 모든 BL은 0V로 구동될 수 있다.
도 2a-b 및 연관된 설명은 셀의 프로그래밍/소거/판독 동작 중에 프로그래밍되지 않는 다이오드 소자를 수반하는 이상적인 크로스바 소자에 기초한 예시적인 예이지만, 이것이 반드시 요구되는 것은 아니라는 것을 주목해야 한다.
II. 대칭 저항성 메모리용 다이오드로서의 고체 전해질:
도 3은 본 발명의 바람직한 실시예(300)를 예시한다. 도 3은 비트 라인(302)과 워드 라인(304) 사이에 삽입된 크로스바 소자(CE)(301)를 예시한다. 도 3에 나타낸 소자의 치수는 5 nm 내지 500 nm의 범위 내에 있을 수 있다. CE는 메모리 재료(ME) 및 정류기 소자(RE)를 포함한다. RE는 고체 전해질 소자로서 도시되어 있지만, 다른 비대칭 메모리 재료가 또한 사용될 수 있다. 이 스킴은 워드 라인과 비트 라인 사이의 직력 스택을 예시하는 것으로 의미된다. 크로스바 소자(308)는 적어도 하나의 메모리 소자(308)와 직렬로 이루어진 고체 전해질 재료(306)(초기에 제공된 비 포괄적인 리스트)와 같은 비대칭적으로 프로그래밍된 메모리 재료를 더 포함한다. 메모리 소자(308)는 실질적으로 대칭적이어야 하며 일반적으로 순수 저항성 메모리 소자일 수 있다. 이 직렬 스택은 2개의 전극(예컨대, 비트 라인(302) 및 워드 라인(304)) 사이에 배치되며, 이는 크로스바 어레이를 형성하는 2개의 수직선일 수 있다. 초기에 설명한 바와 같이, 어떤 저항성 메모리 소자는 높은 저항 상태로부터 낮은 저항 상태로 스냅백(snap back)할 수 있다. 이 스킴에서, "용이한 스냅백"에 사용될 수 있는 직렬 저항기와 같은 부가적인 소자를 직렬로 포함하는 것을 또한 생각할 수 있다. 직렬 저항기는 메모리 재료로 또는 TixNy, TaxNy, TaxSiyNz, TixSiyNz, 비정질 또는 다결정 실리콘 또는 실리사이드와 같은 적절한 저항을 갖는 재료 중 어느 하나로 이루어질 수 있다. 또한, 영역(306, 308)이 서로 인접해 있는 것으로 도시되어 있지만, 일부 경우에서는 단열용의 2개의 전극 사이에 배리어 층(W 또는 TiN 또는 임의의 다른 반도체 또는 금속)을 배치하는 것이 유리할 수 있다.
여기서의 대칭 저항성 메모리 소자는 장치의 양단에 0이 인가된 바이어스에 대한 유사 또는 대칭 전류 전압 특성(프로그래밍 및 소거 조건을 포함함)을 나타내는 소자이다. 이와 같은 소자는 순수한 선형 특성을 나타낼 필요는 없다. 예를 들면, 이와 같은 장치는 유사한 진폭의 양 또는 음의 전압 중 하나로 프로그래밍될 수 있다.
또한, 여기서의 실질적으로 대칭 저항성 메모리 소자는 0이 인가된 바이어스에 대한 비유사한 또는 완전하지 않은 대칭 전류 전압 특성을 나타내는 소자이다. 이와 같은 소자는 또한 순수한 선형 특성을 나타낼 필요는 없다. 이와 같은 메모리 소자에서, 프로그래밍 및 소거 동작은 장치 양단의 반대 전압 극성(이는 비대칭으로 프로그래밍된 메모리 재료가 필요로 함)을 필요로 하지 않지만 상이한 진폭을 갖는다. 또한, 동일한 세트의 동작(프로그래밍 또는 소거)은 어느 한 전압 방향으로 진폭과 전류가 상이한 상태로 실행될 수 있다.
비대칭으로 프로그래밍된 메모리 소자는 프로그래밍 및 소거 동작에 반대 전압 극성을 필요로 하는 소자이다. 고체 전해질 메모리 소자는 비대칭으로 프로그래밍된 메모리 소자의 일례이다.
설명(및 편의)의 목적으로, 메모리 소자는 2개의 상이한 저항 상태를 나타내는 단순한 저항성 및 대칭적 또는 실질적으로 대칭적인 메모리 소자(MEM으로 칭함)이다. 더 긴 시간 주기(~100 ns - 100 ㎲) 동안 더 낮은 진폭 전압(전형적으로는 1-2 V)을 인가함으로써 더 낮은 저항 상태가 얻어지며, 더 짧은 시간 주기(전형적으로는 1 ns - 1 ㎲) 동안 더 높은 전압을 인가함으로써 더 높은 저항 상태가 얻어진다. 또한, MEM은 스냅백 효과를 나타낼 수 있으며, 이는 여기서 상세하게 설명 하지 않는다. 유사한 분석(최소 변경이 있지만)이 또한 임의의 다른 저항성 메모리 소자에 적용될 수 있다. 상당히 동일한 방식으로, SE 재료가 예시용으로 다이오드로서 사용되었지만, 다른 비대칭으로 프로그래밍된 메모리 재료가 효과적일 수 있다.
III. MEM 및 SE 의 기본 동작:
도 4는 SE 저항 대 전압의 그래프를 예시하며, 이로부터 양의 전압의 인가시 SE가 낮은 저항 상태로 프로그래밍되고, 음의 전압의 인가시 높은 저항으로 프로그래밍되는 것을 볼 수 있다. 도 4에서의 2개의 곡선은 -1.0에서 1.0으로의 순방향 스위핑 및 1.0에서 -1.0으로의 역방향 스위핑을 각각 나타낸다. 2개의 전극을 접속하는 금속 필라멘트 없이 SE가 초기에 고 저항 상태에 있다고 가정한다. 일반적으로, 고체 전해질은 양의 전압(VA)에서 턴온되고 음의 전압(-VB)에서 턴오프된다. VA 및 VB는 재료, 온도, 측정 조건 등의 함수이다. SE가 턴온되는 경우, ON 저항은 전형적으로 프로그래밍 전류(RON = Vth/IPROG)의 함수이며, 식 중 Vth는 전착(electro-deposition) 임계값이다. OFF 저항은 고체 전해질 재료, 불활성 전극, 및 온도를 포함하는 기타 요소의 함수이다. VE는 SE가 < 특정한 시간 주기(TE) 동안 스위치 OFF되는 전압으로 한정된다. VE는 VB가 DC 등가인 점에서 VB와 다르다. 또한, VEM은 전체 어레이에 대한 < 50 ns 턴오프 속도를 보장하는 대부분의 음의 VE를 참조한다.
MEM에 대하여, 스위칭(OFF에서 ON으로)의 임계값이 VT라고 가정한다. 또한, MEM은 시간 = tS 동안 V(MEM 양단) = VS 및 I(MEM) = IS인 경우 낮은 저항으로 스위칭된다. 또한, 이것은 시간 = tR 동안 V(MEM 양단) = VR 및 I(MEM) = IR인 경우 높은 저항 상태로 스위칭된다. MEM이 실질적으로 대칭적이라고 가정한다 - 양 및 음의 전압 모두는 대칭 장치에서 스위칭을 초래할 수 있다.
이 스택에 있어서, MEM 소자를 프로그래밍, 판독, 및 소거하는 것이 가능하고, 동작 종결시, 다음의 어레이 동작을 위해 SE를 다시 높은 저항 상태로 놓는 것이 가능하다는 것을 볼 것이다.
도시된 바와 같이 (MEM + SE 크로스포인트 아키텍처)는 장치 양단에 인가된 전압 시퀀스를 포함할 수 있는 다음과 같은 3개의 주요 동작을 갖는다:
(a) SE를 높은 저항 OFF 상태로부터 낮은 저항 ON 상태로 전환시키는 동작.
(b) 저항성 메모리 소자(MEM)를 프로그래밍(Set)/판독/소거(Reset)하는 동작. 일 실시예에서, 동작 (a) 및 (b)는 한 세트의 펄스로 발생한다.
(c) SE를 낮은 저항 ON 상태로부터 높은 저항 OFF 상태로 소거시키는 동작. MEM 소거 또는 리셋 동작에 대하여, (a), (b) 및 (c)는 조합될 수 있다. SE 소거 단계는 SE 장치의 유지력이 불량, 즉 단계 (b) 및 (c) 사이에서 Tretention < 시간인 경우 필요로 하지 않을 수 있다는 것이 주목된다.
동작 (a) 및 (b)는 직접적으로 실행되지만 동작 (c)는 SE가 MEM에 저장된 데이터를 교란시키지 않고 소거할 필요기 있기 때문에 복잡하게 실행된다. 이는 동작 (a) 및 (b) 후에, SE가 낮은 저항 상태로 되기 때문이다. SE를 소거하기 위해 서는, 음의 전압이 인가되며, 이는 MEM + SE에서의 전류의 흐름을 야기하게 된다. MEM + SE를 통하여 흐르는 전류의 양은 동작 (a) 및 (b) 후의 MEM과 SE의 ON 저항의 함수로 나타낸다. 또는, MEM을 동작 (c)에서 원하는 상태로 되도록 할 수도 있다.
동작 (c) 동안 MEM을 통하여 흐르는 전류는 음의 전류이기 때문에, 고체 전해질 소자의 비율 M=VE/Vth에 많이 의존한다(SE 장치의 유지력은 양호한 것으로 가정).
동작 (c)는 다음의 사항들이 확보될 경우 필요하지 않을 수도 있다:
(a) SE 유지력이 열악하거나 장치 구조가 SE 유지력이 열악하도록 설계. 이는 명시적인 SE 소거 동작 없이, SE로 하여금 높은 저항 상태로 되돌아가도록 한다.
(b) SE 유지력이 더 높은 온도(> 100℃)에서 열악. 이는 만약 MEM 또는 SE에서의 열적 효과들이 온도를 증가시킬 경우 저항성 메모리의 SET 및 RESET 동작 동안 불필요한 소거를 야기할 수도 있다.
논의를 위하여, 동작 (a), (b), 및 (c)가 요구되는 것으로 가정되는 복잡한 경우에 대하여 논의할 것이다. 그러나, 만약 동작 (c)가 요구되지 않은 경우, MEM 상태가 SE 소거 스텝 동안 교란되지 않기 때문에, 전체 아키텍처가 더 간단해지게 하는 것이다.
IV. 판독:
판독 동작에 대하여 설명을 시작한다. 10 - 100 ㎲ 크기만큼의 시간이 허용가능하게 될 수도 있지만, 전형적인 판독 동작은 50 ㎱ 정도로 행해질 수 있다(특히 어레이가 크거나 검출 증폭기들이 작고 밀집된 피치로 이루어질 경우). 판독 동작에 대하여 두 개의 (합리적인) 가정이 이루어진다.
(a) 판독 동작은 SE가 정상 상태 조건에 있도록 하는 시간 스케일에서 이루어지지만(즉, 고체 전해질 양단 전압이 Vth), 이는 필요 조건이 아님을 유의해야 한다.
(b) 시스템 내에서 흐르는 전류는 낮으며 시스템 내의 임의의 개소에서도 온도의 상승이 없다. 이는 모든 개소가 실온일 때의 간단한 경우를 만들기 때문에 적당하다.
어레이 아키텍처의 기능성은 이들 가정에 종속되는 것은 아니지만 이들은 예시의 편의를 위해 이루어졌음을 유의해야 한다.
동작 (a) 및 (b) 이후, SE는 다음의 저항 중 하나를 갖는 낮은 저항 상태에 있게 된다:
RON ( SE )(SET에서의 MEM)=VRead*RMEM (S)/Vth
RON(SE)(RESET에서의 MEM)=VRead*RMEM(R)/Vth
여기서, RON ( SE )(SET에서의 MEM)는 MEM이 SET 상태에 있는 동안의 저항을 언급하는 것이며, RON( SE )(RESET에서의 MEM)는 MEM이 RESET 상태에 있을 때의 저항을 언급 하고, VRead는 판독 동작 동안의 MEM 양단 전압은 언급하고, RMEM (S/R) 각각은 MEM이 SET 및 RESET 상태에서의 MEM의 저항을 나타낸다. SE는 판독되고 있는 MEM이 높은 저항 상태에 있는 동안이라도 선형 영역에 있을 필요가 있다(예를 들어, 이는 필라멘트가 단일층보다 더 얇을 경우 문제가 될 수 있지만, MEM OFF 저항 엔지니어링은 MEM OFF 또는 RESET 저항을 지나치게 높아지지 않도록 보장함으로써 이러한 문제를 해결할 수 있다).
SE(동작-c)를 소거하기 위해서는, 음의 전압이 MEM-SE 양단에 인가된다. 즉, 양단의 전압은 -VEM이 된다. 이 상태 동안의 MEM 양단 전압은 VMEM (C)=-VREAD*(VEM/Vth)이고, 여기서 VREAD는 판독 동작 (b) 동안의 MEM 양단 전압이며, Vth는 실온에서의 전착 임계값을 나타낸다. 더 낮은 전압이 또한 인가되어 소거를 더디게 할 수 있다.
메모리 어레이에서의 모든 비트에 대하여 VMEM(C)<VSET를 만족해야할 필요가 있다. 일반적으로 < 0.5 - 0.8V의 VMEM(C)는 이러한 조건을 만족할 수 있어야 한다.
상기 방정식으로부터, 만약 VEM<Vth일 경우, 장치는 스텝 (c) → SE 소거 동안에 부주의하게 SET로 되지 않도록 하기 때문에 문제가 되지 않는다. 만약 VEM>Vth일 경우, 가장 정밀한 조사를 필요로 하는 경우가 발생하게 된다. 이러한 특정한 경우에서는, 전체 어레이에 대하여 효과적인 VMEM(c), 즉 <Vset(min)가 초래되도록 Vread가 선택된다. 이는 판독 마진을 다소간 낮출 수 있지만, 판독 시간을 증가시킴으 로써 보상될 수 있다. 환언하면, 다음의 경우가 적용된다:
VREAD<VSET ( min )*Vth/VEM
이는 VSET를 1.0V까지 올리거나 SET와 READ 사이의 전압 범위를 최대로 하기데 유리하다는 것을 나타내며, 그러므로 메모리 소자 및 SE 메모리 재료에서의 변경이 설명된다. 어레이에 대한 실제의 판독 동작을 다음에 요약한다.
각각의 어레이에 대하여, 판독될 수 있는 비트 수는 워드 라인과 비트 라인 전류 구동 용량(판독 전압에서) 및 애플리케이션의 함수로 나타낸다. 워드 라인과 비트 라인 드라이버는 적어도 전류=Ireset에서 구동할 수 있는 용량을 가지며, Ireset은 전형적으로 Iread의 5 - 10X이고, 한 번의 동작으로 적어도 10 또는 8 비트를 용이하게 판독할 수 있다.
IVa. 판독 동작 - 스킴 1:
도 5a 내지 5c는 MEM + SE 어레이 구성에 있어서 가능한 하나의 어레이 전압 시퀀스를 이용하는 일 실시예에 따른 판독 동작(스킴 1)을 예시한다. 이 도면 및 이후의 도면들에서, M은 어레이에서의 가장 느린 SE 소자의 소거를 보장하기 위한 충분한 전압을 야기하는 다중 요소를 언급한다. M은 0.05 내지 5 중 임의의 값을 가질 수 있으며 전착 임계값, 소거 임계값, 고체 전해질 재료의 유지력 특성, 메모리 재료의 특성, 및 메모리 어레이에서의 변화성을 포함하는 많은 요소에 따라 변한다. 도 5a에서, > 0.5V이고 > VA인 전체 전압 V2가 선택된 WL에 인가된다. 선택 되지 않은 모든 WL은 0이 될 수 있다. 판독될 모든 BL은 초기에 선방전하여 접지될 수 있다. 선택되지 않은 모든 비트 라인은 V1이 되며 이는 =V2 또는 V2+2가 될 수 있으며, 여기서 2는 절반 선택된 WL 및 BL 양단의 음의 바이어스를 나타낸다(마진용). 이는 단 하나의 예시적인 시퀀스이다(어레이 동작이 절반 선택된 WL 및 BL소자 양단의 전압이 낮은 양의 전압이더라도 작동할 수도 있기 때문이며, 예를 들어, 여기서 고체 전해질 재료의 턴온 시간이 바이어스의 지수 함수인 사실을 이용할 수 있기 때문이다). 메모리 어레이의 좌측 상단에서, 상단 WL의 교차점에서의 소자들과 좌측 두 개의 비트 라인이 판독되고 해당 비트 라인 각각은 그라운드에 유지되거나 낮은 저항 때문에 풀업된다. 그리고, 도 5b에 나타낸 바와 같이, 음의 전압이 선택된 워드 라인에 인가된다. 모든 비트 라인은 접지되거나 약간의 양의 전압(즉, V1)이 된다. 음의 전압은 SE 소자를 소거시키게 된다. 도 5c는 다음의 판독 동작을 위한 시퀀스를 예시한다.
절반 선택된 장치들의 양단에 전압이 지나치게 인가되는 것을 방지하기 위하여, 모든 비트 라인이 SE 소거 동안 그라운드로 구동되지만, 이는 전체 판독 동작에서 가능한 하나의 실시예이다. 이는 비트 라인 충전/방전 전력을 이러한 스킴을 위해 보다 더 크게 할 수 있음을 의미한다. 다른 스킴을 이하에 나타내며, 이 또한 동일하게 양호하게 작동한다.
IVb. 판독 동작 - 스킴 2:
도 6a 내지 6d는 판독 동작(스킴 2)의 다른 실시를 예시한다. 도 6a는 판독 동작에서의 스킴 2의 파트 1을 예시한다. 이는 상술한 것과 동일하다. 선택된 WL은 V2이며, 선택되지 않은 WL은 0이고, 선택되지 않은 BL은 V1이고, 선택된 BL은 선방전되어 접지된다. 이전의 경우와 마찬가지로, 만약 MEM이 SET 상태에 있을 경우, BL 전위는 풀업되고 만약 MEM이 RESET 상태에 있을 경우, BL 전위는 그라운드에 머물게 된다. V와 V1에 대한 조건은 스킴 1에 기재된 것과 동일하다.
도 6b는 스킴 2에서의 판독 동작의 파트 2를 예시한다. WL이 V2에 있는 상태에서, "본래 선택된" 비트 라인은 V2*M으로 풀링되며, 여기서 M은 특정한 일례에서 max(VEM/Vth)에 의거 될 수도 있는 소정의 양을 나타낸다. M은 0.05 내지 5.0의 범위에 있게 된다. 선택된 비트 라인 상에 선택되지 않은 소자 양단의 최대 음의 전압의 크기는 V2*M이며, 그 밖의 전압은 변경되지 않는다. 선택되지 않은 WL이 0V로(선택된 BL으로부터의 결합으로부터) 되돌아올 때까지 어떤 것은 대기할 수도 있다.
도 6c는 스킴 2에서의 판독 동작의 파트 3을 예시한다. BL이 V2*M에 있는 상태에서, 선택된 WL은 0V로 풀링된다. 이는 MEM + SE 소자가 판독되었을 때의 양단에 전압=-V2*M이 야기되도록 한다. 선택되지 않은 비트 라인 양단의 그 밖의 소자들은 그 양단에 -V1을 갖는다. MEM 양단의 최대 전압은 M*V2-V(E,MIN)이 되며(여기서 V(E,MIN)는 어레이용 정류 소자의 최소 소거 임계값이다), 확실하게 MEM의 SET를 위한 임계값 미만이 되도록 한다. 이는 MEM이 부주의하게 SET로 되지 않도록 하면서, 고체 전해질 소자에 대해 소거되도록 야기한다. 스킴 1에서의 조건들이 만족되는 한, 여기서의 조건들 또한 만족하게 된다. 또한, MEM + SE 스택 양단의 최대 음의 전압은 스킴 1에서 보다 더 낮게 된다.
도 6d는 스킴 2에서의 판독 동작의 파트 4를 예시한다. 만약 SE가 소거되었을 경우, "선택된" BL은 V1으로 다시 풀링된다. 이 시점에서, 어레이는 첫 번째 스텝과 매우 유사하며 다음 중 하나가 발생한다:
(a) 동일 WL 상에 다른 비트들을 프로그램하기 위해 워드 라인(WL)을 재활성화
또는
(b) 다른 비트들을 판독하기 위해 다른 WL들을 활성화.
가장 음으로 바이어스된 SE 소자 양단에 보다 적은 전압이 필요하며 이는 SE의 정류 비율에 대해 더 적은 요구를 하게 되기 때문에, 스킴 2는 스킴 1보다 바람직한 것임을 유의해야 한다.
메모리 소자를 판독하기 위해 많은 다른 전압 시퀀스들이 가능하며 이들은 메모리 재료 및 정류기 재료의 특성에 따라 변한다. 절반 선택 및 선택되지 않은 소자의 양단에서의 바이어스는 RE가 이 주기에서 오프되도록 하는 반면, 선택된 ME + RE 재료 스택 양단의 전압은 일반적으로 RE를 합리적인 주기 T(전형적으로 <10 ㎲ 등)로 턴온시킬 필요가 있다. 절반 선택 또는 선택되지 않은 소자의 양단에서 의 낮은 양의 전압이 가능할 수도 있으며, 그러므로 고체 전해질 재료와 같은 메모리 재료를 정류기로서 사용하는 개념은 전체 선택된 아키텍처에만 적용될 필요는 없음을 유의한다.
SET 및 RESET 동작 모두에 대하여, 이들 동작을 선택 및 선택되지 않은 메모리 라인들에 대한 전압의 다른 세트로 전체적으로 실행하는 것이 가능하지만, 스킴 2을 중심으로 이루어진다. 또한, 판독 동작에 관한 상세는 단지 예시적인 목적으로 나타내었으며, 동일한 분석이 본 발명의 범위를 벗어나지 않는 한 세트/리셋 펄스로 확장될 수 있음을 유의해야 한다. 이와 같은 확장에서는, 저항성 메모리 소자의 최종 상태는 원하는 상태로 보장하면서, 정류 소자를 프로그램하고, 그 다음 저항성 메모리 소자를 판독/세트/리셋/소거하고, 마지막으로 정류 소자를 높은 저항 상태로 하는 것이 목표이다.
V. SET :
SET 동작(또는 동작 시퀀스)은 전형적인 SET 시간 스케일은 ≫30 ㎱이기 때문에 기본적으로는 판독 동작과 동일하며, 따라서 필요 조건은 아니지만, SE는 그 양단에 전압 Vth를 갖는 상태에서 SET 주기의 종료시 정상 상태로 되는 것으로 가정할 수 있다.
주요한 차이점은 다음의 사항들을 포함한다:
(a) MEM의 RESET 동작에 의해 제한되기 때문에, MEM + SE 스택 양단에 인가되는 최대 전압을 주의할 필요가 있다. 즉, MEM은 SE 소거 동안에 부주의하게 RESET되어서는 안 된다.
(b) 어느 메모리 소자에서, SET는 메모리 영역에서 더 높은 온도, 전형적으로 400℃ 및 500℃(모든 메모리 재료에 대해 필요한 것은 아님)의 온도를 관련시킬 수도 있다. 이는 SE가 실온에 있지 않을 수도 있을 가능성을 의미한다(열 확산 때문). 이는 Vth, VE, 등을 포함하는 SE에 대한 다양한 파라미터에 영향을 미친다. 장치를 어떻게 설계(장치 구조, 열 경계 조건, 등)하는가에 따라서, SE에서의 온도는 125℃ 미만으로 유지될 수 있다. 온도는 SE에 대한 VA, Vth, 및 VB에 영향을 미치는 것에 유의해야 한다(Ag를 갖는 GeSe에 대해서, Vth(VE)는 대략 140℃ 온도 변화에 대하여 50(-30 ㎷)만큼 감소). 만약 MEM에 대한 SET 동작이 단 하나의 펄스로 이루어지는 경우, 메모리 및 SE 저항/재료 변화성에 대한 SET 및 RESET 사이의 적정한 마진을 부여하기 위하여, 원칙적으로는 가능한 가장 낮은 전류를 선택하고 가장 긴 가능한 시간(10 ㎲일 수도 있음)을 선택해야 한다.
(c) 전기적 및 열적 교란은 임의의 크로스포인트 아키텍처와 관계된다. 크로스포인트 메모리에서 교란은 항상 문제가 되는 것을 유의해야된다. 이러한 크로스포인트 메모리(MEM + SE)에서는, 전기적 및 열적인 2종류의 교란이 있다. 전기적 교란은 부주의한 프로그래밍을 야기하는 워드 라인 및 비트 라인으로부터 인접하는 라인으로 전위의 결합에서 발생한다. 열적 교란은, 높은 전류 밀도가 관련될 경우, MEM 및 SE 소자 모두가 SET 및/또는 RESET 동작 동안 매우 뜨거워질 수 있기 때문에 발생한다. 이들 뜨거운 소자들은 이전에 RESET으로 되어있을 수도 있는 인 접한 셀에서의 부주의한 SET 동작을 야기할 수 있다(물리적 근접으로 인함). 또한, 관련된 높은 온도는 인접한 셀에서의 SE의 Vth 및 VA를 강하시킬 수도 있으며, 이는 뜻밖의 턴온을 야기할 수 있다(특히, 전기적 교란과 결합할 경우). 이러한 동작은 뜻밖의 SET 또는 RESET 동작을 초래할 가능성은 없는 반면, SE가 낮은 저항 상태로 전환될 가능성은 여전히 있다. 이는 다이오드에서의 증가한 누설 전류 때문에, 크로스바 어레이 동작을 더욱 어렵게 만들 수 있다.
판독 동작에서와 마찬가지로, 수많은 경우들이 가능하고, 몇몇 대표적인 경우들만이 여기에 설명되었다. SET 시퀀스를 결정하는 중요한 파라미터는 VE/Vth의 최대값이다. 만약 M=max(VE/Vth)<1이면, 문제들은 상당히 누그러진다. 이 경우, 하나의 펄스 시퀀스만이 존재하게 된다. 보다 일반적인 경우(만약 M>1이고 MEM 장치들이 장치의 변화성에 대해 중요한 장치일 경우), 펄스 시퀀스는 인가될 필요가 있다. 간단한 경우에 대하여 설명한다.
Va. SET 동작 - 케이스 1:
도 7a는 케이스 1의 파트 1(SE Set, MEM Set)을 예시한다. 장치(어레이)는 다음과 같이 바이어스된다. 선택된 WL은 "VS"(선택되지 않은 WL들은 0V에 바이어스되며, 상술한 바와 같이, 이러한 전압 선택은 임의로 이루어질 수 있음을 유의해야 한다)에 바이어스되고, 선택된 비트 라인(들)은 접지된다(선택되지 않은 BL들은 "V2"에 바이어스된다). 이는 선택된 "스택"(=MEM + SE)을 순방향으로 바이어스하는 효과를 갖는 것에 유의한다. 나머지 모든 셀들은 0 또는 음으로 바이어스된다(원칙적으로는 작은 양의 전압이라도 된다). SE는 OFF 상태에 있기 때문에, 0 또는 음의 바이어스를 갖는 것은 선택된 SE 소자들은 제외한 모든 것들을 높은 저항 상태로 유지한다(V=3에 대하여, 90×90 ㎚ 장치의 누설 전류는 Ge가 풍부한 설파이드에 대하여 10 pA이다). 그러므로, 선택된 SE 소자들만이 도통하고 선택된 노드(들)에서의 SE는 낮은 저항 상태로 전환된다. SE가 도통하고 MEM이 높은 저항 상태로부터 낮은 저항 상태로 변할 때, MEM 양단 전압이 대략 Vset가 되도록 "VS"가 선택되는 것에 유의해야 한다. 또한, 선택된 WL에 접속된 CMOS 드라이버는 전압을 "VS"로 제한할 수 있으며 전류는 최대값인 "Iset"으로 제한될 있다. 대략 10 ~ 50 ㎱ (이는 전형적으로 매우 높아질 수 있지만 재료에 따라 변한다) 내에서, 고체 전해질 메모리 소자는 Iset(즉, R(SE)=Vth/Iset)(이는 반드시 필요한 조건은 아니지만 이것만이 전압 진폭 조건을 변경한다)에 대응하는 정상 상태 저항에 도달할 수 있다. MEM 양단 전압은 VSET 및 10 ㎱ - 10 ㎲(메모리 재료, SE 재료 특성, 및 장치 구조에 따라 다름) 오더의 시간 스케일 내에서 안정화되고, MEM 소자는 SET을 가질 수 있다.
SE가 정상 상태에 도달하는 동안(금속 필라멘트를 가짐), MEM을 통하여 흐르는 충분한 전류가 존재할 경우, MEM 소자는 온도가 상승하게 된다(SET 동안의 전형적인 온도는 150℃로부터 500℃이다). SET 동작은 상대적으로 긴 것으로 여겨지기 때문에, SET로 되는 MEM 영역의 주위 전체는 가열될 수 있다. 만약, 예를 들어, 이것의 온도가 그 두께를 따라서 가변 되었다면, SE가 실온이 아닐 경우에는, SE의 Vth 및 VB를 어떻게 할지 고려할 필요가 있다.
도 7b는 케이스 1의 파트 2를 예시하였지만, 이는 단지 많은 가능성 중의 하나에 지나지 않는다. 이 경우, WL은 다시 접지되고 "선택된" 비트 라인들은 M*VS로 풀업되며, 여기서 M=max(VEM/Vth)(이는 동시적으로(수 ㎱이내) 또는 순차적으로 행해질 수 있다)이다. 만약 M<=1이면, 아무런 문제가 없다. 만약 set 전류와 전압이 대략적으로 선택되었을 경우, 어떤 것은 M>=1일 경우에만 보장될 수 있고, 어떤 것은 조심스럽게 메모리 소자를 소거하거나 리셋시키게 된다. 이는 낮은 SET 전류(및 긴 SET 동작)가 필요하게 된다. 어떤 경우에는, SE는 이러한 동작 후에 높은 저항 상태가 된다.
그러나, 다른 셀들 사이에서 장치의 변화성에 대한 중요한 장치가 될 수도 있으며, 이러한 경우 SET 전류 또는 SET 전압 또는 SET 전압의 특정 값을 대상으로 하는 것은 곤란하게 될 수도 있다. 예를 들어, 만약 MEM의 임계 치수(또는 고유 저항)이 특정 영역에서 더 작은(더 높을) 경우, 동일한 전류에 의해 메모리는 부주의하게도 리셋되거나 소거될 수 있다. 이러한 문제는 M>1인 조건에서 더욱 곤란해 진다.
이는 장치에 대하여 다른 전압들(크기가 감소되는 전압)을 반복적으로 인가하는 반복 기술을 필요로 하게 된다. 이 경우 SE를 높은 저항 상태로 되돌려 놓은 것을 제외하고는, 이는 상 변화 메모리용 1-트랜지스터 1-저항 셀에 대한 Samsung®으로부터의 다중 스텝-다운 펄스 생성기(MSPG)와 매우 유사하다.
도 8은 Samsung®으로부터의 MSPG 기술의 일례를 예시한다. 이 기술이 FET + 상 변화 메모리(PCM)(1T 1R 아키텍처)에 적용될 경우, 펄스 열은 감소되는 전압값으로 적용된다. 이는 장치의 변화성에 대해 중요한 장치에서도 모든 셀들이 SET 동작을 갖는 것을 확보한다. Iset(max), Isec(min), 및 펄스 수는 변화성의 정도에 따라 선택된다.
Vb. SET 동작 - 케이스 2 - 시퀀스 펄스:
도 9도 MEM + SE 크로스바 아키텍처에 대한 SET의 가능한 MSPG 동작을 예시한다. 실선으로 된 펄스는 WL 펄스를 나타내고 점선으로 된 펄스는 선택된 셀 양단의 비트 라인 펄스를 나타낸다. 만약 M<=1이면, 비트 라인 펄스가 MEM을 리셋시키지 않기 때문에 문제가 되지 않는다. 이 경우, 비트 라인 펄스는 워드 라인 펄스와 동일하게 되도록 선택된다. 또한, 도 9에 대하여, V2=V1/M 및 V3=V2/M(기하학계)이며, 여기서 M은 AgGe-S에 대하여 1과 1.25 사이이고 CuGe-S에 대하여 1 미만으로 된다.
보다 흥미로운 케이스는 M>=1일 때이다. 이 경우, 비트 라인 펄스는 WL 펄스보다 높게 되어야 한다. 후술하는 바와 같이, WL 및 BL 펄스 천이를 1 ㎱이내(또는 열효과가 중요할 경우 시스템의 열 시정수의 범위 내)로 보장하는 것은 중요하다. 예를 들어, 첫 번째 펄스에 대하여, WL 전압이 V1으로부터 0으로 강하함에 따라, 비트 라인 전압은 0으로부터 M*V1으로 증가해야 하며, 여기서 M은 전착 임계에 대한 소거 임계의 비율, SE의 유지 특성 등을 포함하는 많은 요소들에 의거하여 선택된다. 각각의 워드 라인 펄스에 대한 시간은 10 ㎱에서 1 ㎲내의 범위이다. 시간 T(BL 펄스용)는 10 ㎱ - 100 ㎱ 범위(SE가 소거되어야 하기 때문임)이다. 전체 시간은 100 ㎱에서 10 ㎲의 범위가 될 수 있다. 이러한 시간들은 SE 재료의 속도에 따라 선택되며 메모리 재료는 변경될 수도 있다.
다음으로, 일례로서, 다중 펄스를 통한 MEM 상태의 전개에 대해 설명한다. 도 10은 훨씬 더 낮은 SET (및 RESET 전류)를 갖는 장치가 목표 설정되는 특정 경우를 예시한다. 첫 번째 WL 펄스에서, MEM은 이것을 리셋하기에 충분한 전류를 가지며(즉, >Ireset) SE는 낮은 저항 상태 = Ra로 진압하게 된다. V(MEM)/[V(SE)=Vth]는 전형적으로 2 또는 3보다 크게 됨을 유의한다. 이제 WL은 접지되는 펄스로 되고 BL은 M*V1까지로 되는 펄스가 된다. 이 펄스들은 수 나노초보다도 짧은 상승 시간과 하강 시간을 갖는다. 열 경계 조건이 스윙하는 WL 양단에 유지되도록 하려면 이것은 중요할 수 있다. 직렬 스택 양단의 음의 전압은 SE로 하여금 스위치 OFF되게 한다. SE가 스위치 OFF 됨에 따라, 이것의 저항은 증가하고 MEM 양단에 강하된 전압은 감소한다. 최악의 경우, SE의 스위칭 오프는 MEM 양단의 전압을 Reset으로부터 Read로 스위칭되도록 하고, MEM은 신속하게 스위치 OFF되어 있기 때문에 RESET으로 유지된다. 이는 MEM이 더 이상 SET 조건에 만족하지 않기 때문에 최악의 경우이며, 즉, 매 두 번째 경우마다, MEM은 부분적으로 SET로 된다. MEM 전압 은 적어도 2X 만큼(이러한 최악의 경우 Reset로부터 Read) 강하되었기 때문에, 이는 SE 저항이 적어도 2X 만큼 상승했다는 것을 의미한다는 것을 유의한다. 이는 SE 양단 전암을 증가시키며, 이는 또한 이를 완전히 스위치 OFF시키게 한다.
이러한 논의는 상기 펄스 시퀀스에서 펄스마다 적용될 수도 있다. 상기에 나타낸 예에서는, 두 번째 WL 펄스에서, MEM 소자는 SET된다. 그러나, 이는 이어지는 BL 펄스 동안에 RESET 상태로 되돌아가게 된다. 이어지는 WL 및 BL 펄스는 SET 상태를 보강시킨다. 인가되어야 하는 펄스 수는 전압 스텝다운 비율과 시스템의 변화성 정도의 함수로 규정된다. 0.7 - 0.9의 전압 스텝다운 비율(즉, V2/V1=V3/V2=V4/V3)이 양호한 선택이다. 펄스의 특정 선택은 메모리 및 정류 소자의 특성에 따라 변한다.
VI. MEM 리셋 동작:
이는 MEM SET 동작과 동일하며 MEM을 리셋시키기 위하여 하나의 WL과 하나의 BL 펄스 또는 펄스 스퀀스(크기가 감소되는 펄스)와 연관될 수도 있다. 상술한 경우와는 달리, 진폭이 증가하는 WL 펄스 스퀀스가 제공되고, 각각의 WL 펄스는 대응하는 BL 펄스(M의 스케일 요소를 가짐)로 이어진다. 펄스 스퀀스 세트(WL 펄스 + BL 펄스는 펄스 세트이다) 사이에, 판독 동작들이 행해져서 MEM이 리셋되었는지를 확인한다. 이는 메모리 소자의 내성을 증가시킬 수 있다.
이러한 특정 방식을 동작시키는데 가능한 필요 조건 중 하나로는, BL 펄스 동안, MEM이 중단되기 전에 SE 소자에서의 금속 필라멘트를 높은 저항 상태로 스위 치 OFF시키는 것이다. 이것이 발생하게 되면, 수 오더의 크기로 저항이 증가하게 되고 MEM 소자는 SE가 스위치 OFF 동안 리셋 상태를 유지하게 된다. 이는 SE 영역 내에서의 온도가 높을 경우 용이하게 이루어지며, 금속 필라멘트를 용이하게 끊을 수 있다. 메모리 및 SE 재료(예를 들어 빠른 SE 재료)를 처리하는 장치 구조는 이러한 관점에서 중요하다.
VII. 가능한 구조:
메모리 재로와 SE 개념을 결합하는 가능한 구조는 많이 있다. 도 11a 내지 도 11f는 관심있는 다양한 메모리 재료 셀 구조의 일부 예시적인 예들을 도시한다.
도 11a는 MEM 셀 구조의 버섯 모양의 실시예를 예시한다. 도 11b는 MEM 셀 구조의 오목한 버섯 모양의 실시예를 예시한다. 도 11c는 MEM 셀 구조의 기둥 셀 모양 또는 리소그래픽으로 한정된 포어 실시예를 예시한다. 도 11d는 MEM 셀 구조의 리소 포어 실시예를 예시한다. 도 11e는 MEM 셀 구조의 서브리소 포어 실시예를 예시한다. 도 11f는 MEM 셀 구조의 링 모양의 실시예를 예시한다. 이 경우, MEM은 상술한 임의의 일반적인 메모리 구조를 말한다. 도 11a 내지 11f에서, 상부 층(1102)과 하부 층(1103)은 예를 들어 TiN, W, 또는 Cu로 형성된 금속층으로 이루어지며 필요할 경우 옵션 배리어 층들을 갖는다. 층(1104)은 메모리 층이고, 층(1106)은 예를 들어 산화물/질화물/유전체/실리콘 또는 이들 층들의 결합으로 형성되는 층이며, 층(1108)은 예를 들어, TiN 또는 W로 형성된 금속층이다. 층(1105)은 유전체 재료의 다른 층으로 산화물/질화물/옥시질화물 등이 될 수도 있다.
또한, 버섯형(도 11a), 오목한 버섯형(도 11b), 및 링 모양의 셀(도 11f)에 대하여, 하부 전극(1103)(예를 들어 TiN, W, 또는 Cu로 이루어짐)은 전형적으로 작은 면적의 콘택트인 반면, 메모리 재료는 라인형 또는 "비아-필"형 재료로 이루어질 수 있다(즉, 일 치수 대 두 치수로 패터닝 됨). 마찬가지로, 도 11d에 나타낸 리소 포어 실시예와 도 11e에 나타낸 서브리소 포어 실시예에 있어서는, 하부 작은 면적의 비아가 2D인 경우 두 개의 옵션이 가능하지만, 상부 포어는 라인형 또는 비아-필형 중 하나가 될 수 있다. 도 11c에 나타낸 기둥형 실시예는 양 방향(즉, 2D)으로 한정된다. 옵션 배리어 층, 접착층, 패시베이션 층, 및 캡핑 층은 편의상 도시하지 않았다.
몇몇 가능한 SE 옵션:
(a) 포어 SE 장치- 고체 전해질 재료로 대체된 메모리 재료(1104)를 제외하고는 상기 도 11c 내지 도 11e에 나타낸 MEM 포어와 동일하다.
(b) 버섯형 SE 장치- 고체 전해질 재료로 대체된 메모리 재료(1104)를 제외하고는 상기 도 11a 및 도 11b에 나타낸 버섯형 MEM 장치와 동일하다.
(c) 패터닝되지 않은 SE 장치- 즉, 불활성으로 되는 하나의 전극을 갖는 상부 및 하부 전극 사이에 연속층. (예를 들어, 하나의 전극은 TiN 배리어를 갖고 W/TiN/Al 또는 Cu/Ag로 형성되며, 다른 하나의 전극은 Ag 배리어를 갖고 Cu로 형성된다).
도 11a 내지 11f에 나타낸 상술한 모든 구조에 대하여, 적어도 하나의 전극은 불활성(W/TiN/Al)으로 되어야 하며, 다른 하나는 산화(Ag/Cu) 가능할 수도 있 다. 만약 이들 두 개의 전극이 Cu로 이루어져야 한다면, 이들 중 적어도 하나는 불활성 라이너를 가져야만 한다.
MEM에 관한 도 11a 내지 11f에 예시된 옵션들은 SE에 대한 옵션 (a) 내지 (f)를 결합하여 적어도 36개의 장치 구조 결합을 갖는 허용 가능한 MEM + SE 스택을 만들 수 있지만, 본 발명의 교시에 의거하여 다른 결합들이 구성될 수 있다. 각각의 결합은 많은 프로세스 플로우 중 임의의 하나를 이용하여 제조될 수 있다.
예를 들어, 도 12a는 MEM 서브리소 포어 장치와 패터닝된 SE와의 결합을 예시한다. 도 12a의 구조는 다음의 층들을 포함한다: 예를 들어 TiN, W, 또는 Cu(배리어 층들을 가짐)로 형성된 낮은 금속층(1201), 유전체 층들의 제1세트(1216), 메모리 층(1218)(다양한 결합의 메모리 재료 세트를 포함할 수 있음), 유전체 층들의 제2세트(1210), 예를 들어, TiN, W, 또는 Ag/Cu 층(1220)으로 형성된 다른 금속층(1214), SE층(1208), 유전체 층들의 제3세트(1206), 예를 들어, TiN 또는 W로 형성된 상부 금속층(1202), 및 유전체 층들의 제4세트(1204). 메모리 층(1218) 및 SE층(1208)은 하나의 치수 또는 2로 패터닝될 수도 있다.
다른 예로서, 도 12b는 MEM 서브리소 포어 장치와 서브리소 포어 SE와의 결합을 예시한다. SE층(1208)이 서브리소 포어 구조인 것과 유전체 층들의 제3세트(1206)에 의해 측면이 접힌 것을 제외하면, 도 12b의 구조는 도 12a의 것과 동일하며, 서브리소 포어 구조(1208)는 유전체 층들의 제5세트에 의해 측면이 접혀져 있다.
도 13 내지 19를 참조하여 사용된 "다이오드 하향" 및 "다이오드 상항" 어구 는 기판에 대한 다이오드의 배향을 나타낸다. "다이오드 하향"은 실리콘 기판을 향하여 대항하는 다이오드를 나타내고(또는 노멀 전류 흐름 방향이 기판을 향하는 것), "다이오드 상향"은 기판과 이격하여 대향한 다이오드를 나타낸다(노멀 전류 흐름 방향이 기판으로부터 이격됨).
다른 예로서, 도 13은 서브리소 포어 메모리 구조와 패터닝되지 않은 다이오드와의 결합을 예시하며, 여기서 패터닝되지 않은 다이오드는 CMOS 회로를 갖는 실리콘 기판을 대항한다. 도 13의 구조는 다음의 층들을 포함한다: 산화 가능한 상부 전극(1302)(이는 다른 재료 Ag/Cu 등과 옵션 배리어 층과 결합이 될 수 있다), 유전체 층들의 제1세트(1304), 패터닝되지 않은 SE 재료(또는 SE 재료들 및/또는 버퍼 층들의 결합 등)(1306), 상부 전극(1308), 메모리 재료(1310), 유전체 층들의 제2세트(1312), 및 하부 전극(예를 들어 단일 금속 또는 금속들의 겹합으로 이루어짐)(1314).
또 다른 예로서, 도 14는 서브리소 포어 메모리 기판과 패터닝되지 않은 다이오드와의 결합을 예시하며, 여기서 패터닝되지 않은 다이오드는 CMOS 회로를 갖는 실리콘 기판과 이격되어 대향한다. 도 14의 구조는 다음의 층들을 포함한다: 불활성 상부 전극(1402)(이는 불활성 재료들의 결합으로 이루어질 수 있다), 유전체 층들의 제1세트(1404), 패터닝되지 않은 SE 재료(또는 SE 재료들 및/또는 버퍼 층들의 결합)(1406), 불활성 라이너(1409)를 갖는 산화 가능한 상부 전극(1408), 메모리 재료(1410), 유전체 층들의 제2세트(1412), 및 하부 전극(예를 들어 단일 금속 또는 금속들의 결합으로 이루어짐)(1414).
또 다른 예로서, 도 15는 서브리소 포어 메모리 기판과 패터닝된 다이오드와의 결합을 예시하며, 여기서 패터닝된 다이오드는 CMOS 회로를 갖는 실리콘 기판으로부터 이격되어 대향한다. 도 15의 구조는 다음의 층들을 포함한다: 불활성 상부 전극(1502)(이는 불활성 재료들의 결합으로 이루어질 수 있다), 유전체 층들의 세트(1504), 패터닝된 SE 재료(SE 재료들 및/또는 버퍼 층들의 결합)(1506), 불활성 라이너(1509)를 갖는 산화 가능한 상부 전극(1508), 메모리 재료(1510), 및 하부 전극(예를 들어 단일 금속 또는 금속들의 결합으로 이루어짐)(1514).
또 다른 예로서, 도 16은 오목한 버섯형 메모리 구조와 패터닝되지 않은 다이오드와의 결합을 예시하고, 여기서 패터닝되지 않은 다이오드는 CMOS 회로를 갖는 실리콘 기판을 대향한다. 도 16의 구조는 다음의 층들을 포함한다: 산화 가능한 상부 전극(1602)(이는 다른 재료들과 옵션 배리어 층들의 결합으로 이루어질 수 있다), 유전체 층들의 제1세트(1604), 패터닝되지 않은 SE 재료(또는 SE 재료들 및/또는 버퍼 층들의 결합(1606), 불활성 전극(1608), 오목한 버섯형 메모리 재료(1610), 유전체 층들의 제2세트(1612), 및 하부 전극(예를 들어 단일 금속 또는 금속들의 결합으로 이루어짐)(1614).
또 다른 예로서, 도 17은 오목한 버섯형 메모리 구조와 패터닝된 다이오드와의 결합을 예시하고, 여기서 패터닝된 다이오드는 CMOS 회로를 갖는 실리콘 기판과 이격하여 대항한다. 도 17의 구조는 다음의 층들을 포함한다: 불활성 상부 전극(1702)(이는 불활성 재료들의 결합으로 이루어질 수 있다), 유전체 층들의 세트(1704), 패터닝된 SE 재료(또는 SE 재료들 및/또는 버퍼 층들의 결함)(1706), 불 활성 층(1709)을 갖는 산화 가능한 금속 전극(1708), 오목한 버섯형 메모리 금속(1710), 및 하부 전극(예를 들어, 단일 금속 또는 금속들의 결합으로 이루어짐)(1714).
또 다른 예로서, 도 18은 링 모양의 메모리 구조와 패터닝되지 않은 다이오드와의 결합을 예시하고, 여기서 패터닝되지 않은 다이오드는 CMOS 회로를 갖는 실리콘 기판을 대향한다. 도 18의 구조는 다음의 층들을 포함한다: 산화 가능한 상부 전극(1802)(이는 다른 재료들과 옵션 배리어 층들의 결합으로 이루어질 수 있다), 유전체 층들의 제1세트(1804), 패터닝되지 않은 SE 재료(또는 SE 재료들 및/또는 버퍼 층들의 결합)(1806), 상부 전극(1808), 버섯형 메모리 재료(1810), 유전체 층들의 제2세트(1812), 제3유전체 영역(1813), 불활성 라이너(1815), 및 하부 전극(예를 들어, 단일 금속 또는 금속들의 결합으로 이루어짐)(1814).
또 다른 예로서, 도 19는 링 모양의 메모리 구조와 패터닝된 다이오드와의 결합을 예시하며, 여기서 패터닝된 다이오드는 CMOS 회로를 갖는 실리콘 기판과 이격하여 대향한다. 도 19의 구조는 다음의 층들을 포함한다: 불활성 상부 전극(1902)(이는 불활성 재료의 결합으로 이루어질 수 있다), 유전체 층들의 세트(1904), 패터닝된 SE 재료(또는 SE 재료들 및/또는 버퍼 층들의 결합)(1906), 불활성 층(1909)을 갖는 산화 가능한 상부 금속 전극(1908), 메모리 재료(1910), 유전체(1913), 불활성 라이너(1915), 및 하부 전극(예를 들어, 단일 금속 또는 금속들의 결합으로 이루어짐)(1914).
도 11 내지 19는 단지 예시를 위한 것으로 이들 도면의 층들은 다중 층들을 각각 포함할 수 있음을 유의한다. 예를 들어, 금속을 나타내는 영역들은 옵션 배리어 층들과 옵션 접착층들을 갖는 일련의 금속/도전층을 포함할 수 있다. 마찬가지로 메모리 층들은 변화하는 저항성 및/또는 농도를 갖는 일련의 층들을 포함할 수 있으며 옵션 유전체 층들, 버퍼 층들, 및 접착층들을 포함할 수 있다. 유전체 자체는 일련의 유전체 층들으로 구성될 수 있다. 높은 저항 상태로부터 낮은 저항 상태로 스냅백(snap back)하는 저항성 메모리 소자의 경우(여기서 스냅백은 메모리 소자가 높은 저항 상태로부터 낮은 저항 상태로의 천이할 때 전압에서의 감소를 의미한다), 추가적인 직렬 저항이 채용될 수 있으며 도전성의 층/유전체 층 또는 메모리 층 자체로 이루어질 수 있다(간략화하기 위해 도시는 생략). 또한, 만약 열적 분리가 중요할 경우 고체 전해질 재료와 메모리 재료를 금속 또는 반도체에 의해 분리하는 것이 바람직할 수 있다. 또한, 도 11 내지 19의 이들 각각의 구조에 나타낸 다양한 층들의 바람직한 두께는 1 ㎚ 내지 5000 ㎚의 범위가 될 수 있으며, 바람직하게는 1 ㎚ 내지 1 ㎛가 될 수도 있다.
도 11 내지 19에 나타낸 상기 장치 구조는 종래의 반도체 처리 기법을 이용하여 제조될 수 있음을 유의한다. 예를 들어, 도 11 내지 19에 나타낸 구조에서의 다양한 층들은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD, 예를 들어 스퍼터링, 증발 등), 스핀-온(spin-on) 기법, 원자층 증착 기법(ALD) 등 다양한 다른 기법들을 이용하여 증착될 수 있지만, 이들로 한정되는 것은 아니다. 또한, 도 11 내지 19에 나타낸 특정한 특징들은 다양한 리소그래프 기법, 에칭, 화학적 기계적 연마, 리프트오프 등을 이용하여 규정될 수 있다. 이들 구조 각각의 제조에 있어 서, 다양한 프로세스 플로우가 가능하다.
크로스포인트 기반의 메모리 어레이용 정류 소자의 효과적인 실시를 위한 상기 실시예를 통하여 시스템 및 방법에 대하여 나타내었다. 바람직한 실시예를 다양하게 나타내었으며 또한 설명하였고, 이러한 개시에 의해 본 발명을 제한하려는 의도는 없으며, 특허 청구의 범위에 의해 정의된 본 발명의 취지 및 범위에 내포되는 모든 변형들을 포함하려는 것임을 이해해야 한다. 예를 들어, 본 발명은 예시된 구조에 의해 비트 라인 및 워드 라인을 구동하는 특정 전압 값으로 한정되어서는 안 된다.
본 개시의 범위는 임의의 새로운 특징 또는 본 명세서에 개시된 특징들의 결합을 포함한다. 이로써 출원인은 이 출원 또는 이로부터 도출되는 임의의 출원들의 진행 절차 동안에 새로운 특허 청구들이 이러한 특징들 또는 특징들의 결합으로 안출될 수도 있음일 통보하는 바이다. 특히, 첨부된 특허 청구의 범위를 참조하여, 종속항으로부터의 특징들은 독립항의 특징들과 결합할 수 있으며 각각의 독립항으로부터의 특징들은 임의의 적절한 방식으로 결합할 수 있으며, 이는 단지 특허 청구의 범위에 열거될 특정 결합만을 나타내는 것은 아니다.
불명확함을 해소하기 위해, "포함하다"(comprising)의 용어는 명세서 및 청구의 범위 전반에 걸쳐서 사용되었으나 "이것만으로 구성되다"을 의미하는 것으로 해석되어서는 안 된다.

Claims (10)

  1. 크로스포인트 어레이(crosspoint array)에 있어서,
    복수의 비트 라인 및 워드 라인과,
    복수의 크로스바 소자　- 각각의 크로스바 소자는 수직적으로(vertically) 비트라인과 워드라인 사이에 배치되고, 각각의 크로스바 소자는 적어도, 대칭적인 저항성 메모리 노드 및 상기 대칭적인 저항성 메모리 노드와 직렬 연결된 고체 전해질 재료를 포함하며, 상기 고체 전해질 재료는 정류기로서 사용됨 -,
    상기 크로스바 소자 중 하나 이상은,
    상기 크로스바 소자 내의 상기 고체 전해질 재료를 OFF 상태로부터 ON 상태로 전이시키는, 상기 크로스바 소자 중 하나 이상에 인가되는 　제 1 세트의 전압 - 상기 ON 상태는 상기 대칭적인 저항성 메모리 노드가 106A/Cm2 보다 큰 전류 밀도를 갖는 상태이고, 상기 OFF 상태는 상기 대칭적인 저항성 메모리 노드가 100 A/cm2 미만의 전류 밀도를 갖는 상태임 -,
    상기 대칭적인 저항성 메모리 노드 내의 메모리 내용을 판독하거나 상기 대칭적인 저항성 메모리 노드를 프로그래밍하는, 　상기 크로스바 소자 중 하나 이상에 인가되는 제 2 세트의 전압, 및
    상기 고체 전해질 재료를 ON 상태로부터 OFF 상태로 전이시키는, 상기 크로스바 소자 중 하나 이상에 인가되는 제 3 세트의 전압
    에 응답하는 것인, 크로스포인트 어레이.
  2. 제 1 항에 있어서,
    상기 고체 전해질 재료는 상기 ON 상태에서 제 1 저항 RON을 갖고, 상기 OFF 상태에서는 ROFF/RON ≥ 104의 관계로 제 2 저항 ROFF를 갖는 것인 크로스포인트 어레이.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 고체 전해질 재료는 게르마늄 설파이드(GexS1-x), 게르마늄 셀레나이드(GexSe1-x), 게르마늄 텔루라이드(GexTe1-x), 실리콘 설파이드(SixS1-x), 실리콘 셀레나이드(SixSe1-x), 실리콘 텔루라이드(SixTe1-x), 비소 설파이드(AsxS1-x), 비소 셀레나이드(AsxSe1-x), 비소 텔루라이드(AsxTe1-x), 납 설파이드(PbxS1-x), 납 셀레나이드(PbxSe1-x), 납 텔루라이드(PbxTe1-x), 카드뮴 설파이드(CdxS1-x), 카드뮴 셀레나이드(CdxSe1-x), 카드뮴 텔루라이드(CdxTe1-x), 아연 설파이드(ZnxS1-x), 아연 셀레나이드(ZnxSe1-x), 아연 텔루라이드(ZnxTe1-x), 은 설파이드(AgxS), 은 셀레나이드(AgxSe), 구리 설파이드(CuxS), 구리 셀레나이드(CuxSe), 텅스텐 옥사이드(WOx), 구리 옥사이드(CuxO), 은(Ag), 구리(Cu), 리튬(Li), 나트륨(Na), 및 아연(Zn) 중 적어도 하나를 포함하는 것인 크로스포인트 어레이.
  5. 제 1 항에 있어서,
    상기 고체 전해질 재료는 2개의 전극 - 상기 2개의 전극은 상기 비트라인 및 상기 워드라인임 - 사이에 배치되되, 상기 2개의 전극 중 적어도 하나는 비-산화성이며, 상기 전극들은 구리(Cu), 은(Ag), 아연(Zn), 리튬(Li), 나트륨(Na), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄-텅스텐(TixWy), 탄탈룸-텅스텐(TaxWy), 티타늄 니트라이드(TixNy), 탄탈룸(Ta), 탄탈룸 니트라이드(TaxNy), 티타늄 실리콘 니트라이드(TixSiyNz), 탄탈룸 실리콘 니트라이드(TaxSiyNz), 은 설파이드(AgxS), 은 셀레나이드(AgxSe), 은-구리 합금, 구리 설파이드(CuxS), 및 구리 셀레나이드(CuxSe) 중 적어도 하나를 포함하는 것인 크로스포인트 어레이.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 크로스바 소자 중 하나 이상에 있어서, 적어도 한 세트의 펄스를 상기 크로스포인트 어레이에 인가함으로써 - 여기서, 상기 적어도 한 세트의 펄스는 상기 비트 라인과 상기 워드 라인을 통해 상기 크로스 포인트 어레이에 인가됨 -, 1) 상기 고체 전해질 재료는 OFF 상태로부터 ON 상태로 되고, 2) 상기 메모리 노드의 프로그래밍, 판독, 또는 소거 동작이 실행되고, 3) 상기 고체 전해질 재료는 제 1 저항 RON을 갖는 ON 상태로부터 상기 제1 저항 RON보다 높은 제 2 저항 ROFF을 갖는 OFF 상태로 되는 것인 크로스포인트 어레이.
  8. 제 1 항에 있어서,
    상기 대칭적인 저항성 메모리 노드는 상 변화 메모리(PCM; phase change memory), 자기저항성 랜덤 액세스 메모리(MRAM; magnetoresistive random access memory), 강유전체 랜덤 액세스 메모리(FeRAM; ferroelectric random access memory), 유기 저항성 메모리, 복합 금속 산화물, 페로브스카이트(perovskite) 메모리, 및 산화물-저항성 메모리 중 적어도 하나인 것인 크로스포인트 어레이.
  9. 기판과,
    제 1, 2, 4, 5, 7, 8 항 중 어느 한 항에 따른 크로스포인트 어레이
    를 포함하는 집적 장치.
  10. 크로스포인트 어레이에 사용되는 방법으로서, 상기 크로스포인트 어레이는 복수의 비트 라인 및 워드 라인과, 복수의 크로스바 소자 - 각각의 크로스바 소자는 수직적으로(vertically) 비트 라인과 워드 라인 사이에 배치되고, 각각의 크로스바 소자는 적어도, 대칭적인 저항성 메모리 노드 및 상기 대칭적인 저항성 메모리 노드와 직렬 연결된 고체 전해질 재료를 포함하며, 상기 고체 전해질 재료는 정류기로서 사용됨 - 를 포함하고, 상기 방법은,
    상기 크로스바 소자 내의 상기 고체 전해질 재료를 OFF 상태로부터 ON 상태로 전이시키는 - 여기서, 상기 ON 상태는 상기 대칭적인 저항성 메모리 노드가 106A/Cm2 보다 큰 전류 밀도를 갖는 상태이고, 상기 OFF 상태는 상기 대칭적인 저항성 메모리 노드가 100 A/cm2 미만의 전류 밀도를 갖는 상태임 - 제 1 세트의 전압을 상기 크로스바 소자 중 적어도 하나에 인가하는 단계와,
    상기 대칭적인 저항성 메모리 내의 메모리 내용을 판독하거나 상기 대칭적인 저항성 메모리 노드를 프로그래밍하는 제 2 세트의 전압을 상기 크로스바 소자 중 적어도 하나에 인가하는 단계와,
    상기 고체 전해질 재료를 ON 상태로부터 OFF 상태로 전이시키는 제 3 세트의 전압을 상기 크로스바 소자 중 적어도 하나에 인가하는 단계
    를 포함하는 방법.
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