KR20180108627A - 수직 적층된 나노와이어 필드 효과 트랜지스터들 - Google Patents

Abstract

디바이스는 기판, 제1 나노와이어 FET(field effect transistor), 및 기판과 제1 나노와이어 FET 사이에 위치되는 제2 나노와이어 FET를 포함한다. 디바이스는 또한 제1 나노와이어 FET 및 제2 나노와이어 FET에 전기적으로 커플링된 제1 나노와이어를 포함한다.

Description

수직 적층된 나노와이어 필드 효과 트랜지스터들

[0001] 본 출원은, 2016년 2월 1일에 출원되고 발명의 명칭이 "VERTICALLY STACKED NANOWIRE FIELD EFFECT TRANSISTORS"인 미국 가특허 출원 제 62/289,819호, 및 2016년 4월 12일에 출원되고 발명의 명칭이 "VERTICALLY STACKED NANOWIRE FIELD EFFECT TRANSISTORS"인 미국 정식 특허 출원 제 15/097,142호의 이익을 주장하며, 상기 출원들 각각의 내용들은 그 전체가 인용에 의해 본원에 명백히 통합된다.

[0002] 본 개시는 일반적으로 수직 적층된 나노와이어 필드 효과 트랜지스터들에 관한 것이다.

[0003] 기술에서의 진보들은 더 작고 더 강력한 컴퓨팅 디바이스들을 도출해왔다. 예를 들어, 모바일 및 스마트 폰들, 태블릿들 및 랩탑 컴퓨터들과 같은 무선 전화들을 포함하는 다양한 휴대용 개인 컴퓨팅 디바이스들은 작고, 경량이고, 사용자들에 의해 소지하기 쉽다. 이러한 디바이스들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있다. 추가로, 많은 이러한 디바이스들은 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더 및 오디오 파일 플레이어와 같은 추가적인 기능을 통합한다. 또한, 이러한 디바이스들은 인터넷에 액세스하기 위해 사용될 수 있는 소프트웨어 애플리케이션들, 예를 들어, 웹 브라우저 애플리케이션을 포함하는 실행가능한 명령들을 프로세싱할 수 있다. 따라서, 이러한 디바이스들은 상당한 컴퓨팅 능력들을 포함할 수 있다.

[0004] 일반적으로, 컴퓨팅 디바이스들은 프로세싱 로직에 사용되는 트랜지스터들 및 메모리 디바이스들에 사용되는 트랜지스터들과 같은 많은 수의 트랜지스터들을 사용한다. 컴퓨팅 디바이스들이 크기에서 감소를 계속함에 따라, 다양한 집적 회로들의 트랜지스터들과 연관된 풋프린트는, 각각의 트랜지스터의 크기가 감소될 수 없다면 증가하는 경향이 있다. 각각의 트랜지스터의 크기를 감소시키는 것은 트랜지스터들 사이의 변동성을 증가시킬 수 있다. 예를 들어, 임계 전압과 같은 특성들의 트랜지스터-대-트랜지스터 변동성은 각각의 트랜지스터의 크기가 감소함에 따라 증가하는 경향이 있다. 많은 수의 트랜지스터들 및 회로의 복잡성으로 인해, 트랜지스터마다의 변동성은 점점 더 처리하기 곤란한 문제이다.

[0005] 특정 양상에서, 디바이스(예를 들어, 집적 회로 또는 집적 회로를 포함하는 장치)는 기판, 제1 나노와이어 FET, 및 기판과 제1 나노와이어 FET 사이에 위치되는 제2 나노와이어 FET를 포함한다. 제1 나노와이어는 제1 나노와이어 FET 및 제2 나노와이어 FET에 전기적으로 커플링된다. 따라서, 제1 나노와이어 FET 및 제2 나노와이어 FET는 수직 나노와이어 FET 적층체를 형성한다. 이러한 맥락에서, 수직은 기판의 표면에 실질적으로 수직으로 확장되는 것을 지칭한다.

[0006] 특정 양상에서, 방법은 기판 상에 제1 나노와이어 FET를 형성하고 제1 나노와이어 FET 상에 제2 나노와이어 FET를 형성하여 나노와이어 FET 적층체를 형성하는 단계를 포함한다. 나노와이어 FET 적층체는 제1 나노와이어 FET 및 제2 나노와이어 FET에 전기적으로 커플링된 나노와이어를 포함한다. 방법은 제1 나노와이어 FET 및 제2 나노와이어 FET를 동시에 형성하는 단계를 포함할 수 있다.

[0007] 다른 특정 양상에서, 비일시적 컴퓨터 판독가능 매체는 프로세서 실행가능 명령들을 저장하며, 명령들은 프로세서에 의해 실행되는 경우 프로세서로 하여금 기판 상에 나노와이어 FET 적층체의 형성을 개시하게 한다. 나노와이어 FET 적층체는, 제1 나노와이어 FET 및 제2 나노와이어 FET에 나노와이어가 전기적으로 커플링되도록, 기판 상에 제1 나노와이어 FET를 형성하고 제1 나노와이어 FET 상에 제2 나노와이어 FET를 형성함으로써 형성될 수 있다.

[0008] 다른 특정 양상에서, 디바이스(예를 들어, 집적 회로 또는 집적 회로를 포함하는 장치)는 집적 회로를 지원하기 위한 수단을 포함한다. 디바이스는 또한 지원하기 위한 수단에 커플링된 전하 캐리어들을 제공하기 위한 제1 수단 및 지원하기 위한 수단에 커플링된 전하 캐리어들을 수집하기 위한 수단을 포함한다. 디바이스는 또한 전도성 채널을 제어하기 위한 제1 수단을 포함한다. 전도성 채널을 제어하기 위한 제1 수단은 전하 캐리어들을 제공하기 위한 제1 수단과 전하 캐리어들을 수집하기 위한 수단 사이에 위치된다. 디바이스는 지원하기 위한 수단에 커플링된 전하 캐리어들을 제공하기 위한 제2 수단 및 전도성 채널을 제어하기 위한 제2 수단을 더 포함한다. 전도성 채널을 제어하기 위한 제2 수단은 전하 캐리어들을 제공하기 위한 제2 수단과 전하 캐리어들을 수집하기 위한 수단 사이에 위치된다. 디바이스는 또한, 전하 캐리어들을 제공하기 위한 제1 수단, 전도성 채널을 제어하기 위한 제1 수단, 전하 캐리어들을 수집하기 위한 수단, 전도성 채널을 제어하기 위한 제2 수단 및 전하 캐리어들을 제공하기 위한 제2 수단에 커플링된 전도성 채널을 형성하기 위한 수단을 포함한다. 전도성 채널을 형성하기 위한 수단은 100 나노미터 미만의 지지하기 위한 수단의 표면에 평행한 치수를 갖는다.

[0009] 다른 특정 양상에서, 디바이스(예를 들어, 집적 회로 또는 집적 회로를 포함하는 장치)는 집적 회로를 지원하기 위한 수단을 포함한다. 디바이스는 또한 지원하기 위한 수단에 커플링된 전하 캐리어들을 수집하기 위한 제1 수단 및 지원하기 위한 수단에 커플링된 전하 캐리어들을 제공하기 위한 수단을 포함한다. 디바이스는 전도성 채널을 제어하기 위한 제1 수단을 더 포함한다. 전도성 채널을 제어하기 위한 제1 수단은 전하 캐리어들을 수집하기 위한 제1 수단과 전하 캐리어들을 제공하기 위한 수단 사이에 위치된다. 디바이스는 또한 지원하기 위한 수단에 커플링된 전하 캐리어들을 수집하기 위한 제2 수단 및 전도성 채널을 제어하기 위한 제2 수단을 포함한다. 전도성 채널을 제어하기 위한 제2 수단은 전하 캐리어들을 수집하기 위한 제2 수단과 전하 캐리어들을 제공하기 위한 수단 사이에 위치된다. 디바이스는, 전하 캐리어들을 수집하기 위한 제1 수단, 전도성 채널을 제어하기 위한 제1 수단, 전하 캐리어들을 제공하기 위한 수단, 전도성 채널을 제어하기 위한 제2 수단 및 전하 캐리어들을 수집하기 위한 제2 수단에 커플링된 전도성 채널을 형성하기 위한 수단을 더 포함한다. 전도성 채널을 형성하기 위한 수단은 100 나노미터 미만의 지지하기 위한 수단의 표면에 평행한 치수를 갖는다.

[0010] 본 개시의 양상들, 이점들 및 특징들은, 하기 섹션들, 즉, 도면의 간단한 설명, 상세한 설명 및 청구항들을 포함하는 전체 출원의 검토 후 명백해질 것이다.

[0011] 도 1a는 본 개시의 특정 양상에 따른 나노와이어 FET 적층체를 예시하는 도면이다.
[0012] 도 1b는 본 개시의 특정 양상에 따른 나노와이어 FET 적층체를 예시하는 도면이다.
[0013] 도 1c는 본 개시의 특정 양상에 따른 나노와이어 FET 적층체를 예시하는 도면이다.
[0014] 도 1d는 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들 중 하나 이상에 대응하는 회로를 예시하는 도면이다.
[0015] 도 2는 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 포함하는 집적 회로를 예시하는 도면이다.
[0016] 도 3은 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 포함하는 집적 회로를 예시하는 도면이다.
[0017] 도 4는 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제1 제조 스테이지를 예시하는 도면이다.
[0018] 도 5는 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제2 제조 스테이지를 예시하는 도면이다.
[0019] 도 6은 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제3 제조 스테이지를 예시하는 도면이다.
[0020] 도 7은 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제4 제조 스테이지를 예시하는 도면이다.
[0021] 도 8은 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제5 제조 스테이지를 예시하는 도면이다.
[0022] 도 9는 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제6 제조 스테이지를 예시하는 도면이다.
[0023] 도 10은 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제7 제조 스테이지를 예시하는 도면이다.
[0024] 도 11은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제1 제조 스테이지를 예시하는 도면이다.
[0025] 도 12는 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제2 제조 스테이지를 예시하는 도면이다.
[0026] 도 13은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제3 제조 스테이지를 예시하는 도면이다.
[0027] 도 14는 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제4 제조 스테이지를 예시하는 도면이다.
[0028] 도 15는 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제5 제조 스테이지를 예시하는 도면이다.
[0029] 도 16은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제6 제조 스테이지를 예시하는 도면이다.
[0030] 도 17은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제7 제조 스테이지를 예시하는 도면이다.
[0031] 도 18은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제8 제조 스테이지를 예시하는 도면이다.
[0032] 도 19는 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제9 제조 스테이지를 예시하는 도면이다.
[0033] 도 20은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제10 제조 스테이지를 예시하는 도면이다.
[0034] 도 21은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제11 제조 스테이지를 예시하는 도면이다.
[0035] 도 22는 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제12 제조 스테이지를 예시하는 도면이다.
[0036] 도 23은 특정 N-타입 나노와이어 FET 적층체를 예시하는 도면이다.
[0037] 도 24는 특정 N-타입 나노와이어 FET 적층체의 제1 단면을 예시하는 도면이다.
[0038] 도 25는 특정 N-타입 나노와이어 FET 적층체의 제2 단면을 예시하는 도면이다.
[0039] 도 26은 특정 P-타입 나노와이어 FET 적층체를 예시하는 도면이다.
[0040] 도 27은 특정 P-타입 나노와이어 FET 적층체의 제1 단면을 예시하는 도면이다.
[0041] 도 28은 특정 P-타입 나노와이어 FET 적층체의 제2 단면을 예시하는 도면이다.
[0042] 도 29는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제1 제조 스테이지를 예시하는 도면이다.
[0043] 도 30은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제2 제조 스테이지를 예시하는 도면이다.
[0044] 도 31은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제3 제조 스테이지를 예시하는 도면이다.
[0045] 도 32는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제4 제조 스테이지를 예시하는 도면이다.
[0046] 도 33은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제5 제조 스테이지를 예시하는 도면이다.
[0047] 도 34는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제6 제조 스테이지를 예시하는 도면이다.
[0048] 도 35는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제7 제조 스테이지를 예시하는 도면이다.
[0049] 도 36은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제8 제조 스테이지를 예시하는 도면이다.
[0050] 도 37은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제9 제조 스테이지를 예시하는 도면이다.
[0051] 도 38은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제10 제조 스테이지를 예시하는 도면이다.
[0052] 도 39는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제11 제조 스테이지를 예시하는 도면이다.
[0053] 도 40은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제12 제조 스테이지를 예시하는 도면이다.
[0054] 도 41은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제13 제조 스테이지를 예시하는 도면이다.
[0055] 도 42는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제14 제조 스테이지를 예시하는 도면이다.
[0056] 도 43은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제15 제조 스테이지를 예시하는 도면이다.
[0057] 도 44는 본 개시의 특정 양상에 따른 나노와이어 FET 적층체를 제조하는 방법의 특정한 예시적 구현의 흐름도이다.
[0058] 도 45는 본 개시의 특정 양상에 따른 나노와이어 FET 적층체를 제조하는 방법의 특정한 예시적 구현의 흐름도이다.
[0059] 도 46은 본 개시의 특정 양상에 따른 나노와이어 FET 적층체를 갖는 집적 회로를 포함하는 휴대용 디바이스의 블록도이다.
[0060] 도 47은 본 개시의 특정 양상에 따른 나노와이어 FET 적층체를 갖는 집적 회로를 포함하는 전자 디바이스들을 제조하는 제조 프로세스의 특정한 예시적 구현의 데이터 흐름도이다.

[0061] 도면들을 참조하여 본 개시의 특정 양상들이 아래에서 설명된다. 설명에서, 공통 특징들은 공통 참조 번호들로 지정된다. 본 명세서에서 사용되는 바와 같이, 다양한 용어는 오직 특정 구현들을 설명하기 위한 목적으로 사용되며, 제한적인 것으로 의도되지 않는다. 예를 들어, 본 명세서에서 사용되는 바와 같이, 단수형 형태들은, 문맥상 명확하게 달리 표시되지 않으면, 복수형 형태들을 또한 포함하도록 의도된다. "포함하다" 및 "포함하는"이라는 용어들은 "구비하다" 또는 "구비하는"과 상호교환가능하게 사용될 수 있음을 추가로 이해할 수 있다. 추가적으로, "여기서"라는 용어는 "여기에서"와 상호교환가능하게 사용될 수 있음을 이해할 것이다. 본 명세서에서 사용되는 바와 같이, 엘리먼트, 예를 들어, 구조, 컴포넌트, 동작 등을 수정하기 위해 사용되는 서수적 용어(예를 들어, "제1", "제2", "제3" 등)는 그 자체로 엘리먼트의 다른 엘리먼트에 대한 어떠한 우선순위 또는 순서를 표시하는 것이 아니라, 오히려 엘리먼트를 동일 이름을 갖는(그러나 서수적 용어를 사용한) 다른 엘리먼트로부터 단순히 구별한다. 본 명세서에서 사용되는 바와 같이, "세트"라는 용어는 하나 이상의 엘리먼트들의 그룹을 지칭하고, "복수"라는 용어는 다수의 엘리먼트들을 지칭한다.

[0062] 나노와이어 FET(field effect transistors)는, 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이의 게이트 영역 사이에서 확장되는 하나 이상의 나노와이어들을 포함한다. 통상적으로, 나노와이어는 소스 영역과 드레인 영역 사이에 채널을 형성하도록 전도성(또는 반전도성)이다. 채널은 게이트 영역에 인가된 전류 또는 전압에 기초하여 개방 또는 폐쇄된다. 나노와이어 FET들은 다른 타입들의 트랜지스터들, 예를 들어, finFET들에 비해, 정전 채널 제어에서의 개선들을 제공할 수 있다. 그러나, 측방향으로 배열된 나노와이어 FET들(예를 들어, 기판의 표면에 대략 평행하게 배열된 나노와이어 FET들)은 다른 타입들의 트랜지스터들과 동일한 증가된 풋프린트 문제를 겪는다.

[0063] 본 명세서에 개시된 양상들은 수직으로 적층된 나노와이어 FET들(예를 들어, 집적 회로의 기판 표면에 실질적으로 수직으로 연장되는 적층체를 형성하도록 배열된 나노와이어 FET들)을 포함한다. 수직으로 적층된 나노와이어 FET들은 공통 게이트 라인, 공통 소스 라인 및 공통 드레인 라인을 갖는 다수의 트랜지스터들을 포함하여, 임의의 시간에 적층체 내의 각각의 트랜지스터가 활성(예를 들어, 개방된 채널을 가짐) 또는 비활성(예를 들어, 폐쇄된 채널을 가짐)일 수 있다. 이러한 배열에서, 나노와이어 FET들의 적층체는 다수의 트랜지스터들을 포함하는 한편, 적층체의 트랜지스터들은 함께 단일 트랜지스터로서 작용할 수 있다. 따라서, 적층체는 적층체 내의 트랜지스터들의 수에 기초하여 원하는 특성(예를 들어, 구동 강도)을 갖도록 형성될 수 있다. 예시하자면, 집적 회로의 설계 동안, 적층체의 구동 강도는 적층체에 더 많은 트랜지스터들을 추가함으로써 증가될 수 있거나, 또는 적층체의 구동 강도는 적층체 내의 트랜지스터들의 수를 감소시킴으로써 감소될 수 있다.

[0064] 수직으로 적층된 나노와이어 FET들에 있어서, 트랜지스터 적층체마다의 변동성은 감소될 수 있는데, 이는, 변동성이 (측방향으로 배열된 트랜지스터들에서 피처 폭보다는) 층 두께에서의 차이들과 관련되고, 층 두께는 피처 폭들보다 더 미세하고 더 일관되게 제어될 수 있기 때문이다.

[0065] 특정 양상에서, 다수의 수직 나노와이어 FET 적층체들을 동시에 형성하는 방법들이 설명된다. P-타입 트랜지스터들 및 N-타입 트랜지스터들 둘 모두를 포함할 수 있는 것, 상이한 구동 강도들과 같이 상이한 특성들을 갖는 적층체들을 포함할 수 있는 것 또는 둘 모두의 조합을 포함하는 상당한 수의 수직으로 적층된 나노와이어 FET들을 형성하는 것을 가능하게 하는 프로세스 흐름이 설명된다. 예를 들어, 제1 나노와이어 FET 적층체는 제1 수의 나노와이어 FET들을 포함할 수 있고, 동일한 기판 상의 제2 나노와이어 FET 적층체는 상이한 수의 나노와이어 FET들을 포함할 수 있다. 이러한 예에서, 제1 적층체의 구동 강도는 제2 적층체의 구동 강도와 상이할 수 있다. 제1 적층체 및 제2 적층체는 동시에 또는 부분적으로 동시에 형성될 수 있다.

[0066] 도 1a는 본 개시의 특정 양상에 따른 나노와이어 FET 적층체(100)를 예시하는 도면이다. 나노와이어 FET 적층체(100)는 기판(예를 들어, 도 2 및 도 3에 도시된 기판(202)) 위에 (도 1a에 도시된 뷰에서) 수직으로 배열되는 복수의 계층들을 포함한다. 나노와이어 FET 적층체(100)는 층들 각각을 통해 확장되는 나노와이어(101)를 포함한다. 나노와이어 FET 적층체(100)의 다양한 층들은 소스 라인(111), 드레인 라인(113) 및 게이트 라인(112)과 같은 전도성 라인들에 전기적으로 커플링된다. 따라서, 도 1a에서, 나노와이어 FET 적층체(100)의 나노와이어 FET들은, 나노와이어 FET 적층체(100)의 나노와이어 FET들이 동시에 제어되도록 커플링된다. 이러한 방식으로, 나노와이어 FET 적층체(100)는 효과적으로 단일 트랜지스터로서 작용한다.

[0067] 도 1a에서, 나노와이어 FET 적층체(100)는 소스 영역 층들(102, 106 및 110)을 포함하는 복수의 소스 영역 층들을 포함한다. 추가적으로, 나노와이어 FET 적층체(100)는 게이트 영역 층들(103, 105, 107 및 109)을 포함하는 복수의 게이트 영역 층들을 포함한다. 추가적으로, 나노와이어 FET 적층체(100)는 제1 드레인 영역 층(104) 및 제2 드레인 영역 층(108)을 포함하는 복수의 드레인 영역 층들을 포함한다. 다양한 층들은, 각각의 소스 영역 층과 대응하는 드레인 영역 층 사이에 게이트 영역 층이 있도록 배열된다. 예를 들어, 제1 나노와이어 FET(114)(도 1a의 파선을 사용하여 개략됨)는 제1 소스 영역 층(102), 제1 게이트 영역 층(103) 및 제1 드레인 영역 층(104)에 의해 형성된다. 나노와이어 FET 적층체(100)는 또한, 제1 드레인 영역 층(104), 제2 게이트 영역 층(105) 및 제2 소스 영역 층(106)에 의해 형성되는 제2 나노와이어 FET(115)(도 1a의 점선을 사용하여 개략됨)를 포함한다. 추가적으로, 도 1a에서, 나노와이어 FET 적층체(100)는, 제2 소스 영역 층(106), 제3 게이트 영역 층(107) 및 제2 드레인 영역 층(108)에 의해 형성되는 제3 나노와이어 FET(116)(도 1a의 일점쇄선을 사용하여 개략됨)를 포함한다. 추가로, 나노와이어 FET 적층체(100)는, 제2 드레인 영역 층(108), 제4 게이트 영역 층(109) 및 제3 소스 영역 층(110)에 의해 형성되는 제4 나노와이어 FET(117)(도 1a의 점선을 사용하여 개략됨)를 포함한다. 나노와이어 FET 적층체(100)는 4개의 나노와이어 FET들(114-117)을 포함하는 것으로 도 1a에 예시되어 있지만, 다른 구현들에서, 나노와이어 FET 적층체는 4개 초과의 나노와이어 FET들 또는 4개 미만의 나노와이어 FET들을 포함할 수 있다.

[0068] 도 1b는 본 개시의 특정 양상에 따른 나노와이어 FET 적층체(120)를 예시하는 도면이다. 도 1b에서, 층들은, 제1 드레인 영역 층(104)이 상단 층이 되도록 재배열된다. 따라서, 제1 드레인 영역 층(104), 제1 게이트 영역 층(103) 및 제1 소스 영역 층(102)은 제1 나노와이어 FET를 형성하고; 제1 소스 영역 층(102), 제2 게이트 영역 층(105) 및 제2 드레인 영역 층(108)은 제2 나노와이어 FET를 형성하고; 제2 드레인 영역 층(108), 제3 게이트 영역 층(107) 및 제2 소스 영역 층(106)은 제3 나노와이어 FET를 형성하고; 제2 소스 영역 층(106), 제4 게이트 영역 층(109) 및 제3 드레인 영역 층(124)은 제4 나노와이어 FET를 형성한다. 도 1을 참조하여 설명되는 바와 같이, 나노와이어 FET 적층체(120)는 4개의 나노와이어 FET들을 포함하는 것으로 도 1b에 예시되어 있지만, 다른 구현들에서, 나노와이어 FET 적층체는 4개 초과의 나노와이어 FET들 또는 4개 미만의 나노와이어 FET들을 포함할 수 있다.

[0069] 도 1c는 본 개시의 특정 양상에 따른 나노와이어 FET 적층체(140)를 예시하는 도면이다. 도 1c에서, 나노와이어 FET 적층체(140)는 다양한 소스 영역 층들, 게이트 영역 층들 및 드레인 영역 층들을 통해 확장되는 복수의 나노와이어들(101 및 142)을 포함한다. 도 1c에서, 나노와이어들(101, 142) 각각은 기판의 표면에 실질적으로 수직인 방향으로 확장된다. 2개의 나노와이어들이 도 1c에 예시되어 있지만, 다른 구현들에서, 2개 초과의 나노와이어들이 특정 나노와이어 FET 적층체에 대해 활용될 수 있다. 예를 들어, 3개 이상의 나노와이어들이 특정 나노와이어 FET 적층체에 대해 사용될 수 있다. 추가적으로, 도 1c는 도 1a를 참조하여 설명된 바와 같이 배열된 층들을 갖는 나노와이어 FET 적층체의 맥락에서 다수의 나노와이어들을 예시한다. 다른 구현들에서, 다수의 나노와이어들이 도 1b를 참조하여 설명된 바와 같이 배열된 층들을 갖는 나노와이어 FET 적층체에서 사용될 수 있다.

[0070] 도 1d는 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120 또는 140) 중 하나 이상에 각각 대응하는 회로(160)를 예시하는 도면이다. 도 1d에서, 소스 라인(111), 게이트 라인(112) 및 드레인 라인(113)은 트랜지스터들(164-167)을 포함하는 4개의 트랜지스터들에 커플링된다. 이러한 배열에서, 단일 게이트 라인(게이트 라인(112))이 트랜지스터들(164-167) 각각을 제어하고, 트랜지스터들(164-167)은 소스 라인(111) 및 드레인 라인(113)에 평행하게 커플링된다. 따라서, 트랜지스터들(164-167)은 함께 집적 회로에서 단일 유효 트랜지스터로서 작용한다. 트랜지스터들(164-167)은 나노와이어 FET들(114-117)을 포함하거나 그에 대응할 수 있다. 집적 회로의 설계 동안, 집적 회로가 더 큰 구동 강도를 갖는 단일 유효 트랜지스터를 요구하면, 다른 나노와이어 FET를 적층체에 추가함으로써 더 많은 트랜지스터들이 회로(160)에 설계될 수 있다. 대안적으로, 집적 회로가 더 작은 구동 강도를 갖는 단일 유효 트랜지스터를 사용할 수 있으면, 적층체로부터 나노와이어 FET(예를 들어, 트랜지스터(167))를 제거함으로써 회로(160)에 더 적은 트랜지스터들이 설계될 수 있다.

[0071] 개시된 구현들 중 적어도 하나에 의해 제공되는 하나의 특정 이점은, 단일 유효 트랜지스터로서 작용하는 각각의 적층체를 갖는 나노와이어 FET들의 수직 적층체들을 사용함으로써 (측방향으로 배열된 트랜지스터들에 비해) 트랜지스터-대-트랜지스터 변동성이 감소될 수 있다. 또한, 트랜지스터-대-트랜지스터 변동성에서의 감소는 상당한 프로세스 흐름 또는 풋프린트 패널티들 없이 달성될 수 있다.

[0072] 도 2는 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 포함하는 집적 회로(200)를 예시하는 도면이다. 도 2에서, 복수의 나노와이어 FET 적층체들(204-208)이 기판(202) 상에 배열된다. 나노와이어 FET 적층체들(204-208)은 절연 트렌치들에 의해 전기적으로 분리된다. 예를 들어, 제1 절연 트렌치(210)는 제1 나노와이어 FET 적층체(204)와 제2 나노와이어 FET 적층체(206)를 분리시킨다. 유사하게, 제2 절연 트렌치(212)는 제2 나노와이어 FET 적층체(206)와 제3 나노와이어 FET 적층체(208)를 분리시킨다. 도 2에 예시된 특정 구현에서, 3개의 나노와이어 FET 적층체들(204, 206, 208)이 도시되어 있다. 그러나, 다른 구현들에서, 3개 초과의 나노와이어 FET 적층체들 또는 3개 미만의 나노와이어 FET 적층체들이 기판(202) 상에 형성될 수 있다. 추가적으로, 도 2에 예시된 표현은 실제 집적 회로에서 층들의 배열에 비해 단순화된다. 실제 집적 회로에서 층들의 배열에 관한 더 상세한 내용은 도 11 내지 도 43에 예시되어 있다.

[0073] 도 2는 또한 나노와이어 FET 적층체들(204-208) 각각에 대한 회로도들을 예시한다. 예를 들어, 제1 개략적 회로(214)는 제1 나노와이어 FET 적층체(204)에 대응하고, 제2 개략적 회로도(216)는 제2 나노와이어 FET 적층체(206)에 대응하고, 제3 개략적 회로도(218)는 제3 나노와이어 FET 적층체(208)에 대응한다.

[0074] 본 명세서에 예시된 나노와이어 적층체들을 형성하는 방법들은 각각의 나노와이어 FET 적층체에서 상이한 수의 나노와이어 FET들을 형성하는 것을 가능하게 한다. 예를 들어, 도 3은 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들(304-308)을 포함하는 집적 회로(300)를 예시하는 도면이다. 도 3에서, 나노와이어 FET 적층체들(304-308) 각각은 상이한 수의 나노와이어 FET들을 포함할 수 있다. 예를 들어, 도 3에서, 제1 나노와이어 FET 적층체(304)는 제2 나노와이어 FET 적층체(306)에 인접하고, 제3 나노와이어 FET 적층체(308)는 제2 나노와이어 FET 적층체(306)에 인접하다. 제1 나노와이어 FET 적층체(304), 제2 나노와이어 FET 적층체(306) 및 제3 나노와이어 FET 적층체(308) 모두는 기판(202) 상에 형성된다.

[0075] 도 3은 또한 나노와이어 FET 적층체들(304-308) 각각을 표현하는 회로도를 예시한다. 따라서, 제1 개략적 회로(314)는 제1 나노와이어 FET 적층체(304)에 대응하고, 제2 개략적 회로도(316)는 제2 나노와이어 FET 적층체(306)에 대응하고, 제3 개략적 회로도(318)는 제3 나노와이어 FET 적층체(308)에 대응한다. 예시된 바와 같이, 제1 나노와이어 FET 적층체(304)는 3개의 나노와이어 FET들을 포함하고, 제2 나노와이어 FET 적층체(306)는 2개의 FET들을 포함하고, 제3 나노와이어 FET 적층체(308)는 하나의 나노와이어 FET를 포함한다.

[0076] 나노와이어 FET 적층체들(304-308)은 각각 상이한 수의 트랜지스터들 또는 나노와이어 FET들을 포함하는 것으로 예시되어 있지만, 다른 구현들에서, 다수의 나노와이어 FET 적층체들은 동일한 수의 나노와이어 FET들을 포함할 수 있고, 하나 이상의 다른 나노와이어 FET 적층체들이 상이한 수의 나노와이어 FET들을 포함할 수 있다. 추가적으로, 도 3의 나노와이어 FET 적층체들(304-308)은 적층체 당 하나의 나노와이어 FET 내지 3개의 나노와이어 FET들의 범위로 예시되어 있지만, 나노와이어 FET 적층체들(304-308)은 상이한 수의 나노와이어 FET들을 포함할 수 있다. 예를 들어, 나노와이어 FET 적층체들(304-308)은 4개 이상의 나노와이어 FET들을 포함할 수 있다. 도 3에 예시된 표현은 실제 집적 회로에서 층들의 배열에 비해 단순화된다. 실제 집적 회로에서 층들의 배열에 관한 더 상세한 내용은 도 11 내지 도 43에 예시되어 있다.

[0077] 도 4 내지 도 10은 하나 이상의 나노와이어 FET 적층체들을 포함하는 집적 회로를 형성하는 프로세스 동안 다양한 제조 스테이지들을 예시한다. 예를 들어, 프로세스는 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140) 중 하나와 같은 단일 나노와이어 FET 적층체를 각각 형성하기 위해 사용될 수 있다. 다른 예로서, 프로세스는 다수의 나노와이어 적층체들을 동시에 형성하기 위해 사용될 수 있다. 예시하자면, 프로세스는 도 2의 집적 회로(200) 또는 도 3의 집적 회로(300)를 형성하기 위해 사용될 수 있다. 프로세스의 단순화된 버전이 도 4 내지 도 10에 예시되어 있다. 프로세스의 특정 양상들은 도 11 내지 도 43에 더 상세히 예시되어 있다.

[0078] 도 4는 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제1 제조 스테이지를 예시하는 도면이다. 도 4에 예시된 바와 같은 제1 제조 스테이지는 기판(202) 상에 복수의 더미 층들(예를 들어, 층 적층체)를 형성하는 단계를 포함한다. 층 적층체는 소스 영역 더미 층들(402, 406 및 410)과 같은 복수의 소스 영역 더미 층들; 게이트 영역 더미 층들(403, 405, 407 및 409)을 포함하는 복수의 게이트 영역 더미 층들; 및 드레인 영역 더미 층들(404 및 408)과 같은 복수의 드레인 영역 더미 층들을 포함한다. 층 적층체의 더미 층들은 절연 층들(412)에 의해 서로 분리된다. 특정 양상에 따르면, 도 4에 예시된 더미 층들의 적층체는 도 11 또는 도 29에 예시된 더미 층들의 적층체의 단순화된 표현이거나 그에 대응한다.

[0079] 층 적층체의 다양한 더미 층들의 재료는, 프로세스들이 한번에 하나의 더미 층을 선택적으로 에칭하는데 이용가능하도록 선택된다. 예를 들어, 기판(202)은 벌크 실리콘(Si)으로 형성되거나 이를 포함할 수 있고, 절연 층들(412)은 실리콘 질화물(SiN)로 형성되거나 이를 포함할 수 있고, 소스 영역 더미 층들은 실리콘 이산화물(SiO2)로 형성되거나 이를 포함할 수 있고, 게이트 영역 더미 층들은 실리콘 옥시카바이드(SiOC)로 형성되거나 이를 포함할 수 있고, 드레인 영역 더미 층들은 알루미늄 질화물(AlN)로 형성되거나 이를 포함할 수 있다. 도 4에 예시된 층들의 특정 배열은 다른 구현들에서 변경될 수 있다. 예를 들어, 기판(202)과 소스 영역 더미 층(410) 사이에 절연 층이 형성될 수 있다. 다른 예로서, 층 적층체는, 각각의 나노와이어 FET 적층체에서 많은 나노와이어 FET들이 어떻게 형성될지에 따라, 더 많은 더미 층들 또는 더 적은 더미 층들을 포함할 수 있다. 또한, 도 4에서, 층 적층체는 기판(202)의 예시된 부분 전체에 걸쳐 형성되는 것으로 예시되어 있다. 그러나, 다른 구현들에서, 층 적층체(또는 층 적층체의 부분들, 예를 들어, 특정 층들)는 오직 기판(202)의 타겟팅된 영역들 상에서만 또는 기판(202)의 표면 전체 상에 형성될 수 있다. 또 다른 구현들에서, 층 적층체의 더미 층들의 순서는 도 4에 예시된 것과 상이할 수 있다. 예시하자면, 도 4에서, 상단 더미 층은 제1 소스 영역 더미 층(402)이지만; 다른 구현들에서, 상단 더미 층은 드레인 영역 더미 층일 수 있다.

[0080] 도 5는 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제2 제조 스테이지를 예시하는 도면이다. 도 5에 예시된 제2 제조 스테이지는 도 4의 제1 제조 스테이지에 후속할 수 있다.

[0081] 도 5의 제2 제조 스테이지에서, 절연 트렌치들은 나노와이어 FET 적층체 영역들을 분리시키기 위해 형성될 수 있다. 예를 들어, 제1 절연 트렌치(502) 및 제2 절연 트렌치(504)가 형성될 수 있다. 제1 나노와이어 FET 영역(506)은 제1 절연 트렌치(502)에 의해 제2 나노와이어 FET 영역(508)으로부터 분리된다. 추가적으로, 제3 나노와이어 FET 영역(510)은 제2 절연 트렌치(504)에 의해 제2 나노와이어 FET 영역(508)으로부터 분리된다.

[0082] 특정 양상에서, 절연 트렌치들(502 및 504)은 더미 층 각각을 통해 기판(202)까지 에칭하는 일련의 선택적 에칭 단계들을 사용함으로써 형성된다. 예를 들어, 패턴 레지스트 층 또는 하드마스크가 제1 소스 영역 더미 층(402) 위에 형성될 수 있고, 절연 트렌치들(502 및 504)에 대응하는 개구들을 형성하기 위해 더미 층들을 선택적으로 에칭하는데 사용될 수 있다. 개구들이 형성된 후, 절연 트렌치들(502, 504)을 형성하기 위해 하나 이상의 재료들이 증착될 수 있다. 예를 들어, 실리콘 옥시카바이드(SiOC)가 개구들에 증착될 수 있다. 절연 트렌치들(502, 504)을 형성하기 위해 하나 이상의 재료들을 증착한 후, 평탄화 프로세스, 예를 들어, CMP(chemical mechanical polish)를 사용하여 과도한 재료가 제거될 수 있다. 특정 양상에 따른 절연 트렌치들의 형성은 도 11에 더 상세히 예시되어 있다.

[0083] 도 6은 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제3 제조 스테이지를 예시하는 도면이다. 도 6에 예시된 제3 제조 스테이지는 도 5의 제2 제조 스테이지에 후속할 수 있다.

[0084] 도 6의 제3 제조 스테이지에서, 나노와이어들은 나노와이어 FET 영역들(506-510) 각각 내에 형성될 수 있다. 예를 들어, 도 6에서, 제1 나노와이어(602)가 제1 나노와이어 FET 영역(506)에 형성되고, 제2 나노와이어(604)가 제2 나노와이어 FET 영역(508)에 형성되고, 제3 나노와이어(606)가 제3 나노와이어 FET 영역(510)에 형성된다.

[0085] 도 6에 예시된 특정 구현에서, 제1 나노와이어(602) 및 제2 나노와이어(604)는 제1 타입이고, 제3 나노와이어(606)는 제2 타입이다. 예를 들어, 제1 나노와이어(602) 및 제2 나노와이어(604)는 N-타입일 수 있고(예를 들어, N-타입 도펀트를 포함할 수 있고, 제3 나노와이어(606)는 P-타입일 수 있다(예를 들어, P-타입 도펀트를 포함할 수 있다). 도 6은 각각의 나노와이어 FET 영역에 형성된 하나의 나노와이어를 도시하지만, 다른 구현들에서, 하나 초과의 나노와이어가 각각의 나노와이어 FET 영역에 형성될 수 있다. 예를 들어, 도 1c를 참조하여 설명된 바와 같이, 둘 이상의 나노와이어들이 나노와이어 FET 영역들(506-510) 중 하나 이상에 형성될 수 있다. 추가적으로, 도 6은 다수의 N-타입 나노와이어들(602 및 604) 및 하나의 P-타입 나노와이어(606)를 형성하는 것을 예시하지만, 다른 구현들에서, 특정 집적 회로의 설계에 따라 다수의 P-타입 나노와이어들이 형성될 수 있거나, 일 타입의 나노와이어 모두가 형성될 수 있다.

[0086] 나노와이어들(602-606) 각각을 형성하기 위해, 일련의 선택적 에칭들이 수행되어 나노와이어 재료에 대한 층 적층체에 개구를 제공할 수 있다. 나노와이어들에 대한 개구들을 형성하는 것이 형성된 후, 하나 이상의 재료들의 세트가 개구들에 증착되어(또는 에피택셜 성장되어) 나노와이어들이 형성될 수 있다. 상이한 타입들의 나노와이어들이 형성되는 경우, 도 6에 예시된 바와 같이, 나노와이어들의 제1 세트, 예를 들어, 나노와이어들(602 및 604)이 패턴 레지스트 층 또는 하드마스크를 사용하여 형성될 수 있다. 후속적으로, 나노와이어들의 제1 세트가 보호되는 한편, 나노와이어들의 제2 세트, 예를 들어, 나노와이어(606)가 다른 패터닝된 레지스트 층 또는 하드 마스크를 사용하여 형성될 수 있다. 특정 양상에 따른 나노와이어들의 형성은 도 12에 더 상세히 예시되어 있다.

[0087] 도 7은 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제4 제조 스테이지를 예시하는 도면이다. 도 7에 예시된 제4 제조 스테이지는 도 6의 제3 제조 스테이지에 후속할 수 있다.

[0088] 도 7의 제4 제조 스테이지에서, 층 적층체에 액세스 통로들이 형성될 수 있다. 예를 들어, 액세스 통로들은 소스 액세스 통로들(702, 712 및 714); 게이트 액세스 통로들(704, 710 및 716) 및 드레인 액세스 통로들(706, 708 및 718)을 포함할 수 있다. 액세스 통로들(702-718)은 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예를 들어, 제1 패터닝된 레지스트 층 또는 하드마스크는 소스 액세스 통로들(702, 712 및 714)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 세트를 안내하도록 형성될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제1 충전 재료들이 증착되어, 도 7에 예시된 바와 같이 소스 액세스 통로들(702, 712 및 714)을 형성할 수 있다. 소스 액세스 통로들(702, 712, 714)이 형성된 후, 제2 패터닝된 레지스트 층 또는 하드마스크는 게이트 액세스 통로들(704, 710 및 716)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 다른 세트를 안내하도록 형성될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제2 충전 재료들이 증착되어, 도 7에 예시된 바와 같이 게이트 액세스 통로들(704, 710 및 716)을 형성할 수 있다. 게이트 액세스 통로들(704, 710 및 716)이 형성된 후, 제3 패터닝된 레지스트 층 또는 하드마스크는 드레인 액세스 통로들(706, 708 및 718)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 다른 세트를 안내하도록 형성될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제3 충전 재료들이 증착되어, 도 7에 예시된 바와 같이 드레인 액세스 통로들(706, 708 및 718)을 형성할 수 있다. 다른 구현들에서, 소스 액세스 통로들, 게이트 액세스 통로들 및 드레인 액세스 통로들은 상이한 순서로 형성될 수 있다.

[0089] 액세스 통로들을 충전하기 위해 사용되는 재료들(예를 들어, 제1 충전 재료들, 제2 충전 재료들 및 제3 충전 재료들)은, 서로에 비해, 더미 층들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 예를 들어, 액세스 통로들은 더미 층들에 비해 충분한 에칭 선택도를 제공하도록 SiN, SiON, SiOCN, 또는 SiC로 충전될 수 있다.

[0090] 집적 회로가 N-타입 나노와이어를 갖는 나노와이어 FET들(N-타입 나노와이어 FET들) 및 P-타입 나노와이어를 갖는 나노와이어 FET들(P-타입 나노와이어 FET들)을 포함하는 경우, 상이한 나노와이어 FET 타입들에 대해 상이한 게이트 액세스 통로들이 형성될 수 있다. 예를 들어, N-타입 나노와이어 FET들에 대해 제1 타입의 게이트 액세스 통로가 형성될 수 있고, P-타입 나노와이어 FET들에 대해 제2(상이한) 타입의 게이트 액세스 통로가 형성될 수 있다. 예시하자면, 도 7에서, 나노와이어들(602 및 604)은 N-타입이다. 따라서, 게이트 액세스 통로들(704 및 710)은 동시에 형성될 수 있고, 동일한 충전 재료로 각각 충전될 수 있다. 그러나, 나노와이어(606)는 P-타입이다. 따라서, 게이트 액세스 통로(716)는 게이트 액세스 통로들(704 및 710)과 별개로 (예를 들어, 상이한 패터닝된 포토레지스트 층 또는 하드마스크를 사용하여) 형성될 수 있고, 게이트 액세스 통로들(704 및 710)의 충전 재료에 비해 높은 에칭 선택도를 갖는 상이한 충전 재료로 충전될 수 있다.

[0091] 특정 양상에 따른 액세스 통로들의 형성은 도 15 내지 도 17 및 도 30 내지 도 38에 더 상세히 예시되어 있다. 각각의 액세스 통로는 액세스 통로의 타입에 대응하는 타입의 더미 층까지 또는 그 안으로 확장된다. 예를 들어, 도 7에서, 소스 액세스 통로들(702, 712 및 714)은 소스 영역 더미 층(410)까지 또는 그 안으로 확장되고; 게이트 액세스 통로들(704, 710 및 716)은 게이트 영역 더미 층(409)까지 또는 그 안으로 확장되고; 드레인 액세스 통로들(706, 708 및 718)은 드레인 영역 더미 층(408)까지 또는 그 안으로 확장된다.

[0092] 도 4 내지 도 10에서, 프로세스는 나노와이어 FET 적층체 당 4개의 나노와이어 FET들을 형성하는 것으로 예시되어 있지만; 이전에 설명된 바와 같이, 프로세스는 상이한 나노와이어 FET 적층체들에서 상이한 수의 나노와이어 FET들을 형성하기 위해 사용될 수 있다. 도 7의 집적 회로의 특정 나노와이어 FET 적층체가 집적 회로의 다른 나노와이어 FET 적층체보다 적은 나노와이어 FET들로 형성되려면, 2개의 나노와이어 FET 적층체들의 액세스 통로들은 상이한 더미 층들에 액세스하도록 형성될 것이다. 예시하자면, 3개의 나노와이어 FET들을 포함하는 나노와이어 FET 적층체가 제1 나노와이어 FET 영역(506)에 형성될 것이고, 4개의 나노와이어 FET들을 포함하는 나노와이어 FET 적층체가 제2 나노와이어 FET 영역(508)에 형성될 것으로 가정한다. 이러한 예시적인 예에서, 소스 액세스 통로(712), 게이트 액세스 통로(710) 및 드레인 액세스 통로(708)는 도 7에 예시된 바와 같이 형성될 것이다. 그러나, 소스 액세스 통로(702)는 소스 영역 더미 층(410)보다는 소스 영역 더미 층(406)까지 또는 그 안으로 확장될 것이다. 마찬가지로, 게이트 액세스 통로(704)는 게이트 영역 더미 층(409)보다는 게이트 영역 더미 층(407)까지 또는 그 안으로 확장될 것이다. 드레인 액세스 통로(706)는 도 7에 예시된 바와 같이 형성될 것이다. 도 29 내지 도 43에 예시된 프로세스는 상이한 수의 나노와이어 FET들을 갖는 나노와이어 FET 적층체들의 형성을 예시한다.

[0093] 도 8은 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제5 제조 스테이지를 예시하는 도면이다. 도 8에 예시된 제5 제조 스테이지는 도 7의 제4 제조 스테이지에 후속할 수 있다.

[0094] 도 8의 제5 제조 스테이지에서, 소스 영역들 및 소스 라인들이 형성될 수 있다. 예를 들어, 소스 액세스 통로들(702, 712 및 714)은 에칭 프로세스를 사용하여 개방될 수 있다. 소스 액세스 통로들(702, 712 및 714)이 개방된 후, 소스 액세스 통로들(702, 712, 714)을 개방함으로써 노출된 소스 영역 더미 층들(402, 406 및 410)이 에칭될 수 있다. 예를 들어, 게이트 영역 더미 층들(403, 405, 407 및 409), 드레인 영역 더미 층들(404 및 408), 나노와이어들(602, 604 및 606), 절연 트렌치들(502 및 504) 및 절연 층들(412)의 재료들에 비해 소스 영역 더미 층들(402, 406 및 410)의 재료에 대해 높은 에칭 선택도를 갖는 화학물질을 사용하는 측방향(예를 들어, 비-방향성) 에칭 프로세스가 소스 영역 더미 층들(402, 406 및 410)을 선택적으로 에칭하기 위해 사용될 수 있다. 소스 영역 더미 층들(402, 406 및 410)을 에칭하는 것은 소스 영역들에 대응하는 나노와이어들(602, 604, 606)의 부분들을 노출시킬 수 있다. 추가적으로, 소스 영역들에 인접한 절연 층들(412)의 표면들이 노출될 수 있다.

[0095] 소스 영역 더미 층들(402, 406 및 410)을 에칭한 후, 하나 이상의 재료들을 증착함으로써 소스 영역들 및 소스 라인들이 형성될 수 있다. 예를 들어, ALD(atomic layer deposition) 프로세스는, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들에 대해 단락되지 않도록, 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, 티타늄(Ti)은 노출된 표면들 상에 층의 형성을 위해 증착될 수 있고, 텅스텐(W)은 나머지 공간을 충전하기 위해 증착될 수 있다. Ti 및 W 증착 프로세스들은 소스 영역 더미 층들(402, 406 및 410) 및 소스 액세스 통로들(702, 712 및 714)에 의해 이전에 점유된 영역들을 충전하여, 소스 영역들(812, 816, 820) 및 소스 라인들(802, 804 및 806)을 형성한다. 특정 양상에 따른 소스 영역들 및 소스 라인들의 형성은 도 18 및 도 39에 더 상세히 예시되어 있다.

[0096] 도 9는 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제6 제조 스테이지를 예시하는 도면이다. 도 9에 예시된 제6 제조 스테이지는 도 8의 제5 제조 스테이지에 후속할 수 있다.

[0097] 도 9의 제6 제조 스테이지에서, 드레인 영역들 및 드레인 라인들이 형성될 수 있다. 예를 들어, 드레인 액세스 통로들(706, 708 및 718)은 에칭 프로세스를 사용하여 개방될 수 있다. 드레인 액세스 통로들(706, 708 및 718)이 개방된 후, 드레인 액세스 통로들(706, 708, 718)을 개방함으로써 노출된 드레인 영역 더미 층들(404 및 408)이 에칭될 수 있다. 예를 들어, 게이트 영역 더미 층들(403, 405, 407 및 409), 소스 영역들(812, 816 및 820), 나노와이어들(602, 604, 606), 절연 트렌치들(502 및 504) 및 절연 층들(412)의 재료들에 비해 드레인 영역 더미 층들(404 및 408)의 재료에 대해 높은 에칭 선택도를 갖는 화학물질을 사용하는 측방향(예를 들어, 비-방향성) 에칭 프로세스가 드레인 영역 더미 층들(404 및 408)을 선택적으로 에칭하기 위해 사용될 수 있다. 드레인 영역 더미 층들을 에칭하는 것은 드레인 영역들에 대응하는 나노와이어들(602, 604, 606)의 부분들을 노출시킬 수 있다. 추가적으로, 드레인 영역들에 인접한 절연 층들(412)의 표면들이 노출될 수 있다.

[0098] 드레인 영역 더미 층들(404 및 408)을 에칭한 후, 하나 이상의 재료들을 증착함으로써 드레인 영역들 및 드레인 라인들이 형성될 수 있다. 예를 들어, ALD(atomic layer deposition) 프로세스는, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들에 대해 단락되지 않도록, 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, Ti은 노출된 표면들 상에 층의 형성을 위해 증착될 수 있고, W는 나머지 공간을 충전하기 위해 증착될 수 있다. Ti 및 W 증착 프로세스들은 드레인 영역 더미 층들(404 및 408) 및 드레인 액세스 통로들(706, 708, 718)에 의해 이전에 점유된 영역들을 충전하여, 드레인 영역들(914 및 918) 및 드레인 라인들(902, 904 및 906)을 형성한다. 특정 양상에 따른 드레인 영역들 및 드레인 라인들의 형성은 도 19 및 도 40에 더 상세히 예시되어 있다.

[0099] 도 10은 본 개시의 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 프로세스의 제7 제조 스테이지를 예시하는 도면이다. 도 10에 예시된 제7 제조 스테이지는 도 9의 제6 제조 스테이지에 후속할 수 있다.

[0100] 도 10의 제7 제조 스테이지에서, 게이트 영역들 및 게이트 라인들이 형성될 수 있다. 예를 들어, 게이트 액세스 통로들(704, 710, 716)은 에칭 프로세스를 사용하여 개방될 수 있다. 게이트 액세스 통로들(704, 710, 716)이 개방된 후, 게이트 액세스 통로들(704, 710, 716)을 개방함으로써 노출된 게이트 영역 더미 층들(403, 405, 407 및 409)이 에칭될 수 있다. 예를 들어, 소스 영역들(812, 816, 820), 드레인 영역들(914 및 918), 나노와이어들(602, 604 및 606), 절연 트렌치들(502 및 504) 및 절연 층들(412)의 재료들에 비해 게이트 영역 더미 층들(403, 405, 407 및 409)의 재료에 대해 높은 에칭 선택도를 갖는 화학물질을 사용하는 측방향(예를 들어, 비-방향성) 에칭 프로세스가 게이트 영역 더미 층들(403, 405, 407 및 409)을 선택적으로 에칭하기 위해 사용될 수 있다. 게이트 영역 더미 층들(403, 405, 407 및 409)을 에칭하는 것은 게이트 영역들에 대응하는 나노와이어들(602, 604, 606)의 부분들을 노출시킬 수 있다. 추가적으로, 게이트 영역들에 인접한 절연 층들(412)의 표면들이 노출될 수 있다.

[0101] 게이트 영역 더미 층들(403, 405, 407 및 409)을 에칭한 후, 하나 이상의 재료들을 증착함으로써 게이트 영역들 및 게이트 라인들이 형성될 수 있다.

P-타입 나노와이어를 갖는 나노와이어 FET들에 대한 게이트 영역들을 형성하기 위해 사용되는 재료들에 비해, N-타입 나노와이어를 갖는 나노와이어 FET들에 대한 게이트 영역들을 형성하기 위해 상이한 재료들이 사용될 수 있다. 따라서, 도 10에 구체적으로 예시되지 않았지만, 일부 게이트 액세스 통로들은 (예를 들어, 하드마스크를 사용하여) 보호되는 한편, 다른 것들은 개방될 수 있다. 예를 들어, 게이트 액세스 통로들(704 및 710)은 개방되는 한편, 게이트 액세스 통로(716)는 하드마스크로 보호될 수 있다. 이는 제3 나노와이어 FET 영역(510)에서 게이트 영역 더미 층들을 에칭함이 없이 제1 나노와이어 FET 영역(506) 및 제2 나노와이어 FET 영역(508)에서 게이트 영역 더미 층들을 에칭하는 것을 가능하게 한다. N-타입 나노와이어들을 갖는 나노와이어 FET들에 대한 게이트 영역들 및 게이트 라인들의 형성은 이러한 나노와이어 FET들과 연관된 영역들에 게이트 영역 더미 층들을 에칭한 후 하나 이상의 재료들의 제1 세트를 증착하는 것을 포함할 수 있다. P-타입 나노와이어들을 갖는 나노와이어 FET들에 대한 게이트 영역들 및 게이트 라인들의 형성은 이러한 나노와이어 FET들과 연관된 영역들에 게이트 영역 더미 층들을 에칭한 후 하나 이상의 재료들의 제2 세트를 증착하는 것을 포함할 수 있다. 하나 이상의 재료들의 제1 세트는 하나 이상의 재료들의 제2 세트와 상이할 수 있다.

[0102] 예를 들어, N-타입 나노와이어들(예를 들어, 나노와이어들(602 및 604))을 갖는 나노와이어 FET들에 대해, 게이트 액세스 통로들(704 및 710)을 개방하고 제1 나노와이어 FET 영역(506) 및 제2 나노와이어 FET 영역(508)에 게이트 영역 더미 층들을 에칭한 후, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들과 단락되지 않도록 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 ALD(atomic layer deposition) 프로세스가 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, 인터페이스 층들은 노출된 나노와이어 표면들 상에 형성될 수 있다. 예시하자면, 인터페이스 층들은 열 산화 프로세스, ALD 산화 프로세스 또는 화학 산화 프로세스를 사용하여 형성된 산화물(예를 들어, SiO)을 포함할 수 있다.

[0103] 인터페이스 층들이 형성된 후, 하프늄 산화물(HfO2)이 증착되어 노출된 표면들 상에 층을 형성할 수 있다. TiAl의 층이 HfO2 층 위에 증착될 수 있고, TiN의 층이 TiAl 층 위에 증착될 수 있고, W가 나머지 공간을 충전하기 위해 증착될 수 있다. 증착 프로세스들은 제1 나노와이어 FET 영역(506) 및 제2 나노와이어 FET 영역(508)에서 게이트 영역 더미 층들(403, 405, 407 및 409)에 의해 이전에 점유된 영역들을 충전할 수 있고, 게이트 액세스 통로들(704 및 710)에 의해 이전에 점유된 영역들을 충전하여, 게이트 영역들(1013, 1015, 1017 및 1019) 및 게이트 라인들(1002 및 1004)의 부분들을 형성할 수 있다.

[0104] 다른 예로서, P-타입 나노와이어들(예를 들어, 나노와이어들(606))을 갖는 나노와이어 FET들에 대해, 게이트 액세스 통로(716)를 개방하고 제3 나노와이어 FET 영역(510)에 게이트 영역 더미 층들(403, 405, 407 및 409)을 에칭한 후, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들과 단락되지 않도록 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 ALD(atomic layer deposition) 프로세스가 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, 인터페이스 층들은 노출된 나노와이어 표면들 상에 형성될 수 있다. 예시하자면, 인터페이스 층들은 열 산화 프로세스, ALD 산화 프로세스 또는 화학 산화 프로세스를 사용하여 형성된 산화물(예를 들어, SiO)을 포함할 수 있다.

[0105] 인터페이스 층들이 형성된 후, HfO2가 증착되어 노출된 표면들 상에 층을 형성할 수 있다. TiN의 층이 HfO2 층 위에 증착될 수 있고, W가 나머지 공간을 충전하기 위해 증착될 수 있다. 증착 프로세스들은 제3 나노와이어 FET 영역들(510)에서 게이트 액세스 통로(716) 및 게이트 영역 더미 층들(403, 405, 407 및 409)에 의해 이전에 점유된 영역들을 충전하여, 게이트 라인(1006) 및 게이트 영역들(1013, 1015, 1017 및 1019)의 부분들을 형성할 수 있다.

[0106] 특정 양상에 따른 게이트 영역들 및 게이트 라인들의 형성은 도 20, 도 21, 도 41 및 도 42에 더 상세히 예시되어 있다. 게이트 영역들 및 게이트 라인들의 형성 이후, 도 10에 예시된 바와 같은 집적 회로(1000)는 도 2의 집적 회로(200)에 대응하고, 도 2보다는 도 10에서 더 상세히 예시된다. 따라서, 도 2 및 도 3을 참조하여 설명된 대안적 구현들은 또한 도 4 내지 도 10을 참조하여 설명된 제조 프로세스에 적용된다.

[0107] 도 11 내지 도 22는 하나 이상의 나노와이어 FET 적층체들을 포함하는 집적 회로를 형성하는 다른 프로세스 동안 다양한 제조 스테이지들을 예시한다. 예를 들어, 프로세스는 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140) 중 하나와 같은 단일 나노와이어 FET 적층체를 각각 형성하기 위해 사용될 수 있다. 다른 예로서, 프로세스는 다수의 나노와이어 FET 적층체들을 동시에 형성하기 위해 사용될 수 있다. 예시하자면, 프로세스는 도 2의 집적 회로(200) 또는 도 3의 집적 회로(300)를 형성하기 위해 사용될 수 있다. 프로세스의 단순화된 버전이 도 4 내지 도 10에 예시되어 있다.

[0108] 도 11은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제1 제조 스테이지를 예시하는 도면이다. 도 11에 예시된 바와 같이 제1 제조 스테이지 이전에, 기판(1102) 상에 복수의 더미 층들(예를 들어, 층 적층체)이 형성된다. 층 적층체는 소스 영역 더미 층들(1122, 1124 및 1126)과 같은 복수의 소스 영역 더미 층들; 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)을 포함하는 복수의 게이트 영역 더미 층들; 및 드레인 영역 더미 층들(1142 및 1144)과 같은 복수의 드레인 영역 더미 층들을 포함한다. 층 적층체의 더미 층들은 절연 층들(1112)에 의해 서로 분리된다. 층 적층체는 도 4의 층 적층체에 대응할 수 있고, 기판(1102)은 도 4의 기판(202)에 대응할 수 있다.

[0109] 도 11의 제1 제조 스테이지에서, 절연 트렌치들(1152)은 나노와이어 FET 적층체 영역들을 분리시키기 위해 형성될 수 있다. 절연 트렌치들(1152)은 도 5의 절연 트렌치들(502 및 504)을 포함하거나 그에 대응할 수 있다. 절연 트렌치들은 절연 트렌치 열들(1162, 1164, 1166 및 1168) 및 절연 트렌치 행들(1172, 1174 및 1176)을 포함할 수 있다. 나노와이어 FET 적층체들의 제1 행(1182)은 절연 트렌치 행(1174)에 의해 나노와이어 FET 적층체들의 제2 행(1184)으로부터 분리된다. 추가적으로, 나노와이어 FET 적층체들의 제3 행(1186)은 절연 트렌치 행(1176)에 의해 나노와이어 FET 적층체들의 제2 행(1184)으로부터 분리된다. 나노와이어 FET 적층체들의 제1 열(1192)은 절연 트렌치 열(1164)에 의해 나노와이어 FET 적층체들의 제2 열(1194)로부터 분리된다. 추가적으로, 절연 트렌치 열(1166)은 나노와이어 FET 적층체들의 제3 열(1196)을 나노와이어 FET 적층체들의 제2 열(1194)로부터 분리시킬 수 있고, 절연 트렌치 열(1168)은 나노와이어 FET 적층체들의 제4 열(1198)을 나노와이어 FET 적층체들의 제3 열(1196)로부터 분리시킬 수 있다. 나노와이어 FET 적층체 영역은 절연 트렌치 열들 및 절연 트렌치 행들에 의해 정의될 수 있다. 예를 들어, 특정 나노와이어 FET 적층체 영역(예를 들어, 나노와이어 FET 적층체)은 절연 트렌치 열들(1164 및 1166) 및 절연 트렌치 행들(1174 및 1176)에 의해 정의될 수 있다. 복수의 나노와이어 FET 적층체들은 그리드로 배열될 수 있다.

[0110] 특정 양상에서, 절연 트렌치들(1152)은 더미 층들 각각을 통해 기판(1102)까지 에칭하는 일련의 선택적 에칭 단계들을 사용함으로써 형성된다. 예를 들어, 패턴 레지스트 층 또는 하드마스크는 제1 소스 영역 더미 층(1122) 위에(또는 절연 층들(1112) 중 특정 절연 층 위에 또는 제1 소스 영역 더미 층(1122) 상에 또는 그 위에) 형성될 수 있고, 절연 트렌치들(1152)에 대응하는 개구들을 형성하기 위해 더미 층들을 선택적으로 에칭하기 위해 사용될 수 있다. 개구들이 형성된 후, 절연 트렌치들(1152)을 형성하기 위해 하나 이상의 재료들이 증착될 수 있다. 예를 들어, SiOC가 개구들에 증착될 수 있다. 절연 트렌치들(1152)을 형성하기 위해 하나 이상의 재료들을 증착한 후, 평탄화 프로세스, 예를 들어, CMP를 사용하여 과도한 재료가 제거될 수 있다.

[0111] 도 12는 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제2 제조 스테이지를 예시하는 도면이다. 도 12에 예시된 제2 제조 스테이지는 도 11의 제1 제조 스테이지에 후속할 수 있다.

[0112] 도 12의 제2 제조 스테이지에서, 나노와이어들의 쌍들(1202-1224)은 나노와이어 FET 적층체 각각 내에 형성될 수 있다. 예를 들어, 도 12에서, 나노와이어들의 제1 쌍(1202)은 제1 나노와이어 FET 적층체에 형성되고, 나노와이어들(1204)의 제2 쌍은 제2 나노와이어 FET 적층체에 형성되고, 제3 쌍의 나노와이어들(1206)은 제3 나노와이어 FET 적층체에 형성되고, 나노와이어들의 제4 쌍(1208)은 제4 나노와이어 FET 적층체에 형성된다. 나노와이어들의 쌍들(1210-1224)은 유사하게 다른 나노와이어 FET 적층체들에 형성될 수 있다.

[0113] 도 12에 예시된 특정 구현에서, 나노와이어들의 쌍들(1202-1216)은 제1 타입이고, 나노와이어들의 쌍들(1218-1224)은 제2 타입이다. 예를 들어, 나노와이어들의 쌍들(1202-1216)은 P-타입일 수 있고(예를 들어, P-타입 도펀트를 포함할 수 있고), 나노와이어들의 쌍들(1218-1224)은 N-타입일 수 있다(예를 들어, N-타입 도펀트를 포함할 수 있다). 일부 구현들에서, P-타입 나노와이어들은 제1 재료로 형성될 수 있고, N-타입 나노와이어들은 제2 재료로 형성될 수 있다. 도 12는 각각의 나노와이어 FET 적층체에 형성된 나노와이어들의 쌍들을 도시하지만, 다른 구현들에서, 둘 초과의 나노와이어들이 각각의 나노와이어 FET 적층체에 형성될 수 있다. 추가적으로, 도 12는 P-타입 및 N-타입 나노와이어들의 특정 배열을 예시하지만, 다른 구현들에서, 나노와이어들의 배열은 상이할 수 있는데, 예를 들어, 특정 집적 회로의 설계에 따라 일 타입의 나노와이어 전부가 형성될 수 있거나, 상이한 분포의 나노와이어들의 타입들이 형성될 수 있다.

[0114] 나노와이어들(1202-1224)의 쌍들 각각을 형성하기 위해, 일련의 선택적 에칭들이 수행되어 나노와이어 재료의 증착을 위한 층 적층체에 개구를 제공할 수 있다. 개구들이 형성된 후, 하나 이상의 재료들의 세트가 개구들에 증착되어(또는 에피택셜 성장되어) 나노와이어들이 형성될 수 있다. 상이한 타입들의 나노와이어들이 형성되는 경우, 도 12에 예시된 바와 같이, 나노와이어들의 제1 세트(예를 들어, 나노와이어들(1202-1216)의 쌍들)는 패턴 레지스트 층 또는 하드마스크를 사용하여 형성될 수 있다. 후속적으로, 나노와이어들의 제1 세트가 보호되는 한편, 나노와이어들의 제2 세트(예를 들어, 나노와이어들(1218-1224)의 쌍들)는 다른 패터닝된 레지스트 층 또는 하드 마스크를 사용하여 형성될 수 있다.

[0115] 도 13은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제3 제조 스테이지를 예시하는 도면이다. 도 13에 예시된 제3 제조 스테이지는 도 12의 제2 제조 스테이지에 후속할 수 있다.

[0116] 도 13의 제3 제조 스테이지에서, 나노와이어들(1202-1224)의 쌍들은 에칭에 의해 리세스될 수 있고, 절연 층(1302)은 나노와이어들이 에칭된 후 증착될 수 있다. 예를 들어, 도 13에서 나노와이어들의 쌍들(1202-1224)의 일부를 제거하기 위해 화학 에칭 프로세스를 사용하여 나노와이어들(1202-1224)의 쌍들이 에칭될 수 있다(예를 들어, 나노와이어들의 쌍들(1202-1224)은 절연 층들(1112) 중 하나 내로 리세스될 수 있다). 하나 이상의 재료들이 나노와이어들의 노출된 부분들의 상단 상에 증착되어, 에칭 프로세스에 의해 남겨진 리세스들을 충전하고 절연 층(1302)을 형성할 수 있다. 추가적으로, 하나 이상의 재료들이 절연 층들(1112), 절연 트렌치들(1152) 또는 이들의 조합의 상단 상에 증착되어 절연 층(1302)을 형성할 수 있다. 특정한 비제한적 예로서, SiOC는 절연 층(1302)을 형성하도록 증착될 수 있다.

[0117] 도 14는 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제4 제조 스테이지를 예시하는 도면이다. 도 14에 예시된 제4 제조 스테이지는 도 13의 제3 제조 스테이지에 후속할 수 있다.

[0118] 도 14의 제4 제조 스테이지에서, 절연 층(1302)은 평탄화될 수 있고, 에칭 정지 층(1402)이 증착될 수 있다. 예를 들어, 하나 이상의 CMP 프로세스들이 수행되어 절연 층(1302)을 평탄화(예를 들어, 이들의 일부를 제거)할 수 있다. 하나 이상 CMP 프로세스들의 수행 이후, 에칭 정지 층(1402)은 절연 층(1302), 절연 층들(1112), 절연 트렌치들(1152) 또는 이들의 조합의 다른 부분(예를 들어, 나머지 부분)의 상단 상에 증착될 수 있다. 일부 구현들에서, 에칭 정지 층(1402)은 저-K 에칭 정지 층을 포함하거나 이에 대응할 수 있다. 저-K 에칭 정지 층은 예시적인 비제한적 예로서 실리콘 탄소 질화물(SiCN)을 포함할 수 있다.

[0119] 도 15는 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제5 제조 스테이지를 예시하는 도면이다. 도 15에 예시된 제5 제조 스테이지는 도 14의 제4 제조 스테이지에 후속할 수 있다.

[0120] 도 15의 제5 제조 스테이지에서, 층 적층체에 게이트 액세스 통로들이 형성될 수 있다. 예를 들어, 게이트 액세스 통로들(1502, 1504 및 1506)은 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제1 패터닝된 레지스트 층 또는 하드마스크는 게이트 액세스 통로들(1502, 1504 및 1506)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 세트를 안내하도록 형성될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제1 충전 재료들이 증착되어, 도 15에 예시된 바와 같이 게이트 액세스 통로들(1502, 1504 및 1506)을 형성할 수 있다. 게이트 액세스 통로들(1502, 1504 및 1506)은 도 7의 게이트 액세스 통로들(704, 710 및 716)을 포함하거나 이에 대응할 수 있다.

[0121] 제1 충전 재료들은 더미 층들에 비해, 다른 충전 재료들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 예를 들어, 게이트 액세스 통로들은 더미 층들에 비해 충분한 에칭 선택도를 제공하도록 SiN, SiON, SiOCN, 또는 SiC로 충전될 수 있다.

[0122] 집적 회로가 N-타입 나노와이어를 갖는 나노와이어 FET들(N-타입 나노와이어 FET들) 및 P-타입 나노와이어를 갖는 나노와이어 FET들(P-타입 나노와이어 FET들)을 포함하는 경우, 상이한 나노와이어 FET 타입들에 대해 상이한 게이트 액세스 통로들이 형성될 수 있다. 예를 들어, N-타입 나노와이어 FET들에 대해 제1 타입의 게이트 액세스 통로가 형성될 수 있고, P-타입 나노와이어 FET들에 대해 제2(상이한) 타입의 게이트 액세스 통로가 형성될 수 있다. 예시하자면, 도 15에서, 나노와이어 쌍들(1520)의 제1 행의 나노와이어들 및 나노와이어 쌍들(1530)의 제2 행의 나노와이어들(예를 들어, 나노와이어들(1202-1216))은 P-타입 나노와이어들이다. 따라서, 게이트 액세스 통로들(1502 및 1504)(예를 들어, PMOS 게이트 액세스 통로들)은 동시에 형성될 수 있고, 동일한 충전 재료로 각각 충전될 수 있다. 그러나, 나노와이어 쌍들(1540)의 제3 행의 나노와이어들은 N-타입 나노와이어들이다. 따라서, 게이트 액세스 통로(1506)(예를 들어, NMOS 게이트 액세스 통로)는 게이트 액세스 통로들(1502 및 1504)과 별개로 (예를 들어, 상이한 패터닝된 포토레지스트 층 또는 하드마스크를 사용하여) 형성될 수 있고, 게이트 액세스 통로(1506)는 PMOS 게이트 액세스 통로들(1502 및 1504)의 충전 재료에 비해 높은 에칭 선택도를 갖는 상이한 충전 재료로 충전될 수 있다.

[0123] 도 16은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제6 제조 스테이지를 예시하는 도면이다. 도 16에 예시된 제6 제조 스테이지는 도 15의 제5 제조 스테이지에 후속할 수 있다.

[0124] 도 16의 제6 제조 스테이지에서, 층 적층체에 소스 액세스 통로들이 형성될 수 있다. 예를 들어, 소스 액세스 통로들(1602 및 1604)은 제2의 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제2 패터닝된 레지스트 층 또는 하드마스크는 소스 액세스 통로들(1602 및 1604)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 제2 세트를 안내하도록 형성될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제2 충전 재료들이 증착되어, 도 16에 예시된 바와 같이 소스 액세스 통로들(1602 및 1604)을 형성할 수 있다. 소스 액세스 통로들(1602 및 1604)은 도 7의 소스 액세스 통로들(702, 712 및 714)을 포함하거나 이에 대응할 수 있다.

[0125] 제2 충전 재료들은 제1 충전 재료들과 동일하거나 상이할 수 있다. 제2 충전 재료들은 더미 층들에 비해, 다른 충전 재료들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 예를 들어, 게이트 액세스 통로들은 더미 층들에 비해 충분한 에칭 선택도를 제공하도록 SiN, SiON, SiOCN, 또는 SiC로 충전될 수 있다.

[0126] 도 17은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제7 제조 스테이지를 예시하는 도면이다. 도 17에 예시된 제7 제조 스테이지는 도 16의 제6 제조 스테이지에 후속할 수 있다.

[0127] 도 17의 제7 제조 스테이지에서, 층 적층체에 드레인 액세스 통로들이 형성될 수 있다. 예를 들어, 드레인 액세스 통로들(1702 및 1704)은 제3의 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제3 패터닝된 레지스트 층 또는 하드마스크는 드레인 액세스 통로들(1702 및 1704)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 제3 세트를 안내하도록 형성될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제3 충전 재료들이 증착되어, 도 17에 예시된 바와 같이 드레인 액세스 통로들(1702 및 1704)을 형성할 수 있다. 드레인 액세스 통로들(1702 및 1704)은 도 7의 드레인 액세스 통로들(706, 708 및 718)을 포함하거나 이에 대응할 수 있다.

[0128] 액세스 통로들을 충전하기 위해 사용되는 재료들(예를 들어, 제1 충전 재료들, 제2 충전 재료들 및 제3 충전 재료들)은, 서로에 비해, 더미 층들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 예를 들어, 액세스 통로들은 더미 층들에 비해 충분한 에칭 선택도를 제공하도록 SiN, SiON, SiOCN, 또는 SiC로 충전될 수 있다.

[0129] 다른 구현들에서, 소스 액세스 통로들, 게이트 액세스 통로들 및 드레인 액세스 통로들은 상이한 순서로 형성될 수 있다. 각각의 액세스 통로는 액세스 통로의 타입에 대응하는 타입의 더미 층까지 또는 그 안으로 확장된다. 예를 들어, 도 17에서, 소스 액세스 통로들(1602 및 1604)은 소스 영역 더미 층(1126)까지 또는 그 안으로 확장되고; 게이트 액세스 통로들(1502, 1504 및 1506)은 게이트 영역 더미 층(1138)까지 또는 그 안으로 확장되고; 드레인 액세스 통로들(1702 및 1704)은 드레인 영역 더미 층(1144)까지 또는 그 안으로 확장된다.

[0130] 도 11 내지 도 22에서, 프로세스는 나노와이어 FET 적층체 당 4개의 나노와이어 FET들을 형성하는 것으로 예시되어 있지만; 이전에 설명된 바와 같이, 프로세스는 상이한 나노와이어 FET 적층체들에서 상이한 수의 나노와이어 FET들을 형성하기 위해 사용될 수 있다. 도 17의 집적 회로의 특정 나노와이어 FET 적층체가 집적 회로의 다른 나노와이어 FET 적층체보다 적은 나노와이어 FET들로 형성되려면, 도 29 내지 도 43을 참조하여 설명된 바와 같이 2개의 나노와이어 FET 적층체들의 액세스 통로들은 상이한 더미 층들에 액세스하도록 형성될 것이다.

[0131] 도 18은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제8 제조 스테이지를 예시하는 도면이다. 도 18에 예시된 제8 제조 스테이지는 도 17의 제7 제조 스테이지에 후속할 수 있다.

[0132] 도 18의 제8 제조 스테이지에서, 소스 영역들 및 소스 라인들이 형성될 수 있다. 예를 들어, 소스 액세스 통로들(1602 및 1604)은 에칭 프로세스를 사용하여 개방될 수 있다. 소스 액세스 통로들(1602 및 1604)이 개방된 후, 소스 영역 더미 층들(1122, 1124 및 1126)이 노출되고, 에칭될 수 있다. 예를 들어, 게이트 영역 더미 층들(1132, 1134, 1136 및 1138), 드레인 영역 더미 층들(1142 및 1144), 나노와이어들의 쌍들(1202-1224), 절연 트렌치들(1152) 및 절연 층들(1112)의 재료들에 비해 소스 영역 더미 층들(1122, 1124 및 1126)의 재료에 대해 높은 에칭 선택도를 갖는 화학물질을 사용하는 측방향(예를 들어, 비-방향성) 에칭 프로세스가 소스 영역 더미 층들(1122, 1124 및 1126)을 선택적으로 에칭하기 위해 사용될 수 있다. 소스 영역 더미 층들(1122, 1124 및 1126)을 에칭하는 것은 소스 영역들에 대응하는 나노와이어들의 쌍들(1202-1216)의 부분들을 노출시킬 수 있다. 추가적으로, 소스 영역들에 인접한 절연 층들(1112)의 표면들이 노출될 수 있다.

[0133] 소스 영역 더미 층들(1122, 1124 및 1126)을 에칭한 후, 하나 이상의 재료들을 증착함으로써 소스 영역들 및 소스 라인들이 형성될 수 있다. 예를 들어, ALD 프로세스는, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들에 대해 단락되지 않도록, 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, Ti은 노출된 표면들 상에 층의 형성을 위해 증착될 수 있고, W는 나머지 공간을 충전하기 위해 증착될 수 있다. Ti 및 W 증착 프로세스들은 소스 영역 더미 층들(1122, 1124 및 1126) 및 소스 액세스 통로들(1602 및 1604)에 의해 이전에 점유된 영역들을 충전하여, 소스 영역들(1812, 1814 및 1816) 및 소스 라인들(1802, 1804, 1806 및 1808)을 형성한다. 소스 영역들(1812, 1814 및 1816)은 도 8의 소스 액세스 영역들(812, 816 및 820)을 포함하거나 이에 대응할 수 있다. 소스 라인들(1802, 1804, 1806 및 1808)은 도 8의 소스 라인들(802, 804 및 806)을 포함하거나 이에 대응할 수 있다.

[0134] 추가적으로, 소스 영역들(1812, 1814 및 1816) 및 소스 라인들(1802, 1804, 1806 및 1808)을 형성한 후, 하나 이상의 재료들을 증착함으로써 소스 캡(cap)들이 형성될 수 있다. 예를 들어, 소스 캡들(1822 및 1824)을 형성하기 위해, 소스 라인들(1802, 1804, 1806 및 1808)의 노출된 부분들 상에 유전체 재료가 증착될 수 있다. 소스 캡들(1822 및 1824)은 소스 라인들(1802, 1804, 1806 및 1808) 및 소스 영역들(1812, 1814 및 1816)을 보호(예를 들어, 절연)할 수 있다.

[0135] 도 19는 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제9 제조 스테이지를 예시하는 도면이다. 도 19에 예시된 제9 제조 스테이지는 도 18의 제8 제조 스테이지에 후속할 수 있다.

[0136] 도 19의 제9 제조 스테이지에서, 드레인 영역들 및 드레인 라인들이 형성될 수 있다. 예를 들어, 드레인 액세스 통로들(1702 및 1704)은 에칭 프로세스를 사용하여 개방될 수 있다. 드레인 액세스 통로들(1702 및 1704)이 개방된 후, 드레인 영역 더미 층들(1142 및 1144)이 노출되고, 에칭될 수 있다. 예를 들어, 게이트 영역 더미 층들(1132, 1134, 1136 및 1138), 소스 영역들(1812, 1814 및 1816), 나노와이어들의 쌍들(1202-1224), 절연 트렌치들(1152) 및 절연 층들(1112)의 재료들에 비해 드레인 영역 더미 층들(1142 및 1144)의 재료에 대해 높은 에칭 선택도를 갖는 화학물질을 사용하는 측방향(예를 들어, 비-방향성) 에칭 프로세스가 드레인 영역 더미 층들(1142 및 1144)을 선택적으로 에칭하기 위해 사용될 수 있다. 드레인 영역 더미 층들을 에칭하는 것은 드레인 영역들에 대응하는 나노와이어들의 쌍들(1202-1224)의 부분들을 노출시킬 수 있다. 추가적으로, 드레인 영역들에 인접한 절연 층들(1112)의 표면들이 노출될 수 있다.

[0137] 드레인 영역 더미 층들(1142 및 1144)을 에칭한 후, 하나 이상의 재료들을 증착함으로써 드레인 영역들 및 드레인 라인들이 형성될 수 있다. 예를 들어, ALD 프로세스는, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들에 대해 단락되지 않도록, 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, Ti은 노출된 표면들 상에 층의 형성을 위해 증착될 수 있고, W는 나머지 공간을 충전하기 위해 증착될 수 있다. Ti 및 W 증착 프로세스들은 드레인 영역 더미 층들(1142 및 1144) 및 드레인 액세스 통로들(1702 및 1704)에 의해 이전에 점유된 영역들을 충전하여, 드레인 영역들(1912 및 1914) 및 드레인 라인들(1902, 1904 및 1906)을 형성한다. 드레인 영역들(1912 및 1914)은 도 9의 드레인 영역들(914 및 918)을 포함하거나 이에 대응할 수 있다. 드레인 라인들(1902, 1904 및 1906)은 도 9의 드레인 라인들(902, 904 및 906)을 포함하거나 이에 대응할 수 있다.

[0138] 추가적으로, 드레인 영역들(1912 및 1914) 및 드레인 라인들(1902, 1904 및 1906)을 형성한 후, 하나 이상의 재료들을 증착함으로써 드레인 캡들이 형성될 수 있다. 예를 들어, 드레인 캡들(1922 및 1924)을 형성하기 위해, 드레인 라인들(1902, 1904 및 1906)의 노출된 부분들 상에 유전체 재료가 증착될 수 있다. 드레인 캡들(1922 및 1924)은 드레인 라인들(1902, 1904 및 1906) 및 드레인 영역들(1912 및 1914)을 보호(예를 들어, 절연)할 수 있다.

[0139] 도 20은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제10 제조 스테이지를 예시하는 도면이다. 도 20에 예시된 제10 제조 스테이지는 도 19의 제9 제조 스테이지에 후속할 수 있다.

[0140] 도 20의 제10 제조 스테이지에서, PMOS 게이트 영역들 및 PMOS 게이트 라인들은 P-타입 나노와이어를 갖는 나노와이어 FET들에 대해 형성될 수 있다. 예를 들어, PMOS 게이트 액세스 통로들(1502 및 1504)은 에칭 프로세스를 사용하여 개방될 수 있다. PMOS 게이트 액세스 통로들(1502 및 1504)이 개방된 후, 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들(예를 들어, PMOS 부분들)이 노출되고, 에칭될 수 있다. 예를 들어, 소스 영역들(1812, 1814 및 1816), 드레인 영역들(1912 및 1914), 나노와이어들의 쌍들(1202-1224), 절연 트렌치들(1152) 및 절연 층들(1112)의 재료들에 비해 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 재료에 대해 높은 에칭 선택도를 갖는 화학물질을 사용하는 측방향(예를 들어, 비-방향성) 에칭 프로세스가 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 선택적으로 에칭하기 위해 사용될 수 있다. 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 에칭하는 것은 PMOS 게이트 영역들에 대응하는 나노와이어들의 쌍들(1202-1216)의 부분들을 노출시킬 수 있다. 추가적으로, PMOS 게이트 영역들에 인접한 절연 층들(1112)의 표면들이 노출될 수 있다.

[0141] 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 에칭한 후, 하나 이상의 재료들을 증착함으로써 PMOS 게이트 영역들 및 PMOS 게이트 라인들이 형성될 수 있다. P-타입 나노와이어를 갖는 나노와이어 FET들에 대한 PMOS 게이트 영역들을 형성하기 위해 사용되는 재료들에 비해, N-타입 나노와이어를 갖는 나노와이어 FET들에 대한 NMOS 게이트 영역들을 형성하기 위해 상이한 재료들이 사용될 수 있다. 따라서, 일부 게이트 액세스 통로들은 (예를 들어, 하드마스크를 사용하여) 보호되는 한편, 다른 것들은 개방될 수 있다. 예를 들어, PMOS 게이트 액세스 통로들(1502 및 1504)은 개방되는 한편, NMOS 게이트 액세스 통로(1506)는 하드마스크로 보호될 수 있다. 이는 나노와이어 FET 적층체들(1186)의 제3 행에서 게이트 영역 더미 층들을 에칭함이 없이 나노와이어 FET 적층체들의 제1 행(1182) 및 나노와이어 FET 적층체들의 제2 행(1184)에서 게이트 영역 더미 층들을 에칭하는 것을 가능하게 한다. P-타입 나노와이어들을 갖는 나노와이어 FET들에 대한 PMOS 게이트 영역들 및 게이트 라인들의 형성은 이러한 나노와이어 FET들과 연관된 영역들에 게이트 영역 더미 층들을 에칭한 후 하나 이상의 재료들의 제1 세트를 증착하는 것을 포함할 수 있다. N-타입 나노와이어들을 갖는 나노와이어 FET들에 대한 NMOS 게이트 영역들 및 게이트 라인들의 형성은, 도 21을 참조하여 설명된 바와 같이 이러한 나노와이어 FET들과 연관된 영역들에 게이트 영역 더미 층들을 에칭한 후 하나 이상의 재료들의 제2 세트를 증착하는 것을 포함할 수 있다. 하나 이상의 재료들의 제1 세트는 하나 이상의 재료들의 제2 세트와 상이할 수 있다. 대안적으로, 하나 이상의 재료들의 제1 세트는 하나 이상의 재료들의 제2 세트와 동일할 수 있다.

[0142] 예를 들어, P-타입 나노와이어들(예를 들어, 나노와이어들(1202-1216)의 쌍들)을 갖는 나노와이어 FET들에 대해, PMOS 게이트 액세스 통로들(1502 및 1504)을 개방하고 나노와이어 FET 적층체들의 제1 행(1182) 및 나노와이어 FET 적층체들의 제2 행(1184)에 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)을 에칭한 후, ALD 프로세스는, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들에 대해 단락되지 않도록, 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, 인터페이스 층들은 노출된 나노와이어 표면들 상에 형성될 수 있다. 예시하자면, 인터페이스 층들은 열 산화 프로세스, ALD 산화 프로세스 또는 화학 산화 프로세스를 사용하여 형성된 산화물(예를 들어, SiO)을 포함할 수 있다.

[0143] 인터페이스 층들이 형성된 후, HfO2가 증착되어 노출된 표면들 상에 층을 형성할 수 있다. TiN의 층이 HfO2 층 위에 증착될 수 있고, W가 나머지 공간을 충전하기 위해 증착될 수 있다. 증착 프로세스들은 나노와이어 FET 적층체들의 제1 행(1182) 및 나노와이어 FET 적층체들의 제2 행(1184)에서 PMOS 게이트 액세스 통로들(1502 및 1504) 및 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들에 의해 이전에 점유된 영역들을 충전하여, PMOS 게이트 라인들(2002 및 2004) 및 PMOS 게이트 영역들(2012, 2014, 2016 및 2018)을 형성할 수 있다.

[0144] 추가적으로, PMOS 게이트 영역들(2012, 2014, 2016 및 2018) 및 PMOS 게이트 라인들(2002 및 2004)을 형성한 후, 하나 이상의 재료들을 증착함으로써 PMOS 게이트 캡들이 형성될 수 있다. 예를 들어, PMOS 게이트 캡들(2022 및 2024)을 형성하기 위해, PMOS 게이트 라인들(2002 및 2004)의 노출된 부분들 상에 유전체 재료가 증착될 수 있다. PMOS 게이트 캡들(2022 및 2024)은 PMOS 게이트 라인들(2002 및 2004) 및 PMOS 게이트 영역들(2012, 2014, 2016 및 2018)을 보호할 수 있다.

[0145] 도 21은 본 개시의 다른 특정 양상에 따른 다수의 나노와이어 FET 적층체들을 제조하는 다른 프로세스의 제11 제조 스테이지를 예시하는 도면이다. 도 21에 예시된 제11 제조 스테이지는 도 20의 제10 제조 스테이지에 후속할 수 있다.

[0146] 도 21의 제11 제조 스테이지에서, NMOS 게이트 영역들 및 NMOS 게이트 라인들은 N-타입 나노와이어를 갖는 나노와이어 FET들에 대해 형성될 수 있다. 예를 들어, NMOS 게이트 액세스 통로(1506)는 에칭 프로세스를 사용하여 개방될 수 있다. NMOS 게이트 액세스 통로(1506)가 개방된 후, 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들(예를 들어, NMOS 부분들)이 노출되고, 에칭될 수 있다. 예를 들어, 소스 영역들(1812, 1814 및 1816), 드레인 영역들(1912 및 1914), 나노와이어들의 쌍들(1218-1224), 절연 트렌치들(1152) 및 절연 층들(1112)의 재료들에 비해 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 재료에 대해 높은 에칭 선택도를 갖는 화학물질을 사용하는 측방향(예를 들어, 비-방향성) 에칭 프로세스가 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 선택적으로 에칭하기 위해 사용될 수 있다. 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 에칭하는 것은 NMOS 게이트 영역들에 대응하는 나노와이어들의 쌍들(1218-1224)의 부분들을 노출시킬 수 있다. 추가적으로, NMOS 게이트 영역들에 인접한 절연 층들(1112)의 표면들이 노출될 수 있다.

[0147] 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 에칭한 후, 하나 이상의 재료들(예를 들어, 하나 이상의 재료들의 제2 세트)을 증착함으로써 NMOS 게이트 영역들 및 NMOS 게이트 라인들이 형성될 수 있다. P-타입 나노와이어를 갖는 나노와이어 FET들에 대한 PMOS 게이트 영역들을 형성하기 위해 사용되는 재료들에 비해, N-타입 나노와이어를 갖는 나노와이어 FET들에 대한 NMOS 게이트 영역들을 형성하기 위해 상이한 재료들이 사용될 수 있다. 따라서, 일부 게이트 액세스 통로들(또는 형성된 게이트 라인들, 게이트 영역들 및 게이트 캡들)이 (예를 들어, 하드마스크를 사용하여) 보호되는 한편, 다른 것들은 개방될 수 있다. 예를 들어, PMOS 게이트 액세스 통로들(1502 및 1504)(또는 PMOS 게이트 라인들(2002 및 2004) 및 PMOS 게이트 캡들(2022 및 2024))은 하드마스크로 보호되는 한편, NMOS 게이트 액세스 통로(1506)는 개방(예를 들어 에칭)될 수 있다. 이는, 나노와이어 FET 적층체들의 제1 행(1182) 및 나노와이어 FET 적층체들의 제2 행(1184)에서 게이트 영역 더미 층들(또는 형성된 게이트 라인들, 게이트 영역들 및 게이트 캡들)을 에칭함이 없이 나노와이어 FET 적층체들의 제3 행(1186)에서 게이트 영역 더미 층들을 에칭하는 것을 가능하게 한다. N-타입 나노와이어들을 갖는 나노와이어 FET들에 대한 NMOS 게이트 영역들 및 NMOS 게이트 라인들의 형성은 이러한 나노와이어 FET들과 연관된 영역들에 게이트 영역 더미 층들을 에칭한 후 하나 이상의 재료들의 제2 세트를 증착하는 것을 포함할 수 있다.

[0148] 예를 들어, N-타입 나노와이어들(예를 들어, 나노와이어들(1218-1224))을 갖는 나노와이어 FET들에 대해, NMOS 게이트 액세스 통로(1506)를 개방하고 나노와이어 FET 적층체들의 제3 행(1186)에서 게이트 영역 더미 층들을 에칭한 후, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들과 단락되지 않도록 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 ALD 프로세스가 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, 인터페이스 층들은 노출된 나노와이어 표면들 상에 형성될 수 있다. 인터페이스 층들은 열 산화 프로세스, ALD 산화 프로세스 또는 화학 산화 프로세스를 사용하여 형성된 산화물(예를 들어, SiO)을 포함할 수 있다.

[0149] 인터페이스 층들이 형성된 후, HfO2가 증착되어 노출된 표면들 상에 층을 형성할 수 있다. TiAl의 층이 HfO2 층 위에 증착될 수 있고, TiN의 층이 TiAl 층 위에 증착될 수 있고, W가 나머지 공간을 충전하기 위해 증착될 수 있다. 증착 프로세스들은 NMOS 게이트 액세스 통로(1506)에 의해 이전에 점유된 영역을 충전할 수 있고, 나노와이어 FET 적층체들(1186)의 제3 행에서 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들에 의해 이전에 점유된 영역들을 충전하여, NMOS 게이트 라인(2102) 및 NMOS 게이트 영역들(2112, 2114, 2116 및 2118)을 형성할 수 있다.

[0150] 추가적으로, NMOS 게이트 영역들(2112, 2114, 2116 및 2118) 및 NMOS 게이트 라인(2102)을 형성한 후, 하나 이상의 재료들을 증착함으로써 NMOS 게이트 캡들이 형성될 수 있다. 예를 들어, NMOS 게이트 캡(2122)을 형성하기 위해, NMOS 게이트 라인(2102)의 노출된 부분 상에 유전체 재료가 증착될 수 있다. NMOS 게이트 캡(2122)은 NMOS 게이트 라인(2102) 및 NMOS 게이트 영역들(2112, 2114, 2116 및 2118)을 보호할 수 있다.

[0151] 도 22는 본 개시의 다른 특정 양상에 따른 나노와이어 FET를 제조하는 다른 프로세스의 제12 제조 스테이지를 예시하는 도면이다. 도 22에 예시된 제12 제조 스테이지는 도 21의 제11 제조 스테이지에 후속할 수 있다.

[0152] 게이트 영역들 및 게이트 라인들을 형성한 후, 하나 이상의 CMP 프로세스들과 같은 하나 이상의 평탄화 프로세스들을 사용하여, 에칭 정지 층(1402), 절연 층(1302)의 일부, 절연 트렌치들(1154)의 일부, 절연 층들(1112)의 일부, 유전체 캡들(예를 들어, 소스 캡들(1822 및 1824), 드레인 캡들(1922 및 1924), PMOS 게이트 캡들(2022 및 2024) 및 NMOS 게이트 캡(2122))의 일부 또는 이들의 조합이 제거될 수 있다. 예를 들어, 제1 CMP 프로세스는 유전체 캡의 일부를 제거할 수 있고, 제2 CMP 프로세스는 에칭 정지 층(1402)을 제거할 수 있다. 유전체 캡들의 나머지 부분 또는 부분들은 구조들(예를 들어, 소스들, 게이트들 및 드레인들)을 노출로부터 절연할 수 있다. 예를 들어, 유전체 캡들의 나머지 부분들은 소스 라인들(1802, 1804, 1806 및 1808) 및 소스 영역들(1812, 1814 및 1816)을 절연할 수 있다. 하나 이상의 평탄화 프로세스들을 수행하는 것은 집적 회로(2200)를 생성할 수 있다.

[0153] 하나 이상의 평탄화 프로세스 이후, 도 22에 예시된 바와 같은 집적 회로(2200)는 도 2의 집적 회로(200), 도 10의 집적 회로(1000) 또는 둘 모두에 대응할 수 있고, 도 2 또는 도 10보다는 도 22에서 더 상세히 예시된다. 따라서, 도 2 내지 도 10을 참조하여 설명된 대안적 구현들은 또한 도 11 내지 도 22를 참조하여 설명된 제조 프로세스에 적용된다.

[0154] 도 23 내지 도 28은 특정한 나노와이어 FET 적층체들을 예시한다. 도 23 내지 도 25는 특정 P-타입 나노와이어 FET 적층체를 예시한다. 도 26 내지 도 28은 특정 N-타입 나노와이어 FET 적층체를 예시한다.

[0155] 도 23은 특정 P-타입 나노와이어 FET 적층체(2300)를 예시하는 도면이다. 특정 P-타입 나노와이어 FET 적층체(2300)는 도 22에 예시된 바와 같이 나노와이어 FET 적층체들의 제2 행(1184) 및 나노와이어 FET 적층체들의 제3 열(1196)의 나노와이어 FET 적층체를 포함하거나 이에 대응할 수 있다. 축 AA를 따른 특정 P-타입 나노와이어 FET 적층체(2300)의 단면이 도 24에 예시되어 있고, 축 BB를 따른 단면이 도 25에 예시되어 있다.

[0156] 도 24는 축 AA를 따른 도 23의 특정 P-타입 나노와이어 FET 적층체(2300)의 제1 단면(2400)을 예시하는 도면이다. 제1 단면(2400)은 도 22의 4개의 나노와이어 FET들과 반대로, 2개의 나노와이어 FET들을 갖는 나노와이어 FET 적층체를 예시하도록 단순화되었다. 제1 단면(2400)은 소스 및 드레인 영역들 및 소스 및 드레인 액세스 라인들을 예시한다. 제1 단면(2400)은 더미 게이트 영역들을 충전하기 위해 사용되는 하나 이상의 재료들의 제1 세트를 예시한다. 예를 들어, 게이트 액세스 통로들 및 더미 게이트 영역들이 에칭된 후, 도 20을 참조하여 설명된 바와 같이 ALD 프로세스는 노출된 표면들 상에서 절연 층으로서 모노층을 선택적으로 형성하기 위해 사용될 수 있다. 하나 이상의 인터페이스 층들(2402)은 도 20을 참조하여 설명된 바와 같이 노출된 나노와이어 표면들 상에 형성될 수 있다. 하나 이상의 인터페이스 층들(2402)이 형성된 후, HfO2가 증착되어 노출된 표면들 상에 제1 층(2404)을 형성할 수 있다. 도 20을 참조하여 설명된 바와 같이, TiN의 제2 층(2406)이 HfO2의 제1 층(2404) 위에 증착될 수 있고, W가 나머지 공간을 충전하기 위해 증착될 수 있다.

[0157] 도 25는 축 BB를 따른 도 23의 특정 P-타입 나노와이어 FET 적층체(2300)의 제2 단면(2500)을 예시하는 도면이다. 제2 단면(2500)은 도 22의 4개의 나노와이어 FET들과 반대로, 2개의 나노와이어 FET들을 갖는 나노와이어 FET 적층체를 예시하도록 단순화되었다. 제2 단면(2500)은 게이트 영역들 및 게이트 액세스 라인들을 예시한다. 제2 단면(2500)은 또한 더미 게이트 영역들을 충전하기 위해 사용되는 하나 이상의 재료들의 제1 세트를 예시한다.

[0158] 도 26은 특정 N-타입 나노와이어 FET 적층체(2600)를 예시하는 도면이다. 특정 N-타입 나노와이어 FET 적층체(2600)는 도 22에 예시된 바와 같이 나노와이어 FET 적층체들의 제3 행(1186) 및 나노와이어 FET 적층체들의 제3 열(1196)의 나노와이어 FET 적층체를 포함하거나 이에 대응할 수 있다. 축 CC를 따른 특정 N-타입 나노와이어 FET 적층체(2600)의 단면이 도 27에 예시되어 있고, 축 DD를 따른 단면이 도 28에 예시되어 있다.

[0159] 도 27은 축 CC를 따른 도 26의 특정 N-타입 나노와이어 FET 적층체(2600)의 제1 단면(2700)을 예시하는 도면이다. 제1 단면(2700)은 도 22의 4개의 나노와이어 FET들과 반대로, 2개의 나노와이어 FET들을 갖는 나노와이어 FET 적층체를 예시하도록 단순화되었다. 제1 단면(2700)은 소스 및 드레인 영역들 및 소스 및 드레인 액세스 라인들을 예시한다. 제1 단면(2700)은 더미 게이트 영역들을 충전하기 위해 사용되는 하나 이상의 재료들의 제2 세트를 예시한다. 예를 들어, 게이트 액세스 통로들 및 더미 게이트 영역들이 에칭된 후, 도 21을 참조하여 설명된 바와 같이 ALD 프로세스는 노출된 표면들 상에서 절연 층으로서 모노층을 선택적으로 형성하기 위해 사용될 수 있다. 하나 이상의 인터페이스 층들(2702)은 도 21을 참조하여 설명된 바와 같이 노출된 나노와이어 표면들 상에 형성될 수 있다. 하나 이상의 인터페이스 층들(2702)이 형성된 후, HfO2가 증착되어 노출된 표면들 상에 제1 층(2704)을 형성할 수 있다. 도 21을 참조하여 설명된 바와 같이, TiAl의 제2 층(2706)이 제1 층(2704) 위에 증착될 수 있고, TiN의 제3 층(2708)이 제2 층(2706) 위에 증착될 수 있고, W가 나머지 공간을 충전하기 위해 증착될 수 있다.

[0160] 도 28은 특정 N-타입 나노와이어 FET 적층체의 제2 단면(2800)을 예시하는 도면이다. 제2 단면(2800)은 도 22의 4개의 나노와이어 FET들과 반대로, 2개의 나노와이어 FET들을 갖는 나노와이어 FET 적층체를 예시하도록 단순화되었다. 제2 단면(2800)은 게이트 영역들 및 게이트 액세스 라인들을 예시한다. 제2 단면(2800)은 또한 더미 게이트 영역들을 충전하기 위해 사용되는 하나 이상의 재료들의 제1 세트를 예시한다.

[0161] 도 29 내지 도 43은 하나 이상의 가변 강도 나노와이어 FET 적층체들을 포함하는 집적 회로를 형성하는 프로세스 동안 다양한 제조 스테이지들을 예시한다. 예를 들어, 프로세스는 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140) 중 하나와 같은 단일 나노와이어 FET 적층체를 각각 형성하기 위해 사용될 수 있다. 다른 예로서, 프로세스는 가변 강도들의 다수의 나노와이어 적층체들(예를 들어, 가변 강도 나노와이어 FET 적층체들)을 동시에 형성하기 위해 사용될 수 있다. 예시하자면, 프로세스는 도 2의 집적 회로(200) 또는 도 3의 집적 회로(300)를 형성하기 위해 사용될 수 있다.

[0162] 도 29는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제1 제조 스테이지를 예시하는 도면이다. 제1 제조 스테이지에서, 에칭 정지 층(1402)은 리세스된 나노와이어들을 층 적층체 상에 증착된다. 제1 제조 스테이지는 도 14에 예시된 제3 제조 스테이지에 대응하여, 도 29에 예시된 반도체 디바이스는 도 11 내지 도 14를 참조하여 설명된 층들을 포함할 수 있다. 도 11 내지 도 13에 예시된 제조 스테이지들에 대응하는 단계들은 도 29에 예시된 제1 제조 스테이지 전에 수행될 수 있다.

[0163] 도 30은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제2 제조 스테이지를 예시하는 도면이다. 도 30에 예시된 제2 제조 스테이지는 도 29의 제1 제조 스테이지에 후속할 수 있다.

[0164] 도 30의 제2 제조 스테이지에서, 층 적층체에 제1 소스 액세스 통로들(3002)이 형성될 수 있다. 예를 들어, 제1 소스 액세스 통로들(3002)은 제1의 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제1 패터닝된 레지스트 층 또는 하드마스크는 제1 소스 액세스 통로들(3002)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 제1 세트를 안내하도록 형성될 수 있다. 선택적 에칭 프로세스들의 제1 세트는 제3 소스 영역 더미 층(1126)까지 또는 그 안까지 확장될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제1 충전 재료들이 증착되어, 도 30에 예시된 바와 같이 제1 소스 액세스 통로들(3002)을 형성할 수 있다. 제1 충전 재료들은 더미 층들에 비해, 다른 충전 재료들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 제1 소스 액세스 통로들(3002)은 제3 소스 영역 더미 층(1126)까지 또는 그 안까지 확장될 수 있다. 제1 소스 액세스 통로들(3002)은 도 7의 소스 액세스 통로들(702, 712 및 714), 도 16의 소스 액세스 통로들(1602 및 1604) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다.

[0165] 도 31은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제3 제조 스테이지를 예시하는 도면이다. 도 31에 예시된 제3 제조 스테이지는 도 30의 제2 제조 스테이지에 후속할 수 있다.

[0166] 도 31의 제3 제조 스테이지에서, 층 적층체에 제1 드레인 액세스 통로들(3102)이 형성될 수 있다. 예를 들어, 제1 드레인 액세스 통로들(3102)은 제2의 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제2 패터닝된 레지스트 층 또는 하드마스크는 제1 드레인 액세스 통로들(3102)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 제2 세트를 안내하도록 형성될 수 있다. 선택적 에칭 프로세스들의 제2 세트는 제2 드레인 영역 더미 층(1144)까지 또는 그 안까지 확장될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제2 충전 재료들이 증착되어, 도 31에 예시된 바와 같이 제1 드레인 액세스 통로들(3102)을 형성할 수 있다. 제2 충전 재료들은 더미 층들에 비해, 다른 충전 재료들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 제1 드레인 액세스 통로들(3102)은 제2 드레인 영역 더미 층(1144)까지 또는 그 안까지 확장될 수 있다. 제1 드레인 액세스 통로들(3102)은 도 7의 드레인 액세스 통로들(706, 708 및 718), 도 17의 드레인 액세스 통로들(1702 및 1704) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다.

[0167] 도 32는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제4 제조 스테이지를 예시하는 도면이다. 도 32에 예시된 제4 제조 스테이지는 도 31의 제3 제조 스테이지에 후속할 수 있다.

[0168] 도 32의 제4 제조 스테이지에서, 층 적층체에 제1 게이트 액세스 통로들(3202)이 형성될 수 있다. 예를 들어, 제1 게이트 액세스 통로들(3202)은 제3의 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제3 패터닝된 레지스트 층 또는 하드마스크는 제1 게이트 액세스 통로들(3202)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 제3 세트를 안내하도록 형성될 수 있다. 선택적 에칭 프로세스들의 제3 세트는 제4 게이트 영역 더미 층(1138)까지 또는 그 안까지 확장될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제3 충전 재료들이 증착되어, 도 32에 예시된 바와 같이 제1 게이트 액세스 통로들(3202)을 형성할 수 있다. 제3 충전 재료들은 더미 층들에 비해, 다른 충전 재료들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 제1 게이트 액세스 통로들(3202)은 제4 게이트 영역 더미 층(1138)까지 또는 그 안까지 확장될 수 있다. 제1 게이트 액세스 통로들(3202)은 도 7의 게이트 액세스 통로들(704, 710 및 716), 도 15의 게이트 액세스 통로들(1502, 1504 및 1506) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다.

[0169] 도 33은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제5 제조 스테이지를 예시하는 도면이다. 도 33에 예시된 제5 제조 스테이지는 도 32의 제4 제조 스테이지에 후속할 수 있다.

[0170] 도 33의 제5 제조 스테이지에서, 층 적층체에 제2 소스 액세스 통로들(3302)이 형성될 수 있다. 예를 들어, 제2 소스 액세스 통로들(3302)은 제4의 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제4 패터닝된 레지스트 층 또는 하드마스크는 제2 소스 액세스 통로들(3302)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 제4 세트를 안내하도록 형성될 수 있다. 선택적 에칭 프로세스들의 제4 세트는 제2 소스 영역 더미 층(1124)까지 또는 그 안까지 확장될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제4 충전 재료들이 증착되어, 도 33에 예시된 바와 같이 제2 소스 액세스 통로들(3302)을 형성할 수 있다. 제4 충전 재료들은 더미 층들에 비해, 다른 충전 재료들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 제2 소스 액세스 통로들(3302)은 제2 소스 영역 더미 층(1124)까지 또는 그 안까지 확장될 수 있다. 제2 소스 액세스 통로들(3302)은 도 7의 소스 액세스 통로들(702, 712 및 714), 도 16의 소스 액세스 통로들(1602 및 1604) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다.

[0171] 도 34는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제6 제조 스테이지를 예시하는 도면이다. 도 34에 예시된 제6 제조 스테이지는 도 33의 제5 제조 스테이지에 후속할 수 있다.

[0172] 도 34의 제6 제조 스테이지에서, 층 적층체에 제2 게이트 액세스 통로들(3402)이 형성될 수 있다. 예를 들어, 제2 게이트 액세스 통로들(3402)은 제5의 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제5 패터닝된 레지스트 층 또는 하드마스크는 제2 게이트 액세스 통로들(3402)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 제5 세트를 안내하도록 형성될 수 있다. 선택적 에칭 프로세스들의 제5 세트는 제3 게이트 영역 더미 층(1136)까지 또는 그 안까지 확장될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제5 충전 재료들이 증착되어, 도 34에 예시된 바와 같이 제2 게이트 액세스 통로들(3402)을 형성할 수 있다. 제5 충전 재료들은 더미 층들에 비해, 다른 충전 재료들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 제2 게이트 액세스 통로들(3402)은 제3 게이트 영역 더미 층(1136)까지 또는 그 안까지 확장될 수 있다. 제2 게이트 액세스 통로들(3402)은 도 7의 게이트 액세스 통로들(704, 710 및 716), 도 15의 게이트 액세스 통로들(1502, 1504 및 1506) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다.

[0173] 도 35는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제7 제조 스테이지를 예시하는 도면이다. 도 35에 예시된 제7 제조 스테이지는 도 34의 제6 제조 스테이지에 후속할 수 있다.

[0174] 도 35의 제7 제조 스테이지에서, 층 적층체에 제2 드레인 액세스 통로들(3502)이 형성될 수 있다. 예를 들어, 제2 드레인 액세스 통로들(3502)은 제6의 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제6 패터닝된 레지스트 층 또는 하드마스크는 제2 드레인 액세스 통로들(3502)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 제6 세트를 안내하도록 형성될 수 있다. 선택적 에칭 프로세스들의 제6 세트는 제1 드레인 영역 더미 층(1142)까지 또는 그 안까지 확장될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제6 충전 재료들이 증착되어, 도 35에 예시된 바와 같이 제2 드레인 액세스 통로들(3502)을 형성할 수 있다. 제6 충전 재료들은 더미 층들에 비해, 다른 충전 재료들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 제2 드레인 액세스 통로들(3502)은 제1 드레인 영역 더미 층(1142)까지 또는 그 안까지 확장될 수 있다. 제2 드레인 액세스 통로들(3502)은 도 7의 드레인 액세스 통로들(706, 708 및 718), 도 17의 드레인 액세스 통로들(1702 및 1704) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다.

[0175] 도 36은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제8 제조 스테이지를 예시하는 도면이다. 도 36에 예시된 제8 제조 스테이지는 도 35의 제7 제조 스테이지에 후속할 수 있다.

[0176] 도 36의 제8 제조 스테이지에서, 층 적층체에 제3 게이트 액세스 통로들(3602)이 형성될 수 있다. 예를 들어, 제3 게이트 액세스 통로들(3602)은 제7의 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제7 패터닝된 레지스트 층 또는 하드마스크는 제3 게이트 액세스 통로들(3602)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 제7 세트를 안내하도록 형성될 수 있다. 선택적 에칭 프로세스들의 제7 세트는 제2 게이트 영역 더미 층(1134)까지 또는 그 안까지 확장될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제7 충전 재료들이 증착되어, 도 36에 예시된 바와 같이 제3 게이트 액세스 통로들(3602)을 형성할 수 있다. 제7 충전 재료들은 더미 층들에 비해, 다른 충전 재료들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 제3 게이트 액세스 통로들(3602)은 제2 게이트 영역 더미 층(1134)까지 또는 그 안까지 확장될 수 있다. 제3 게이트 액세스 통로들(3602)은 도 7의 게이트 액세스 통로들(704, 710 및 716), 도 15의 게이트 액세스 통로들(1502, 1504 및 1506) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다.

[0177] 도 37은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제9 제조 스테이지를 예시하는 도면이다. 도 37에 예시된 제9 제조 스테이지는 도 36의 제8 제조 스테이지에 후속할 수 있다.

[0178] 도 37의 제9 제조 스테이지에서, 층 적층체에 제3 소스 액세스 통로들(3702)이 형성될 수 있다. 예를 들어, 제3 소스 액세스 통로들(3702)은 제8의 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제8 패터닝된 레지스트 층 또는 하드마스크는 제3 소스 액세스 통로들(3702)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 제8 세트를 안내하도록 형성될 수 있다. 선택적 에칭 프로세스들의 제8 세트는 제1 소스 영역 더미 층(1122)까지 또는 그 안까지 확장될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제8 충전 재료들이 증착되어, 도 37에 예시된 바와 같이 제3 소스 액세스 통로들(3702)을 형성할 수 있다. 제8 충전 재료들은 더미 층들에 비해, 다른 충전 재료들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 제3 소스 액세스 통로들(3702)은 제1 소스 영역 더미 층(1122)까지 또는 그 안까지 확장될 수 있다. 제3 소스 액세스 통로들(3702)은 도 7의 소스 액세스 통로들(702, 712 및 714), 도 16의 소스 액세스 통로들(1602 및 1604) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다.

[0179] 도 38은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제10 제조 스테이지를 예시하는 도면이다. 도 38에 예시된 제10 제조 스테이지는 도 37의 제9 제조 스테이지에 후속할 수 있다.

[0180] 도 38의 제10 제조 스테이지에서, 층 적층체에 제4 게이트 액세스 통로들(3802)이 형성될 수 있다. 예를 들어, 제4 게이트 액세스 통로들(3802)은 제9의 일련의 선택적 에칭들을 사용하여 형성될 수 있다. 예시하자면, 제9 패터닝된 레지스트 층 또는 하드마스크는 제4 게이트 액세스 통로들(3802)에 대응하는 층 적층체에 개구들을 형성하기 위해 선택적 에칭 프로세스들의 제9 세트를 안내하도록 형성될 수 있다. 선택적 에칭 프로세스들의 제9 세트는 제1 게이트 영역 더미 층(1132)까지 또는 그 안까지 확장될 수 있다. 후속적으로, 개구들을 충전하기 위해 하나 이상의 제9 충전 재료들이 증착되어, 도 38에 예시된 바와 같이 제4 게이트 액세스 통로들(3802)을 형성할 수 있다. 제9 충전 재료들은 더미 층들에 비해, 다른 충전 재료들에 비해 또는 둘 모두에 비해 높은 에칭 선택도를 갖도록 선택될 수 있다. 제4 게이트 액세스 통로들(3802)은 제1 게이트 영역 더미 층(1132)까지 또는 그 안까지 확장될 수 있다. 제4 게이트 액세스 통로들(3802)은 도 7의 게이트 액세스 통로들(704, 710 및 716), 도 15의 게이트 액세스 통로들(1502, 1504 및 1506) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다.

[0181] 도 30 내지 도 38의 제조 스테이지들은 도 15 내지 도 17의 제조 스테이지들을 포함하거나 그에 대응할 수 있다. 예를 들어, 도 32, 도 34, 도 36 및 도 38의 제조 스테이지들은 도 15의 제조 스테이지에 대응할 수 있다. 도 30, 도 33 및 도 37의 제조 스테이지들은 도 16의 제조 스테이지에 대응할 수 있다. 도 31 및 도 35의 제조 스테이지들은 도 17의 제조 스테이지들에 대응할 수 있다. 그러나, 도 30 내지 도 38의 제조 스테이지들은 변경된 길이들을 갖는 액세스 통로들을 형성하기 위해 사용될 수 있다. 다른 구현들에서, 소스 액세스 통로들, 게이트 액세스 통로들 및 드레인 액세스 통로들은 상이한 순서로 형성될 수 있다.

[0182] 도 39는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제11 제조 스테이지를 예시하는 도면이다. 도 39에 예시된 제11 제조 스테이지는 도 38의 제10 제조 스테이지에 후속할 수 있다. 도 39의 제11 제조 스테이지들은 도 18의 제8 제조 스테이지를 포함하거나 그에 대응할 수 있다.

[0183] 도 39의 제11 제조 스테이지에서, 소스 영역들 및 소스 라인들이 형성될 수 있다. 예를 들어, 소스 액세스 통로들(3002, 3302 및 3702)은 에칭 프로세스를 사용하여 개방될 수 있다. 소스 액세스 통로들(3002, 3302 및 3702)이 개방된 후, 소스 영역 더미 층들(1122, 1124 및 1126)이 노출되고, 에칭될 수 있다. 예를 들어, 게이트 영역 더미 층들(1132, 1134, 1136 및 1138), 드레인 영역 더미 층들(1142 및 1144), 나노와이어들의 쌍들(1202-1224), 절연 트렌치들(1152) 및 절연 층들(1112)의 재료들에 비해 소스 영역 더미 층들(1122, 1124 및 1126)의 재료에 대해 높은 에칭 선택도를 갖는 화학물질을 사용하는 측방향(예를 들어, 비-방향성) 에칭 프로세스가 소스 영역 더미 층들(1122, 1124 및 1126)을 선택적으로 에칭하기 위해 사용될 수 있다. 소스 영역 더미 층들(1122, 1124 및 1126)을 에칭하는 것은 소스 영역들에 대응하는 나노와이어들의 쌍들(1202-1216)의 부분들을 노출시킬 수 있다. 추가적으로, 소스 영역들에 인접한 절연 층들(1112)의 표면들이 노출될 수 있다.

[0184] 소스 영역 더미 층들(1122, 1124 및 1126)을 에칭한 후, 하나 이상의 재료들을 증착함으로써 소스 영역들 및 소스 라인들이 형성될 수 있다. 예를 들어, ALD 프로세스는, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들에 대해 단락되지 않도록, 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, Ti은 노출된 표면들 상에 층의 형성을 위해 증착될 수 있고, W는 나머지 공간을 충전하기 위해 증착될 수 있다. Ti 및 W 증착 프로세스들은 소스 영역 더미 층들(1122, 1124 및 1126) 및 소스 액세스 통로들(3002, 3302 및 3702)에 의해 이전에 점유된 영역들을 충전하여, 소스 영역들(3912, 3914 및 3916) 및 소스 라인들(3902, 3904, 3906 및 3908)을 형성한다. 소스 영역들(3912, 3914 및 3916)은 도 8의 소스 영역들(812, 816 및 820), 도 18의 소스 영역들(1812, 1814 및 1816) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다. 소스 라인들(3902, 3904, 3906 및 3908)은 도 8의 소스 라인들(802, 804 및 806), 도 18의 소스 라인들(1802, 1804, 1806 및 1808) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다.

[0185] 추가적으로, 소스 영역들(3912, 3914 및 3916) 및 소스 라인들(3902, 3904, 3906 및 3908)을 형성한 후, 하나 이상의 재료들을 증착함으로써 소스 캡(3922 및 3924)들이 형성될 수 있다. 예를 들어, 소스 캡들(3922 및 3924)을 형성하기 위해, 소스 라인들(3902, 3904, 3906 및 3908)의 노출된 부분 상에 유전체 재료가 증착될 수 있다. 소스 캡들(3922 및 3924)은 소스 라인들(3902, 3904, 3906 및 3908) 및 소스 영역들(3912, 3914 및 3916)을 보호(예를 들어, 절연)할 수 있다.

[0186] 도 40은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제12 제조 스테이지를 예시하는 도면이다. 도 40에 예시된 제12 제조 스테이지는 도 39의 제11 제조 스테이지에 후속할 수 있다. 도 40의 제12 제조 스테이지들은 도 19의 제9 제조 스테이지를 포함하거나 그에 대응할 수 있다.

[0187] 도 40의 제12 제조 스테이지에서, 드레인 영역들 및 드레인 라인들이 형성될 수 있다. 예를 들어, 드레인 액세스 통로들(3102 및 3502)은 에칭 프로세스를 사용하여 개방될 수 있다. 드레인 액세스 통로들(3102 및 3502)이 개방된 후, 드레인 영역 더미 층들(1142 및 1144)이 노출되고, 에칭될 수 있다. 예를 들어, 게이트 영역 더미 층들(1132, 1134, 1136 및 1138), 소스 영역들(3912, 3914 및 3916), 나노와이어들의 쌍들(1202-1224), 절연 트렌치들(1152) 및 절연 층들(1112)의 재료들에 비해 드레인 영역 더미 층들(1142 및 1144)의 재료에 대해 높은 에칭 선택도를 갖는 화학물질을 사용하는 측방향(예를 들어, 비-방향성) 에칭 프로세스가 드레인 영역 더미 층들(1142 및 1144)을 선택적으로 에칭하기 위해 사용될 수 있다. 드레인 영역 더미 층들을 에칭하는 것은 드레인 영역들에 대응하는 나노와이어들의 쌍들(1202-1224)의 부분들을 노출시킬 수 있다. 추가적으로, 드레인 영역들에 인접한 절연 층들(1112)의 표면들이 노출될 수 있다.

[0188] 드레인 영역 더미 층들(1142 및 1144)을 에칭한 후, 하나 이상의 재료들을 증착함으로써 드레인 영역들 및 드레인 라인들이 형성될 수 있다. 예를 들어, ALD 프로세스는, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들에 대해 단락되지 않도록, 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, Ti은 노출된 표면들 상에 층의 형성을 위해 증착될 수 있고, W는 나머지 공간을 충전하기 위해 증착될 수 있다. Ti 및 W 증착 프로세스들은 드레인 영역 더미 층들(1142 및 1144) 및 드레인 액세스 통로들(3102 및 3502)에 의해 이전에 점유된 영역들을 충전하여, 드레인 영역들(4012 및 4014) 및 드레인 라인들(4002, 4004 및 4006)을 형성한다. 드레인 영역들(4012 및 4014)은 도 9의 드레인 영역들(914 및 918), 도 19의 드레인 영역들(1912 및 1914) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다. 드레인 라인들(4002, 4004 및 4006)은 도 9의 드레인 라인들(902, 904 및 906), 도 19의 드레인 라인들(1902, 1904 및 1906) 또는 이들의 조합을 포함하거나 이에 대응할 수 있다.

[0189] 추가적으로, 드레인 영역들(4012 및 4014) 및 드레인 라인들(4002, 4004 및 4006)을 형성한 후, 하나 이상의 재료들을 증착함으로써 드레인 캡들(4022 및 4024)이 형성될 수 있다. 예를 들어, 드레인 캡들(4022 및 4024)을 형성하기 위해, 드레인 라인들(4002, 4004 및 4006)의 노출된 부분 상에 유전체 재료가 증착될 수 있다. 드레인 캡들(4022 및 4024)은 드레인 라인들(4002, 4004 및 4006) 및 드레인 영역들(4012 및 4014)을 보호(예를 들어, 절연)할 수 있다.

[0190] 도 41은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제13 제조 스테이지를 예시하는 도면이다. 도 41에 예시된 제13 제조 스테이지는 도 40의 제12 제조 스테이지에 후속할 수 있다. 도 41의 제13 제조 스테이지들은 도 20의 제10 제조 스테이지를 포함하거나 그에 대응할 수 있다.

[0191] 도 41의 제13 제조 스테이지에서, PMOS 게이트 영역들 및 PMOS 게이트 라인들은 P-타입 나노와이어를 갖는 나노와이어 FET들에 대해 형성될 수 있다. 예를 들어, 게이트 액세스 통로들(3202, 3402, 3602 및 3802)의 부분들(예를 들어, PMOS 게이트 액세스 통로들)은 에칭 프로세스를 사용하여 개방될 수 있다. PMOS 게이트 액세스 통로들이 개방된 후, 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들(예를 들어, PMOS 부분들)이 노출되고, 에칭될 수 있다. 예를 들어, 소스 영역들(3912, 3914 및 3916), 드레인 영역들(4012 및 4014), 나노와이어들의 쌍들(1202-1224), 절연 트렌치들(1152) 및 절연 층들(1112)의 재료들에 비해 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들의 재료에 대해 높은 에칭 선택도를 갖는 화학물질을 사용하는 측방향(예를 들어, 비-방향성) 에칭 프로세스가 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 선택적으로 에칭하기 위해 사용될 수 있다. 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 에칭하는 것은 PMOS 게이트 영역들에 대응하는 나노와이어들의 쌍들(1202-1216)의 부분들을 노출시킬 수 있다. 추가적으로, PMOS 게이트 영역들에 인접한 절연 층들(1112)의 표면들이 노출될 수 있다.

[0192] 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 에칭한 후, 하나 이상의 재료들을 증착함으로써 PMOS 게이트 영역들 및 PMOS 게이트 라인들이 형성될 수 있다. P-타입 나노와이어를 갖는 나노와이어 FET들에 대한 PMOS 게이트 영역들을 형성하기 위해 사용되는 재료들에 비해, N-타입 나노와이어를 갖는 나노와이어 FET들에 대한 NMOS 게이트 영역들을 형성하기 위해 상이한 재료들이 사용될 수 있다. 따라서, 일부 게이트 액세스 통로들은 (예를 들어, 하드마스크를 사용하여) 보호되는 한편, 다른 것들은 개방될 수 있다. 예를 들어, PMOS 게이트 액세스 통로들(예를 들어, 게이트 액세스 통로들(3202, 3402, 3602 및 3802)의 부분)은 개방되는 한편, NMOS 게이트 액세스 통로들(예를 들어, 게이트 액세스 통로들(3202, 3402, 3602 및 3802)의 다른 부분)은 하드마스크로 보호될 수 있다. 이는 나노와이어 FET 적층체들(1186)의 제3 행에서 게이트 영역 더미 층들의 부분들을 에칭함이 없이 나노와이어 FET 적층체들의 제1 행(1182) 및 나노와이어 FET 적층체들의 제2 행(1184)에서 게이트 영역 더미 층들의 부분들을 에칭하는 것을 가능하게 한다. P-타입 나노와이어들을 갖는 나노와이어 FET들에 대한 PMOS 게이트 영역들 및 게이트 라인들의 형성은 이러한 나노와이어 FET들과 연관된 영역들에 게이트 영역 더미 층들의 부분들을 에칭한 후 하나 이상의 재료들의 제1 세트를 증착하는 것을 포함할 수 있다. N-타입 나노와이어들을 갖는 나노와이어 FET들에 대한 NMOS 게이트 영역들 및 게이트 라인들의 형성은, 도 42를 참조하여 설명된 바와 같이 이러한 나노와이어 FET들과 연관된 영역들에 게이트 영역 더미 층들의 부분들을 에칭한 후 하나 이상의 재료들의 제2 세트를 증착하는 것을 포함할 수 있다. 하나 이상의 재료들의 제1 세트는 하나 이상의 재료들의 제2 세트와 상이할 수 있다. 대안적으로, 하나 이상의 재료들의 제1 세트는 하나 이상의 재료들의 제2 세트와 동일할 수 있다.

[0193] 예를 들어, P-타입 나노와이어들(예를 들어, 나노와이어들(1202-1216)의 쌍들)을 갖는 나노와이어 FET들에 대해, PMOS 게이트 액세스 통로들(예를 들어, 게이트 액세스 통로들(3202, 3402, 3602 및 3802)의 부분들)을 개방하고 나노와이어 FET 적층체들의 제1 행(1182) 및 나노와이어 FET 적층체들의 제2 행(1184)에서 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 에칭한 후, ALD 프로세스는, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들에 대해 단락되지 않도록, 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, 인터페이스 층들은 노출된 나노와이어 표면들 상에 형성될 수 있다. 예시하자면, 인터페이스 층들은 열 산화 프로세스, ALD 산화 프로세스 또는 화학 산화 프로세스를 사용하여 형성된 산화물(예를 들어, SiO)을 포함할 수 있다.

[0194] 인터페이스 층들이 형성된 후, HfO2가 증착되어 노출된 표면들 상에 층을 형성할 수 있다. TiN의 층이 HfO2 층 위에 증착될 수 있고, W가 나머지 공간을 충전하기 위해 증착될 수 있다. 증착 프로세스들은 나노와이어 FET 적층체들의 제1 행(1182) 및 나노와이어 FET 적층체들의 제2 행(1184)에서 PMOS 게이트 액세스 통로들(예를 들어, 게이트 액세스 통로들(3202, 3402, 3602 및 3802)의 부분) 및 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들에 의해 이전에 점유된 영역들을 충전하여, PMOS 게이트 라인들(4102 및 4104) 및 PMOS 게이트 영역들(4112, 4114, 4116 및 4118)을 형성할 수 있다.

[0195] 추가적으로, PMOS 게이트 영역들(4112, 4114, 4116 및 4118) 및 PMOS 게이트 라인들(4102 및 4104)을 형성한 후, 하나 이상의 재료들을 증착함으로써 PMOS 게이트 캡들(4122 및 4124)이 형성될 수 있다. 예를 들어, PMOS 게이트 캡들(4122 및 4124)을 형성하기 위해, PMOS 게이트 라인들(4102 및 4104)의 노출된 부분 상에 유전체 재료가 증착될 수 있다. PMOS 게이트 캡들(4122 및 4124)은 PMOS 게이트 라인들(4102 및 4104) 및 PMOS 게이트 영역들(4112, 4114, 4116 및 4118)을 보호(예를 들어, 절연)할 수 있다.

[0196] 도 42는 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제14 제조 스테이지를 예시하는 도면이다. 도 42에 예시된 제14 제조 스테이지는 도 41의 제13 제조 스테이지에 후속할 수 있다. 도 42의 제14 제조 스테이지들은 도 21의 제11 제조 스테이지를 포함하거나 그에 대응할 수 있다.

[0197] 도 41의 제14 제조 스테이지에서, NMOS 게이트 영역들 및 NMOS 게이트 라인들은 N-타입 나노와이어를 갖는 나노와이어 FET들에 대해 형성될 수 있다. 예를 들어, 게이트 액세스 통로들(3202, 3402, 3602 및 3802)의 부분들(예를 들어, NMOS 게이트 액세스 통로들)은 에칭 프로세스를 사용하여 개방될 수 있다. NMOS 게이트 액세스 통로들이 개방된 후, 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들(예를 들어, NMOS 부분들)이 노출되고, 에칭될 수 있다. 예를 들어, 소스 영역들(1812, 1814 및 1816), 드레인 영역들(1912 및 1914), 나노와이어들의 쌍들(1218-1224), 절연 트렌치들(1152) 및 절연 층들(1112)의 재료들에 비해 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 재료에 대해 높은 에칭 선택도를 갖는 화학물질을 사용하는 측방향(예를 들어, 비-방향성) 에칭 프로세스가 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 선택적으로 에칭하기 위해 사용될 수 있다. 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 에칭하는 것은 NMOS 게이트 영역들에 대응하는 나노와이어들의 쌍들(1218-1224)의 부분들을 노출시킬 수 있다. 추가적으로, NMOS 게이트 영역들에 인접한 절연 층들(1112)의 표면들이 노출될 수 있다.

[0198] 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들을 에칭한 후, 하나 이상의 재료들(예를 들어, 하나 이상의 재료들의 제2 세트)을 증착함으로써 NMOS 게이트 영역들 및 NMOS 게이트 라인들이 형성될 수 있다. P-타입 나노와이어를 갖는 나노와이어 FET들에 대한 PMOS 게이트 영역들을 형성하기 위해 사용되는 재료들에 비해, N-타입 나노와이어를 갖는 나노와이어 FET들에 대한 NMOS 게이트 영역들을 형성하기 위해 상이한 재료들이 사용될 수 있다. 따라서, 일부 게이트 액세스 통로들은 (예를 들어, 하드마스크를 사용하여) 보호되는 한편, 다른 것들은 개방될 수 있다. 예를 들어, PMOS 게이트 액세스 통로들은 하드마스크로 보호되는 한편, NMOS 게이트 액세스 통로들은 개방(예를 들어, 에칭)될 수 있다. 이는, 나노와이어 FET 적층체들의 제1 행(1182) 및 나노와이어 FET 적층체들의 제2 행(1184)에서 게이트 영역 더미 층들의 부분들을 에칭함이 없이, 나노와이어 FET 적층체들의 제3 행(1186)에서 게이트 영역 더미 층들의 부분들을 에칭하는 것을 가능하게 한다. N-타입 나노와이어들을 갖는 나노와이어 FET들에 대한 NMOS 게이트 영역들 및 NMOS 게이트 라인들의 형성은 이러한 나노와이어 FET들과 연관된 영역들에 게이트 영역 더미 층들의 부분들을 에칭한 후 하나 이상의 재료들의 제2 세트를 증착하는 것을 포함할 수 있다.

[0199] 예를 들어, N-타입 나노와이어들(예를 들어, 나노와이어들(1218-1224))을 갖는 나노와이어 FET들에 대해, NMOS 게이트 액세스 통로들을 개방하고 나노와이어 FET 적층체들의 제3 행(1186)에서 게이트 영역 더미 층들의 부분들을 에칭한 후, 후속적으로 증착된 금속 층들(예를 들어, Ti 층)이 다른 금속 층들과 단락되지 않도록 노출된 표면들 상에 절연 층으로서 모노층을 선택적으로 형성하기 위해 ALD 프로세스가 사용될 수 있다. 특정 구현에서, ALD 프로세스는 SiO, SiN, SiON, SiOCN 또는 다른 절연 재료를 증착할 수 있다. 추가적으로 또는 대안적으로, 인터페이스 층들은 노출된 나노와이어 표면들 상에 형성될 수 있다. 예시하자면, 인터페이스 층들은 열 산화 프로세스, ALD 산화 프로세스 또는 화학 산화 프로세스를 사용하여 형성된 산화물(예를 들어, SiO)을 포함할 수 있다.

[0200] 인터페이스 층들이 형성된 후, HfO2가 증착되어 노출된 표면들 상에 층을 형성할 수 있다. TiAl의 층이 HfO2 층 위에 증착될 수 있고, TiN의 층이 TiAl 층 위에 증착될 수 있고, W가 나머지 공간을 충전하기 위해 증착될 수 있다. 증착 프로세스들은 NMOS 게이트 액세스 통로들(예를 들어, 나노와이어 FET 적층체들의 제3 행(1186)에서 게이트 액세스 통로들(3202, 3402, 3602 및 3802)의 부분들)에 의해 이전에 점유된 영역을 충전할 수 있고, 나노와이어 FET 적층체들(1186)의 제3 행에서 게이트 영역 더미 층들(1132, 1134, 1136 및 1138)의 부분들에 의해 이전에 점유된 영역을 충전하여, NMOS 게이트 라인(4202) 및 NMOS 게이트 영역들(4212, 4214, 4216 및 4218)을 형성할 수 있다.

[0201] 추가적으로, NMOS 게이트 영역들(4212, 4214, 4216 및 4218) 및 NMOS 게이트 라인(4202)을 형성한 후, 하나 이상의 재료들을 증착함으로써 NMOS 게이트 캡(4222)이 형성될 수 있다. 예를 들어, NMOS 게이트 캡(4222)을 형성하기 위해, NMOS 게이트 라인(4202)의 노출된 부분 상에 유전체 재료가 증착될 수 있다. NMOS 게이트 캡(4222)은 NMOS 게이트 라인(4202) 및 NMOS 게이트 영역들(4212, 4214, 4216 및 4218)을 보호(예를 들어, 절연)할 수 있다.

[0202] 도 43은 본 개시의 특정 양상에 따른 다수의 가변 강도 나노와이어 FET 적층체들을 제조하는 프로세스의 제15 제조 스테이지를 예시하는 도면이다. 도 43에 예시된 제15 제조 스테이지는 도 42의 제14 제조 스테이지에 후속할 수 있다. 도 43의 제15 제조 스테이지들은 도 22의 제12 제조 스테이지를 포함하거나 그에 대응할 수 있다.

[0203] 게이트 영역들 및 게이트 라인들을 형성한 후, 하나 이상의 CMP 프로세스들과 같은 하나 이상의 평탄화 프로세스들을 사용하여, 에칭 정지 층(1402), 절연 층(1302)의 일부, 절연 트렌치들(1154)의 일부, 절연 층들(1112)의 일부, 유전체 캡들(예를 들어, 소스 캡들(3922 및 3924), 드레인 캡들(4022 및 4024), PMOS 게이트 캡들(4122 및 4124) 및 NMOS 게이트 캡(4222))의 일부 또는 이들의 조합이 제거될 수 있다. 예를 들어, 제1 CMP 프로세스는 유전체 캡들의 일부를 제거할 수 있고, 제2 CMP 프로세스는 에칭 정지 층(1402)을 제거할 수 있다. 유전체 캡들의 나머지 부분 또는 부분들은 구조들(예를 들어, 소스들, 게이트들 및 드레인들)을 노출로부터 절연할 수 있다. 예를 들어, 유전체 캡들의 나머지 부분들은 소스 라인들(3902, 3904, 3906 및 3908) 및 소스 영역들(3912, 3914 및 3916)을 절연할 수 있다. 하나 이상의 평탄화 프로세스들을 수행하는 것은 집적 회로(4300)를 생성할 수 있다.

[0204] 하나 이상의 평탄화 프로세스 이후, 도 43에 예시된 바와 같은 집적 회로(4300)는 도 2의 집적 회로(200), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200) 또는 이들의 조합을 포함하거나 그에 대응할 수 있다. 도 2 내지 도 22를 참조하여 설명된 대안적 구현들은 또한 도 29 내지 도 43을 참조하여 설명된 제조 프로세스에 적용될 수 있다.

[0205] 상이한 길이들의 액세스 통로들을 에칭함으로써, 가변 강도 나노와이어 FET 적층체들이 형성될 수 있다. 예시하자면, 제1 게이트 액세스 통로들(3202)을 제4 게이트 영역 더미 층(1138)까지 또는 그 안까지 확장시키기 위해 에칭하고, 제4 게이트 액세스 통로들(3802)을 제1 게이트 영역 더미 층(1132)까지 또는 그 안까지 확장시키기 위해 에칭함으로써, 나노와이어 FET 적층체들의 제1 열(1192)의 제1 나노와이어 FET 적층체는 나노와이어 FET 적층체들의 제4 열(1198)의 제2 나노와이어 FET 적층체보다 더 많은 수의 나노와이어 FET들을 가질 수 있다. 각각의 나노와이어 FET 적층체의 구동 강도는 나노와이어 FET 적층체의 나노와이어 FET들의 수에 기초할 수 있다. 따라서, 제1 나노와이어 FET 적층체는 제2 나노와이어 FET 적층체보다 더 큰 구동 강도를 가질 수 있다. 다른 구현들에서, 나노와이어 FET 적층체들은 설계 규격들에 기초하여 다른 수의 나노와이어 FET들을 포함할 수 있다(따라서 다른 구동 강도들을 갖는다).

[0206] 도 44는 본 개시의 특정 양상에 따른 나노와이어 FET 적층체를 제조하는 방법(4400)의 특정한 예시적 구현의 흐름도이다. 방법(4400)은 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120 및 140) 중 임의의 하나 이상을 각각 형성하기 위해 사용될 수 있다. 추가적으로 또는 대안적으로, 방법(4400)은 도 2, 도 3, 도 10, 도 22 및 도 43의 집적 회로들(200, 300, 1000, 2200 및 4300) 중 하나 이상을 각각 형성하기 위해 사용될 수 있다.

[0207] 방법(4400)은 4402에서, 기판 상에 제1 나노와이어 FET를 형성하는 단계를 포함한다. 방법(4400)은 4404에서, 제1 나노와이어 FET 및 제2 나노와이어 FET에 전기적으로 커플링되는 나노와이어를 갖는 나노와이어 FET 적층체를 형성하기 위해 제1 나노와이어 FET 상에 제2 나노와이어 FET를 형성하는 단계를 포함한다. 예를 들어, 제1 나노와이어 FET는 도 1a의 제2 나노와이어 FET(115)를 포함하거나 그에 대응할 수 있다. 이러한 예에서, 제2 나노와이어 FET는 도 1a의 제1 나노와이어 FET(114)를 포함하거나 그에 대응할 수 있고, 이는 제1 나노와이어 FET(114) 및 제2 나노와이어 FET(115) 둘 모두에 커플링된 나노와이어(101)를 포함하는 나노와이어 FET 적층체의 일부를 형성하는 제2 나노와이어 FET(115) 상에 형성된다. 제1 및 제2 나노와이어 FET들은 예를 들어 도 4 내지 도 10, 도 11 내지 도 22, 도 29 내지 도 43 또는 이들의 조합을 참조하여 설명된 하나 이상의 프로세스들을 사용함으로써 동시에 형성될 수 있다. 제1 나노와이어 FET 및 제2 나노와이어 FET는 수직 나노와이어 FET 적층체와 같은 나노와이어 FET 적층체를 형성한다. 이러한 맥락에서, 수직은 기판의 표면에 실질적으로 수직으로 확장되는 것을 지칭한다. 기판은 도 4 내지 도 10의 기판(202), 도 11 내지 도 22의 기판(1102), 도 29 내지 도 43의 기판(1102) 또는 이들의 조합을 포함하거나 그에 대응할 수 있다.

[0208] 도 45는 본 개시의 특정 양상에 따른 나노와이어 FET 적층체를 제조하는 방법의 특정한 예시적 구현의 흐름도이다. 방법(4500)은 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120 및 140) 중 임의의 하나 이상을 각각 형성하기 위해 사용될 수 있다. 추가적으로 또는 대안적으로, 방법(4500)은 도 2, 도 3, 도 10, 도 22 및 도 43의 집적 회로들(200, 300, 1000, 2200 및 4300) 중 하나 이상을 각각 형성하기 위해 사용될 수 있다.

[0209] 방법(4500)은 4502에서, 기판 상에 층 적층체를 형성하는 단계를 포함한다. 층 적층체는 스페이서 층들(예를 들어, 절연 층들)에 의해 분리된 더미 층들(예를 들어, 게이트 영역 더미 층들, 드레인 영역 더미 층들 및 소스 영역 더미 층들)을 포함한다. 예를 들어, 층 적층체는 도 4, 도 11 및 도 29를 참조하여 설명된 층 적층체들 중 하나 이상에 대응할 수 있다.

[0210] 방법(4500)은 또한 4504에서, 더미 층들에 개구를 형성하기 위한 선택적 에칭들의 제1 세트를 수행하는 단계, 4506에서, 나노와이어를 형성하기 위해 개구에 하나 이상의 재료들의 제1 세트를 증착하는 단계를 포함한다. 예를 들어, 나노와이어들은 도 6의 나노와이어들(602, 604 및 606), 도 12의 나노와이어들(1202-1224)의 쌍들 또는 이들의 조합에 대응할 수 있다. 방법(4500)은 또한 나노와이어들을 형성하기 전에 도 5의 절연 트렌치들(502 및 504), 도 11의 절연 트렌치들(1154) 또는 이들의 조합과 같은 절연 트렌치들을 형성하는 단계를 포함할 수 있다.

[0211] 방법(4500)은 4508에서, 게이트 영역 더미 층들을 제거하기 위해 선택적 에칭들의 제2 세트를 수행하는 단계, 4510에서, 나노와이어 FET 적층체의 각각의 나노와이어 FET의 게이트 영역을 형성하기 위해 하나 이상의 재료들의 제2 세트를 증착하는 단계를 포함한다. 예를 들어, 게이트 영역은 도 7 및 도 10, 도 15, 도 20 및 도 21, 도 32, 도 34, 도 36, 도 38, 도 41 및 도 42 또는 이들의 조합을 참조하여 설명된 바와 같이 형성될 수 있다.

[0212] 방법(4500)은 또한 4512에서, 드레인 영역 더미 층들을 제거하기 위해 선택적 에칭들의 제3 세트를 수행하는 단계, 4514에서, 나노와이어 FET 적층체의 각각의 나노와이어 FET의 드레인 영역을 형성하기 위해 하나 이상의 재료들의 제3 세트를 증착하는 단계를 포함한다. 예를 들어, 드레인 영역은 도 7 및 도 9, 도 17 및 도 19, 도 31, 도 35 및 도 40 또는 이들의 조합을 참조하여 설명된 바와 같이 형성될 수 있다.

[0213] 방법(4500)은 또한 4516에서, 소스 영역 더미 층들을 제거하기 위해 선택적 에칭들의 제4 세트를 수행하는 단계, 4518에서, 나노와이어 FET 적층체의 각각의 나노와이어 FET의 소스 영역을 형성하기 위해 하나 이상의 재료들의 제4 세트를 증착하는 단계를 포함한다. 예를 들어, 소스 영역은 도 7 및 도 8, 도 16 및 도 18, 도 30, 도 33, 도 37 및 도 39 또는 이들의 조합을 참조하여 설명된 바와 같이 형성될 수 있다.

[0214] 도 46을 참조하면, 무선 통신 디바이스의 특정한 예시적 구현의 블록도가 도시되고 포괄적으로 4600으로 지정된다. 무선 통신 디바이스(4600)는 메모리(4632)(예를 들어, 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그래밍가능 판독-전용 메모리(PROM), 소거가능한 프로그래밍가능 판독-전용 메모리(EPROM), 전기적으로 소거가능한 프로그래밍가능 판독-전용 메모리(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, 컴팩트 디스크 판독-전용 메모리(CD-ROM), 또는 임의의 다른 형태의 비일시적인 저장 매체)에 커플링된 디지털 신호 프로세서(DSP)와 같은 프로세서(4610)를 포함한다. 프로세서(4610), 메모리(4632) 또는 디바이스(4600)의 다른 컴포넌트는 적어도 하나의 수직 나노와이어 FET 적층체를 갖는 집적 회로(4664)를 포함한다. 예를 들어, 집적 회로(4664)는 도 1a의 나노와이어 FET 적층체(100), 도 1b의 나노와이어 FET 적층체(120), 도 1c의 나노와이어 FET 적층체(140), 도 2의 집적 회로(200), 도 3의 집적 회로(300), 도 4 내지 도 10을 참조하여 설명된 프로세스에 의해 형성되는 다른 집적 회로, 도 11 내지 도 22를 참조하여 설명되는 프로세스에 의해 형성되는 다른 집적 회로, 도 29 내지 도 43을 참조하여 설명되는 프로세스에 의해 형성되는 다른 집적 회로 또는 이들의 조합을 포함하거나 그에 대응할 수 있다. 예시하자면, 집적 회로(4664)는 프로세서(4610)의 프로세싱 로직의 일부를 포함하거나 그에 대응할 수 있다. 다른 예시적인 예에서, 집적 회로(4664)는 메모리(4632)의 메모리 회로 또는 제어 회로의 일부를 포함하거나 그에 대응할 수 있다.

[0215] 도 46은 또한, 프로세서(4610) 및 디스플레이(4628)에 커플링되는 디스플레이 제어기(4626)를 도시한다. 코더/디코더(코덱)(4634)가 또한 프로세서(4610)에 커플링될 수 있다. 스피커(4636) 및 마이크로폰(4638)이 코덱(4634)에 커플링될 수 있다.

[0216] 도 46은 또한, 무선 제어기(4640)가 프로세서(4610)에 커플링될 수 있고 안테나(4642)에 추가로 커플링될 수 있음을 표시한다. 특정한 구현에서, 프로세서(4610), 디스플레이 제어기(4626), 메모리(4632), 코덱(4634), 및 무선 제어기(4640)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(4622)에 포함된다. 특정한 구현에서, 입력 디바이스(4630) 및 전원(4644)은, 시스템-온-칩 디바이스(4622)에 커플링된다. 또한, 특정한 구현에서, 도 46에 예시된 바와 같이, 디스플레이(4628), 입력 디바이스(4630), 스피커(4636), 마이크로폰(4638), 안테나(4642), 및 전원(4644)은 시스템-온-칩 디바이스(4622) 외부에 있다. 그러나, 디스플레이(4628), 입력 디바이스(4630), 스피커(4636), 마이크로폰(4638), 안테나(4642), 및 전원(4644) 각각은, 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(4622)의 컴포넌트에 커플링될 수 있다.

[0217] 설명된 구현들과 관련하여, 도 2 내지 도 10의 기판(202), 도 11 내지 도 22의 기판(1102), 도 29 내지 도 43의 기판(1102)과 같은 집적 회로를 지지하기 위한 수단, 집적 회로를 지지하도록 구성되는 하나 이상의 다른 디바이스들(예를 들어, 벌크 실리콘 웨이퍼 또는 다이) 또는 이들의 임의의 조합을 포함할 수 있는 시스템이 개시된다.

[0218] 시스템은 또한 지지하기 위한 수단에 커플링되는 전하 캐리어들을 제공하기 위한 제1 수단을 포함할 수 있다. 예를 들어, 전하 캐리어들을 제공하기 위한 제1 수단은 도 1a, 도 1b 및 도 1c의 소스 영역 층들(102, 106 및 110), 도 10의 소스 영역들(812, 816 및 820), 도 18의 소스 영역들(1812, 1814 및 1816), 도 39의 소스 영역들(3912, 3914 및 3916)과 같은 소스 영역들 중 하나 이상, 전하 캐리어들을 제공하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다. 시스템은 또한 지지하기 위한 수단에 커플링되는 전하 캐리어들을 수집하기 위한 수단을 포함한다. 예를 들어, 전하 캐리어들을 수집하기 위한 수단은 도 1a, 도 1b 및 도 1c의 드레인 영역 층들(104 및 108), 도 1b의 제3 드레인 영역 층(124), 도 10의 드레인 영역들(914 및 918), 도 19의 드레인 영역들(1912 및 1914), 도 40의 드레인 영역들(4012 및 4014)과 같은 드레인 영역들 중 하나 이상, 전하 캐리어들을 수집하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다.

[0219] 시스템은 또한 하나 이상의 게이트 영역들과 같은 전도성 채널을 제어하기 위한 제1 수단을 포함한다. 예를 들어, 전도성 채널을 제어하기 위한 제1 수단은 도 1a, 도 1b 및 도 1c의 게이트 영역 층들(103, 105, 107 및 109), 도 10의 게이트 영역(1013, 1015, 1017 및 1019), 도 20의 PMOS 게이트 영역들(2012, 2014, 2016 및 2018), 도 21의 NMOS 게이트 영역들(2112, 2114, 2116 및 2118), 도 41의 PMOS 게이트 영역들(4112, 4114, 4116 및 4118), 도 42의 NMOS 게이트 영역들(4212, 4214, 4216 및 4218), 전도성 채널을 제어하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다. 전도성 채널을 제어하기 위한 제1 수단은 전하 캐리어들을 제공하기 위한 제1 수단과 전하 캐리어들을 수집하기 위한 수단 사이에 위치될 수 있다.

[0220] 시스템은 또한 지지하기 위한 수단에 커플링되는 전하 캐리어들을 제공하기 위한 제2 수단을 포함한다. 예를 들어, 전하 캐리어들을 제공하기 위한 제2 수단은 도 1a, 도 1b 및 도 1c의 소스 영역 층들(102, 106 및 110), 도 10의 소스 영역들(812, 816 및 820), 도 18의 소스 영역들(1812, 1814 및 1816), 도 39의 소스 영역들(3912, 3914 및 3916)과 같은 소스 영역들 중 하나 이상, 전하 캐리어들을 제공하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다.

[0221] 시스템은 또한 하나 이상의 게이트 영역들과 같은 전도성 채널을 제어하기 위한 제2 수단을 포함한다. 예를 들어, 전도성 채널을 제어하기 위한 제2 수단은 도 1a, 도 1b 및 도 1c의 게이트 영역 층들(103, 105, 107 및 109), 도 10의 게이트 영역(1013, 1015, 1017 및 1019), 도 20의 PMOS 게이트 영역들(2012, 2014, 2016 및 2018), 도 21의 NMOS 게이트 영역들(2112, 2114, 2116 및 2118), 도 41의 PMOS 게이트 영역들(4112, 4114, 4116 및 4118), 도 42의 NMOS 게이트 영역들(4212, 4214, 4216 및 4218), 전도성 채널을 제어하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다. 전도성 채널을 제어하기 위한 제2 수단은 전하 캐리어들을 제공하기 위한 제2 수단과 전하 캐리어들을 수집하기 위한 수단 사이에 위치된다.

[0222] 시스템은 또한, 전하 캐리어들을 제공하기 위한 제1 수단, 전도성 채널을 제어하기 위한 제1 수단, 전하 캐리어들을 수집하기 위한 수단, 전도성 채널을 제어하기 위한 제2 수단 및 전하 캐리어들을 제공하기 위한 제2 수단에 커플링된 전도성 채널을 형성하기 위한 수단을 포함한다. 전도성 채널을 형성하기 위한 수단은 도 1a, 도 1b 및 도 1c의 나노와이어(101), 도 1c의 나노와이어(142), 도 10의 나노와이어들(602, 604 및 606), 도 12의 나노와이어들의 쌍들(1202-1224)과 같은 하나 이상의 나노와이어들, 전도성 채널을 형성하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다. 전도성 채널을 형성하기 위한 수단은 100 나노미터 미만의 지지하기 위한 수단의 표면에 평행한 치수를 갖는다.

[0223] 설명된 구현들과 관련하여, 도 2 내지 도 10의 기판(202), 도 11 내지 도 22의 기판(1102), 도 29 내지 도 43의 기판(1102)과 같은 집적 회로를 지지하기 위한 수단, 집적 회로를 지지하도록 구성되는 하나 이상의 다른 디바이스들(예를 들어, 벌크 실리콘 웨이퍼 또는 다이) 또는 이들의 임의의 조합을 포함할 수 있는 시스템이 개시된다. 시스템은 또한 지지하기 위한 수단에 커플링되는 전하 캐리어들을 수집하기 위한 제1 수단을 포함한다. 예를 들어, 전하 캐리어들을 수집하기 위한 수단은 도 1a, 도 1b 및 도 1c의 드레인 영역 층들(104 및 108), 도 1b의 제3 드레인 영역 층(124), 도 10의 드레인 영역들(914 및 918), 도 19의 드레인 영역들(1912 및 1914), 도 40의 드레인 영역들(4012 및 4014)과 같은 드레인 영역들 중 하나 이상, 전하 캐리어들을 수집하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다.

[0224] 시스템은 또한 지지하기 위한 수단에 커플링되는 전하 캐리어들을 제공하기 위한 수단을 포함할 수 있다. 예를 들어, 전하 캐리어들을 제공하기 위한 수단은 도 1a, 도 1b 및 도 1c의 소스 영역 층들(102, 106 및 110), 도 10의 소스 영역들(812, 816 및 820), 도 18의 소스 영역들(1812, 1814 및 1816), 도 39의 소스 영역들(3912, 3914 및 3916)과 같은 소스 영역들 중 하나 이상, 전하 캐리어들을 제공하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다.

[0225] 시스템은 또한 하나 이상의 게이트 영역들과 같은 전도성 채널을 제어하기 위한 제1 수단을 포함한다. 예를 들어, 전도성 채널을 제어하기 위한 제1 수단은 도 1a, 도 1b 및 도 1c의 게이트 영역 층들(103, 105, 107 및 109), 도 10의 게이트 영역(1013, 1015, 1017 및 1019), 도 20의 PMOS 게이트 영역들(2012, 2014, 2016 및 2018), 도 21의 NMOS 게이트 영역들(2112, 2114, 2116 및 2118), 도 41의 PMOS 게이트 영역들(4112, 4114, 4116 및 4118), 도 42의 NMOS 게이트 영역들(4212, 4214, 4216 및 4218), 전도성 채널을 제어하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다. 전도성 채널을 제어하기 위한 제1 수단은 전하 캐리어들을 제공하기 위한 수단과 전하 캐리어들을 수집하기 위한 제1 수단 사이에 위치될 수 있다.

[0226] 시스템은 또한 지지하기 위한 수단에 커플링되는 전하 캐리어들을 수집하기 위한 제2 수단을 포함한다. 예를 들어, 전하 캐리어들을 수집하기 위한 제2 수단은 도 1a, 도 1b 및 도 1c의 드레인 영역 층들(104 및 108), 도 1b의 제3 드레인 영역 층(124), 도 10의 드레인 영역들(914 및 918), 도 19의 드레인 영역들(1912 및 1914), 도 40의 드레인 영역들(4012 및 4014)과 같은 드레인 영역들 중 하나 이상, 전하 캐리어들을 수집하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다.

[0227] 시스템은 또한 하나 이상의 게이트 영역들과 같은 전도성 채널을 제어하기 위한 제2 수단을 포함한다. 예를 들어, 전도성 채널을 제어하기 위한 제2 수단은 도 1a, 도 1b 및 도 1c의 게이트 영역 층들(103, 105, 107 및 109), 도 10의 게이트 영역(1013, 1015, 1017 및 1019), 도 20의 PMOS 게이트 영역들(2012, 2014, 2016 및 2018), 도 21의 NMOS 게이트 영역들(2112, 2114, 2116 및 2118), 도 41의 PMOS 게이트 영역들(4112, 4114, 4116 및 4118), 도 42의 NMOS 게이트 영역들(4212, 4214, 4216 및 4218), 전도성 채널을 제어하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다. 전도성 채널을 제어하기 위한 제2 수단은 전하 캐리어들을 수집하기 위한 제2 수단과 전하 캐리어들을 제공하기 위한 수단 사이에 위치된다.

[0228] 시스템은 또한, 전하 캐리어들을 수집하기 위한 제1 수단, 전도성 채널을 제어하기 위한 제1 수단, 전하 캐리어들을 제공하기 위한 수단, 전도성 채널을 제어하기 위한 제2 수단 및 전하 캐리어들을 수집하기 위한 제2 수단에 커플링된 전도성 채널을 형성하기 위한 수단을 포함한다. 전도성 채널을 형성하기 위한 수단은 도 1a, 도 1b 및 도 1c의 나노와이어(101), 도 1c의 나노와이어(142), 도 10의 나노와이어들(602, 604 및 606), 도 12의 나노와이어들의 쌍들(1202-1224)과 같은 하나 이상의 나노와이어들, 전도성 채널을 형성하도록 구성되는 하나 이상의 다른 디바이스들 또는 회로들 또는 이들의 임의의 조합을 포함하거나 그에 대응할 수 있다. 전도성 채널을 형성하기 위한 수단은 100 나노미터 미만의 지지하기 위한 수단의 표면에 평행한 치수를 갖는다.

[0229] 앞서 개시된 디바이스들 및 기능들은 컴퓨터 판독가능 매체들 상에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER 등)으로 설계 및 구성될 수 있다. 이러한 파일들 중 일부 또는 전부는 이러한 파일들에 기초하여 디바이스들을 제조하는 제조 조작자들에게 제공될 수 있다. 얻어진 제품들은 반도체 웨이퍼들을 포함하고, 이는, 그 다음 반도체 다이로 커팅되고 반도체 칩으로 패키징된다. 그 다음, 칩들은 도 47을 참조하여 추가로 설명되는 바와 같이 전자 디바이스들에 집적된다.

[0230] 도 47을 참조하면, 전자 디바이스 제조(예를 들어, 제작) 프로세스의 특정한 예시적인 구현이 도시되고 포괄적으로 4700으로 지정된다. 물리적 디바이스 정보(4702)가 예를 들어 탐색 컴퓨터(4706)에서 제조 프로세스(4700)에서 수신된다. 물리적 디바이스 정보(4702)는 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 속성을 표현하는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(4702)는 탐색 컴퓨터(4706)에 커플링된 사용자 인터페이스(4704)를 통해 입력되는 물리적 파라미터들, 재료 특성들 및 구조 정보를 포함할 수 있다. 탐색 컴퓨터(4706)는 메모리(4710)와 같은 컴퓨터 판독가능 매체(예를 들어, 비일시적 컴퓨터 판독가능 저장 매체)에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서(4708)를 포함한다. 메모리(4710)는 프로세서(4708)로 하여금, 물리적 디바이스 정보(4702)를, 파일 포맷에 부합하고 라이브러리 파일(4712)을 생성하도록 변환하게 하도록 실행가능한 컴퓨터 판독가능 명령들을 저장할 수 있다.

[0231] 특정한 구현에서, 라이브러리 파일(4712)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(4712)은 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합을 포함하는 디바이스를 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있고, 이는 EDA(electronic design automation) 툴(4720)과 함께 사용하기 위해 제공된다.

[0232] 라이브러리 파일(4712)은 메모리(4718)에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서(4716)를 포함하는 설계 컴퓨터(4714)에서 EDA 툴(4720)과 함께 사용될 수 있다. EDA 툴(4720)은, 설계 컴퓨터(4714)의 사용자가 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합을 포함하는 회로를 설계할 수 있게 하는, 라이브러리 파일(4712)의 프로세서 실행가능 명령들로서 메모리(4718)에 저장될 수 있다. 예를 들어, 설계 컴퓨터(4714)의 사용자는 설계 컴퓨터(4714)에 커플링된 사용자 인터페이스(4724)를 통해 회로 설계 정보(4722)를 입력할 수 있다. 회로 설계 정보(4722)는 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 속성을 표현하는 설계 정보를 포함할 수 있다. 예시하자면, 회로 설계 속성은 회로 설계에서 특정 회로들의 식별 및 다른 엘리먼트들에 대한 관계들, 포지셔닝 정보, 피처 크기 정보, 상호접속 정보 또는 반도체 디바이스의 물리적 속성을 표현하는 다른 정보를 포함할 수 있다.

[0233] 설계 컴퓨터(4714)는 회로 설계 정보(4722)를 포함하는 설계 정보를 파일 포맷에 부합하도록 변환하도록 구성될 수 있다. 예시하자면, 파일 포맷은 평탄한 기하학적 형상들, 텍스트 라벨들, 및 GDSII(Graphic Data System) 파일 포맷과 같은 계층구조적 포맷의 회로 레이아웃에 대한 다른 정보를 표현하는 데이터베이스 2진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(4714)는, 다른 회로들 또는 정보에 추가로, 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합을 설명하는 정보를 포함하는 GDSII 파일(4726)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시하자면, 데이터 파일은 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합을 포함하고 시스템-온-칩(SOC) 내의 추가적인 전자 회로들 및 컴포넌트들을 또한 포함하는 SOC에 대응하는 정보를 포함할 수 있다.

[0234] GDSII 파일(4726)은, GDSII 파일(4726)의 변환된 정보에 따라, 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합을 제조하는 제조 프로세스(4728)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표적인 마스크(4732)로서 예시된, 포토리소그래피 프로세싱과 함께 사용될 마스크들과 같은 하나 이상의 마스크들을 생성하기 위해 마스크 제조자(4730)에게 GDSII 파일(4726)을 제공하는 것을 포함할 수 있다. 마스크(4732)는 하나 이상의 웨이퍼들(4733)을 생성하는 제조 프로세스 동안 사용될 수 있고, 웨이퍼들은 테스트되고 대표적인 다이(4736)와 같은 다이들로 분리될 수 있다. 다이(4736)는 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합을 포함하는 디바이스를 포함하는 회로를 포함한다.

[0235] 예를 들어, 제조 프로세스(4728)는 제조 프로세스(4728)를 개시하는 것, 제어하는 것, 또는 이들의 조합을 위해 프로세서(4734) 및 메모리(4735)를 포함할 수 있다. 메모리(4735)는 컴퓨터 판독가능 명령들 또는 프로세서 판독가능 명령들과 같은 실행가능 명령들을 포함할 수 있다. 실행가능 명령들은 프로세서(4734)와 같은 컴퓨터에 의해 실행가능가능한 하나 이상의 명령들을 포함할 수 있다. 특정한 구현에서, 실행가능한 명령들은 컴퓨터로 하여금 도 44의 방법(4400) 또는 도 45의 방법(4500) 또는 이들의 적어도 일부를 수행하게 할 수 있다.

[0236] 제조 프로세스(4728)는 완전히 자동화된 또는 부분적으로 자동화된 제조 시스템에 의해 구현될 수 있다. 예를 들어, 제조 프로세스(4728)는 스케줄에 따라 자동화될 수 있다. 제조 시스템은 하나 이상의 동작들을 수행하여 반도체 디바이스를 형성하는 제조 장비(예를 들어, 프로세싱 툴들)을 포함할 수 있다. 예를 들어, 제조 장비는 기상 증착(예를 들어, CVD(chemical vapor deposition), PVD(physical vapor deposition) 또는 이들의 조합)을 사용하여 하나 이상의 재료들을, 단일-마스크 또는 멀티-마스크 리소-에칭 프로세스(예를 들어, 2-마스크 LELE)를 사용하여 패턴 재료들을, LFLE(litho-freeze-litho-etch) 프로세스를 사용하여 패턴 재료들을, SADP(self-aligned double patterning) 프로세스를 사용하여 패턴 재료들을 증착하고, 하나 이상의 재료들을 에피택셜 성장시키고, 하나 이상의 재료들을 등각 증착하고, 하드마스크를 적용하고, 에칭 마스크를 적용하고, 에칭을 수행하고, 평탄화를 수행하고, 더미 게이트 적층체를 형성하고, 게이트 적층체를 형성하고, 표준 클린 1 타입을 수행하는 것 등을 행하도록 구성될 수 있다. 특정한 구현에서, 제조 프로세스(4728)는 14 nm보다 작은(예를 들어, 10 nm, 7 nm 등) 기술 노드와 연관된 반도체 제조 프로세스에 대응한다. (예를 들어, 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합을 포함하는) 디바이스를 제조하기 위해 사용되는 특정 프로세스 또는 프로세스들의 조합은 설계 제약들 및 이용가능한 재료들/장비에 기초할 수 있다. 따라서, 특정한 구현들에서, 디바이스의 제조 동안 도 1a 내지 도 46을 참조하여 설명된 것 이외의 상이한 프로세스들이 사용될 수 있다.

[0237] 예시적인 예로서, 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 조합에 대한 비아 1 형성 동안 사용되는 2-마스크 LELE 프로세스는 디바이스의 제1 층(예를 들어, 질화물 층) 상에 제1 패턴을 형성하기 위해 제1 포토레지스트 마스크를 사용하는 것 및 제1 패턴을 에칭하는 것을 포함할 수 있다. 그 다음, 디바이스 상에 제2 패턴을 형성하기 위해 제2 마스크가 사용될 수 있고, 결합된 패턴은 디바이스의 제2의 하부 층(예를 들어, 산화물 층)까지 에칭될 수 있다. 결합된 패턴에서, 제1 패턴 및 제2 패턴의 피처들(예를 들어, 라인들)이 인터리빙될 수 있다. 따라서, 결합된 패턴은 제1 패턴 및 제2 패턴에 비해 더 작은 피처(예를 들어, 라인) 피치를 가질 수 있다.

[0238] 다른 예시적인 예로서, 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 조합의 M1 또는 M2 층을 패터닝하기 위해 사용되는 SADP 프로세스는 디바이스 상에 "더미" 패턴을 형성하는 것을 포함할 수 있다. 부합하는 유전체 층이 더미 패턴 상에 형성(예를 들어, 증착)될 수 있고 에칭될 수 있다. 에칭 동안, 더미 패턴의 측벽들에 인접한 유전체 재료의 "스페이서들"을 제외한 유전체 층 전부가 제거될 수 있다. 그 다음, 더미 패턴이 (예를 들어, 에칭 없이) 제거되어 스페이서들을 남기고, 이는 더미 패턴보다 더 높은 피처(예를 들어, 라인) 밀도를 갖는 패턴을 형성할 수 있다. 더 높은 밀도의 스페이서 패턴이 M1 또는 M2 층을 패터닝하기 위해 사용될 수 있다.

[0239] 제조 시스템(예를 들어, 제조 프로세스(4728)를 수행하는 자동화된 시스템)은 분산형 아키텍처(예를 들어, 계층구조)를 가질 수 있다. 예를 들어, 제조 시스템은 분산형 아키텍처에 따라 분산되는 하나 이상의 프로세서들, 예를 들어, 프로세서(4734), 하나 이상의 메모리들, 예를 들어, 메모리(4735), 제어기들 또는 이들의 조합을 포함할 수 있다. 분산형 아키텍처는 하나 이상의 저레벨 시스템들의 동작들을 제어 또는 개시하는 고레벨 프로세서를 포함할 수 있다. 예를 들어, 제조 프로세스(4728)의 고레벨 부분은 하나 이상의 프로세서들, 예를 들어, 프로세서(4734)를 포함할 수 있고, 저레벨 시스템들 각각은 하나 이상의 대응하는 제어기들을 포함할 수 있거나 그에 의해 제어될 수 있다. 특정한 저레벨 시스템의 특정 제어기는 특정한 고레벨 시스템으로부터 하나 이상의 명령들(예를 들어, 커맨드들)을 수신할 수 있고, 하위 모듈들 또는 프로세스 툴들에 서브-커맨드들을 발행할 수 있고, 상태 데이터를 특정한 고레벨로 다시 통신할 수 있다. 하나 이상의 저레벨 시스템들 각각은 제조 장비(예를 들어, 프로세싱 툴들)의 하나 이상의 대응하는 조각들과 연관될 수 있다. 특정한 구현에서, 제조 시스템은 제조 시스템에서 분산되는 다수의 프로세서들을 포함할 수 있다. 예를 들어, 저레벨 시스템 컴포넌트의 제어기는 프로세서(4734)와 같은 프로세서를 포함할 수 있다.

[0240] 대안적으로, 프로세서(4734)는 고레벨 시스템, 서브시스템, 또는 제조 시스템의 컴포넌트의 일부일 수 있다. 다른 구현에서, 프로세서(4734)는 다양한 레벨들의 분산형 프로세싱 및 제조 시스템의 컴포넌트들을 포함한다.

[0241] 메모리(4735)에 포함된 실행가능한 명령들은 프로세서(4734)로 하여금, 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 조합을 형성(또한 이들의 형성을 개시)하게 할 수 있다. 특정 구현에서, 메모리(4735)는, 프로세서(4734)로 하여금 도 44의 방법(4400) 또는 도 45의 방법(4500)의 적어도 일부와 연관된 디바이스의 형성을 개시하게 하도록 프로세서(4734)에 의해 실행가능한 컴퓨터 실행가능 명령들을 저장하는 비일시적 컴퓨터 판독가능 매체이다. 예를 들어, 컴퓨터 실행가능 명령들은 프로세서(4734)로 하여금, 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 조합의 형성을 개시하게 하도록 실행가능할 수 있다. 예시적인 예로서, 프로세서(4734)는 도 44의 방법(4400) 또는 도 45의 방법(4500)의 하나 이상의 단계들을 개시 또는 제어할 수 있다.

[0242] 다이(4736)는 패키징 프로세스(4738)에 제공될 수 있고, 여기서 다이(4736)는 대표적인 패키지(4740)에 통합된다. 예를 들어, 패키지(4740)는 단일 다이(4736) 또는 다수의 다이들, 예를 들어, SiP(system-in-package) 배열을 포함할 수 있다. 패키지(4740)는 하나 이상의 표준들 또는 규격들, 예를 들어, JEDEC(Joint Electron Device Engineering Council) 표준들에 부합하도록 구성될 수 있다.

[0243] 패키지(4740)에 관한 정보는 예를 들어, 컴퓨터(4746)에 저장된 컴포넌트 라이브러리를 통해 다양한 제품 설계자들에게 분배될 수 있다. 컴퓨터(4746)는 메모리(4750)에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서(4748)를 포함할 수 있다. PCB(printed circuit board) 툴은 사용자 인터페이스(4744)를 통해 컴퓨터(4746)의 사용자로부터 수신된 PCB 설계 정보(4742)를 프로세싱하기 위해 프로세서 실행가능한 명령들로서 메모리(4750)에 저장될 수 있다. PCB 설계 정보(4742)는 회로 보드 상에서 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있고, 패키징된 반도체 디바이스는 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합을 포함하는 패키지(4740)에 대응한다.

[0244] 컴퓨터(4746)는 회로 보드 상에서 패키징된 반도체 디바이스의 물리적 포지셔닝 정보 뿐만 아니라 트레이스들 및 비아들과 같은 전기 접속들의 레이아웃을 포함하는 데이터를 갖는 GEFBER 파일(4752)과 같은 데이터 파일을 생성하도록 PCB 설계 정보(4742)를 변환하도록 구성될 수 있고, 여기서 패키징된 반도체 디바이스는 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합을 포함하는 패키지(4740)에 대응한다. 다른 구현들에서, 변환된 PCB 설계 정보에 의해 생성되는 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수 있다.

[0245] GERBER 파일(4752)은 보드 어셈블리 프로세스(4754)에서 수신될 수 있고, GERBER 파일(4752) 내에 저장된 설계 정보에 따라 제조되는 대표적인 PCB(4756)와 같은 PCB들을 생성하기 위해 사용될 수 있다. 예를 들어, GERBER 파일(4752)은 PCB 제조 프로세스의 다양한 단계들을 수행하기 위해 하나 이상의 머신들에 업로드될 수 있다. PCB(4756)는 대표적인 PCA(printed circuit assembly)(4758)를 형성하기 위해 패키지(4740)를 포함하는 전자 컴포넌트들로 파퓰레이트될 수 있다.

[0246] PCA(4758)는 제품 제조 프로세스(4760)에서 수신될 수 있고, 하나 이상의 전자 디바이스들, 예를 들어, 제1 대표적 전자 디바이스(4762) 및 제2 대표적 전자 디바이스(4764)에 집적될 수 있다. 예를 들어, 제1 대표적 전자 디바이스(4762), 제2 대표적 전자 디바이스(4764) 또는 둘 모두는 도 46의 무선 통신 디바이스(4600)를 포함하거나 그에 대응할 수 있다. 예시적인 비제한적 예로서, 제1 대표적 전자 디바이스(4762), 제2 대표적 전자 디바이스(4764) 또는 둘 모두는 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 위성 폰, 컴퓨터, 태블릿, 휴대용 컴퓨터 또는 데스크탑 컴퓨터를 포함할 수 있다. 대안적으로 또는 추가적으로, 제1 대표적 전자 디바이스(4762), 제2 대표적 전자 디바이스(4764) 또는 둘 모두는, 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 조합이 집적되는, 셋탑 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 비디오 플레이어, 디지털 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 조합을 포함할 수 있다.

[0247] 다른 예시적인 비제한적 예로서, 전자 디바이스들(4762 및 4764) 중 하나 이상은 모바일 폰들과 같은 원격 유닛들, 핸드-헬드 PCS(personal communication systems) 유닛들, 개인 휴대 정보 단말들과 같은 휴대용 데이터 유닛들, GPS(global positioning system) 가능 디바이스들, 내비게이션 디바이스들, 계측 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스 또는 이들의 임의의 조합을 포함할 수 있다. 도 47이 본 개시의 교시들에 따른 원격 유닛들을 예시하지만, 본 개시는 이러한 예시된 유닛들로 제한되지 않는다. 본 개시의 구현들은, 메모리 및 온-칩 회로를 포함하는 능동 집적 회로를 포함하는 임의의 디바이스에서 적절히 이용될 수 있다. 예를 들어, 전자 디바이스(4762 및 4764) 중 하나 이상은 자동차들, 트럭들, 항공기들, 보트들, 다른 차량들, 또는 기기들, 예를 들어, 냉장고들, 마이크로웨이브들, 세탁기들, 보안 시스템들, 다른 기기들 또는 이들의 조합을 포함할 수 있다. 특정한 구현에서, 전자 디바이스(4762 및 4764) 중 하나 이상은 메모리, 무선 통신 또는 이들의 조합을 활용할 수 있다.

[0248] 도 1a, 도 1b 및 도 1c의 나노와이어 FET 적층체들(100, 120, 140), 도 2 및 도 3의 집적 회로들(200 또는 300), 도 10의 집적 회로(1000), 도 22의 집적 회로(2200), 도 43의 집적 회로(4300) 또는 이들의 임의의 조합을 포함하는 디바이스는 예시적인 프로세스(4700)에 설명된 바와 같이 제조, 프로세싱 및 전자 디바이스에 통합될 수 있다. 도 1a 내지 도 13에 대해 개시된 구현들의 하나 이상의 양상들은, 예를 들어, 라이브러리 파일(4712), GDSII 파일(4726)(예를 들어, GDSII 포맷을 갖는 파일), 및 GERBER 파일(4752)(예를 들어, GERBER 포맷을 갖는 파일) 내에서 다양한 프로세싱 스테이지들에 포함될 수 있을 뿐만 아니라 탐색 컴퓨터(4706)의 메모리(4710), 설계 컴퓨터(4714)의 메모리(4718), 컴퓨터(4746)의 메모리(4750), 보드 어셈블리 프로세스(4754)와 같은 다양한 스테이지들에서 사용되는 하나 이상의 다른 컴퓨터들 또는 프로세서들(미도시)의 메모리에 저장될 수 있고, 또한 하나 이상의 다른 물리적 구현들, 예를 들어, 마스크(4732), 다이(4736), 패키지(4740), PCA(4758), 다른 제품들, 예를 들어, 프로토타입 회로들 또는 디바이스들(미도시) 또는 이들의 임의의 조합에 통합될 수 있다. 물리적 디바이스 설계로부터 최종 제품까지 제품의 다양한 대표적인 스테이지들이 도시되지만, 다른 구현들에서는 더 적은 스테이지들이 사용될 수 있거나 추가적인 스테이지들이 포함될 수 있다. 유사하게, 프로세스(4700)는 프로세스(4700)의 다양한 스테이지들을 수행하는 단일 엔티티에 의해 또는 하나 이상의 엔티티들에 의해 수행될 수 있다.

[0249] 도 1a 내지 도 47 중 하나 이상은 본 개시의 교시들에 따른 시스템들, 디바이스들, 방법들 또는 이들의 조합을 예시할 수 있지만, 본 개시는 이러한 예시된 시스템들, 디바이스들, 방법들 또는 이들의 조합으로 제한되지 않는다. 본 개시의 구현들은, 메모리, 프로세서 및 온-칩 회로를 포함하는 집적 회로를 포함하는 임의의 디바이스에서 적절히 이용될 수 있다.

[0250] 본원에 예시되거나 설명된 바와 같은 도 1a 내지 도 47 중 임의의 것의 하나 이상의 기능들 또는 컴포넌트들은 도 1a 내지 도 47 중 다른 것의 하나 이상의 다른 부분들과 결합될 수 있다. 따라서, 본원에 설명된 어떠한 단일 구현도 제한적인 것으로 해석되어서는 안되며, 본 개시의 구현들은 본 개시의 교시들로부터 벗어남이 없이 적절히 결합될 수 있다.

[0251] 당업자들은, 본 명세서에 개시된 구현들과 관련하여 설명된 다양한 예시적인 로직 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 둘 모두의 결합들로서 구현될 수 있음을 추가적으로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 이들의 기능 관점들에서 일반적으로 상술되었다. 이러한 기능이 하드웨어로 구현되는지 또는 프로세서 실행가능 명령들로 구현되는지 여부는 특정 애플리케이션, 및 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들이 본 개시의 범주를 벗어나는 것으로 해석되어서는 안 된다.

[0252] 본 명세서에 개시된 구현들과 관련하여 설명되는 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 포함될 수 있다. 소프트웨어 모듈은, 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그래밍가능 판독-전용 메모리(PROM), 소거가능한 프로그래밍가능 판독-전용 메모리(EPROM), 전기적으로 소거가능한 프로그래밍가능 판독-전용 메모리(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, 컴팩트 디스크 판독-전용 메모리(CD-ROM), 또는 당업계에 알려진 임의의 다른 형태의 비일시적 저장 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있도록 프로세서에 연결된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 개별 컴포넌트들로서 상주할 수 있다. 저장 디바이스는 신호가 아니다.

[0253] 개시된 구현들의 이전 설명은 당업자가 개시된 구현들을 실시하거나 또는 사용할 수 있도록 제공된다. 이러한 구현들에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에 정의된 원리들은 본 개시의 범위를 벗어나지 않으면서 다른 구현들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 나타낸 구현들로 제한되도록 의도되는 것이 아니라, 다음의 청구항들에 의해 정의된 바와 같은 원리들 및 신규한 특성들과 일치하는 가능한 가장 넓은 범위에 부합할 것이다.

Claims (33)

1. 디바이스로서,
   기판;
   제1 나노와이어 FET(field effect transistor);
   상기 기판과 상기 제1 나노와이어 FET 사이에 위치되는 제2 나노와이어 FET;
   상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET에 전기적으로 커플링되는 제1 나노와이어; 및
   상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET 각각의 소스 영역에 커플링되는 공통 소스 라인을 포함하는, 디바이스.
2. 제1 항에 있어서,
   다수의 나노와이어들을 더 포함하고, 상기 다수의 나노와이어들은 상기 제1 나노와이어를 포함하고, 상기 다수의 나노와이어들 각각은 상기 기판의 표면에 실질적으로 수직인 방향으로 확장되는, 디바이스.
3. 제2 항에 있어서,
   상기 다수의 나노와이어들 각각은 상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET에 전기적으로 커플링되는, 디바이스.
4. 제1 항에 있어서,
   상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET는 제1 나노와이어 FET 적층체를 형성하고, 상기 기판에 커플링되는 제2 나노와이어 FET 적층체를 더 포함하는, 디바이스.
5. 제4 항에 있어서,
   상기 제2 나노와이어 FET 적층체는 복수의 나노와이어 FET들 및 상기 복수의 나노와이어 FET들의 각각의 나노와이어 FET에 커플링되는 제2 나노와이어를 포함하는, 디바이스.
6. 제4 항에 있어서,
   상기 제2 나노와이어 FET 적층체는 상기 제2 나노와이어 FET 적층체의 복수의 나노와이어 FET들에 전기적으로 커플링되는 제2 나노와이어를 포함하고, 상기 제1 나노와이어는 제1 재료를 포함하고 상기 제2 나노와이어는 상기 제1 재료와 상이한 제2 재료를 포함하는, 디바이스.
7. 제6 항에 있어서,
   상기 제1 재료는 N-타입 도펀트를 포함하고, 상기 제2 재료는 P-타입 도펀트를 포함하는, 디바이스.
8. 제4 항에 있어서,
   상기 제1 나노와이어 FET 적층체는 제1 수의 나노와이어 FET들을 포함하고, 상기 제2 나노와이어 FET 적층체는 제2 수의 나노와이어 FET들을 포함하고, 상기 제2 수는 상기 제1 수와 상이하며, 상기 제1 나노와이어 FET 적층체는 상기 제2 나노와이어 FET 적층체의 제2 구동 강도와 상이한 제1 구동 강도를 갖는, 디바이스.
9. 제4 항에 있어서,
   상기 기판에 커플링되는 복수의 추가적인 나노와이어 FET 적층체들을 더 포함하고, 상기 제1 나노와이어 FET 적층체, 상기 제2 나노와이어 FET 적층체 및 상기 복수의 추가적인 나노와이어 FET 적층체들은 그리드(grid)로 배열되는, 디바이스.
10. 제4 항에 있어서,
    상기 기판 상에 커플링되는 층 적층체를 더 포함하고, 상기 층 적층체 및 기판은 상기 제1 나노와이어 FET 적층체와 상기 제2 나노와이어 FET 적층체 사이에 절연 트렌치를 포함하는, 디바이스.
11. 제4 항에 있어서,
    상기 제1 나노와이어 FET 적층체 및 상기 제2 나노와이어 FET 적층체가 집적되는 통신 디바이스, PDA(personal digital assistant), 내비게이션 디바이스, 고정 위치 데이터 유닛, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛 또는 컴퓨터를 더 포함하는, 디바이스.
12. 제1 항에 있어서,
    상기 기판과 상기 제2 나노와이어 FET 사이에 위치되는 적어도 하나의 추가적인 나노와이어 FET를 더 포함하고, 상기 제1 나노와이어는 상기 적어도 하나의 추가적인 나노와이어 FET에 전기적으로 커플링되는, 디바이스.
13. 제1 항에 있어서,
    상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET 각각의 드레인 영역에 커플링되는 공통 드레인 라인을 더 포함하고, 상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET는 상기 공통 소스 라인 및 상기 공통 드레인 라인과 평행하게 커플링되는, 디바이스.
14. 제13 항에 있어서,
    상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET 각각의 게이트 영역에 커플링되는 공통 게이트 라인을 더 포함하는, 디바이스.
15. 제1 항에 있어서,
    상기 제1 나노와이어 FET는 제1 소스 영역, 제1 드레인 영역, 및 상기 제1 소스 영역과 상기 제1 드레인 영역 사이의 제1 게이트 영역을 포함하고, 상기 제2 나노와이어 FET는 상기 제1 드레인 영역, 제2 소스 영역, 상기 제1 드레인 영역과 상기 제2 소스 영역 사이의 제2 게이트 영역을 포함하는, 디바이스.
16. 제1 항에 있어서,
    상기 제1 나노와이어 FET는 제1 드레인 영역, 제1 소스 영역, 및 상기 제1 드레인 영역과 상기 제1 소스 영역 사이의 제1 게이트 영역을 포함하고, 상기 제2 나노와이어 FET는 상기 제1 소스 영역, 제2 드레인 영역, 상기 제1 소스 영역과 상기 제2 드레인 영역 사이의 제2 게이트 영역을 포함하는, 디바이스.
17. 방법으로서,
    기판 상에 제1 나노와이어 FET(field effect transistor)를 형성하는 단계;
    상기 제1 나노와이어 FET 및 제2 나노와이어 FET에 전기적으로 커플링되는 나노와이어를 갖는 나노와이어 FET 적층체를 형성하기 위해 상기 제1 나노와이어 FET 상에 상기 제2 나노와이어 FET를 형성하는 단계; 및
    상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET 각각의 소스 영역에 커플링되는 공통 소스 라인을 형성하는 단계를 포함하는, 방법.
18. 제17 항에 있어서,
    상기 제1 나노와이어 FET를 형성하는 단계는,
    상기 나노와이어에 전기적으로 커플링된 제1 소스 영역을 형성하는 단계;
    상기 나노와이어에 전기적으로 커플링된 제1 드레인 영역을 형성하는 단계; 및
    상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 제1 게이트 영역을 형성하는 단계를 포함하고, 상기 제1 게이트 영역은 상기 나노와이어에 전기적으로 커플링되는, 방법.
19. 제18 항에 있어서,
    상기 제2 나노와이어 FET를 형성하는 단계는,
    상기 나노와이어에 전기적으로 커플링된 제2 소스 영역을 형성하는 단계; 및
    상기 제1 드레인 영역과 상기 제2 소스 영역 사이에 제2 게이트 영역을 형성하는 단계를 포함하고, 상기 제2 게이트 영역은 상기 나노와이어에 전기적으로 커플링되는, 방법.
20. 제18 항에 있어서,
    상기 제2 나노와이어 FET를 형성하는 단계는,
    상기 나노와이어에 전기적으로 커플링된 제2 드레인 영역을 형성하는 단계; 및
    상기 제1 소스 영역과 상기 제2 드레인 영역 사이에 제2 게이트 영역을 형성하는 단계를 포함하고, 상기 제2 게이트 영역은 상기 나노와이어에 전기적으로 커플링되는, 방법.
21. 제17 항에 있어서,
    상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET를 형성하는 단계 전에, 상기 기판 상에 층 적층체를 형성하는 단계를 더 포함하고, 상기 층 적층체는 스페이서 층들에 의해 분리되는 더미 층들을 포함하고, 상기 더미 층들은 게이트 영역 더미 층들, 드레인 영역 더미 층들 및 소스 영역 더미 층들을 포함하는, 방법.
22. 제21 항에 있어서,
    상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET는,
    상기 더미 층들에 개구를 형성하기 위해 선택적인 에칭들의 제1 세트를 수행하는 단계;
    상기 나노와이어를 형성하기 위해 상기 개구에 하나 이상의 재료들의 제1 세트를 증착하는 단계;
    상기 게이트 영역 더미 층들을 제거하기 위해 선택적인 에칭들의 제2 세트를 수행하는 단계;
    상기 나노와이어 FET 적층체의 각각의 나노와이어 FET의 게이트 영역을 형성하기 위해 하나 이상의 재료들의 제2 세트를 증착하는 단계;
    상기 드레인 영역 더미 층들을 제거하기 위해 선택적인 에칭들의 제3 세트를 수행하는 단계;
    상기 나노와이어 FET 적층체의 각각의 나노와이어 FET의 드레인 영역을 형성하기 위해 하나 이상의 재료들의 제3 세트를 증착하는 단계;
    상기 소스 영역 더미 층들을 제거하기 위해 선택적인 에칭들의 제4 세트를 수행하는 단계; 및
    상기 나노와이어 FET 적층체의 각각의 나노와이어 FET의 소스 영역을 형성하기 위해 하나 이상의 재료들의 제4 세트를 증착하는 단계
    에 의해 동시에 형성되는, 방법.
23. 프로세서 실행가능 명령들을 포함하는 비일시적 컴퓨터 판독가능 저장 매체로서,
    상기 명령들은 프로세서에 의해 실행되는 경우, 상기 프로세서로 하여금,
    기판 상에 제1 나노와이어 FET(field effect transistor)를 형성하는 것;
    상기 제1 나노와이어 FET 및 제2 나노와이어 FET에 나노와이어가 전기적으로 커플링되도록, 상기 제1 나노와이어 FET 상에 상기 제2 나노와이어 FET를 형성하는 것; 및
    상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET 각각의 소스 영역에 커플링되는 공통 소스 라인을 형성하는 것
    에 의해 상기 기판 상에 나노와이어 FET 적층체의 형성을 개시하게 하는, 비일시적 컴퓨터 판독가능 저장 매체.
24. 제23 항에 있어서,
    상기 기판 상에 상기 나노와이어 FET 적층체의 형성을 개시하는 것은, 상기 기판 상에 층 적층체를 형성하는 것을 더 포함하고, 상기 층 적층체는 게이트 영역 더미 층들, 드레인 영역 더미 층들 및 소스 영역 더미 층들을 포함하는, 비일시적 컴퓨터 판독가능 저장 매체.
25. 제24 항에 있어서,
    상기 기판 상에 상기 나노와이어 FET 적층체의 형성을 개시하는 것은, 상기 층 적층체를 형성한 후,
    상기 층 적층체에 개구를 형성하기 위해 선택적인 에칭들의 제1 세트를 수행하는 것;
    상기 나노와이어를 형성하기 위해 상기 개구에 하나 이상의 재료들의 제1 세트를 증착하는 것;
    상기 게이트 영역 더미 층들을 제거하기 위해 선택적인 에칭들의 제2 세트를 수행하는 것;
    상기 나노와이어 FET 적층체의 각각의 나노와이어 FET의 게이트 영역을 형성하기 위해 하나 이상의 재료들의 제2 세트를 증착하는 것;
    상기 드레인 영역 더미 층들을 제거하기 위해 선택적인 에칭들의 제3 세트를 수행하는 것;
    상기 나노와이어 FET 적층체의 각각의 나노와이어 FET의 드레인 영역을 형성하기 위해 하나 이상의 재료들의 제3 세트를 증착하는 것;
    상기 소스 영역 더미 층들을 제거하기 위해 선택적인 에칭들의 제4 세트를 수행하는 것; 및
    상기 나노와이어 FET 적층체의 각각의 나노와이어 FET의 소스 영역을 형성하기 위해 하나 이상의 재료들의 제4 세트를 증착하는 것을 더 포함하는, 비일시적 컴퓨터 판독가능 저장 매체.
26. 디바이스로서,
    집적 회로를 지지하기 위한 수단;
    상기 지지하기 위한 수단에 커플링되는 전하 캐리어들을 제공하기 위한 제1 수단;
    상기 지지하기 위한 수단에 커플링되는 전하 캐리어들을 수집하기 위한 수단;
    전도성 채널을 제어하기 위한 제1 수단 ― 상기 전도성 채널을 제어하기 위한 제1 수단은 상기 전하 캐리어들을 제공하기 위한 제1 수단과 상기 전하 캐리어들을 수집하기 위한 수단 사이에 위치됨 ―;
    상기 지지하기 위한 수단에 커플링되는 전하 캐리어들을 제공하기 위한 제2 수단;
    상기 전도성 채널을 제어하기 위한 제2 수단 ― 상기 전도성 채널을 제어하기 위한 제2 수단은 상기 전하 캐리어들을 제공하기 위한 제2 수단과 상기 전하 캐리어들을 수집하기 위한 수단 사이에 위치됨 ―;
    상기 전하 캐리어들을 제공하기 위한 제1 수단, 상기 전도성 채널을 제어하기 위한 제1 수단, 상기 전하 캐리어들을 수집하기 위한 수단, 상기 전도성 채널을 제어하기 위한 제2 수단 및 상기 전하 캐리어들을 제공하기 위한 제2 수단에 커플링된, 상기 전도성 채널을 형성하기 위한 수단 ― 상기 전도성 채널을 형성하기 위한 수단은 100 나노미터 미만의 상기 지지하기 위한 수단의 표면에 평행한 치수를 가짐 ―; 및
    상기 전하 캐리어를 제공하기 위한 제1 수단 및 상기 전하 캐리어들을 제공하기 위한 제2 수단을 전기적으로 커플링시키기 위한 수단을 포함하는, 디바이스.
27. 제26 항에 있어서,
    상기 지지하기 위한 수단의 표면에 평행한 상기 전도성 채널을 형성하기 위한 수단의 치수는 10 나노미터 미만인, 디바이스.
28. 제26 항에 있어서,
    상기 지지하기 위한 수단에 커플링되는 전하 캐리어들을 수집하기 위한 적어도 하나의 제2 수단; 및
    상기 전하 캐리어들을 수집하기 위한 적어도 하나의 제2 수단과 상기 전하 캐리어들을 제공하기 위한 제2 수단 사이에 위치되는, 상기 전도성 채널을 제어하기 위한 적어도 하나의 추가적인 수단을 더 포함하고, 상기 전도성 채널을 형성하기 위한 수단은 상기 전하 캐리어들을 수집하기 위한 상기 적어도 하나의 제2 수단 및 상기 전도성 채널을 제어하기 위한 상기 적어도 하나의 추가적인 수단에 커플링되는, 디바이스.
29. 디바이스로서,
    집적 회로를 지지하기 위한 수단;
    상기 지지하기 위한 수단에 커플링되는 전하 캐리어들을 수집하기 위한 제1 수단;
    상기 지지하기 위한 수단에 커플링되는 전하 캐리어들을 제공하기 위한 수단;
    전도성 채널을 제어하기 위한 제1 수단 ― 상기 전도성 채널을 제어하기 위한 제1 수단은 상기 전하 캐리어들을 수집하기 위한 제1 수단과 상기 전하 캐리어들을 제공하기 위한 수단 사이에 위치됨 ―;
    상기 지지하기 위한 수단에 커플링되는 전하 캐리어들을 수집하기 위한 제2 수단;
    상기 전도성 채널을 제어하기 위한 제2 수단 ― 상기 전도성 채널을 제어하기 위한 제2 수단은 상기 전하 캐리어들을 수집하기 위한 제2 수단과 상기 전하 캐리어들을 제공하기 위한 수단 사이에 위치됨 ―;
    상기 전하 캐리어들을 수집하기 위한 제1 수단, 상기 전도성 채널을 제어하기 위한 제1 수단, 상기 전하 캐리어들을 제공하기 위한 수단, 상기 전도성 채널을 제어하기 위한 제2 수단 및 상기 전하 캐리어들을 수집하기 위한 제2 수단에 커플링된, 상기 전도성 채널을 형성하기 위한 수단 ― 상기 전도성 채널을 형성하기 위한 수단은 100 나노미터 미만의 상기 지지하기 위한 수단의 표면에 평행한 치수를 가짐 ―; 및
    상기 전하 캐리어를 수집하기 위한 제1 수단 및 상기 전하 캐리어들을 수집하기 위한 제2 수단을 전기적으로 커플링시키기 위한 수단을 포함하는, 디바이스.
30. 제29 항에 있어서,
    상기 지지하기 위한 수단의 표면에 평행한 상기 전도성 채널을 형성하기 위한 수단의 치수는 10 나노미터 미만인, 디바이스.
31. 제29 항에 있어서,
    상기 지지하기 위한 수단에 커플링되는 전하 캐리어들을 제공하기 위한 적어도 하나의 제2 수단; 및
    상기 전하 캐리어들을 제공하기 위한 적어도 하나의 제2 수단과 상기 전하 캐리어들을 수집하기 위한 제2 수단 사이에 위치되는, 상기 전도성 채널을 제어하기 위한 적어도 하나의 추가적인 수단을 더 포함하고, 상기 전도성 채널을 형성하기 위한 수단은 상기 전하 캐리어들을 제공하기 위한 상기 적어도 하나의 제2 수단 및 상기 전도성 채널을 제어하기 위한 상기 적어도 하나의 추가적인 수단에 커플링되는, 디바이스.
32. 제1 항에 있어서,
    상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET는 나노와이어 FET 적층체를 형성하고, 상기 나노와이어 FET 적층체의 상기 제1 나노와이어 FET 및 상기 제2 나노와이어 FET는 단일 트랜지스터로서 함께 작용하도록 구성되는, 디바이스.
33. 제32 항에 있어서,
    상기 나노와이어 FET 적층체의 구동 강도는 상기 나노와이어 FET 적층체에 포함된 나노와이어 FET들의 수에 기초하는, 디바이스.

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