CN108987272B - 包括绝缘层的半导体器件及其形成方法 - Google Patents

包括绝缘层的半导体器件及其形成方法 Download PDF

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Abstract

本发明提供包括绝缘层的半导体器件及其形成方法。一种半导体器件包括：衬底；绝缘层和栅电极的叠层结构，所述绝缘层和栅电极交替地并且重复地堆叠在所述衬底上；以及柱，所述柱穿过所述叠层结构。所述绝缘层包括下绝缘层、设置在所述下绝缘层上的中间绝缘层和设置在所述中间绝缘层上的上绝缘层。所述下绝缘层的硬度小于所述中间绝缘层的硬度，并且所述上绝缘层的硬度大于所述中间绝缘层的硬度。

Description

包括绝缘层的半导体器件及其形成方法
优先权声明
本专利申请要求2017年5月31日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0067360号的优先权和权益，该韩国专利申请的公开内容通过引用的方式全部并入本文。
技术领域
本发明构思涉及一种半导体器件及其形成方法，该半导体器件具有多个绝缘层堆叠的结构以及穿过该结构的柱。
背景技术
为了与电子器件的小型化相应地增大半导体器件的集成度，已尝试了用于垂直堆叠多个层并且形成穿过该多个层的柱的技术。这些柱形成在垂直穿过该多个层的孔中。每个孔都具有高纵横比。形成这些孔的图案化工艺的难度在逐渐增大。例如，具有高纵横比的孔无法通过当前的蚀刻工艺完全形成到期望的深度，并且往往容易受到诸如弯曲、朝向孔的底部的直径减小和/或条纹退化的缺陷的影响。
发明内容
根据本发明构思的示例，提供了一种半导体器件，所述半导体器件包括：衬底；叠层结构，所述叠层结构具有交替堆叠在所述衬底上的绝缘层和栅电极；以及柱，所述柱穿过所述叠层结构。所述绝缘层包括多个下绝缘层、在所述下绝缘层上的多个中间绝缘层和在所述多个中间绝缘层上的多个上绝缘层。所述多个下绝缘层的硬度低于所述多个中间绝缘层的硬度，并且所述多个上绝缘层的硬度高于所述多个中间绝缘层的硬度。
根据本发明构思的另一示例，提供了一种半导体器件，所述半导体器件包括：在所述半导体器件的单元区域和连接区域中的衬底；在所述单元区域中的叠层结构，所述叠层结构具有交替堆叠在所述衬底上的绝缘层和栅电极；在所述连接区域中的绝缘夹层，所述绝缘夹层覆盖所述叠层结构延伸到所述连接区域中的部分；单元柱，所述单元柱穿过所述单元区域中的所述叠层结构；以及伪柱，所述伪柱穿过所述绝缘夹层和所述叠层结构延伸到所述连接区域中的所述部分。所述绝缘层包括多个下绝缘层、在所述多个下绝缘层上的多个中间绝缘层和在所述多个中间绝缘层上的多个上绝缘层。所述多个下绝缘层的硬度低于所述多个中间绝缘层的硬度，并且所述多个上绝缘层的硬度高于所述多个中间绝缘层的硬度。
根据本发明构思的又一示例，提供了一种半导体器件，所述半导体器件包括：衬底；叠层结构，所述叠层结构具有交替堆叠在所述衬底上的绝缘层和栅电极；以及柱，所述柱穿过所述叠层结构。所述绝缘层包括多个下绝缘层、在所述多个下绝缘层上的多个形状控制绝缘层和在所述多个形状控制绝缘层上的多个上绝缘层。所述多个形状控制绝缘层的硬度低于所述多个上绝缘层的硬度。此外，所述多个形状控制绝缘层占用所述半导体器件在所述叠层结构的高度的0.3倍至0.7倍的范围内的区域。
附图说明
本发明构思的上述和其它目的、特征和优点将通过下面参照附图对其示例进行的详细描述而对本领域的普通技术人员变得更显而易见，在附图中：
图1、图2、图3和图4是根据本发明构思的半导体器件的示例的截面图；
图5是根据本发明构思的半导体器件的示例的布局；
图6是根据本发明构思的半导体器件沿着图5中的线I-I’、II-II’、III-III’和IV-IV’截取的截面图；
图7、图8和图9是在图6中示出的器件的部分的示例的局部放大图；
图10至图20图示了根据本发明构思的在制造具有在图5中图示的布局的半导体器件的方法的示例的过程中的该半导体器件，其中，图10、图11和图12以及图16、图17、图18、图19和图20是沿着图5中的线I-I’、II-II’、III-III’和IV-IV’的方向截取的截面图，而图13、图14和图15是在图12中图示的制造阶段该器件的部分的示例的局部放大图；
图21和图22是沿着图5中的线I-I’、II-II’、III-III’和IV-IV’截取的截面图，用于图示根据本发明构思的形成半导体器件的方法的另一示例；
图23是在图22中图示的制造阶段该器件的部分的局部放大图；以及
图24和图25是图示了根据本发明构思的包括半导体器件的电子系统的框图。
具体实施方式
根据本发明构思的半导体器件可以体现为闪速存储器，诸如，垂直NAND(VNAND)存储器或者三维NAND(3D-NAND)存储器。
参照图1，在本发明构思的示例中，半导体器件可以包括单元区域CR和连接区域ER，其中，叠层结构12、器件隔离层27、绝缘夹层43、单元柱77、伪柱78A和78B、封盖层89、位栓91和位线BL形成在衬底26上。叠层结构12可以包括交替地并且重复地堆叠的绝缘层131、141、145、147和151以及栅电极G1至G20。绝缘层131、141、145、147和151可以包括：多个下绝缘层131、多个第一中间绝缘层141、多个条纹控制绝缘层145、多个第二中间绝缘层147和多个上绝缘层151。在图1中示出的虚线是垂直于衬底26的表面的线VL，使得容易理解组件的相对大小。在本发明构思的示例中，多个条纹控制绝缘层145可以与多个形状控制绝缘层对应。
叠层结构12可以形成在单元区域CR中并且延伸到连接区域ER中。在连接区域ER中，绝缘层131、141、145、147和151以及栅电极G1至G20可以具有阶梯结构。绝缘夹层43可以覆盖叠层结构12延伸到连接区域ER中的部分。连接区域ER也可以称为半导体器件的垫区域。
可以在叠层结构12的底部与顶部之间限定第一区域R1、设置在该第一区域R1上的第二区域R2、设置在该第二区域R2上的第三区域R3、设置在该第三区域R3上的第四区域R4和设置在该第四区域R4上的第五区域R5。叠层结构12可以具有第一高度HT。叠层结构12的高度HT可以是从叠层结构12的下绝缘层131中最下面一个的下表面(第一区域R1的底部)到上绝缘层151中最上面一个的上表面(第五区域R5的顶部)的距离。
下绝缘层131可以形成在第一区域R1中，第一中间绝缘层141可以形成在第二区域R2中，条纹控制绝缘层145可以形成在第三区域R3中，第二中间绝缘层147可以形成在第四区域R4中，以及上绝缘层151可以形成在第五区域R5中。在该示例中，可以使多个下绝缘层131的最上面的表面位于距叠层结构12的底部(与衬底26的上表面吻合)为第一高度HT的0.3倍至0.4倍的范围内的水平。在该示例中，可以使多个上绝缘层151的最下面的表面位于距叠层结构12的底部或者衬底26的上表面为第一高度HT的0.5倍至0.9倍的范围内的水平。多个条纹控制绝缘层145可以占用距叠层结构12的底部或者衬底26的上表面为第一高度HT的0.3倍至0.7倍的范围内的区域。
下绝缘层131的材料的硬度可以小于第一中间绝缘层141和第二中间绝缘层147的硬度。上绝缘层151的材料的硬度可以大于第一中间绝缘层141和第二中间绝缘层147的硬度。条纹控制绝缘层145的材料的硬度可以小于第一中间绝缘层141和第二中间绝缘层147的硬度。在本发明构思的示例中，条纹控制绝缘层145的材料的硬度低于下绝缘层131的硬度。
在这些方面中，各下绝缘层131彼此可以具有基本相同的硬度，该硬度可以被称为(多个)下绝缘层131的“硬度”。任何另一组由相同参考数字指示的绝缘层同样如此。例如，各条纹控制绝缘层145彼此可以具有基本相同的硬度，该硬度可以被称为(多个)条纹控制绝缘层145的“硬度”。
在本发明构思的示例中，下绝缘层131、第一中间绝缘层141、条纹控制绝缘层145、第二中间绝缘层147和上绝缘层151可以包括氧化硅。下绝缘层131的硬度可以比第一中间绝缘层141和第二中间绝缘层147的硬度低1％至15％，条纹控制绝缘层145的硬度可以比第一中间绝缘层141和第二中间绝缘层147的硬度低1％至15％，并且上绝缘层151的硬度可以比第一中间绝缘层141和第二中间绝缘层147的硬度高1％至15％。
在本发明构思的示例中，条纹控制绝缘层145可以形成在下绝缘层131与第一中间绝缘层141之间。在另一示例中，省略第一中间绝缘层141。
在本发明构思的示例中，条纹控制绝缘层145可以形成在第二中间绝缘层147与上绝缘层151之间。在另一示例中，省略第二中间绝缘层147。
在第五区域R5中，单元柱77可以具有穿过上绝缘层151的上部。单元柱77的宽度可以在其上部中沿离开衬底26的方向(即，沿向上方向)增大。单元柱77的上端可以具有第一宽度W1。伪柱78A和78B可以在与第五区域R5基本相同的水平级(horizontal level)具有穿过绝缘夹层43的相应上部。此处，以及在下面的描述中，术语与特定区域“基本相同的水平级”将指器件中由与该特定区域的最上面的和最下面的界限基本吻合的上下水平面定界并且在该上下水平面之间的区域。伪柱78A和78B中的每一个的宽度可以在其上部中沿向上方向增大。伪柱78A和78B中的每一个的上端可以具有第二宽度W2。第一宽度W1可以小于第二宽度W2。单元柱77的上部的侧表面与垂直于衬底26的上表面的第一线VL所成的角度可以小于伪柱78A和78B的上部的侧表面与垂直于衬底26的上表面的第二线VL所成的相应角度。论及这些角度，在该器件中单元柱77的上部的侧表面与第一线VL相交处的水平级可以与伪柱78A(或者伪柱78B)的上部的侧表面与第二线VL相交处的水平级基本相同(虽然为了便于图示，在图1中将垂直线VL示出为与它们可以与柱77、78A和78B的上部的侧表面相交处的水平级上的位置稍微隔开的虚线)。
在本发明构思的示例中，第一宽度W1可以与第二宽度W2不同。第二宽度W2可以小于第一宽度W1。
在第四区域R4中，单元柱77可以穿过第二中间绝缘层147。单元柱77在第四区域R4中可以具有第三宽度W3。伪柱78A和78B中的每一个在与第四区域R4基本相同的水平级可以具有第四宽度W4。
在第三区域R3中，单元柱77可以穿过条纹控制绝缘层145。单元柱77在第三区域R3中可以具有第五宽度W5。伪柱78A和78B中的每一个在与第三区域R3基本相同的水平级可以具有第六宽度W6。第五宽度W5可以大于第六宽度W6。在本发明构思的示例中，第五宽度W5可以大于第三宽度W3。
在第一区域R1中，单元柱77可以具有穿过下绝缘层131的下部。单元柱77的宽度可以在其下部中在朝向衬底26的方向上(即，沿向下方向)减小。单元柱77的下端可以具有第七宽度W7。伪柱78A和78B可以包括形成在叠层结构12的边缘上的第一伪柱78A和形成在单元柱77与第一伪柱78A之间的第二伪柱78B。第二伪柱78B在与第一区域R1基本相同的水平级可以具有穿过下绝缘层131的下部。第二伪柱78B的宽度可以在其下部中在朝向衬底26的方向上减小。第二伪柱78B的下端可以具有第八宽度W8。第八宽度W8可以与第七宽度W7基本相同。第一伪柱78A在与第一区域R1基本相同的水平级可以具有穿过绝缘夹层43和下绝缘层131的部分的下部。第一伪柱78A的宽度可以在其下部中在朝向衬底的方向上减小。第一伪柱78A的下端可以具有第九宽度W9。第九宽度W9可以小于第七宽度W7。单元柱77的下部的侧表面与垂直于衬底26的表面的第一线VL所成的角度可以小于第一伪柱78A的下部的侧表面与垂直于衬底26的表面的第二线VL所成的角度。论及这些角度，在该器件中单元柱77的下部的侧表面与第一线VL相交处的水平级可以与第一伪柱78A的下部的侧表面与第二线VL相交处的水平级基本相同。
参照在图2中示出的示例，单元柱77的第五宽度W5可以小于或者等于单元柱77的第三宽度W3。
参照在图3中示出的示例，在第一区域R1中，单元柱77的宽度可以在其下部中在朝向衬底26的方向上增大。在与第一区域R1基本相同的水平级，第二伪柱78B的宽度可以在其下部中沿着朝向衬底26的方向增大。在与第一区域R1基本相同的水平级，第一伪柱78A的宽度可以在其下部中沿着朝向衬底26的方向减小。第一伪柱78A的第九宽度W9可以小于单元柱77的第七宽度W7。
参照在图4中示出的示例，半导体器件可以具有单元区域CR和连接区域ER，并且包括形成在单元区域CR和连接区域ER中的衬底26上的叠层结构12、器件隔离层27、绝缘夹层(包括层间绝缘层43A、43B、43C、43D和43E)、单元柱77、伪柱78A和78B、封盖层89、位栓91和位线BL。
该绝缘夹层可以包括：第一层间绝缘层43A，该第一层间绝缘层43A形成在与第一区域R1基本相同的水平级并且具有与下绝缘层131基本相同的硬度；第二层间绝缘层43B，该第二层间绝缘层43B形成在与第二区域R2基本相同的水平级并且具有与第一中间绝缘层141基本相同的硬度；第三层间绝缘层43C，该第三层间绝缘层43C形成在与第三区域R3基本相同的水平级并且具有与条纹控制绝缘层145基本相同的硬度；第四层间绝缘层43D，该第四层间绝缘层43D形成在与第四区域R4基本相同的水平级并且具有与第二中间绝缘层147基本相同的硬度；以及第五层间绝缘层43E，该第五层间绝缘层43E形成在与第五区域R5基本相同的水平级并且具有与上绝缘层151基本相同的硬度。层间绝缘层43A、43B、43C、43D和43E中的每一个可以包括氧化硅。
单元柱77的第一宽度W1可以与伪柱78A和78B中的每一个的第二宽度W2基本相同。单元柱77的第五宽度W5可以与伪柱78A和78B中的每一个的第六宽度W6基本相同。单元柱77的第七宽度W7可以与第二伪柱78B的第八宽度W8和第一伪柱78A的第九宽度W9基本相同。
参照图5和图6，在本发明构思的示例中，半导体器件可以具有单元区域CR和连接区域ER，并且可以包括形成在单元区域CR和连接区域ER中的衬底26上的叠层结构12、器件隔离层27、绝缘夹层43、单元柱77、伪柱78A、78B和78C、杂质区82、栅极绝缘层85、间隔物87、源线88、封盖层89、位栓91、位线BL、互连栓93和金属线95。
叠层结构12中的每一个可以包括交替地并且重复地堆叠的绝缘层131、141、145、147和151以及栅电极G1至G20。绝缘层131、141、145、147和151可以包括下绝缘层131、第一中间绝缘层141、条纹控制绝缘层145、第二中间绝缘层147和上绝缘层151。在本发明构思的示例中，第一栅电极G1可以与接地选择线或者源选择线对应，第二栅电极G2至第十九栅电极G19可以与字线对应，以及第二十栅电极G20可以与串选择线或者漏选择线对应。栅电极G1至G20中的一些可以与伪字线对应。为了进行简要说明，作为示例示出了包括绝缘层131、141、145、147和151以及栅电极G1至G20的叠层，并且叠层结构12中的每一个可以包括叠层，该叠层包括更大数量的绝缘层和栅电极。
单元柱77中的每一个可以包括半导体图案63、沟道结构75和导电垫76。伪柱78A、78B和78C中的每一个可以包括沟道结构75和导电垫76。沟道结构75可以包括数据存储图案65、沟道图案71和核心图案73。单元柱77和伪柱78A、78B和78C中的每一个可以具有与参照图1至图4描述的那些配置中的任何一种类似的配置。
参照图7，在图6中的第一区域E1中，单元柱77可以包括：核心图案73；围绕该核心图案73的侧表面的沟道图案71；和围绕该沟道图案71的外侧的数据存储图案65。该数据存储图案65可以包括隧道绝缘层66、电荷存储层67和第一阻挡层68。可以在第一中间绝缘层141之间形成第七栅电极G7。单元柱77可以垂直地穿过第一中间绝缘层141和第七栅电极G7。隧道绝缘层66可以形成在沟道图案71与电荷存储层67之间。第一阻挡层68可以形成在第七栅电极G7与电荷存储层67之间。电荷存储层67可以形成在隧道绝缘层66与第一阻挡层68之间。第二阻挡层69可以插入在第七栅电极G7与第一阻挡层68之间，并且被配置为覆盖第七栅电极G7的上表面和下表面。
参照图8，在图6中的第二区域E2中，第二伪柱78B可以包括核心图案73、沟道图案71和数据存储图案65。第二伪柱78B的一个侧表面可以与绝缘夹层43接触。第一中间绝缘层141、第七栅电极G7和绝缘夹层43可以形成在第二伪柱78B的一侧。第二阻挡层69可以插入在第七栅电极G7与第二伪柱78B之间，并且被配置为覆盖第七栅电极G7的上表面和下表面。
在本发明构思的另一示例中，省略第二阻挡层69。
参照图9，在图6中的第一区域E1中，单元柱77可以包括核心图案73、沟道图案71和数据存储图案65。该数据存储图案65可以包括隧道绝缘层66、电荷存储层67和第一阻挡层68。第七栅电极G7可以形成在第一中间绝缘层141之间。单元柱77可以垂直地穿过第一中间绝缘层141和第七栅电极G7。
图10至图20图示了根据本发明构思的形成具有如在图5中示出的布局的半导体器件的方法的示例。
参照图5和图10，可以在单元区域CR和连接区域ER中的衬底26上形成器件隔离层27、绝缘层131、141、145、147和151以及模层(mold layer)132、142、146、148和152。绝缘层131、141、145、147和151可以包括多个下绝缘层131、多个第一中间绝缘层141、多个条纹控制绝缘层145、多个第二中间绝缘层147和多个上绝缘层151。模层132、142、146、148和152可以包括多个下模层132、多个第一中间模层142、多个条纹控制模层146、多个第二中间模层148和多个上模层152。绝缘层131、141、145、147和151以及模层132、142、146、148和152可以交替地并且重复地堆叠。在本发明构思的示例中，条纹控制绝缘层145可以是形状控制绝缘层。条纹控制模层146可以是形状控制模层。
衬底26可以包括半导体衬底，诸如，硅晶片或者绝缘体上硅(SOI)晶片。例如，衬底26可以是包括P型杂质(诸如，硼(B))的单晶硅晶片。可以使用沟槽隔离技术在连接区域ER中的衬底26中形成器件隔离层27。器件隔离层27可以包括绝缘材料，诸如，氧化硅、氮化硅、氮氧化硅或者其组合。在本发明构思的示例中，器件隔离层27是包括P型杂质的半导体层。
下绝缘层131和下模层132可以交替地并且重复地堆叠在衬底26上。第一中间绝缘层141和第一中间模层142可以交替地并且重复地堆叠在下绝缘层131和下模层132上。条纹控制绝缘层145和条纹控制模层146可以交替地并且重复地堆叠在第一中间绝缘层141和第一中间模层142上。第二中间绝缘层147和第二中间模层148可以交替地并且重复地堆叠在条纹控制绝缘层145和条纹控制模层146上。上绝缘层151和上模层152可以交替地并且重复地堆叠在第二中间绝缘层147和第二中间模层148上。
绝缘层131、141、145、147和151以及模层132、142、146、148和152可以跨过单元区域CR并且延伸到连接区域ER中。在连接区域ER中，
可以将绝缘层131、141、145、147和151以及模层132、142、146、148和152的边缘图案化为具有阶梯结构。模层132、142、146、148和152可以包括相对于绝缘层131、141、145、147和151具有蚀刻选择性的材料。
下绝缘层131可以包括硬度低于第一中间绝缘层141和第二中间绝缘层147的硬度的材料。上绝缘层151可以包括硬度高于第一中间绝缘层141和第二中间绝缘层147的硬度的材料。条纹控制绝缘层145可以包括硬度低于第一中间绝缘层141和第二中间绝缘层147的硬度的材料。在本发明构思的示例中，条纹控制绝缘层145可以包括硬度低于下绝缘层131的硬度的材料。
下模层132可以包括硬度低于第一中间模层142和第二中间模层148的硬度的材料。上模层152可以包括硬度高于第一中间模层142和第二中间模层148的硬度的材料。条纹控制模层146可以包括硬度低于第一中间模层142和第二中间模层148的硬度的材料。在本发明构思的示例中，条纹控制模层146可以包括硬度低于下模层132的硬度的材料。
在本发明构思的示例中，绝缘层131、141、145、147和151可以包括氧化硅。下绝缘层131的硬度可以比第一中间绝缘层141和第二中间绝缘层147的硬度低1％至15％，条纹控制绝缘层145的硬度可以比第一中间绝缘层141和第二中间绝缘层147的硬度低1％至15％，以及上绝缘层151的硬度可以比第一中间绝缘层141和第二中间绝缘层147的硬度高1％至15％。
在本发明构思的示例中，模层132、142、146、148和152可以包括氮化硅。下模层132的硬度可以比第一中间模层142和第二中间模层148的硬度低1％至15％，条纹控制模层146的硬度可以比第一中间模层142和第二中间模层148的硬度低1％至15％，以及上模层152的硬度可以比第一中间模层142和第二中间模层148的硬度高1％至15％。
在本发明构思的示例中，可以使用原位工艺在同一腔室中形成绝缘层131、141、145、147和151以及模层132、142、146、148和152。例如，
可以使用各种类型的化学气相沉积(CVD)方法或者原子层沉积(ALD)方法来形成绝缘层131、141、145、147和151以及模层132、142、146、148和152。
可以通过控制工艺条件(诸如，沉积温度、沉积速度、偏置功率或者其组合)来调整绝缘层131、141、145、147和151以及模层132、142、146、148和152的硬度。
例如，绝缘层131、141、145、147和151可以包括氧化硅。可以使用工艺条件，诸如，第一流率(sccm)的SiH4、第一功率(W)的RF功率和第一温度(℃)的工艺温度，来形成第一中间绝缘层141和第二中间绝缘层147。可以使用工艺条件，诸如，第一流率(sccm)的SiH4、第二功率(W)的RF功率和第二温度(℃)的工艺温度，来形成下绝缘层131。第二功率(W)可以比第一功率(W)低0.1％至30％。第二温度(℃)可以比第一温度(℃)低0.1％至30％。可以使用工艺条件，诸如，第一流率(sccm)的SiH4、第三功率(W)的RF功率和第三温度(℃)的工艺温度，来形成条纹控制绝缘层145。第三功率(W)可以比第一功率(W)低0.1％至30％。第三温度(℃)可以比第一温度(℃)低0.1％至30％。可以使用工艺条件，诸如，第二流率(sccm)的SiH4、第一功率(W)的RF功率和第一温度(℃)的工艺温度，来形成上绝缘层151。第二流率(sccm)可以比第一流率(sccm)高0.1％至30％。
模层132、142、146、148和152可以包括氮化硅。可以使用工艺条件，诸如，第一NH3/SiH4流率、第一压强(torr)的腔室压强和第四温度(℃)的工艺温度，来形成第一中间模层142和第二中间模层148。可以使用工艺条件，诸如，第一NH3/SiH4流率、第一压强(torr)的腔室压强和第五温度(℃)的工艺温度，来形成下模层132。第五温度(℃)可以比第四温度(℃)低0.1％至30％。可以使用工艺条件，诸如，第一NH3/SiH4流率、第一压强(torr)的腔室压强和第六温度(℃)的工艺温度，来形成条纹控制模层146。第六温度(℃)可以比第四温度(℃)低0.1％至30％。可以使用工艺条件，诸如，第二NH3/SiH4流率、第二压强(torr)的腔室压强和第四温度(℃)的工艺温度，来形成上模层152。第二NH3/SiH4流率可以比第一NH3/SiH4流率高0.1％至30％。第二压强(torr)可以比第一压强(torr)高0.1％至30％。
参照图5和图11，可以形成绝缘夹层43。绝缘夹层43可以覆盖连接区域ER中的衬底26。绝缘夹层43可以覆盖以阶梯结构形成的绝缘层131、141、145、147和151以及模层132、142、146、148和152的边缘。
绝缘夹层43可以包括绝缘材料，诸如，氧化硅、氮化硅、氮氧化硅或者其组合。可以在与形成绝缘层131、141、145、147和151的工艺中的任何工艺基本相同的工艺条件下形成绝缘夹层43，并且绝缘夹层43可以包括硬度与绝缘层131、141、145、147和151中的任何一个基本相同的氧化硅。例如，可以在与第一中间绝缘层141和第二中间绝缘层147基本相同的工艺条件下形成绝缘夹层43，并且绝缘夹层43可以包括硬度与第一中间绝缘层141和第二中间绝缘层147基本相同的氧化硅。
参照图5和图12，可以使用图案化工艺，在单元区域CR中形成沟道孔61并且在连接区域ER中形成伪孔62A、62B和62C。伪孔62A、62B和62C可以包括：靠近连接区域ER的边缘的第一伪孔62A；在第一伪孔62A与沟道孔61之间的第二伪孔62B；和在第二伪孔62B与沟道孔61之间的第三伪孔62C。
沟道孔61可以穿过绝缘层131、141、145、147和151以及模层132、142、146、148和152。衬底26可以在沟道孔61的底部暴露。伪孔62A、62B和62C可以穿过绝缘夹层43、绝缘层131、141、145、147和151以及模层132、142、146、148和152。器件隔离层27可以在伪孔62A、62B和62C的底部暴露。第一伪孔62A可以形成在绝缘层131、141、145、147和151以及模层132、142、146、148和152的边缘中。第二伪孔62B可以形成在第一伪孔62A与第三伪孔62C之间。可以靠近沟道孔61形成第三伪孔62C。
在本发明构思的示例中，形成沟道孔61和伪孔62A、62B和62C的图案化工艺包括各向异性蚀刻工艺。可以同时形成沟道孔61和伪孔62A、62B和62C。图案化工艺的蚀刻速率可能受绝缘层131、141、145、147和151以及模层132、142、146、148和152中的每一个的硬度的影响。当硬度低时蚀刻速率可能比较高，而当硬度高时蚀刻速率可能比较低。可以通过绝缘层131、141、145、147和151以及模层132、142、146、148和152中的每一个的硬度，控制沟道孔61和伪孔62A、62B和62C的轮廓。
在本发明构思的示例中，可以如在图13至图15中的任何一张图中示出的那样来形成沟道孔61和伪孔62A、62B和62C。
参照图13的示例，可以在包括绝缘层131、141、145、147和151以及模层132、142、146、148和152的叠层结构的底部与顶部之间，限定第一区域R1、第二区域R2、第三区域R3、第四区域R4和第五区域R5。该叠层结构可以具有第一高度HT。下绝缘层131和下模层132可以形成在第一区域R1中，第一中间绝缘层141和第一中间模层142可以形成在第二区域R2中，条纹控制绝缘层145和条纹控制模层146可以形成在第三区域R3中，第二中间绝缘层147和第二中间模层148可以形成在第四区域R4中，以及上绝缘层151和上模层152可以形成在第五区域R5中。下绝缘层131和下模层132的最上面的表面可以形成在距该叠层结构的底部或者衬底26的上表面为第一高度HT的0.3倍至0.4倍的范围内的水平。上绝缘层151和上模层152的最下面的表面可以形成在距该叠层结构的底部或者衬底26的上表面为第一高度HT的0.5倍至0.9倍的范围内的水平。条纹控制绝缘层145和条纹控制模层146可以形成在距该叠层结构的底部或者衬底26的上表面为第一高度HT的0.3倍至0.7倍的范围内。
在第五区域R5中，沟道孔61的上部可以穿过上绝缘层151和上模层152。沟道孔61的上部的宽度可以沿向上方向即离开衬底26的方向增大。沟道孔61的上端可以具有第一宽度W1。伪孔62A和62B的上部可以在与第五区域R5基本相同的水平级穿过绝缘夹层43。伪孔62A和62B中的每一个的上部的宽度可以沿向上方向即沿离开衬底26的垂直方向(沿着线VL)增大。伪孔62A和62B中的每一个的上端可以具有第二宽度W2。上绝缘层151和上模层152可以用于限制形成沟道孔61的上部的宽度。第一宽度W1可以小于第二宽度W2。限定沟道孔61的侧面的表面与垂直于衬底26的表面的线VL所成的角度可以小于限定伪孔62A和62B的侧面的表面与垂直于衬底26的表面的线VL所成的角度中的每一个。
在本发明构思的示例中，第一宽度W1可以与第二宽度W2不同。第二宽度W2可以小于第一宽度W1。
在第四区域R4中，沟道孔61可以穿过第二中间绝缘层147和第二中间模层148。沟道孔61可以具有第三宽度W3。伪孔62A和62B中的每一个在与第四区域R4基本相同的水平级可以具有第四宽度W4。
在第三区域R3中，沟道孔61可以穿过条纹控制绝缘层145和条纹控制模层146。沟道孔61可以具有第五宽度W5。伪孔62A和62B中的每一个在与第三区域R3基本相同的水平级可以具有第六宽度W6。如本发明人确认的，在堆叠高度HT(即，在本发明构思的示例中距构成叠层结构12的最下面的绝缘层131的下表面或者距衬底26的高度HT)的0.3倍至0.7倍的区域中条纹失效可能容易发生。条纹控制绝缘层145和条纹控制模层146可以用于抑制沟道孔61中条纹的发生。第五宽度W5可以大于第六宽度W6。在本发明构思的示例中，第五宽度W5大于第三宽度W3。
在第一区域R1中，沟道孔61的下部可以穿过下绝缘层131和下模层132。沟道孔61的下部的宽度可以沿向下方向即沿朝向衬底26的垂直方向(沿着线VL)减小。下绝缘层131和下模层132可以用于防止沟道孔61的下端变得过窄。沟道孔61的下端可以具有第七宽度W7。第二伪孔62B的下部可以在与第一区域R1基本相同的水平级穿过下绝缘层131和下模层132。第二伪孔62B的下部的宽度可以沿向下方向即沿朝向衬底26的垂直方向(沿着线VL)减小。下绝缘层131和下模层132可以用于防止第二伪孔62B的下端变得过窄。第二伪孔62B的下端可以具有第八宽度W8。该第八宽度W8可以与第七宽度W7基本相同。第一伪孔62A的下部可以在与第一区域R1基本相同的水平级穿过包括绝缘夹层43、下绝缘层131和下模层132的结构的一部分。第一伪孔62A的下部的宽度可以沿向下方向即沿朝向衬底26的垂直方向(沿着线VL)减小。第一伪孔62A的下端可以具有第九宽度W9。该第九宽度W9可以小于第七宽度W7。限定沟道孔61的侧面的表面与垂直于衬底26的表面的线VL所成的角度可以小于限定第一伪孔62A的侧面的表面与垂直于衬底26的表面的线VL所成的角度。
虽然在图13中未示出，但是第三伪孔62C可以具有与沟道孔61和第二伪孔62B的组合的轮廓类似的轮廓。在本发明构思的示例中，第三伪孔62C的上部可以与第二伪孔62B的上部类似，以及第三伪孔62C的中间部和下部可以与沟道孔61的中间部和下部类似。
参考图14，在第三区域R3中，沟道孔61的形状可以由条纹控制绝缘层145和条纹控制模层146的硬度控制。在本发明构思的示例中，沟道孔61的第五宽度W5可以小于或者等于沟道孔61的第三宽度W3。
参照图15，在第一区域R1中，沟道孔61的宽度可以在其下部中在朝向衬底26的方向上增大。在与第一区域R1基本相同的水平级，第二伪孔62B的宽度可以在其下部中在朝向衬底26的方向上增大。在与第一区域R1基本相同的水平级，第一伪孔62A的宽度可以在其下部中在朝向衬底26的方向上减小。第一伪柱62A的第九宽度W9可以小于沟道孔61的第七宽度W7。
参照图5和图16，单元柱77可以形成在沟道孔61中，以及伪柱78A、78B和78C可以形成在伪孔62A、62B和62C中。单元柱77中的每一个可以包括半导体图案63、沟道结构75和导电垫76。伪柱78A、78B和78C中的每一个可以包括沟道结构75和导电垫76。沟道结构75可以包括数据存储图案65、沟道图案71和核心图案73。伪柱78A、78B和78C可以包括在第一伪孔62A内的第一伪柱78A、在第二伪孔62B内的第二伪柱78B和在第三伪孔62C内的第三伪柱78C。
可以使用选择性外延生长(SEG)工艺在沟道孔61的下部中形成半导体图案63。在本发明构思的示例中，半导体图案63可以包括含有P型杂质的单晶硅。沟道结构75可以在沟道孔61中的每一个的内部形成在半导体图案63上。形成沟道结构75的工艺可以包括形成多个薄膜的工艺和回蚀工艺。
核心图案73可以包括绝缘材料，诸如，氧化硅、氮化硅、氮氧化硅或者其组合。在本发明构思的示例中，核心图案73可以包括多晶硅。沟道图案71可以围绕核心图案73的侧表面和下部。沟道图案71可以包括半导体层，诸如，多晶硅层。沟道图案71可以接触半导体图案63。数据存储图案65可以形成为围绕沟道图案71的外侧。在沟道孔61中形成沟道结构75的工艺期间，可以在伪孔62A、62B和62C中每一个的内部形成沟道结构75。在伪孔62A、62B和62C中，沟道结构75可以接触器件隔离层27。
如参照图7至图9描述的，数据存储图案65可以包括：围绕沟道图案71的外侧的隧道绝缘层66；围绕该隧道绝缘层66的外侧的电荷存储层67；和围绕该电荷存储层67的外侧的第一阻挡层68。数据存储图案65可以包括多个绝缘层，该绝缘层包括氧化硅、氮化硅、氮氧化硅、高K电介质或者其组合。在本发明构思的示例中，隧道绝缘层66包括氧化硅，电荷存储层67包括氮化硅，以及第一阻挡层68包括氧化铝(AlO)。
导电垫76可以形成在沟道结构75上。可以使用薄膜形成工艺和平坦化工艺来形成导电垫76。平坦化工艺可以包括化学机械抛光(CMP)工艺、回蚀工艺或者其组合。导电垫76可以接触沟道图案71。导电垫76包括导电材料，诸如，多晶硅、金属、金属硅化物、金属氧化物、金属氮化物、导电碳或者其组合。
参照图5和图17，可以形成沟槽81和杂质区82。该杂质区82可以与公共源区对应。
可以使用图案化工艺来形成穿过绝缘层131、141、145、147和151以及模层132、142、146、148和152的沟槽81。可以使用离子注入工艺在沟槽81的底部处暴露的衬底26中形成杂质区82。在本发明构思的示例中，杂质区82包括N型杂质，诸如，磷(P)或者砷(As)。绝缘层131、141、145、147和151以及模层132、142、146、148和152的侧表面可以在沟槽81的侧面暴露。
参照图5和图18，可以通过去除模层132、142、146、148和152来形成开口83。去除模层132、142、146、148和152的工艺可以包括各向同性蚀刻工艺。
参照图5和图19，可以形成栅极绝缘层85和栅电极G1至G20。
栅极绝缘层85可以形成在半导体图案63的暴露于开口83的侧表面上。在本发明构思的示例中，栅极绝缘层85是热氧化层。形成栅电极G1至G20的工艺可以包括薄膜形成工艺和蚀刻工艺。蚀刻工艺可以包括：各向异性蚀刻工艺、各向同性蚀刻工艺或者其组合。栅电极G1至G20可以形成在开口83中。栅电极G1至G20可以包括导电材料，诸如，金属、金属硅化物、金属氧化物、金属氮化物、多晶硅、导电碳或者其组合。例如，栅电极G1至G20可以包括Ti、TiN、Ta、TaN、W、WN、Ru、Pt或者其组合。
在本发明构思的示例中，如在图7和图8中示出的，在形成栅电极G1至G20之前形成第二阻挡层69。该第二阻挡层69可以覆盖栅电极G1至G20的上表面和下表面，并且可以插入在栅电极G1至G20与第一阻挡层68之间。第二阻挡层69可以包括绝缘层，该绝缘层包括氧化硅、氮化硅、氮氧化硅、高K电介质或者其组合。
参照图5和图20，可以形成间隔物87、源线88和封盖层89。
可以使用薄膜形成工艺和各向异性蚀刻工艺来形成间隔物87。该间隔物87可以形成为沟槽81的侧面的衬里。间隔物87可以包括绝缘层，该绝缘层包括氧化硅、氮化硅、氮氧化硅、高K电介质、低K电介质或者其组合。源线88可以形成在沟槽81中。形成源线88的工艺可以包括薄膜形成工艺和平坦化工艺。源线88可以包括导电材料，诸如，金属、金属硅化物、金属氧化物、金属氮化物、多晶硅、导电碳或者其组合。源线88可以与杂质区82接触。间隔物87可以插入在源线88与栅电极G1至G20之间。封盖层89可以覆盖衬底26。封盖层89可以包括绝缘层，该绝缘层包括氧化硅、氮化硅、氮氧化硅、高K电介质、低K电介质或者其组合。
在本发明构思的示例中，源线88可以是源栓(source plug)。因此，可以将源线88称为器件的源区。
再次参照图5和图6，可以形成位栓91、位线BL、互连栓93和金属线95。
位栓91可以穿过封盖层89并且可以与导电垫76接触，以及互连栓93可以穿过封盖层89和绝缘夹层43并且可以与栅电极G1至G20中的一个接触。位线BL可以形成在封盖层89上并且可以与位栓91接触。金属线95可以形成在封盖层89上并且可以与互连栓93接触。位栓91、位线BL、互连栓93和金属线95可以包括导电材料，诸如，金属、金属硅化物、金属氧化物、金属氮化物、多晶硅、导电碳或者其组合。
图21和图22是沿着与图5中的线I-I’、II-II’、III-III’和IV-IV’的方向对应的方向截取的截面图，用于描述根据本发明构思的形成半导体器件的方法的其它示例，并且图23是图示了图22的一部分的局部放大图。在下文中，将主要仅简要描述与参照图1至图20描述的方面或者特征不同的那些方面或者特征。
参照图5和图21，可以通过形成多个单独的层间绝缘层43A、43B、43C、43D和43E来形成绝缘夹层。多个层间绝缘层43A、43B、43C、43D和43E可以包括第一层间绝缘层43A、第二层间绝缘层43B、第三层间绝缘层43C、第四层间绝缘层43D和第五层间绝缘层43E。为了便于描述，这些单独的层间绝缘层43A至43E中的每个将仅称为绝缘夹层。
第一绝缘夹层43A的材料可以具有与下绝缘层131基本相同的硬度。第二绝缘夹层43B的材料可以具有与第一中间绝缘层141基本相同的硬度。第三绝缘夹层43C的材料可以具有与条纹控制绝缘层145基本相同的硬度。第四绝缘夹层43D的材料可以具有与第二中间绝缘层147基本相同的硬度。第五绝缘夹层43E的材料可以具有与上绝缘层151基本相同的硬度。
参照图5和图22，可以形成沟道孔61和伪孔62A、62B和62C。如在图23中示出的，伪孔62A、62B和62C可以具有与沟道孔61的轮廓类似的轮廓。
参照图23，在第五区域R5中，沟道孔61的上端可以具有第一宽度W1。第五绝缘夹层43E可以用于在形成伪孔62A和62B时防止伪孔62A和62B的上部变得过宽。在与第五区域R5内取第一宽度W1处的水平相同的水平，伪孔62A和62B中的每一个的上端可以具有第二宽度W2。第一宽度W1可以与第二宽度W2相同。
在第三区域R3中，沟道孔61可以具有第五宽度W5。在与第三区域R3中取第五宽度W5处的水平级基本相同的水平级，伪孔62A和62B中的每一个可以具有第六宽度W6。第六宽度W6可以与第五宽度W5相同。
在第一区域R1中，沟道孔61的下端可以具有第七宽度W7。第一绝缘夹层43A可以用于在形成伪孔62A和62B时防止伪孔62A和62B的下部变得太窄。在与第一区域R1中取第七宽度W7处的水平级基本相同的水平级，第二伪孔62B的下端可以具有第八宽度W8，以及在与第一区域R1中取第七宽度W7处的水平级基本相同的水平级，第一伪孔62A的下端可以具有第九宽度W9。第九宽度W9、第八宽度W8和第七宽度W7可以全部相同。
根据参照图1至图23描述的示例，沟道孔61沿着其长度(沿着垂直方向)的直径或者宽度变化可以显著地最小化，尤其在通过蚀刻工艺形成的沟道孔61具有高纵横比的情况下是这样。单元柱77可以具有与沟道孔61基本相同的轮廓。因此，单元柱77沿着其长度的直径或者宽度变化可以显著地最小化。
图24是图示了根据本发明构思的包括半导体器件的电子系统4300的示例的框图。
参照图24，电子系统4300可以包括主体4310。该主体4310可以是包括印刷电路板(PCB)等的系统板或者母板。可以在主体4310上安装微处理器单元4320、电源单元4330、功能单元4340和/或显示控制器单元4350。可以在主体4310的上表面上或者在主体4310的外部设置显示单元4360。例如，可以将显示单元4360设置在主体4310的表面上以显示由显示控制器单元4350处理的图像。
电源单元4330可以向微处理器单元4320、功能单元4340和显示控制器单元4350供电。微处理器单元4320可以控制功能单元4340和显示单元4360。功能单元4340可以执行电子系统4300的各种功能。例如，当电子系统4300是移动电子产品(诸如，便携式电话机)时，功能单元4340可以包括能够通过拨号或者与外部设备4370通信来执行无线通信功能(诸如，向显示单元4360输出图像和向扬声器输出声音)的各种部件，并且在电子系统4300中包括相机时充当图像处理器。在本发明构思的示例中，当将电子系统4300连接至存储卡等以扩展其容量时，功能单元4340可以是存储卡控制器。功能单元4340可以通过有线或者无线通信单元4380与外部设备4370交换信号。进一步地，当电子系统4300需要通用串行总线(USB)以扩展其功能时，功能单元4340可以充当接口控制器。
在本发明构思的示例中，根据本发明构思的半导体器件(诸如，参照图1至图23描述的任何示例)可以被包括在微处理器单元4320和功能单元4340中的至少一个中。这种半导体器件有利于大规模生产和成本竞争力，并且提供改进的器件特性。因此，根据本发明构思的半导体器件可以广泛地用于电子系统4300的各种部件，从而有助于电子系统4300的整体性能。
图25是图示了根据本发明构思的包括半导体器件的电子系统4400的示例的框图。
参照图25，电子系统4400可以包括存储器系统4412、微处理器4414、随机存取存储器(RAM)4416、用户接口4418和总线4420。微处理器4414可以对电子系统4400进行编程并且控制电子系统4400。RAM 4416可以用作微处理器4414的操作存储器。微处理器4414、RAM4416和/或其它部件可以组装在单个封装中。用户接口4418可以用于向电子系统4400输入数据或者从电子系统4400输出数据。存储器系统4412可以用于存储微处理器4414的操作码、由微处理器4414处理的数据或者外部输入数据。存储器系统4412可以包括控制器和存储器。
电子系统4400可以应用于移动设备或者计算机。在本发明构思的示例中，根据本发明构思的半导体器件(诸如，参照图1至图23描述的任何示例)可以被包括在存储器系统4412和微处理器4414中的至少一个中，从而有助于电子系统4400的制造成本节约和性能。
根据本发明构思的示例，可以提供硬度低于中间绝缘层的下绝缘层和硬度高于中间绝缘层的上绝缘层。可以在中间绝缘层之间、在中间绝缘层与下绝缘层之间或者在上绝缘层与中间绝缘层之间，形成多个形状控制绝缘层。形状控制绝缘层的硬度可以低于中间绝缘层。可以形成穿过上绝缘层、中间绝缘层、形状控制绝缘层和下绝缘层的柱。该柱沿着其长度(即，沿垂直方向)的直径或者宽度变化可以显著地减小。由此，可以实现电特性高度一致的半导体器件。尤其是，由此可以实现在垂直方向上的各个不同存储段中电特性高度一致的3D半导体存储器件。
最后，虽然已经参照附图描述了本发明构思的示例，但是本领域的技术人员可以理解，在不脱离本发明构思的精神或者本质特征的情况下，可以以其它特定形式实施本发明构思。因此，应该理解，就如所附权利要求限定的本发明构思而言，上述示例是说明性的而非限制性的。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底；
叠层结构，所述叠层结构具有交替堆叠在所述衬底上的绝缘层和栅电极；以及
柱，所述柱穿过所述叠层结构，
其中：
所述绝缘层包括多个下绝缘层、在所述下绝缘层上的多个中间绝缘层和在所述多个中间绝缘层上的多个上绝缘层；
所述多个下绝缘层的硬度低于所述多个中间绝缘层的硬度；以及
所述多个上绝缘层的硬度高于所述多个中间绝缘层的硬度。
2.根据权利要求1所述的半导体器件，其中：
所述多个下绝缘层的硬度比所述多个中间绝缘层的硬度低1％至15％；以及
所述多个上绝缘层的硬度比所述多个中间绝缘层的硬度高1％至15％。
3.根据权利要求1所述的半导体器件，其中，所述下绝缘层、所述中间绝缘层和所述上绝缘层中的每一个包括氧化硅。
4.根据权利要求1所述的半导体器件，其中，所述绝缘层进一步包括多个形状控制绝缘层，所述多个形状控制绝缘层插入在所述中间绝缘层的下组与所述中间绝缘层的上组之间、在所述多个中间绝缘层与所述多个下绝缘层之间或者在所述多个上绝缘层与所述多个中间绝缘层之间，
其中，所述多个形状控制绝缘层的硬度低于所述多个中间绝缘层的硬度。
5.根据权利要求4所述的半导体器件，其中，所述多个形状控制绝缘层的硬度低于所述多个下绝缘层的硬度。
6.根据权利要求4所述的半导体器件，其中，所述多个形状控制绝缘层的硬度比所述多个中间绝缘层的硬度低1％至15％。
7.根据权利要求4所述的半导体器件，其中：
所述柱在所述柱穿过所述多个中间绝缘层的区域中具有第一宽度，
所述柱在所述柱穿过所述形状控制绝缘层的区域中具有第二宽度，以及
所述第二宽度大于所述第一宽度。
8.根据权利要求4所述的半导体器件，其中，所述多个形状控制绝缘层占用所述半导体器件在所述叠层结构的高度的0.3倍至0.7倍的范围内的区域。
9.一种半导体器件，所述半导体器件包括：
在所述半导体器件的单元区域和连接区域中的衬底；
在所述单元区域中的叠层结构，所述叠层结构具有交替堆叠在所述衬底上的绝缘层和栅电极；以及
在所述连接区域中的绝缘夹层，所述绝缘夹层覆盖所述叠层结构延伸到所述连接区域中的部分；
单元柱，所述单元柱穿过所述单元区域中的所述叠层结构；以及
伪柱，所述伪柱穿过所述绝缘夹层和所述叠层结构延伸到所述连接区域中的所述部分，
其中：
所述绝缘层包括多个下绝缘层、在所述多个下绝缘层上的多个中间绝缘层和在所述多个中间绝缘层上的多个上绝缘层；
所述多个下绝缘层的硬度低于所述多个中间绝缘层的硬度；以及
所述多个上绝缘层的硬度高于所述多个中间绝缘层的硬度。
10.根据权利要求9所述的半导体器件，其中：
所述单元柱的上端具有第一宽度；
在与所述单元柱的上端具有所述第一宽度的水平级基本相同的水平级，所述伪柱具有第二宽度；以及
所述第一宽度小于所述第二宽度。
11.根据权利要求9所述的半导体器件，其中：
所述单元柱的下端具有第三宽度；
在与所述单元柱的下端具有所述第三宽度的水平级基本相同的水平级，所述伪柱具有第四宽度；以及
所述第三宽度大于所述第四宽度。
12.根据权利要求9所述的半导体器件，其中：
所述单元柱的上部穿过所述上绝缘层；
所述单元柱的上部的侧表面与垂直于所述衬底的表面的第一线所成的角度小于所述伪柱的上部的侧表面与垂直于所述衬底的表面的第二线所成的角度；以及
在所述半导体器件中所述单元柱的上部的侧表面与所述第一线相交处的水平级与所述伪柱的上部的侧表面与所述第二线相交处的水平级基本相同。
13.根据权利要求9所述的半导体器件，其中：
所述单元柱的下部穿过所述下绝缘层；
所述单元柱的下部的侧表面与垂直于所述衬底的表面的第一线所成的角度小于所述伪柱的下部的侧表面与垂直于所述衬底的表面的第二线所成的角度；以及
在所述半导体器件中所述单元柱的下部的侧表面与所述第一线相交处的水平级与所述伪柱的下部的侧表面与所述第二线相交处的水平级基本相同。
14.根据权利要求9所述的半导体器件，其中，所述绝缘层进一步包括多个形状控制绝缘层，所述多个形状控制绝缘层插入在所述多个中间绝缘层的下组与所述多个中间绝缘层的上组之间、在所述多个中间绝缘层与所述多个下绝缘层之间或者在所述多个上绝缘层与所述多个中间绝缘层之间，
其中，所述多个形状控制绝缘层的硬度低于所述多个中间绝缘层的硬度。
15.根据权利要求14所述的半导体器件，其中：
所述单元柱在所述单元柱穿过所述形状控制绝缘层的区域中具有第五宽度；
在与所述单元柱具有所述第五宽度的水平级基本相同的水平级，所述伪柱具有第六宽度；以及
所述第五宽度大于所述第六宽度。
16.根据权利要求9所述的半导体器件，其中，所述绝缘夹层包括：
第一层间绝缘层，所述第一层间绝缘层具有与所述多个下绝缘层基本相同的硬度；
第二层间绝缘层，所述第二层间绝缘层具有与所述多个中间绝缘层基本相同的硬度并且设置在所述第一层间绝缘层上；以及
第三层间绝缘层，所述第三层间绝缘层具有与所述多个上绝缘层基本相同的硬度并且设置在所述第二层间绝缘层上。
17.一种半导体器件，所述半导体器件包括：
衬底；
叠层结构，所述叠层结构具有交替堆叠在所述衬底上的绝缘层和栅电极；以及
柱，所述柱穿过所述叠层结构，
其中：
所述绝缘层包括多个下绝缘层、在所述多个下绝缘层上的多个形状控制绝缘层和在所述多个形状控制绝缘层上的多个上绝缘层，
所述多个形状控制绝缘层的硬度低于所述多个上绝缘层的硬度；以及
所述多个形状控制绝缘层占用所述半导体器件在所述叠层结构的高度的0.3倍至0.7倍的范围内的区域。
18.根据权利要求17所述的半导体器件，其中：
所述多个下绝缘层的硬度低于所述多个上绝缘层的硬度并且高于所述多个形状控制绝缘层的硬度；以及
所述下绝缘层中最上面的下绝缘层的上表面设置在所述叠层结构的高度的0.3倍至0.4倍的范围内的水平。
19.根据权利要求17所述的半导体器件，其中，所述绝缘层进一步包括一组中间绝缘层，所述一组中间绝缘层插入在所述多个形状控制绝缘层与所述多个上绝缘层之间，其中，所述一组中间绝缘层的硬度低于所述多个上绝缘层的硬度并且高于所述多个下绝缘层的硬度。
20.根据权利要求17所述的半导体器件，其中，所述上绝缘层中最下面的上绝缘层的下表面设置在所述叠层结构的高度的0.5倍至0.9倍的范围内的水平。
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