CN109216197B - 制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法包括：形成包括交替地堆叠在衬底上的至少一个牺牲层和至少一个半导体层的堆叠结构；在堆叠结构上形成伪栅结构；使用伪栅结构作为掩模来在堆叠结构中蚀刻凹部；蚀刻牺牲层被凹部暴露的部分以形成蚀刻的牺牲层；在蚀刻的牺牲层上形成第一间隔膜；在第一间隔膜上形成第二间隔膜，第二间隔膜包括与第一间隔膜的材料不同的材料；去除第二间隔膜的第一部分，使得第二间隔膜的第二部分保留；以及在第二间隔膜的第二部分上形成第三间隔膜。

Description

制造半导体器件的方法
相关申请的交叉引用
2017年6月29日在韩国知识产权局递交的题为“制造半导体器件的方法”的韩国专利申请No.10-2017-0082278的全部公开内容通过引用并入本文。
技术领域
本公开涉及制造半导体器件的方法。
背景技术
作为微缩技术之一，已经提出多栅晶体管以增加半导体器件的密度，根据多栅晶体管，在衬底上形成鳍或纳米线形状的硅本体，然后在硅本体的表面上形成栅极。这种多栅晶体管允许容易地微缩，因为其使用三维沟道。此外，可以在无需增加多栅晶体管的栅长的情况下增强电流控制能力。此外，可以有效地抑制短沟道效应(SCE)，即，沟道区的电位受漏极电压影响的现象。
发明内容
根据本公开的示例性实施例，提供了一种制造半导体器件的方法，该方法包括：形成牺牲层和半导体层交替堆叠在衬底上的堆叠结构；在堆叠结构上形成伪栅结构；通过使用伪栅结构作为掩模来蚀刻堆叠结构，而形成凹部；蚀刻牺牲层被凹部暴露的部分；在蚀刻后的牺牲层上形成第一间隔膜；在第一间隔膜上形成第二间隔膜，第二间隔膜包括与第一间隔膜不同的材料；去除第二间隔膜的一部分；以及在保留的第二间隔膜上形成第三间隔膜。
根据本公开的示例性实施例，还提供了一种制造半导体器件的方法，该方法包括：形成牺牲层和半导体层交替堆叠在衬底上的堆叠结构；在堆叠结构上形成伪栅结构；通过使用伪栅结构作为掩模来蚀刻堆叠结构，而形成凹部；通过蚀刻牺牲层的一部分来在多个半导体层之间形成第一暴露区域；在第一暴露区域的牺牲层和半导体层上共形地形成第一间隔膜，以在第一间隔膜上形成第二暴露区域；在第二暴露区域的第一间隔膜上共形地形成第二间隔膜；通过蚀刻在第二暴露区域中形成的第二间隔膜的一部分来形成第三暴露区域；以及在第三暴露区域的第一间隔膜和第二间隔膜上形成第三间隔膜。
根据本公开的示例性实施例，还提供了一种制造半导体器件的方法，该方法包括：形成牺牲层和半导体层交替堆叠在衬底上的堆叠结构；在堆叠结构上形成伪栅极；在伪栅极的侧壁上形成伪栅间隔物；通过使用伪栅极和伪栅间隔物作为掩模来蚀刻堆叠结构，而形成凹部；蚀刻牺牲层被凹部暴露的部分；去除伪栅间隔物；在伪栅极、半导体层和牺牲层上共形地形成第一间隔膜；在第一间隔膜上共形地形成第二间隔膜，第二间隔膜包括与第一间隔膜不同的材料；去除第二间隔膜除了第二间隔膜在牺牲层的侧表面上形成的部分之外的部分；以及在第一间隔膜和第二间隔膜上形成第三间隔膜。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，在附图中：
图1示出了根据本公开的一些示例性实施例的半导体器件的平面图。
图2示出了沿图1的线A-A′截取的截面图。
图3示出了沿图1的线B-B′截取的截面图。
图4示出了沿图1的线C-C′截取的截面图。
图5至图18示出了根据本公开的一些示例性实施例的制造半导体器件的方法中的一些阶段的截面图。
图19示出了根据本公开的一些其他示例性实施例的半导体器件的截面图。
图20示出了根据本公开的一些其他示例性实施例的制造半导体器件的方法中的某一阶段的视图。
图21示出了根据本公开的又一些其他示例性实施例的半导体器件的截面图。
图22至图24示出了根据本公开的又一些其他示例性实施例的制造半导体器件的方法中的一些阶段的截面图。
图25示出了根据本公开的又一些其他示例性实施例的半导体器件的截面图。
图26和图27图示了根据本公开的又一些其他示例性实施例的制造半导体器件的方法中的一些阶段的截面图。
具体实施方式
在下文中，将参照图1至图4描述根据本公开的一些示例性实施例的半导体器件。
图1是示出了根据本公开的一些示例性实施例的半导体器件的平面图。图2是沿图1的线A-A′截取的截面图。图3是沿图1的线B-B′截取的截面图。图4是沿图1的线C-C′截取的截面图。
参照图1至图4，根据本公开的一些示例性实施例的半导体器件可以包括衬底110、鳍状图案F、场绝缘膜111、栅电极120、栅绝缘膜121、绝缘膜122、第一纳米线131、第二纳米线132、第一间隔物(spacer)141、第二间隔物142、第三间隔物143、源/漏区150、层间绝缘膜160、接触部170和硅化物膜171。
衬底110可以是例如体硅或绝缘体上硅(SOI)。在另一示例中，衬底110可以是硅衬底，或者可以包括其他材料，例如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。在又一示例中，衬底110可以是形成有外延层的基底衬底。
此外，衬底110可以包括鳍状图案F。鳍状图案F可以形成为从衬底110突出。场绝缘膜111可以围绕鳍状图案F的至少一部分侧壁。鳍状图案F可以由场绝缘膜111限定。场绝缘膜111可以包括例如氧化物膜、氮化物膜、氮氧化物膜及其组合中的一种。虽然在图3中示出了鳍状图案F的侧壁可以完全被场绝缘膜111包围，但是这仅仅是为了便于解释，并且因此本公开不限于此。
鳍状图案F可以在第一方向X上纵向延伸。即，鳍状图案F可以包括在第一方向X上延伸的长边和在第二方向Y上延伸的短边。
鳍状图案F可以通过蚀刻衬底110的一部分而形成，并且可以包括从衬底110生长的外延层。鳍状图案F可以包括元素半导体材料，例如硅或锗。此外，鳍状图案F可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
例如，IV-IV族化合物半导体可以包括包含例如碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物、或掺杂有IV族元素的上述二元或三元化合物。在另一示例中，III-V族化合物半导体可以包括通过将III族元素(例如，铝(Al)、镓(Ga)和铟(In)中的至少一种)与V族元素(例如，磷(P)、砷(As)和锑(Sb)中的至少一种)组合而形成的二元化合物、三元化合物和四元化合物中的一种。在根据一些示例性实施例的半导体器件中，假设鳍状图案F包括硅。
图2至图4提供了半导体器件包括在第三方向Z上堆叠的两条纳米线(即，第一纳米线131和第二纳米线132)的示例性图示，但是本公开不限于此。也即，在一些其他示例性实施例中，半导体器件可以包括一条纳米线。此外，在又一些其他示例性实施例中，半导体器件可以包括三条或更多条纳米线。在以下描述中，示例性地描述了半导体器件包括在第三方向Z上堆叠的两条纳米线。
参考图2至图4，第一纳米线131可以形成在衬底110上，使得第一纳米线131在第三方向Z上与衬底110间隔开。第一纳米线131可以形成为在第一方向X上延伸。具体地，第一纳米线131可以形成在鳍状图案F上，使得第一纳米线131在第三方向Z上与鳍状图案F间隔开。第一纳米线131可以与鳍状图案F重叠。
尽管在图3中示出了第一纳米线131在第二方向Y上的宽度可以与鳍状图案F在第二方向Y上的宽度相同，但这仅仅是为了便于解释，并且因此本公开不限于此。此外，尽管示出了第一纳米线131具有矩形截面，但是本公开不限于此，例如，第一纳米线131的角部部分可以通过修整工艺等被倒圆。
第一纳米线131可以用作晶体管的沟道区。第一纳米线131可以取决于半导体器件是PMOS还是NMOS而不同，但是本公开不限于此。
此外，第一纳米线131可以包括与鳍状图案F相同的材料，或者可以包括与鳍状图案F不同的材料。然而，为了便于解释，这里假设根据本公开的示例性实施例的半导体器件的第一纳米线131包括硅。
第二纳米线132可以形成在衬底110上，使得第二纳米线132在第三方向Z上与衬底110间隔开。第二纳米线132可以形成为在第一方向X上延伸。
第二纳米线132可以与衬底110间隔开，比第一纳米线131更远离衬底110。也即，从鳍状图案F的上表面到第二纳米线132的高度大于从鳍状图案F的上表面到第一纳米线131的高度。
第二纳米线132可以与鳍状图案F重叠。第二纳米线132可以用作晶体管的沟道区。因此，第二纳米线132可以包括与第一纳米线131相同的材料。
栅电极120可以形成在场绝缘膜111和鳍状图案F上。栅电极120可以在第二方向Y上延伸。
参照图3，栅电极120可以形成为使得它围绕与鳍状图案F的上表面间隔开的第一纳米线131和第二纳米线132各自的周边。栅电极120也可以形成在鳍状图案F和第一纳米线131之间限定的空间中。此外，栅电极120也可以形成在第一纳米线131和第二纳米线132之间限定的空间中。
尽管在图2至图4中示出了形成在鳍状图案F和第一纳米线131之间以及第一纳米线131和第二纳米线132之间的每个栅电极120的侧壁具有在第一方向X上凹进的形状，但本公开不限于此。
栅电极120可以包括导电材料。尽管示出了栅电极120是单层，但是本公开不限于此。也即，在一些其他示例性实施例中，栅电极120可以包括调整功函数的功函数调整层和填充由功函数调整层形成的空间的填充导电层。栅电极120可以包括例如TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W和Al中的至少一种。或者，栅电极120可以由非金属元素(例如Si、SiGe等)制成。例如，可以通过替换工艺来形成这种栅电极120，但是本公开不限于此。
栅绝缘膜121可以形成在第一纳米线131与栅电极120之间以及第二纳米线132与栅电极120之间，例如，栅绝缘膜121可以将第一纳米线131和第二纳米线132均与栅电极120完全分离。此外，栅绝缘膜121可以形成在场绝缘膜111和栅电极120之间，鳍状图案F和栅电极120之间，绝缘膜122和栅电极120之间以及第一间隔物141和栅电极120之间。
也即，栅绝缘膜121可以沿着第一纳米线131和第二纳米线132各自的周边形成。此外，栅绝缘膜121可以沿着场绝缘膜111的上表面和鳍状图案F的上表面形成。此外，栅绝缘膜121可以沿着第一间隔物141和绝缘膜122的侧壁形成。
例如，栅绝缘膜121可以包括界面膜和高k绝缘膜，但是本公开不限于此。也即，取决于第一纳米线131和第二纳米线132的材料，可以省略栅绝缘膜121的界面膜。在第一纳米线131和第二纳米线132包括硅的情况下，界面膜可以包括氧化硅膜。
高k绝缘膜可以包括介电常数比氧化硅膜高的高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化铝镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌中的一种或多种，但是本公开不限于此。在省略界面膜的情况下，高k绝缘膜不仅可以包括上述高k介电材料，还可以包括例如氧化硅膜、氮氧化硅膜或氮化硅膜等。
绝缘膜122可以形成在栅绝缘膜121与第一间隔物141之间，第一间隔物141与第一纳米线131之间以及第一间隔物141与第二纳米线132之间。绝缘膜122可以包括例如氧碳氮化硅(SiOCN)，但是本公开不限于此。
第一间隔物141可以共形地形成在沿着第二方向Y延伸的栅电极120的两个侧壁上形成的绝缘膜122上。此外，在鳍状图案F和第一纳米线131之间，第一间隔物141可以沿着鳍状图案F、栅绝缘膜121和第一纳米线131的表面共形地形成。此外，在第一纳米线131和第二纳米线132之间，第一间隔物141可以沿着第一纳米线131、栅绝缘膜121和第二纳米线132的表面共形地形成。
第一间隔物141可以包括例如碳氮化硅(SiCN)。然而，本公开不限于此。也即，在一些其他示例性实施例中，第一间隔物141可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氧碳氮化硅(SiOCN)及其组合中的至少一种。
在鳍状图案F和第一纳米线131之间，第二间隔物142可以形成在第一间隔物141上并且邻近栅绝缘膜121。此外，在第一纳米线131和第二纳米线132之间，第二间隔物142可以形成在第一间隔物141上并且邻近栅绝缘膜121。例如，如图2所示，在第二纳米线132下方的区域中，第二间隔物142可以例如仅在第一间隔物141与栅绝缘膜121交叠的部分上，例如第二间隔物142可以在与栅绝缘膜121的一部分交叠的区域中直接位于第一间隔物141和第三间隔物143之间。
如图2和图4所示，例如，在第二纳米线132上方的区域中，第二间隔物142可以不形成在绝缘膜122上形成的第一间隔物141上。然而，本公开不限于此。
此外，第二间隔物142可以不形成在第一间隔物141的一部分上，例如，第二间隔物142可以仅部分地形成在第一间隔物141上，以使第一间隔物141的一些部分没有第二间隔物142。也即，第二间隔物142可以不形成在第一间隔物141与鳍状图案F的上表面接触的部分上，例如，第二间隔物142的主表面可以不沿第一间隔物141与鳍状图案F的上表面接触的表面延伸。此外，第二间隔物142可以不形成在第一间隔物141与第一纳米线131的上表面和下表面接触的部分上，例如，第二间隔物142的主表面可以不沿第一间隔物141与第一纳米线131的上表面和下表面接触的表面延伸。此外，第二间隔物142可以不形成在第一间隔物141与第二纳米线132的下表面接触的部分上，例如，第二间隔物142的主表面可以不沿第一间隔物141与第二纳米线132的下表面接触的表面延伸。例如，如图2所示，第二间隔物142的主表面可以彼此基本平行并且位于第一间隔物141与栅绝缘膜121交叠的第一部分上，例如，第一间隔物141的第一部分可以直接位于栅绝缘膜121和第二间隔物142之间。然而，本公开不限于此。
第二间隔物142可以包括与第一间隔物141不同的材料。具体地，第二间隔物142可以包括具有与第一间隔物141不同的蚀刻选择性的材料。
例如，在形成第二间隔物142的过程中，当使用湿法蚀刻工艺以去除第二间隔物142的一部分时，第一间隔物141可以包括碳氮化硅(SiCN)，并且第二间隔物142可以包括氮化硅(SiN)。也即，在第一间隔物141包括碳氮化硅(SiCN)的情况下，第二间隔物142可以包括例如相对于作为蚀刻剂的磷酸具有比碳氮化硅(SiCN)小的抗蚀性的氮化硅(SiN)。
此外，例如，在形成第二间隔物142的过程中，当使用湿法蚀刻工艺以去除第二间隔物142的一部分时，第一间隔物141可以包括氧碳氮化硅(SiOCN)，并且第二间隔物142可以包括氮氧化硅(SiON)。也即，在第一间隔物141包括氧碳氮化硅(SiOCN)的情况下，第二间隔物142可以包括例如相对于作为蚀刻剂的磷酸具有比氧碳氮化碳(SiOCN)小的抗蚀性的氮氧化硅(SiON)。
然而，本公开不限于此。也即，在一些其他示例性实施例中，在形成第二间隔物142的过程中，例如当使用干法蚀刻工艺以去除第二间隔物142的一部分时，第一间隔物141可以包括氮化硅(SiN)，并且第二间隔物142可以包括碳氮化硅(SiCN)。
第三间隔物143可以形成在第一间隔物141和第二间隔物142上。具体地，在鳍状图案F和第一纳米线131之间，第三间隔物143可以形成在第一间隔物141和第二间隔物142上，例如，第三间隔物143可以直接接触第一间隔物141的一些部分(即，第一间隔物141不接触第二间隔物142的部分)并且直接接触第二间隔物142。此外，在第一纳米线131和第二纳米线132之间，第三间隔物143可以形成在第一间隔物141和第二间隔物142上。此外，第三间隔物143可以形成在绝缘膜122上形成的第一间隔物141上，例如，第三间隔物143可以在第二纳米线132上方的区域中直接形成在第一间隔物141上。
第三间隔物143可以包括与第二间隔物142相同的材料。例如，在第一间隔物141包括碳氮化硅(SiCN)的情况下，第二间隔物142和第三间隔物143可以各自包括氮化硅(SiN)。此外，在第一间隔物141包括氧碳氮化硅(SiOCN)的情况下，例如，第二间隔物142和第三间隔物143可以各自包括氮氧化硅(SiON)。
然而，本公开不限于此。也即，在一些其他示例性实施例中，第三间隔物143可以包括与第二间隔物142不同的材料。
源/漏区150可以形成在栅电极120的至少一侧上。源/漏区150可以形成在第一间隔物141和第三间隔物143上，例如，源/漏区150可以直接接触第一间隔物141和第三间隔物143。
源/漏区150的外周可以呈现各种形状。例如，源/漏区150的外周可以是菱形、圆形、矩形和八边形中的至少一种。然而，本公开不限于此。
源/漏区150可以直接连接用作沟道区的第一纳米线131和第二纳米线132。然而，源/漏区150可以不与栅绝缘膜121直接接触。第一间隔物141、第二间隔物142和第三间隔物143可以设置在源/漏区150与栅绝缘膜121之间。即，由于第一至第三间隔物141、142、143，源/漏区150可以不与栅绝缘膜121接触。
层间绝缘膜160可以形成为覆盖第一间隔物141的一部分、第三间隔物143的一部分以及源/漏区150。接触部170可以穿透层间绝缘膜160并且可以与源/漏区150连接。在这种情况下，可以在接触部170与源/漏区150之间形成硅化物膜171。
以下，将参照图2和图5至图18描述根据本公开的一些示例性实施例的制造半导体器件的方法。
图5至图18是示出了根据本公开的一些示例性实施例的制造半导体器件的方法的中间步骤的截面图。要指出的是，图5至图18中的视图对应于图2中的视图。
参照图5，在衬底110的鳍状图案F上，形成堆叠结构101，其中牺牲层102和半导体层103交替堆叠。
每个牺牲层102可以包括彼此相同的材料，并且牺牲层102和半导体层103可以包括彼此不同的材料。在描述根据本公开的一些示例性实施例的制造半导体器件的方法时，假设每个牺牲层102包括彼此相同的材料。此外，半导体层103可以包括相对于牺牲层102具有蚀刻选择性的材料。
衬底110和半导体层103可以包括可以用作晶体管的沟道区的材料。也即，在PMOS的情况下，半导体层103可以包括具有高空穴迁移率的材料，而在NMOS的情况下，半导体层103可以包括具有高电子迁移率的材料。
牺牲层102可以包括具有与半导体层103相似的晶格常数和晶格结构的材料。即，牺牲层102可以是半导体材料或结晶金属材料。在描述根据本公开的一些示例性实施例的制造半导体器件的方法时，分别假定半导体层103包括硅并且牺牲层102包括硅锗。
尽管在图5中示出了存在两个半导体层103，但这仅仅是为了便于说明，并且因此本公开不限于此。也即，牺牲层102和半导体层103可以交替地形成多对，并且在最上面的牺牲层102上，可以形成半导体层103。
此外，虽然在图5中示出了半导体层103设置在堆叠结构101的最上部，但是本公开不限于此。因此，在一些其他示例性实施例中，牺牲层102可以设置在堆叠结构101的最上部。
参照图6，通过使用掩模图案107执行蚀刻工艺，伪栅结构104可以形成在堆叠结构101上以与堆叠结构101交叉并且在第二方向Y上延伸。伪栅结构104可以包括伪栅绝缘膜105、伪栅极106和掩模图案107。
在这种情况下，伪栅绝缘膜105可以形成在堆叠结构101和伪栅极106之间。伪栅绝缘膜105可以包括例如氧化硅膜，并且伪栅极106可以包括例如多晶硅或非晶硅。
参照图7，沉积绝缘膜122以例如共形地覆盖堆叠结构101的上表面、伪栅绝缘膜105的侧表面、伪栅极106的侧表面和掩模图案107。绝缘膜122可以包括例如氧碳氮化硅(SiOCN)，但是本公开不限于此。
伪栅间隔膜108共形地沉积在绝缘膜122上。伪栅间隔膜108可以包括例如氧化硅(SiO2)，但是本公开不限于此。
参照图8，可以对伪栅间隔膜108进行回蚀以在伪栅极106的两个侧壁上形成伪间隔物109。然后，伪间隔物109和伪栅结构104可以用作掩模来蚀刻堆叠结构101并形成凹部R。例如，如图8所示，凹部R可以延伸穿过堆叠结构101以暴露鳍状图案F的上表面的一部分。在本文中，伪栅结构104和伪间隔物109可以一起称作“伪栅结构”，这在本领域是常见的。
由于前述处理，第一纳米线131可以形成在两个牺牲层102之间，例如，第一纳米线131可以在沿着Z方向彼此相邻的两个牺牲层102之间。第二纳米线132可以形成在牺牲层102和伪栅结构104之间，例如，第二纳米线132可以在最上的牺牲层102和伪栅结构104之间。
参考图9，可以蚀刻牺牲层102被凹部R暴露的部分。由于上述处理，蚀刻的牺牲层102可以具有在第一方向X上相比于第一纳米线131和第二纳米线132被凹部R暴露的截面凹进更多的形状。例如，如图9所示，可以蚀刻(例如去除)牺牲层102被凹部R暴露的外围部分，以使牺牲层102的侧向边缘与第一纳米线131和第二纳米线132被凹部R暴露的对应侧向边缘间隔开，例如使得每个剩余的牺牲层102沿着第一方向X的总宽度可以小于第一纳米线131和第二纳米线132各自沿着第一方向X的对应总宽度。由牺牲层102的移除部分限定的空的空间(例如，与牺牲层102相邻且在第一纳米线131和第二纳米线132之间的空的空间)可以被定义为第一暴露区域ER1。
第一暴露区域ER1可以形成在多个半导体层之间，即在第一纳米线131和第二纳米线132之间。此外，第一暴露区域ER1也可以形成在鳍状图案F和第一纳米线131之间。
可以使用例如选择性蚀刻工艺来执行形成第一暴露区域ER1的过程。具体地，形成第一暴露区域ER1的过程可以通过使用如下蚀刻剂的蚀刻工艺来执行，该蚀刻剂对于牺牲层102的蚀刻速度高于对于第一纳米线131和第二纳米线132的蚀刻速度。尽管在图9中示出了牺牲层102的侧表面被蚀刻为曲面形状，但是在一些其他示例性实施例中，牺牲层102的侧表面可以具有平面形状。
参照图10，可以去除伪间隔物109。接下来，如图11所示，可以沿着绝缘膜122的轮廓、掩模图案107的上表面、第一纳米线131和第二纳米线132的侧壁、牺牲层102的侧壁和鳍状图案F的上表面共形地形成第一间隔膜141a。
第一间隔膜141a可以通过原子层沉积(ALD)方法形成。然而，本公开不限于此。如上所述，第一间隔膜141a可以包括例如碳氮化硅(SiCN)和氧碳氮化硅(SiOCN)中的一种。
在共形地形成第一间隔膜141a时，在第一纳米线131和第二纳米线132之间，第二暴露区域ER2可以形成在第一间隔膜141a上。此外，在鳍状图案F与第一纳米线131之间，第二暴露区域ER2也可以形成在第一间隔膜141a上。也即，第一暴露区域ER1中的第一间隔膜141a的共形结构限定了第二暴露区域ER2。
参照图12，第二间隔膜142a可以共形地形成在第一间隔膜141a上。第二间隔膜142a可以通过原子层沉积方法形成。然而，本公开不限于此。
第二间隔膜142a可以包括与第一间隔膜141a不同的材料。例如，在第一间隔膜141a包括碳氮化硅(SiCN)的情况下，第二间隔膜142a可以包括氮化硅(SiN)。在另一示例中，在第一间隔膜141a包括氧碳氮化硅(SiOCN)的情况下，第二间隔膜142a可以包括氮氧化硅(SiON)。
参考图13，可以通过湿法蚀刻工艺来去除第二间隔膜142a的一部分，以在第二暴露区域ER2中第一间隔膜141a的一部分上形成第二间隔物142。例如，如图13所示，可以去除第二间隔膜142a的大部分，使得第二间隔物142仅保留在第二暴露区域ER2的一个表面上，例如，第二间隔物142可以仅保留在第二暴露区域ER2与牺牲层102交叠的表面上。
具体地，在鳍状图案F和第一纳米线131之间，第二间隔物142可以形成在第一间隔膜141a上并邻近牺牲层102。此外，在第一纳米线131和第二纳米线132之间，第二间隔物142可以形成在第一间隔膜141a上并且邻近牺牲层102。
在形成第二间隔物142时，在第一纳米线131和第二纳米线132之间，第三暴露区域ER3可以形成在第一间隔膜141a和第二间隔物142上。此外，在鳍状图案F和第一纳米线131之间，第三暴露区域ER3也可以形成在第一间隔膜141a和第二间隔物142上。
参照图14，第三间隔膜143a可以共形地形成在第一间隔膜141a和第二间隔物142上。
第三间隔膜143a可以通过原子层沉积方法形成。然而，本公开不限于此。
第三间隔膜143a可以包括与第二间隔膜142a相同的材料。例如，在第一间隔膜141a包括碳氮化硅(SiCN)的情况下，第二间隔膜142a和第三间隔膜143a可以包括氮化硅(SiN)。在另一示例中，在第一间隔膜141a包括氧碳氮化硅(SiOCN)的情况下，第二间隔膜142a和第三间隔膜143a可以包括氮氧化硅(SiON)。
通过在部分蚀刻的牺牲层102的侧表面上顺序地沉积第一至第三间隔膜141a、142a、143a，可以防止在牺牲层102的侧表面上形成间隔物的过程中形成空隙。具体地，通过沉积第一间隔膜141a，然后沉积具有比第一间隔膜141a小的抗蚀性的第二间隔膜142a，并且使用湿法蚀刻工艺来蚀刻第二间隔膜142a，第二间隔膜142a的一部分可以保留在第二暴露区域(图11的ER2)中。然后，通过在第一间隔膜141a和第二间隔膜142a上沉积第三间隔膜143a，可以防止在牺牲层102的侧表面上形成间隔物的过程中形成空隙。例如，由于第二间隔膜142a的一部分(即，第二间隔物142)填充第二暴露区域ER2的最远区域，所以随后由第三间隔膜143a填充的区域可以减小(即，区域ER3小于区域ER2)，由此最小化沉积第三间隔膜143a期间的空隙。
参考图15，可以使用掩模图案107以及形成在伪栅极106的侧壁上的第一间隔膜141a和第三间隔膜143a作为蚀刻掩模来蚀刻图14的所得结构。结果，第一间隔膜141a和第三间隔膜143a形成在第一纳米线131和第二纳米线132的侧壁上的部分以及第一间隔膜141a和第三间隔膜143a形成在鳍状图案F上的部分可以被去除。
由于上述处理，可以例如在第二纳米线132上方在伪栅结构104的侧壁上形成包括第一间隔物141和第三间隔物143的外部间隔物。此外，可以例如在第二纳米线132下方在每个牺牲层102的侧壁上形成包括第一间隔物141、第二间隔物142和第三间隔物143的内部间隔物。
参照图16，可以通过外延工艺在凹部R中形成源/漏区150。
参考图17，在场绝缘膜111上，可以形成覆盖源/漏区150、第一间隔物141、第三间隔物143、绝缘膜122和掩模图案107的层间绝缘膜160。然后，可以去除掩模图案107、伪栅极106和伪栅绝缘膜105。由于前述处理，用于与伪栅极106交叠的第一纳米线131和第二纳米线132可以被暴露，例如，第二纳米线132的上表面的一部分可以暴露在相邻的源/漏区150之间。另外，由于掩模图案107的去除，伪栅极106、伪栅绝缘膜105、牺牲层102也可以至少部分地露出。可以通过例如选择性蚀刻工艺来去除露出的牺牲层102。
参照图18，栅绝缘膜121和栅电极120可以形成在已经去除伪栅绝缘膜105和伪栅极106且已经去除了牺牲层102的区域中，例如，在第二纳米线132的暴露的上表面上。然后，通过形成接触部170和硅化物膜171以穿透层间绝缘膜160，可以制造图2所示的半导体器件。
在下文中，将参照图19和图20来描述根据本公开的一些其他示例性实施例的半导体器件和制造半导体器件的方法。说明主要着重于图19至图20中的实施例与图2和图5至图18中的实施例之间的差异。
图19是示出了根据本公开的一些其他示例性实施例的半导体器件的截面图。图20是示出了根据本公开的一些其他示例性实施例的制造半导体器件的方法的中间步骤的视图。
参考图19，在根据本公开的一些示例性实施例的半导体器件中，第二间隔物242共形地形成在鳍状图案F的上表面和第一纳米线131的下表面之间以及第一纳米线131的上表面与第二纳米线132的下表面之间的第一间隔物141上。如下文所述，在形成第二间隔物242的过程中，第二间隔物242可以通过蚀刻第二间隔膜的一部分的干法蚀刻工艺形成。
参考图20，在根据本公开的一些示例性实施例的制造半导体器件的方法中，在执行图5至图12所示的过程之后，第二间隔膜的一部分可以通过干法蚀刻工艺来去除。也即，可以通过干法蚀刻工艺去除第二间隔膜在侧表面方向上伸出远于例如超出半导体层的部分。
由于上述处理，如图20所示，第二间隔物242的端部可以与形成在第一纳米线131和第二纳米线132的侧表面上的第一间隔膜141a对齐。在这种情况下，第一间隔物141可以包括碳氮化硅(SiCN)，并且第二间隔物242可以包括氮化硅(SiN)。然而，本公开不限于此。也即，在一些其他示例性实施例中，第一间隔物141可以包括氮化硅(SiN)，并且第二间隔物242可以包括碳氮化硅(SiCN)。
在下文中，将参照图21至图24来说明根据本公开的又一些其他示例性实施例的半导体器件和制造半导体器件的方法。说明主要着重于图21至图24中的实施例与图2和图5至图18中的实施例之间的差异。
图21是示出了根据本公开的又一些其他示例性实施例的半导体器件的截面图。图22至图24是中间步骤的视图，示出了根据本公开的又一些其他示例性实施例的制造半导体器件的方法。
参考图21，在根据本公开的一些实施例的半导体器件中，在鳍状图案F和第一纳米线131之间以及在第一纳米线131和第二纳米线132之间，形成在栅电极120的两侧处的间隔物包括第一间隔物141、第二间隔物142、第三间隔物343和第四间隔物344。具体地，在鳍状图案F与第一纳米线131之间以及在第一纳米线131与第二纳米线132之间，第三间隔物343可以形成在第一间隔物141和第二间隔物142上，并且第四间隔物344可以形成在第三间隔物343上。
在这种情况下，第四间隔物344可以包括与第二间隔物142和第三间隔物343相同的材料。然而，本公开不限于此。
参照图22，在根据本公开的一些示例性实施例的制造半导体器件的方法中，在执行图5至图13所示的过程之后，第三间隔膜343a可以共形地形成在第一间隔膜141a和第二间隔物142上。即，如图22所示，可以由第三间隔膜343a的共形结构限定空的空间。
参考图23，通过使用湿法蚀刻工艺去除第三间隔膜343a的一部分，第三间隔物343可以形成在第一间隔膜141a的一部分上和第二间隔物142上。即，如图23所示，第三间隔物343可以具有与第二间隔物142相同的结构。
参照图24，第四间隔膜344a可以共形地形成在第一间隔膜141a和第三间隔物343上。通过随后的蚀刻工艺，第四间隔物344可以形成在第一间隔物141和第三间隔物343上。
在下文中，将参照图25至图27说明根据本公开的又一些其他示例性实施例的半导体器件和制造半导体器件的方法。说明主要着重于图25至图27中的实施例与图2和图5至图18中的实施例之间的差异。
图25是示出了根据本公开的又一些其他示例性实施例的半导体器件的截面图。图26和图27是中间步骤的视图，示出了根据本公开的又一些其他示例性实施例的制造半导体器件的方法。
参考图25，在根据本公开的一些示例性实施例的半导体器件中，外部间隔物包括第一间隔物141、第三间隔物443和第五间隔物444。此外，内部间隔物包括第一间隔物141、第二间隔物142、第三间隔物443和第五间隔物444。
具体地，形成在层间绝缘膜160内的外部间隔物可以包括形成在绝缘膜122上的第一间隔物141、形成在第一间隔物141上的第三间隔物443以及形成在第三间隔物443上的第五间隔物444。此外，形成在鳍状图案F和第一纳米线131之间以及第一纳米线131和第二纳米线132之间的内部间隔物可以包括第一间隔物141、形成在第一间隔物141上的第二间隔物142、形成在第一间隔物141和第二间隔物142上的第三间隔物443以及形成在第三间隔物443上的第五间隔物444。
在这种情况下，第三间隔物443可以包括与第一间隔物141相同的材料，并且第五间隔物444可以包括与第二间隔物142相同的材料。然而，本公开不限于此。
参考图26，在根据本公开的一些示例性实施例的制造半导体器件的方法中，在执行图5至图13所示的过程之后，第三间隔膜443a可以共形地形成在第一间隔膜141a和第二间隔物142上。在这种情况下，第三间隔膜443a可以包括与第一间隔膜141a相同的材料。
参照图27，第五间隔膜444a可以共形地形成在第三间隔膜443a上。在这种情况下，第五间隔膜444a可以包括与第二间隔物142相同的材料。通过随后的蚀刻工艺，第五间隔物444可以形成在第三间隔物443上。
作为总结和回顾，根据实施例的半导体器件及其制造方法具有无空隙地形成的内部间隔物。这样，根据实施例的半导体器件展现出改进的可靠性。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性、说明性意义来使用和进行解释，而不是为了限制的目的。在一些情况下，截至本申请递交之时，本领域技术人员清楚，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元素可以单独使用或与结合其他实施例描述的特征、特性和/或元素相结合。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (19)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上形成堆叠结构，所述堆叠结构包括交替堆叠在所述衬底上的至少一个牺牲层和至少一个半导体层；
在所述堆叠结构上形成伪栅结构；
使用所述伪栅结构作为掩模来在所述堆叠结构中蚀刻凹部；
蚀刻所述至少一个牺牲层被所述凹部暴露的部分以形成至少一个蚀刻的牺牲层；
在所述至少一个蚀刻的牺牲层上形成第一间隔膜；
在所述第一间隔膜上形成第二间隔膜，所述第二间隔膜包括与所述第一间隔膜的材料不同的材料；
去除所述第二间隔膜中除了所述第二间隔膜与所述至少一个蚀刻的牺牲层相邻地形成的部分之外的第一部分，使得所述第二间隔膜的第二部分保留；以及
在所述第二间隔膜的第二部分上形成第三间隔膜。
2.根据权利要求1所述的方法，其中，形成所述伪栅结构包括：
在所述堆叠结构上形成伪栅极；
共形地沉积绝缘膜以覆盖所述堆叠结构的上表面和所述伪栅极；
在所述绝缘膜上共形地沉积伪栅间隔膜；以及
通过回蚀所述伪栅间隔膜，在所述伪栅极的侧壁上形成伪栅间隔物。
3.根据权利要求1所述的方法，其中：
所述至少一个牺牲层包括多个牺牲层，并且所述至少一个半导体层包括多个半导体层，以及
去除所述第二间隔膜的第一部分包括：使用湿法蚀刻工艺来去除在所述多个半导体层中的相邻半导体层之间形成的所述第二间隔膜的一部分。
4.根据权利要求1所述的方法，其中：
所述至少一个牺牲层包括多个牺牲层，并且所述至少一个半导体层包括多个半导体层，以及
去除所述第二间隔膜的第一部分包括：使用干法蚀刻工艺来去除所述第二间隔膜相对于所述多个半导体层在侧表面方向上更远地突出的部分。
5.根据权利要求4所述的方法，其中，所述第一间隔膜包括氮化硅SiN，并且所述第二间隔膜包括碳氮化硅SiCN。
6.根据权利要求1所述的方法，其中，所述第一间隔膜包括碳氮化硅SiCN，并且所述第二间隔膜包括氮化硅SiN。
7.根据权利要求1所述的方法，其中，所述第一间隔膜包括氧碳氮化硅SiOCN，并且所述第二间隔膜包括氮氧化硅SiON。
8.根据权利要求1所述的方法，还包括：
在形成所述第三间隔膜之后，去除所述第三间隔膜的第一部分，使得所述第三间隔膜的第二部分保留，以及
在所述第三间隔膜的第二部分上形成第四间隔膜，所述第四间隔膜包括与第三间隔膜相同的材料。
9.根据权利要求1所述的方法，还包括：在形成所述第三间隔膜之后，在所述第三间隔膜上形成第五间隔膜。
10.根据权利要求9所述的方法，其中，所述第三间隔膜包括与所述第一间隔膜相同的材料，并且所述第五间隔膜包括与所述第二间隔膜相同的材料。
11.一种制造半导体器件的方法，所述方法包括：
在衬底上形成堆叠结构，所述堆叠结构包括交替堆叠在所述衬底上的牺牲层和半导体层；
在所述堆叠结构上形成伪栅结构；
使用所述伪栅结构作为掩模来在所述堆叠结构中蚀刻凹部；
通过蚀刻所述半导体层中的相邻半导体层之间的至少一个牺牲层的一部分来在所述半导体层中的相邻半导体层之间形成第一暴露区域；
在所述至少一个蚀刻的牺牲层和所述半导体层上共形地形成第一间隔膜，使得所述第一间隔膜共形地形成在所述第一暴露区上，以在所述第一间隔膜上限定第二暴露区域；
在所述第二暴露区域中在第一间隔膜上共形地形成第二间隔膜；
通过蚀刻所述第二暴露区域中所述第二间隔膜的一部分来形成第三暴露区域；以及
在所述第三暴露区域中在第一间隔膜和第二间隔膜上形成第三间隔膜，
其中，形成所述第三暴露区域包括去除所述第二间隔膜中除了所述第二间隔膜与所述牺牲层相邻地形成的部分之外的部分，使得暴露所述第一间隔膜的一部分。
12.根据权利要求11所述的方法，其中，所述第一间隔膜包括与所述第二间隔膜的材料不同的材料。
13.根据权利要求11所述的方法，其中，所述第三间隔膜包括与所述第二间隔膜相同的材料。
14.根据权利要求11所述的方法，其中，所述第一间隔膜、所述第二间隔膜和所述第三间隔膜各自通过原子层沉积ALD方法共形地形成。
15.一种制造半导体器件的方法，所述方法包括：
在衬底上形成堆叠结构，所述堆叠结构包括交替堆叠在所述衬底上的至少一个牺牲层和至少一个半导体层；
在所述堆叠结构上形成伪栅极；
在所述伪栅极的侧壁上形成伪栅间隔物；
使用所述伪栅极和所述伪栅间隔物作为掩模来在所述堆叠结构中蚀刻凹部；
蚀刻所述至少一个牺牲层被所述凹部暴露的部分；
去除所述伪栅间隔物；
在所述伪栅极、所述至少一个半导体层和所述至少一个牺牲层上共形地形成第一间隔膜；
在所述第一间隔膜上共形地形成第二间隔膜，所述第二间隔膜包括与所述第一间隔膜的材料不同的材料；
去除所述第二间隔膜除了所述第二间隔膜在所述至少一个牺牲层的侧表面上形成的部分之外的部分；以及
在所述第一间隔膜和所述第二间隔膜上形成第三间隔膜。
16.根据权利要求15所述的方法，还包括：在形成所述第三间隔膜之后，蚀刻在所述至少一个半导体层的侧表面上形成的第一间隔膜和第三间隔膜，以由所述凹部暴露所述至少一个半导体层的侧表面。
17.根据权利要求16所述的方法，还包括在蚀刻在所述至少一个半导体层的侧表面上形成的第一间隔膜和第三间隔膜之后：
在所述凹部上形成源/漏区；
去除所述伪栅极和所述至少一个牺牲层；以及
形成栅电极以围绕所述至少一个半导体层。
18.根据权利要求15所述的方法，其中，形成所述伪栅间隔物包括：
共形地沉积绝缘膜以覆盖所述堆叠结构的上表面和所述伪栅极；
在所述绝缘膜上共形地沉积伪栅间隔膜；以及
通过回蚀所述伪栅间隔膜，在所述伪栅极的侧壁上形成所述伪栅间隔物。
19.根据权利要求15所述的方法，其中，所述第一间隔膜包括碳氮化硅SiCN，并且所述第二间隔膜和所述第三间隔膜中的每一个包括氮化硅SiN。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102399071B1 (ko) * 2017-11-17 2022-05-17 삼성전자주식회사 반도체 장치
US10600889B2 (en) * 2017-12-22 2020-03-24 International Business Machines Corporation Nanosheet transistors with thin inner spacers and tight pitch gate
US10566445B2 (en) * 2018-04-03 2020-02-18 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between gates
US10971585B2 (en) 2018-05-03 2021-04-06 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
US11043578B2 (en) * 2018-08-30 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with inner spacer
US11239359B2 (en) * 2018-09-29 2022-02-01 International Business Machines Corporation Fabricating a gate-all-around (GAA) field effect transistor having threshold voltage asymmetry by thinning source side lateral end portion of the nanosheet layer
US10818559B1 (en) * 2019-04-29 2020-10-27 International Business Machines Corporation Formation of multi-segment channel transistor devices
US11145743B2 (en) * 2019-04-29 2021-10-12 International Business Machines Corporation Transistor device having a comb-shaped channel region to increase the effective gate width
KR20200136230A (ko) 2019-05-27 2020-12-07 삼성전자주식회사 집적회로 장치 및 그 제조 방법
CN112018113A (zh) * 2019-05-29 2020-12-01 台湾积体电路制造股份有限公司 半导体装置及其形成方法
US11430892B2 (en) * 2019-05-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacers for gate-all-around transistors
KR20200142153A (ko) * 2019-06-11 2020-12-22 삼성전자주식회사 반도체 소자
US11222948B2 (en) * 2019-09-27 2022-01-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US11894368B2 (en) 2019-12-26 2024-02-06 Intel Corporation Gate-all-around integrated circuit structures fabricated using alternate etch selective material
US11664420B2 (en) * 2019-12-26 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR20210091478A (ko) 2020-01-14 2021-07-22 삼성전자주식회사 반도체 장치
DE102020119963A1 (de) 2020-01-30 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11444177B2 (en) * 2020-01-30 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11495682B2 (en) * 2020-02-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11495661B2 (en) * 2020-04-07 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including gate barrier layer
US11664441B2 (en) * 2020-08-13 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet field-effect transistor device and method of forming
DE102021113003B4 (de) * 2021-02-12 2023-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Nano-fet-halbleiterbauelement und verfahren zur bildung
US20220310398A1 (en) 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Contact Resistance Reduction for Transistors
US11973122B2 (en) * 2021-03-26 2024-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Nano-FET semiconductor device and method of forming
US20230027413A1 (en) * 2021-07-21 2023-01-26 International Business Machines Corporation Recovering Top Spacer Width of Nanosheet Device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280412A (zh) * 2010-06-14 2011-12-14 三星电子株式会社 垂直半导体器件及其制造方法
CN104425374A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(北京)有限公司 一种半导体器件的制造方法
CN104701376A (zh) * 2013-12-10 2015-06-10 台湾积体电路制造股份有限公司 替换栅极纳米线器件
CN105590856A (zh) * 2014-10-24 2016-05-18 中芯国际集成电路制造(上海)有限公司 一种纳米线器件的制作方法
CN106373997A (zh) * 2015-07-24 2017-02-01 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US9590038B1 (en) * 2015-10-23 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor device having nanowire channel
US9660028B1 (en) * 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4631833B2 (ja) * 2006-09-04 2011-02-16 ソニー株式会社 半導体装置
KR100877257B1 (ko) 2006-12-26 2009-01-08 동부일렉트로닉스 주식회사 반도체 소자의 트렌치 매립방법
FR2945891B1 (fr) 2009-05-19 2011-07-15 Commissariat Energie Atomique Structure semiconductrice et procede de realisation d'une structure semiconductrice.
KR101784324B1 (ko) * 2011-04-18 2017-11-06 삼성전자 주식회사 반도체 장치의 제조 방법
US8551833B2 (en) * 2011-06-15 2013-10-08 International Businesss Machines Corporation Double gate planar field effect transistors
KR101929453B1 (ko) * 2012-03-27 2018-12-14 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9484447B2 (en) 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US9570609B2 (en) 2013-11-01 2017-02-14 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same
US9257527B2 (en) * 2014-02-14 2016-02-09 International Business Machines Corporation Nanowire transistor structures with merged source/drain regions using auxiliary pillars
KR20150144192A (ko) * 2014-06-16 2015-12-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9431512B2 (en) 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
US9391163B2 (en) * 2014-10-03 2016-07-12 International Business Machines Corporation Stacked planar double-gate lamellar field-effect transistor
US20160141360A1 (en) * 2014-11-19 2016-05-19 International Business Machines Corporation Iii-v semiconductor devices with selective oxidation
US9472414B2 (en) 2015-02-13 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned multiple spacer patterning process
KR102325894B1 (ko) * 2015-06-10 2021-11-12 삼성전자주식회사 반도체 소자 및 이의 제조방법
US9647071B2 (en) * 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
US9613871B2 (en) * 2015-07-16 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US9647139B2 (en) 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
US10096673B2 (en) * 2016-02-17 2018-10-09 International Business Machines Corporation Nanowire with sacrificial top wire
US9941405B2 (en) * 2016-03-21 2018-04-10 Samsung Electronics Co., Ltd. Nanosheet and nanowire devices having source/drain stressors and methods of manufacturing the same
US9799748B1 (en) * 2017-01-04 2017-10-24 Globalfoundries Inc. Method of forming inner spacers on a nano-sheet/wire device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280412A (zh) * 2010-06-14 2011-12-14 三星电子株式会社 垂直半导体器件及其制造方法
CN104425374A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(北京)有限公司 一种半导体器件的制造方法
CN104701376A (zh) * 2013-12-10 2015-06-10 台湾积体电路制造股份有限公司 替换栅极纳米线器件
CN105590856A (zh) * 2014-10-24 2016-05-18 中芯国际集成电路制造(上海)有限公司 一种纳米线器件的制作方法
CN106373997A (zh) * 2015-07-24 2017-02-01 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US9590038B1 (en) * 2015-10-23 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor device having nanowire channel
US9660028B1 (en) * 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths

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