CN105590856A - 一种纳米线器件的制作方法 - Google Patents

一种纳米线器件的制作方法 Download PDF

Info

Publication number
CN105590856A
CN105590856A CN201410572401.4A CN201410572401A CN105590856A CN 105590856 A CN105590856 A CN 105590856A CN 201410572401 A CN201410572401 A CN 201410572401A CN 105590856 A CN105590856 A CN 105590856A
Authority
CN
China
Prior art keywords
nano
dummy grid
sacrifice layer
preparation
wire devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410572401.4A
Other languages
English (en)
Other versions
CN105590856B (zh
Inventor
洪中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201410572401.4A priority Critical patent/CN105590856B/zh
Priority to US14/921,919 priority patent/US9520484B2/en
Publication of CN105590856A publication Critical patent/CN105590856A/zh
Application granted granted Critical
Publication of CN105590856B publication Critical patent/CN105590856B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种纳米线器件的制作方法。所述制作方法包括形成具有至少一个鳍片式结构的基底，其中所述基底包括半导体衬底以及所述半导体衬底上的绝缘体，所述鳍片式结构包括所述绝缘体上的牺牲层以及所述牺牲层上的半导体层；在基底上形成图案化的伪栅极；在伪栅极的两侧形成第一间隔物；以伪栅极和第一间隔物作为掩模，去除未被遮挡的半导体层和牺牲层；刻蚀牺牲层以在牺牲层两侧形成凹陷；在牺牲层两侧形成第二间隔物，并暴露半导体层的两侧；在半导体层的两侧进行外延生长以形成源区和漏区。本发明在纳米线器件中形成平整的栅极，提高了纳米线器件的栅极特性，获得更优良的栅极控制能力。

Description

一种纳米线器件的制作方法
技术领域
本发明涉及半导体领域，特别涉及一种纳米线器件的制作方法。
背景技术
目前，由于在形成纳米线器件的过程中，纳米线下面的材料需要被刻蚀掉，而这需要传统的各向同性刻蚀工艺，但是这样的刻蚀工艺不能获得理想的栅极形貌，例如平整的栅极形貌，尤其在纳米线和栅极交界处，这导致不能满足栅极的形貌要求，影响栅极特性，因此对于纳米线器件来说，栅极图案化成为新的挑战。
发明内容
本发明解决的一个技术问题是：现有技术中纳米线器件的栅极形貌不平整而导致栅控能力较差。
根据本发明的第一方面，提供了一种纳米线器件的制作方法，包括：
形成具有至少一个鳍片式结构的基底，其中所述基底包括半导体衬底以及所述半导体衬底上的绝缘体，所述鳍片式结构包括所述绝缘体上的牺牲层以及所述牺牲层上的半导体层；
在所述基底上形成图案化的伪栅极；
在所述伪栅极的两侧形成第一间隔物；
以所述伪栅极和所述第一间隔物作为掩模，去除未被遮挡的半导体层和牺牲层；
刻蚀所述牺牲层以在所述牺牲层两侧形成凹陷；
在所述牺牲层两侧形成第二间隔物，并暴露所述半导体层的两侧；
在所述半导体层的两侧进行外延生长以形成源区和漏区。
进一步，还包括：在所述源区和所述漏区周围形成层间介质，并平坦化所述层间介质以暴露所述伪栅极；
去除所述伪栅极和所述牺牲层，并形成高介电常数介质-金属栅极。
进一步，在所述基底上形成图案化的伪栅极之前，还包括：在所述鳍片式结构上形成伪绝缘体。
进一步，在所述基底上形成图案化的伪栅极的步骤包括：
在所述基底上形成伪栅极材料使得所述伪栅极材料覆盖所述绝缘体和所述鳍片式结构；
在所述伪栅极材料上形成图案化的硬掩模；
以所述硬掩模作为阻挡层，刻蚀所述伪栅极材料以形成图案化的伪栅极。
进一步，所述牺牲层两侧形成凹陷后的横向尺寸与所述伪栅极的横向尺寸相等。
进一步，在所述牺牲层两侧形成第二间隔物，并暴露所述半导体层的两侧之前，还包括：去除所述第一间隔物。
进一步，形成具有至少一个鳍片式结构的基底的步骤包括：
形成具有牺牲层的基底；
在所述牺牲层上形成半导体层；
在所述半导体层上形成图案化的掩模，刻蚀所述半导体层和所述牺牲层以形成至少一个鳍片式结构。
进一步，去除所述伪栅极和所述牺牲层的方法包括：利用各向同性干法刻蚀去除所述伪栅极和所述牺牲层。
进一步，去除所述伪栅极和所述牺牲层的方法包括：利用湿法刻蚀或者干法刻蚀去除所述伪栅极和一部分所述牺牲层，以及利用各向同性刻蚀去除剩余的所述牺牲层。
进一步，利用温度高于200℃的氯化氢气体刻蚀去除剩余的所述牺牲层。
进一步，所述牺牲层为Si、Ge或者SiGe，和/或所述半导体层为Si、SiGe、Ge或者III-V族化合物。
进一步，所述伪栅极材料包括多晶硅或者非晶硅。
进一步，在所述半导体层的两侧进行外延生长以形成源区和漏区时所采用的材料包括Si、SiGe或者SiC。
进一步，所述伪绝缘体为氧化物或者氮化物。
进一步，所述第一间隔物为氧化硅或者非晶碳。
进一步，所述硬掩模包括SiN、SiCN、SiC或者SiON。
本发明中，通过形成具有至少一个鳍片式结构的基底；在基底上形成图案化的伪栅极；在伪栅极的两侧形成第一间隔物；以伪栅极和第一间隔物作为掩模，去除未被遮挡的半导体层和牺牲层；刻蚀牺牲层以在牺牲层两侧形成凹陷；在牺牲层两侧形成第二间隔物，并暴露半导体层的两侧；在半导体层的两侧进行外延生长以形成源区和漏区，从而在纳米线器件中形成平整的栅极，提高了纳米线器件的栅极特性，获得更优良的栅极控制能力。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明一些实施例的纳米线器件的制作方法的流程图。
图2是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图3是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图4是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图5A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的沿图5D中A-A’方向的横截面图。
图5B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的沿图5D中B-B’方向的横截面图。
图5C是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的沿图5A中C-C’方向的横截面图。
图5D是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的顶视图。
图6A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的沿图6C中D-D’方向的横截面图。
图6B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的沿图6C中E-E’方向的横截面图。
图6C是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的顶视图。
图7A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图7B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图8A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图8B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图9A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图9B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图10A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图10B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图11是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图12示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。
图13是示出根据本发明一些实施例的形成具有至少一个鳍片式结构的基底的方法的流程图。
图14A至图14C分别是示意性地示出根据本发明一些实施例的形成具有至少一个鳍片式结构的基底的各个步骤的结构的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是示出根据本发明一些实施例的纳米线器件的制作方法的流程图。
在步骤S101，形成具有至少一个鳍片式结构的基底。如图2所示，所述基底包括半导体衬底201以及所述半导体衬底上的绝缘体202，鳍片式结构20包括绝缘体202上的牺牲层203以及所述牺牲层上的半导体层(也可以称为沟道层)204。例如，半导体层可以为纳米线结构，其材料可以为Si(硅)、SiGe(硅锗)、Ge(锗)或者III-V族化合物；所述牺牲层可以为Si、Ge或者SiGe；所述绝缘体可以采用SiO2，所述半导体衬底可以采用Si。因此，在本发明的一些实施例中，所述基底可以采用区域SOI(SilicononInsulator，绝缘体上硅)或SOI晶片上的Si/SiGe鳍片式结构。如图2所示，所述基底包括三个鳍片式结构，当然，本领域技术人员应该理解，上述数量只是示例性的，所述基底还可以包括其他数量的鳍片式结构，本发明的范围并不仅限于此。
在步骤S102，在基底上形成图案化的伪栅极。在本发明的一些实施例中，在所述基底上形成图案化的伪栅极之前，还可以包括：在所述鳍片式结构上形成伪绝缘体。例如，所述伪绝缘体可以为氧化物(例如SiO2)或者氮化物(例如氮化硅)。例如当伪栅极材料为多晶硅时，鳍片式结构或牺牲层中包含Si或SiGe时，可以形成伪绝缘体(例如氧化物)。在本发明的一些实施例中，可以采用沉积(例如CVD(ChemicalVaporDeposition，化学气相沉积))工艺在绝缘体202、牺牲层203和半导体层204上形成伪绝缘体。在另一实施例中，如图3所示，可以采用氧化工艺在牺牲层203和半导体层204上形成伪绝缘体205(例如SiO2)。当然，在本发明的另一些实施例中，在所述基底上形成图案化的伪栅极之前，也可以不需要在所述鳍片式结构上形成伪绝缘体。
在下面的实施例描述中，将结合图3所示形成的伪绝缘体205来说明本发明的制作方法的其他阶段的结构的示意图。下面结合图4以及图5A至图5D，说明在本发明的一些实施例中在基底上形成图案化的伪栅极的步骤。
如图4所示，在基底上形成伪栅极材料206使得伪栅极材料206覆盖绝缘体202和所述鳍片式结构。在该实施例中，伪绝缘体205也被伪栅极材料206所覆盖。在本发明的一些实施例中，所述伪栅极材料可以包括多晶硅或者非晶硅。例如，可以采用沉积(例如CVD)工艺形成所述伪栅极材料。
如图4所示，在伪栅极材料206上形成图案化的硬掩模207。例如，所述硬掩模可以包括SiN(氮化硅)、SiCN(碳氮化硅)、SiC(碳化硅)或者SiON(氮氧化硅)。在本发明的一些实施例中，可以利用光刻工艺形成图案化的硬掩模。
以硬掩模207作为阻挡层，刻蚀伪栅极材料206以形成图案化的伪栅极。图5D是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的顶视图。其中，硬掩模207下面是伪栅极材料206(图5D未示出)，在本发明的一些实施例中，在刻蚀形成图案化的伪栅极的过程中，也会对暴露的伪绝缘体205进行刻蚀，但是并没有将伪绝缘体205完全刻蚀掉，从而图5D中可以示出伪绝缘体205。当然，在本发明的另一些实施例中，刻蚀形成图案化的伪栅极的过程中，对暴露的伪绝缘体205完全刻蚀掉，从而在图5D中可以示出半导体层204。图5A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的沿图5D中A-A’方向的横截面图。图5B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的沿图5D中B-B’方向的横截面图。另外，图5A和图5B的视角均为图4以对称轴为旋转轴，向纸面内旋转90度后的视角。图5A和图5B分别示出了在鳍片式结构上的伪栅极和在绝缘体202上的伪栅极。图5C是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的沿图5A中C-C’方向的横截面图。结合图5C和图5D，可以看出形成的伪栅极横跨鳍片式结构。
在步骤S103，在伪栅极的两侧形成第一间隔物。在本发明的实施例中，所述第一间隔物可以为氧化硅或者非晶碳。图6A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的沿图6C中D-D’方向的横截面图。图6B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的沿图6C中E-E’方向的横截面图。图6C是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的顶视图。例如，如图6A至图6C所示，在伪栅极的两侧(例如在伪栅极材料206和硬掩模207的两侧)形成第一间隔物208。其中图6A示出了在鳍片式结构上的第一间隔物208，图6B示出了在绝缘体202上的第一间隔物208。从图6C可以看出，形成的第一间隔物208横跨鳍片式结构。在本发明的实施例中，可以先沉积第一间隔物材料，然后经过刻蚀工艺形成第一间隔物。
在步骤S104，以伪栅极和第一间隔物作为掩模，去除未被遮挡的半导体层和牺牲层。图7A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。其中图7A示出了具有牺牲层203和半导体层204的结构部分。如图7A所示，以伪栅极(例如伪栅极的硬掩模207)和第一间隔物208作为掩模，例如可以通过刻蚀工艺来去除未被遮挡的半导体层和牺牲层，从而形成图7A所示的结构。在该实施例中，由于在牺牲层203和半导体层204上还覆盖有伪绝缘体205，因此，在去除未被遮挡的半导体层和牺牲层的过程中，还包括去除暴露的伪绝缘体。当然，本领域技术人员可以理解，如果在如前所述的形成图案化的伪栅极的过程中已经去除了该部分伪绝缘体，则在这里就不存在去除该部分伪绝缘体的步骤。图7B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。其中图7B示出了在绝缘体202上形成伪栅极和第一间隔物的结构部分。如图7B所示，由于图7B中示出的部分并没有鳍片式结构(即牺牲层203和和半导体层204)，因此在以伪栅极和第一间隔物作为掩模，去除未被遮挡的半导体层和牺牲层的步骤中，图7B中所示结构部分与图6B所示结构部分类似，即基本不变。
在步骤S105，刻蚀牺牲层以在牺牲层两侧形成凹陷。图8A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。图8A示出了具有牺牲层203和半导体层204的结构部分。如图8A所示，刻蚀牺牲层203以在牺牲层203的两侧形成凹陷，即使得牺牲层203的横向尺寸小于半导体层204的横向尺寸。进一步地，在本发明的一些实施例中，刻蚀后的牺牲层203的横向尺寸可以与伪栅极的横向尺寸相等,这样有利于在形成高k金属栅极(高介电常数介质-金属栅极)时,栅极控制能力更好。例如，可以测量牺牲层的横向尺寸以及伪栅极的横向尺寸(例如硬掩模的横向尺寸)，二者差值的一半除以牺牲层的刻蚀速率即计算出刻蚀时间，控制刻蚀时间以使得牺牲层203的横向尺寸可以与伪栅极的横向尺寸相等。图8B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。其中图8B示出了在绝缘体202上形成伪栅极和第一间隔物的结构部分。与前面所述类似，由于图8B中示出的部分并没有鳍片式结构(即牺牲层203和和半导体层204)，因此在刻蚀牺牲层以在牺牲层两侧形成凹陷的步骤中，图8B中所示结构部分与图7B所示结构部分类似，即基本不变。
在步骤S106，在牺牲层两侧形成第二间隔物，并暴露半导体层的两侧。图9A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。图9B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。其中，图9A示出了具有牺牲层203和半导体层204的结构部分，图9B示出了在绝缘体202上形成伪栅极的结构部分。在本发明的一些实施例中，可以先去除第一间隔物208,例如将半导体层上的第一间隔物和绝缘体上的第一间隔物均去除(当然在本发明的另一些实施例中,也可以仅去除半导体层上的第一间隔物)，再在伪栅极两侧(例如伪栅极材料206和硬掩模207两侧)和牺牲层203两侧形成第二间隔物209，并暴露半导体层204的两侧，如图9A和图9B所示。在本发明的另一些实施例中，可以不去除第一间隔物208，而直接在牺牲层两侧形成第二间隔物，当然也可以在第一间隔物上形成第二间隔物。在本发明的实施例中，可以先沉积第二间隔物材料，然后经过刻蚀工艺形成第二间隔物，并且暴露半导体层的两侧。其中，所述第二间隔物可以为氧化物(例如SiO2)。
在步骤S107，在半导体层的两侧进行外延生长以形成源区和漏区。图10A是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。其中图10A示出了具有牺牲层203和半导体层204的结构部分。如图10A所示，在半导体层204的两侧进行外延生长以形成源区210和漏区211，其中，外延生长所采用的材料包括Si、SiGe或者SiC等。当然本领域技术人员可以理解，该步骤中源区和漏区的位置可以相反，即形成源区211和漏区210。下面实施例或步骤中以形成源区210和漏区211为例。在本发明的一些实施例中，可以在半导体层的两侧进行外延生长形成外延层，然后执行离子注入以进行n型掺杂或者p型掺杂，以形成源区和漏区。可替换地，可以在半导体两侧进行外延生长n型掺杂或者p型掺杂的外延层以形成源区和漏区。图10B是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。其中图10B示出了在绝缘体202上形成伪栅极的结构部分。由于图10B所示结构部分不包括半导体层，因此在半导体层的两侧进行外延生长以形成源区和漏区的步骤中，图10B所示结构部分与图9B所示结构部分类似，即基本不变。
在本发明的实施例中，在源区和漏区周围形成层间介质，并平坦化层间介质以暴露伪栅极；去除伪栅极和牺牲层，并形成高介电常数介质-金属栅极。图11是示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。图12示意性地示出根据本发明一些实施例的纳米线器件的制作方法的一个阶段的结构的横截面图。其中，图11和图12均示出了具有半导体层204的结构部分。例如如图11所示，可以通过沉积工艺在源区210和漏区211周围形成层间介质(InterlevelDielectric,ILD)212，然后通过CMP(Chemical-mechanicalplanarization，化学机械平坦化)平坦化层间介质212以暴露伪栅极，在该实施例中，可以暴露伪栅极材料206。然后去除伪栅极和牺牲层，并形成高介电常数介质-金属栅极(即高k-金属栅极)，如图12所示。
在本发明的一些实施例中，可以利用各向同性干法刻蚀去除伪栅极和牺牲层。例如，可以通过氟基气体的各向同性干法刻蚀直接去除伪栅极和牺牲层。
在本发明的另一些实施例中，可以利用湿法刻蚀或者干法刻蚀去除所述伪栅极和一部分牺牲层，以及利用各向同性刻蚀去除剩余的牺牲层。例如，可以通过氟基气体的各向同性等离子体刻蚀去除伪栅极和一部分牺牲层，然后利用温度高于200℃的氯化氢气体刻蚀去除剩余的所述牺牲层。又例如，可以利用(例如TMAH，即四甲基氢氧化铵)湿法刻蚀去除伪栅极(例如多晶硅材料)，然后利用各向同性刻蚀(例如湿法刻蚀或干法刻蚀)去除牺牲层。当然，在去除牺牲层时，对于不同材料，可以采用不同的刻蚀工艺。例如对于沟道层材料(即半导体层)为Si，牺牲层可以为SiGe或者Ge，可以采用高温(例如高于200℃)HCl(氯化氢)刻蚀去除SiGe牺牲层，或者利用双氧水刻蚀去除Ge牺牲层；对于沟道层材料为SiGe，牺牲层可以为Si或者Ge，可以利用高温HCl刻蚀去除Si牺牲层，或者利用双氧水刻蚀去除Ge牺牲层；对于沟道层材料为Ge或III-V族化合物，牺牲层可以为Si，可以利用TMAH刻蚀去除Si牺牲层。
在本发明的实施例中，在去除伪栅极和牺牲层后，形成高介电常数介质213和金属栅极214(如图12所示)。
通过本发明纳米线器件的制作方法，能够形成平整的栅极，尤其在纳米线和栅极交界处，从而提高了纳米线器件的栅极特性，例如获得更优良的栅极控制能力，能够更及时有效地控制纳米线器件的导通和关断。
图13是示出根据本发明一些实施例的形成具有至少一个鳍片式结构的基底的方法的流程图。图14A至图14C分别是示意性地示出根据本发明一些实施例的形成具有至少一个鳍片式结构的基底的各个步骤的结构的横截面图。下面结合图13以及图14A至图14C来描述关于形成具有至少一个鳍片式结构的基底的方法过程。
在步骤S1301，形成具有牺牲层的基底。如图14A所示，例如在牺牲层为单晶(例如SiGe单晶)的情况下，可以通过智能剥离(Smartcut)工艺形成具有牺牲层203的基底，其中所述基底包括半导体衬底201和绝缘体202。当然，在不需要绝缘体202的情况下，可以通过外延生长工艺在半导体衬底201上形成牺牲层203。又例如，在牺牲层为多晶硅的情况下，可以利用沉积工艺在基底上形成多晶硅牺牲层。
在步骤S1302，在牺牲层上形成半导体层。如图14B所示，例如在牺牲层203为SiGe单晶的情况下，可以在牺牲层203上外延生长形成半导体层(例如Si)204。又例如，在牺牲层为多晶硅的情况下，可以利用智能剥离工艺在牺牲层上形成半导体层。
在步骤S1303，在半导体层上形成图案化的掩模，刻蚀半导体层和牺牲层以形成至少一个鳍片式结构。如图14C所示，例如在半导体层204上形成图案化的掩模1405(例如光刻胶)，然后刻蚀半导体层204和牺牲层203以形成至少一个(例如三个)鳍片式结构，如图2所示。
至此，已经详细描述了根据本发明的制作纳米线器件的方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (16)

1.一种纳米线器件的制作方法，其特征在于，包括：
形成具有至少一个鳍片式结构的基底，其中所述基底包括半导体衬底以及所述半导体衬底上的绝缘体，所述鳍片式结构包括所述绝缘体上的牺牲层以及所述牺牲层上的半导体层；
在所述基底上形成图案化的伪栅极；
在所述伪栅极的两侧形成第一间隔物；
以所述伪栅极和所述第一间隔物作为掩模，去除未被遮挡的半导体层和牺牲层；
刻蚀所述牺牲层以在所述牺牲层两侧形成凹陷；
在所述牺牲层两侧形成第二间隔物，并暴露所述半导体层的两侧；
在所述半导体层的两侧进行外延生长以形成源区和漏区。
2.根据权利要求1所述纳米线器件的制作方法，其特征在于，还包括：在所述源区和所述漏区周围形成层间介质，并平坦化所述层间介质以暴露所述伪栅极；
去除所述伪栅极和所述牺牲层，并形成高介电常数介质-金属栅极。
3.根据权利要求1所述纳米线器件的制作方法，其特征在于，在所述基底上形成图案化的伪栅极之前，还包括：在所述鳍片式结构上形成伪绝缘体。
4.根据权利要求1所述纳米线器件的制作方法，其特征在于，在所述基底上形成图案化的伪栅极的步骤包括：
在所述基底上形成伪栅极材料使得所述伪栅极材料覆盖所述绝缘体和所述鳍片式结构；
在所述伪栅极材料上形成图案化的硬掩模；
以所述硬掩模作为阻挡层，刻蚀所述伪栅极材料以形成图案化的伪栅极。
5.根据权利要求1所述纳米线器件的制作方法，其特征在于，所述牺牲层两侧形成凹陷后的横向尺寸与所述伪栅极的横向尺寸相等。
6.根据权利要求1所述纳米线器件的制作方法，其特征在于，在所述牺牲层两侧形成第二间隔物，并暴露所述半导体层的两侧之前，还包括：去除所述第一间隔物。
7.根据权利要求1所述纳米线器件的制作方法，其特征在于，形成具有至少一个鳍片式结构的基底的步骤包括：
形成具有牺牲层的基底；
在所述牺牲层上形成半导体层；
在所述半导体层上形成图案化的掩模，刻蚀所述半导体层和所述牺牲层以形成至少一个鳍片式结构。
8.根据权利要求2所述纳米线器件的制作方法，其特征在于，去除所述伪栅极和所述牺牲层的方法包括：
利用各向同性干法刻蚀去除所述伪栅极和所述牺牲层。
9.根据权利要求2所述纳米线器件的制作方法，其特征在于，去除所述伪栅极和所述牺牲层的方法包括：
利用湿法刻蚀或者干法刻蚀去除所述伪栅极和一部分所述牺牲层，以及利用各向同性刻蚀去除剩余的所述牺牲层。
10.根据权利要求9所述纳米线器件的制作方法，其特征在于，利用温度高于200℃的氯化氢气体刻蚀去除剩余的所述牺牲层。
11.根据权利要求1至10任意一项所述纳米线器件的制作方法，其特征在于，所述牺牲层为Si、Ge或者SiGe，和/或所述半导体层为Si、SiGe、Ge或者III-V族化合物。
12.根据权利要求4所述纳米线器件的制作方法，其特征在于，所述伪栅极材料包括多晶硅或者非晶硅。
13.根据权利要求1至10任意一项所述纳米线器件的制作方法，其特征在于，在所述半导体层的两侧进行外延生长以形成源区和漏区时所采用的材料包括Si、SiGe或者SiC。
14.根据权利要求3所述纳米线器件的制作方法，其特征在于，所述伪绝缘体为氧化物或者氮化物。
15.根据权利要求1至10任意一项所述纳米线器件的制作方法，其特征在于，所述第一间隔物为氧化硅或者非晶碳。
16.根据权利要求4所述纳米线器件的制作方法，其特征在于，所述硬掩模包括SiN、SiCN、SiC或者SiON。
CN201410572401.4A 2014-10-24 2014-10-24 一种纳米线器件的制作方法 Active CN105590856B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410572401.4A CN105590856B (zh) 2014-10-24 2014-10-24 一种纳米线器件的制作方法
US14/921,919 US9520484B2 (en) 2014-10-24 2015-10-23 Method for forming semiconductor nanowire transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410572401.4A CN105590856B (zh) 2014-10-24 2014-10-24 一种纳米线器件的制作方法

Publications (2)

Publication Number Publication Date
CN105590856A true CN105590856A (zh) 2016-05-18
CN105590856B CN105590856B (zh) 2019-01-25

Family

ID=55792637

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410572401.4A Active CN105590856B (zh) 2014-10-24 2014-10-24 一种纳米线器件的制作方法

Country Status (2)

Country Link
US (1) US9520484B2 (zh)
CN (1) CN105590856B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108242470A (zh) * 2016-12-23 2018-07-03 Imec 非营利协会 形成水平纳米线的方法以及由水平纳米线制备的器件
CN109216197A (zh) * 2017-06-29 2019-01-15 三星电子株式会社 制造半导体器件的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101566313B1 (ko) * 2014-09-05 2015-11-05 한국과학기술원 반도체 장치의 제조방법
US11532719B2 (en) * 2018-12-17 2022-12-20 Intel Corporation Transistors on heterogeneous bonding layers
CN112133633A (zh) * 2019-06-25 2020-12-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034863A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法
US20130175502A1 (en) * 2012-01-05 2013-07-11 International Business Machines Corporation Nanowire Field Effect Transistors
US20130224915A1 (en) * 2012-02-27 2013-08-29 International Business Machines Corporation GATE-ALL AROUND SEMICONDUCTOR NANOWIRE FETs ON BULK SEMICONDUCTOR WAFERS
US20140048774A1 (en) * 2011-04-18 2014-02-20 International Business Machines Corporation GRAPHENE NANORIBBONS AND CARBON NANOTUBES FABRICATED FROM SiC FINS OR NANOWIRE TEMPLATES

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601576B2 (en) * 2014-04-18 2017-03-21 International Business Machines Corporation Nanowire FET with tensile channel stressor
US10396152B2 (en) * 2014-07-25 2019-08-27 International Business Machines Corporation Fabrication of perfectly symmetric gate-all-around FET on suspended nanowire using interface interaction

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034863A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法
US20140048774A1 (en) * 2011-04-18 2014-02-20 International Business Machines Corporation GRAPHENE NANORIBBONS AND CARBON NANOTUBES FABRICATED FROM SiC FINS OR NANOWIRE TEMPLATES
US20130175502A1 (en) * 2012-01-05 2013-07-11 International Business Machines Corporation Nanowire Field Effect Transistors
US20130224915A1 (en) * 2012-02-27 2013-08-29 International Business Machines Corporation GATE-ALL AROUND SEMICONDUCTOR NANOWIRE FETs ON BULK SEMICONDUCTOR WAFERS

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108242470A (zh) * 2016-12-23 2018-07-03 Imec 非营利协会 形成水平纳米线的方法以及由水平纳米线制备的器件
CN108242470B (zh) * 2016-12-23 2023-10-13 Imec 非营利协会 形成水平纳米线的方法以及由水平纳米线制备的器件
CN109216197A (zh) * 2017-06-29 2019-01-15 三星电子株式会社 制造半导体器件的方法
CN109216197B (zh) * 2017-06-29 2024-04-02 三星电子株式会社 制造半导体器件的方法

Also Published As

Publication number Publication date
US20160118482A1 (en) 2016-04-28
US9520484B2 (en) 2016-12-13
CN105590856B (zh) 2019-01-25

Similar Documents

Publication Publication Date Title
US8809131B2 (en) Replacement gate fin first wire last gate all around devices
CN103177950B (zh) 制造鳍器件的结构和方法
TWI545761B (zh) 半導體元件與其形成方法及ｐ型金氧半電晶體
US8936972B2 (en) Epitaxially thickened doped or undoped core nanowire FET structure and method for increasing effective device width
US8536029B1 (en) Nanowire FET and finFET
US8927397B2 (en) Diode structure and method for gate all around silicon nanowire technologies
US9373535B2 (en) T-shaped fin isolation region and methods of fabrication
CN104795332B (zh) 鳍式场效应晶体管的形成方法
TWI688044B (zh) 半導體裝置、鰭式場效電晶體裝置及其製造方法
CN105280706B (zh) 具有栅极氧化物层的finfet器件
CN103871894A (zh) 半导体器件及其形成方法
US10170634B2 (en) Wire-last gate-all-around nanowire FET
CN105590856A (zh) 一种纳米线器件的制作方法
WO2013117077A1 (zh) 一种沟槽场效应器件及其制备方法
TWI641148B (zh) 半導體元件及其製造方法
WO2012159329A1 (zh) 一种以空气为侧墙的围栅硅纳米线晶体管的制备方法
WO2019095874A1 (zh) 场效应晶体管结构及其制备方法
WO2012174872A1 (zh) 一种锗基nmos器件及其制备方法
CN109427894A (zh) 鳍式场效晶体管装置结构及其形成方法
WO2014082351A1 (zh) 鳍结构制造方法
WO2014059686A1 (zh) FinFET鳍状结构的制造方法
US11233137B2 (en) Transistors and methods of forming transistors using vertical nanowires
WO2014082350A1 (zh) 鳍结构制造方法
CN106571298B (zh) 半导体结构的形成方法
CN104518025A (zh) 具有非线性表面的半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant