CN108242470A - 形成水平纳米线的方法以及由水平纳米线制备的器件 - Google Patents

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Abstract

一种形成水平纳米线的方法，该方法包括提供基板，所述基板包括电介质层和鳍结构，所述鳍结构包括从电介质层突出的部分，所述突出的部分是部分未掩蔽的，且包含由第一材料层交替且重复地与第二材料层叠置构成的多层堆叠；通过进行一个循环来形成水平纳米线，所述循环包括选择性除去第一材料，直到第二材料的水平纳米线悬浮在部分未掩蔽的突出部分的剩余部分上方，在该剩余部分上形成牺牲层，同时保持悬浮的水平纳米线未被覆盖，在悬浮的水平纳米线上选择性设置覆盖层，然后除去牺牲层。水平纳米线从顶部开始悬浮，在底部水平纳米线悬浮后除去覆盖层。

Description

形成水平纳米线的方法以及由水平纳米线制备的器件
技术领域
本发明涉及半导体器件领域。本发明更具体涉及形成水平纳米线的方法以及由该水平纳米线制备的器件。
背景技术
在过去十年，半导体工业通过从平面CMOS发展为鳍型场效应晶体管(Fin-FET)而改变了晶体管设计。但是，随着试图使最终的CMOS能够缩放而不断缩小鳍片的宽度，由于通道宽度减小而导致通道中不利的变化性和流动性成为难点。克服该问题的一种方式是引入一种称为栅极全包围场效应晶体管(GAA-FET)的新晶体管结构。在GAA-FET设计中，栅极位于完全包裹通道的位置，并且栅极结合了至少一个水平纳米线，由此形成通道的纳米线在从源极连接到漏极时悬浮。这提供了比finFET更好的栅极控制和静电学，从而能够使栅极的长度进一步缩放。
尽管有这些优点，在制备水平纳米线中仍然有要求和挑战。GAA-FET的最终目标是至少有三个平行的纳米线，以增加驱动电流，保持CD缩放在5-7纳米内，并且在所有纳米线上都提供相同的宽度以获得更好的性能。因此，难点在于制备满足这些要求的纳米线。
通常通过从包含交替的牺牲性半导体材料层和半导体纳米线材料层的多层堆叠中选择性除去该牺牲材料层来制备水平纳米线。可使用选择性湿蚀刻来进行选择性去除。US 2013/0161756 A1揭示了通过湿蚀刻选择性蚀刻牺牲SiGe层，从而选择性除去SiGe，但是不除去硅纳米线结构。也可以使用选择性干等离子体蚀刻来进行选择性去除，因此可以先进行选择性氧化。
尽管这些已知技术有助于形成水平纳米线，但它们不能确保满足CD缩放到5-7nm的要求和/或在形成的所有纳米线上提供相同的CD。因此，尽管选择性去除可以导致纳米线的形成，但是它可能无法满足上述要求。而且，交替的要牺牲的半导体材料层和要制备的半导体材料层之间的选择性在具有这种多层堆叠的传入晶片之间也存在不均匀的问题。选择性蚀刻方法虽然产生纳米线，但是可能无法符合上述要求。
因此，在本领域中需要能够形成适用于制造GAA-FET而不会损害器件性能同时又能跟上CMOS制造缩放努力的水平纳米线的方法。
发明内容
本发明的一个目的是提供高效且简单的形成水平纳米线的方法。本发明的另一个目的是形成栅极全包围场效应晶体管(GAA-FET)。
上述目的是通过本发明所述的方法实现的。
在第一方面，本发明涉及形成水平纳米线的方法。该方法包括提供基板和形成水平纳米线。基板包括电介质层和鳍结构。所述鳍结构包括从电介质层突出的部分。该突出部分是部分未掩蔽的，包括由第一材料层与第二材料层重复交替叠置构成的多层堆叠。该形成通过进行一个循环来进行。该循环包括选择性除去第一材料直到第二材料的水平纳米线悬浮在部分未掩蔽的突出部分的剩余部分上方。在该剩余部分上形成牺牲层，同时保持悬浮的水平纳米线不被覆盖。在悬浮的水平纳米线上设置覆盖层，然后除去牺牲层。循环中形成的水平纳米线从顶部开始悬浮，在底部水平纳米线悬浮后除去覆盖层。
本发明一些实施方式的优点在于，该方法能顺序地形成水平纳米线，特别是不止两个水平纳米线，从而使这些纳米线的形成独立于第一材料相对于第二材料的选择性蚀刻的限制。
本发明人已经发现在选择性除去第一材料直到水平纳米线悬浮之后在剩余部分上形成牺牲层、并且在悬浮的水平纳米线上选择性地设置覆盖层能够依次形成水平纳米线。
本发明一些实施方式的优点在于，所述方法能够形成不止两个水平纳米线。
设置覆盖层避免了已经形成的水平纳米线在后续水平纳米线形成过程中发生任何进一步的尺寸变化。
因此，本发明一些实施方式的优点在于，所述方法可以在水平纳米线形成过程中优化并进一步保持其(所需的)直径或所谓的临界尺寸(CD)。
因此，本发明一些实施方式的优点还在于，所述方法能够形成具有基本相同(所需的)直径的水平纳米线，特别是不止两个水平纳米线。
本发明一些实施方式的优点在于，所述方法能够从鳍结构开始形成水平纳米线，其中对于获得具有基本相同(所需的)直径的水平纳米线、特别是不止两个水平纳米线，鳍片的高度和外形不再是挑战。
本发明一些实施方式的优点在于，所述方法与CMOS制造相容。
在一些实施方式中，在形成牺牲层的过程中基板可以旋转。该旋转可沿着垂直于基板的垂直轴进行。
有利地，通过旋转基板，牺牲层将均匀地分布在表面上。此外，旋转可以通过调节旋转速度来控制牺牲层的厚度。具有受控厚度的均匀分布的牺牲层可以均匀地覆盖剩余部分。剩余部分的均匀覆盖使得可以在悬浮的水平纳米线的整个表面上设置覆盖层。
在一些实施方式中，牺牲层可以是旋涂材料，并且可以是自平坦化的。
自平坦化的旋涂材料是有利的，因为这样可以实现剩余部分的均匀覆盖而不产生形貌。无形貌的优点在于可以避免为了提供所需厚度而使用的材料去除工艺，例如回蚀。避免使用材料去除工艺可以防止已经形成的水平纳米线在蚀刻处理中受化学物质作用而发生(所需)直径的变化。
在一些实施方式中，牺牲层可以形成为旋涂碳层(SoC)。
形成SoC层作为牺牲层是有利的，因为该层可以容易地除去而不会损害突出部分的掩蔽部分。突出部分的掩蔽部分的掩模可包括与电介质间隔材料接触的层间电介质。层间电介质和电介质间隔材料的损害可能导致器件性能的下降，这是因为导致栅电极暴露，引起栅电极与源极或漏极区在建立电接触后发生电短路。
在一些实施方式中，选择性除去第一材料可以是循环的，可包括氧化第一材料和第二材料，进行蚀刻处理。可对蚀刻处理的参数加以选择，以相比于第二材料氧化物更快地除去第一材料的氧化物。
有利地，这种循环选择性去除可以相对于第二材料以提高的选择性除去第一材料。
在一些实施方式中，蚀刻处理可以是干等离子体蚀刻处理。
在一些实施方式中，覆盖层可以是金属。
有利的是具有金属覆盖，因为这样可以在除去牺牲层的过程中保护它所覆盖的水平纳米线。这样确保水平纳米线尺寸的保持。
在一些实施方式中，该金属可以是镍、钴或钌。
在优选的实施方式中，该金属可以是镍。
在一些其它实施方式中，该覆盖层可以是金属氧化物。
该金属氧化物可以是高k电介质材料。该高k电介质材料可以是氧化铝、氧化铪、氧化锌、氧化锆或氧化钛。
金属氧化物覆盖层的优点在于它不受循环选择性去除的影响。
在一些实施方式中，选择性设置覆盖层可包括进行无电沉积或原子层沉积。
有利地，通过进行无电或原子层沉积，可以更好地控制覆盖层的厚度。更好地控制覆盖层厚度可以在除去牺牲层的过程中保持水平纳米线的尺寸。
此外，无电沉积是有利的，因为它是低温处理，可以在室温到90℃、优选室温到70℃范围内的温度下进行。而且，它提供选择性沉积。
在一些实施方式中，第一材料可包含Si和Ge，第二材料可包含Si。
在一些实施方式中，第一材料可以是SiGe，第二材料可以是Si。
在一些实施方式中，第一材料可以是SiGe，第二材料可以是Ge。
在一些实施方式中，第一材料可包含Si，第二材料可包含Si和Ge。
在一些实施方式中，第一材料可以是Si，第二材料可以是SiGe。
在一些实施方式中，选择性去除可包括进行湿蚀刻处理。
在一些实施方式中，可使用包含氯化氢的湿蚀刻剂进行湿蚀刻处理。
在一些实施方式中，湿蚀刻剂可由水和氯化氢组成。
在一些实施方式中，如果选择性去除可包括进行该湿蚀刻处理，则包含二元III-V族材料的第一材料的层可以与包含三元III-V族材料的第二材料的层交替并重复叠置，由此制得多层堆叠。
在一些实施方式中，二元III-V族材料可以是InP。
在一些实施方式中，三元III-V族材料可以是InGaAs或GaAsSb。
在一些实施方式中，第一材料和/或第二材料可以用掺杂元素掺杂。
在一些实施方式中，掺杂元素可以是n型或p型掺杂元素。
在一些实施方式中，本发明涉及制备水平栅极全包围纳米线场效应晶体管的方法，该方法包括依据本发明第一方面实施方式形成悬浮的水平纳米线。栅极堆可以设置在悬浮的水平纳米线周围。该栅极堆可包括栅极绝缘体和设置在栅极绝缘体上的栅极金属。
有利的是，所述方法能够形成具有基本相同的优选可缩小到5-7nm的直径的多个水平纳米线，特别是不止2个纳米线。因此，可以满足实现随CMOS即时缩放所需的器件性能的要求。提供多个具有基本相同的可优选缩小到5-7nm的直径的水平纳米线。
在第二个方面，本发明涉及一种半导体结构。该半导体结构包括基板，所述基板包括电介质层和鳍结构。该鳍结构包括从电介质层突出的部分。该突出部分是部分未掩蔽的，由此包括由第一材料层与第二材料层重复交替叠置构成的多层堆叠。该部分未掩蔽的突出部分还包括悬浮在牺牲层上方的第二材料的水平纳米线，至少一个水平纳米线被覆盖层覆盖。该牺牲层覆盖多层堆叠，其中所述层具有不均一的尺寸。
因此，提供一种能有利地顺序形成水平纳米线的半导体结构。该半导体结构适用于制备包括多个水平纳米线、优选不止2个纳米线的水平栅极全包围纳米线场效应晶体管(GAA-FET)。
在一些实施方式中，牺牲层可以形成为旋涂碳层。
在一些实施方式中，水平纳米线的直径可以基本相同。
因此，提供一种能有利地制备具有改善的器件性能的水平栅极全包围纳米线场效应晶体管(GAA-FET)的结构，所述改善的器件性能得益于具有基本相同直径的多个水平纳米线。
在一些实施方式中，水平纳米线的直径的标准偏差可以为2nm。
在一些实施方式中，覆盖层可以是金属。
有利的是，在选择性去除第一层的过程中，金属覆盖层提高了对化学攻击的耐受性，由此可以保持纳米线的直径。
在一些实施方式中，该金属可以是镍、钴或钌。
在优选的实施方式中，该金属是镍。
在一些其它实施方式中，该覆盖层可以是金属氧化物。在一些实施方式中，该金属氧化物可以是高k电介质材料。在一些实施方式中，该高k电介质材料可以是氧化铝、氧化铪、氧化锌、氧化锆或氧化钛。
在一些实施方式中，第一材料可包含Si和Ge，第二材料可包含Si。
在一些实施方式中，第一材料可包含SiGe，第二材料可包含Si。
在一些实施方式中，第一材料可包含SiGe，第二材料可包含Ge。
在一些实施方式中，第一材料可包含Si，第二材料可包含Si和Ge。
在一些实施方式中，第一材料可包含Si，第二材料可包含SiGe。
在一些实施方式中，包含二元III-V族材料的第一材料的层可以与包含三元III-V族材料的第二材料的层交替并重复叠置。
在一些实施方式中，二元III-V族材料可以是InP。
在一些实施方式中，三元III-V族材料可以是InGaAs或GaAsSb。
在一些实施方式中，第一材料和/或第二材料可以用掺杂元素掺杂。
在一些实施方式中，掺杂元素可以是n型或p型掺杂元素。
附图简要说明
所述附图仅为示意性而不具限制性。在附图中，一些元素的尺寸可能被夸大且未按比例尺绘画以用于说明目的。权利要求书中的任何引用符号不应理解为限制本发明的范围。在不同的图中，相同的附图标记表示相同或类似的元件。
图1是表示依据本发明一些实施方式的方法的流程图。
图2a是表示水平纳米线形成的流程图。
图2b是表示依据本发明一个实施方式的选择性除去第一材料的流程图。
图3示意性地显示依据本发明一些实施方式的用于形成水平纳米线的基板。
图4(a)-图4(l)示意性地显示依据本发明一些实施方式的形成水平纳米线的工艺流程。
图5示意性地显示依据本发明一些实施方式形成的包含水平纳米线的半导体结构。
图6示意性地显示依据本发明一些实施方式的在形成水平纳米线的过程中得到的半导体结构。
发明详述
将就具体实施方式并参照某些附图对本发明进行描述，但本发明并不受此限制，仅由权利要求书限定。描述的附图仅是说明性的且是非限制性的。在附图中，一些元素的尺寸可能被夸大且未按比例尺绘画以用于说明目的。所述尺寸和相对尺寸不与本发明实践的实际减小相对应。
应注意，权利要求中使用的术语“包含”不应解释为被限制为其后列出的部分，其不排除其它元件或步骤。因此，其应被理解为指出所述特征、集成、步骤或组分的存在，但这并不排除一种或多种其它特征、集成、步骤或组分或其组合的存在或添加。
说明书中提及的“一个实施方式”或“一种实施方式”是指连同实施方式描述的具体特征、结构或特性包括在本发明的至少一个实施方式中。因此，在说明书中各处出现的短语“在一个实施方式中”或“在一种实施方式中”不一定全部指同一个实施方式，但可能全部都指同一个实施方式。此外，具体特征、结构或特性可以任何合适方式在一个或多个实施方式中组合，这对于本领域普通技术人员而言是显而易见的。
类似地，应理解，在本发明的示例性实施方式的描述中，本发明的不同特征有时组合成一个单一实施方式、特征或其描述，这是为了简化公开内容并帮助理解本发明的一个或多个不同方面。然而，本公开内容中的方法不应被理解为反映一项发明，请求保护的本发明需要比各权利要求中明确引用的具有更多的特征。并且，如同所附权利要求所反映的那样，发明方面包括的特征可能会少于前述公开的一个单一实施方式的全部特征。因此，具体说明之后的权利要求将被明确地纳入该具体说明，并且各权利要求本身基于本发明独立的实施方式。
此外，当本文所述的一些实施方式包括一些但不包括其它实施方式中所包括的其它特征时，不同实施方式的特征的组合应意在包括在本发明范围内，并且形成不同的实施方式，这应被本领域技术人员所理解。例如，在之后的权利要求中，所请求保护的任何实施方式可以任何组合形式使用。
本文的描述中阐述了众多的具体细节。然而应理解，本发明的实施方式可不用这些具体细节进行实施。在其它情况中，为了不混淆对该说明书的理解，没有详细描述众所周知的方法、步骤和技术。
提供以下术语仅以有助于本发明的理解。
除非另有说明，文中所用的术语“牺牲层”表示在工艺流程的某个阶段要被牺牲或除去的层。
除非另有说明，文中所用的术语“悬浮的(suspended)”表示释放的，在全文中可以互换使用。
除非另有说明，文中所用的术语“旋涂(spin-on)”表示通过旋涂涂布技术沉积的一类电介质材料。
除非另有说明，文中所用的术语“覆盖层”表示覆盖水平纳米线的整个暴露表面的层。
除非另有说明，文中所用的术语“暴露的”表示未被保护而裸露于周围环境的层、表面或区域。
除非另有说明，文中所用的术语“CD”指临界尺寸，表示考虑的特征的宽度。
除非另有说明，文中所用的术语“自组装单层(SAM)”表示通过吸附自发形成在表面上并且被组织成或多或少较大的有序区域的分子组装件。SAM材料可具有对基板有强亲和力的头基、尾基和官能端基。通过将头基从气相或液相化学吸附到基板上、然后缓慢组织尾基来形成SAM材料。
除非另有说明，文中所用的术语“室温”表示20℃的温度。
除非另有说明，文中所用的术语“SiGe”表示Si1-xGex，其中x是表示原子百分数的实数。
现在通过对本发明若干实施方式的详细描述来描述本发明。很明显，可根据本领域技术人员的知识构建本发明的其它实施方式，而不背离本发明的技术教示，本发明仅受所附权利要求书的限制。
下文将说明图1，图3和图4a。
图1显示依据本发明一些实施方式的方法的流程图。
图3示意性地倾斜且以三个方向显示依据本发明一些实施方式的用于形成水平纳米线的基板(9)，图4a示意性地显示该基板的截面。在这些图中显示的基板中包含的多层堆叠由第一材料的三层(4)交替且重复地与第二材料的三层(3)叠置来构成。这不应被解释为任何限制性意义，因此，基板中包含的多层堆叠可由不止两层的第一材料交替且重复地与不止两层的第二材料堆叠来构成。以此方式，可以得到不止两个的多个水平纳米线。
方法(800)包括提供(100)基板(9)和形成(200)水平纳米线。
基板(9)包括电介质层(2)和鳍结构(5)(图3和图4a)。在一些实施方式中，基板可以是硅基板。基板(9)还可以硅或绝缘体(SOI)基板，或任何适用于鳍结构生长的基板。电介质层(9)可以是氧化硅层。电介质层(9)可以称为浅沟槽隔离(STI)电介质，可与基板(9)直接接触。鳍结构(5)包括从电介质层(2)突出的部分(5’)和嵌入在电介质层(2)中的非突出部分(5”)。非突出部分(5”)的底部可位于电介质层(2)与基板(9)之间的界面处。还可以位于该界面的上方或下方。非突出部分(5”)的底部可以是平坦的，或者可具有V形。突出部分(5’)是部分未掩蔽的，包含多层堆叠。该多层堆叠由第一材料的层(4)交替且重复地与第二材料的层(3)叠置来构成。
在一些实施方式中，第一材料和/或第二材料可以用掺杂元素掺杂。该掺杂元素可以是n型或p型掺杂元素。通常，硼用作p型掺杂剂，而磷或砷用作n型掺杂剂。
在一些实施方式中，第一材料可包含Si和Ge，第二材料可包含Si。在这些实施方式中，第一材料可例如包含SiGe，第二材料可例如包含Si。
在一些实施方式中，第一材料可包含Si和Ge，第二材料可包含Ge。在这些实施方式中，第一材料可例如是SiGe，第二材料可例如是Ge。
或者，在一些实施方式中，第一材料可包含Si，第二材料可包含Si和Ge。在这些其它实施方式中，第一材料可例如包含Si，第二材料可例如包含SiGe。
在进行数个加工步骤后可得到鳍结构(5)。例如，可通过提供基板(9)并沉积交替且重复的第一材料层和第二材料层来得到所述鳍结构(5)。此外，为了形成鳍结构(5)，可以进行鳍图案化工艺。取决于鳍图案化工艺，可以形成多个鳍结构。提供电介质层(2)可以将鳍结构(5)嵌入到该电介质层(2)中。进行电介质层(2)的回蚀工艺可以导致形成包含从回蚀的电介质层(2)突出的部分的鳍结构(5)，其中所述突出部分包含多层堆叠。鳍结构(5)的突出部分(5’)可以被电介质层共形覆盖(图中未示出)。当存在这种电介质层时，该电介质层常被称为伪电介质层，在形成(200)纳米线之前必须从未掩蔽的突出部分除去。
突出部分(5’)的部分掩蔽由电介质层提供。该部分掩蔽是指掩蔽一部分的突出部分(5’)，包括顶壁和侧壁。因此，该部分掩蔽产生部分未掩蔽的部分。在一些实施方式中，该电介质层可包括水平叠置且互相接触的第一电介质层(10)和第二电介质层(1)。
在一些实施方式中，第一电介质层(10)可以是氧化硅层，而第二电介质层(1)可以是氮化硅层。第二电介质层(1)可用作栅极间隔。
鳍结构(5)的突出部分(5’)可以被电介质层共形覆盖(图中未示出)。在制造水平栅极全包围纳米线场效应晶体管(GAA-FET)中，该电介质层通常称为伪栅极电介质层。当通过置换金属栅极(RMG)方法制造GAA-FET时可使用伪栅极电介质层和伪栅极，其在形成(200)纳米线之前必需从未掩蔽的突出部分除去。
现在参考图2a，该图显示形成(200)水平纳米线的方法的流程图，还参考图4(b)-图4(l)，这些图显示在该方法不同阶段基板的相应截面。纯粹是为了便于理解，不同的层，即使是相同的材料，都显示为不同的数字，但是不应被解释为任何限制意义。
形成水平纳米线通过实施一个循环来进行(图2a)。该循环包括选择性除去(300)第一材料。选择性除去该第一材料，直到第二材料的水平纳米线悬浮在部分未掩蔽的突出部分(5’)的剩余部分上方。水平纳米线从顶部开始悬浮。因此，如图4b所示，第二材料的顶纳米线(11)在第一循环中变为悬浮。
在一些实施方式中，选择性除去(300)第一材料可包括氧化(310)第一材料和第二材料。可进行蚀刻处理，由此可对蚀刻处理的参数加以选择，以相比于第二材料氧化物更快地除去第一材料的氧化物(320)(图2b)。该包括氧化和蚀刻的选择性除去处理可以反复循环，直到第二材料的水平纳米线悬浮在部分未掩蔽的突出部分的剩余部分上方。
在一些实施方式中，该蚀刻处理可以是干等离子体蚀刻处理。
该干等离子体蚀刻处理是有利的，因为第一材料和第二材料在氧化处理中都被氧化。第一材料和第二材料的氧化速率或氧化物厚度可取决于第一材料和第二材料的氧化动力学。因此，该干等离子体蚀刻处理可以相比于第二材料的氧化物更快地除去第一材料的氧化物，由此形成具有所需直径或换言之所需CD的水平纳米线。此外，在制造CMOS器件中，器件之一，p-MOS或n-MOS，需要在加工制造n-MOS或p-MOS的过程中被光刻胶层保护。因此，干等离子体蚀刻更是有利的，因为光刻胶层与干蚀刻方法相容。
在选择性除去过程中进行的氧化和蚀刻处理还会导致多层堆叠的第一材料的其它层发生材料损失(图4b)，因此使它们最终具有与其初始尺寸(4)相比不均一的尺寸(4’)。同时，第二材料的其它层最终也具有与其初始尺寸(3)相比不均一的尺寸(3’)(图4b)。
在另选的实施方式中，第一材料可包含二元III-V族材料，第二材料可包含三元III-V族材料。
在这些另选的实施方式中，选择性去除可包括进行湿蚀刻处理。湿蚀刻处理可除去作为第一材料的二元III-V族材料。
在这些另选的实施方式中，可使用包含氯化氢的湿蚀刻剂进行湿蚀刻处理。
在这些另选的实施方式中，湿蚀刻剂可由水和氯化氢组成。该湿蚀刻剂是有利的，因为可以相对于三元III族氮化物材料选择性蚀刻二元III族氮化物材料。
在这些另选的实施方式中，二元III-V族材料可以是InP。
在这些另选的实施方式中，三元III-V族材料可以是InGaAs或GaAsSb。因此，该湿蚀刻剂可以有利地相对于InGaAs或GaAsSb选择性蚀刻InP。
在这些另选的实施方式中，第一材料和/或第二材料可以用掺杂元素掺杂。
在这些另选的实施方式中，掺杂元素可以是n型或p型掺杂元素。
在这些另选的实施方式中，当鳍结构(5)具有倾斜轮廓时，设置覆盖层(7)带来的益处是保护了已经形成的悬浮的水平纳米线，同时根据该已经形成的悬浮的纳米线的尺寸调节之后悬浮的纳米线的尺寸。这是因为使用湿蚀刻剂仅仅允许相对于第二材料(可以是InGaAs或GaAsSb)层选择性除去第一材料(可以是InP)层，从而形成之后的水平纳米线。但是，为了调节其尺寸，必须蚀刻该水平纳米线。这可以通过干等离子体蚀刻处理来进行，由此在干等离子体蚀刻处理过程中必须保护已经形成的水平纳米线。
在悬浮的水平纳米线(11)以外的部分未掩蔽的突出部分上形成(400)牺牲层(6)。该牺牲层(6)未覆盖悬浮的水平纳米线。因此，当在形成水平纳米线的第一循环过程中形成顶水平纳米线(11)之后形成该牺牲层时，在最顶部的第一悬浮的水平纳米线未被覆盖。
在一些实施方式中，在形成牺牲层的过程中，基板(9)可以沿着垂直于基板(9)主表面的轴旋转。旋转使得牺牲层(6)均匀地分布在该表面上，并且可以通过调节旋转速度来控制其厚度。调节牺牲层(6)的厚度可以使悬浮的水平纳米线保持未覆盖，同时使得其余部分被均匀覆盖。此外，可以自由选择厚度，用于在悬浮的水平纳米线上设置覆盖层(7)。
在一些实施方式中，牺牲层可以是旋涂材料，并且可以是自平坦化的。
由于牺牲层在水平纳米线悬浮后形成，不希望进一步改变悬浮的纳米线的尺寸。自平坦化的旋涂材料的优点在于其避免了产生形貌，同时覆盖了部分未掩蔽的突出部分的剩余部分。无形貌的优点在于，可以省略材料去除处理，由此避免为了除去形貌而使悬浮的纳米线经受回蚀处理，该处理原本可能危害悬浮的水平纳米线的直径。
在一些实施方式中，牺牲层可以形成为旋涂碳层。SOC是自平坦化层，能覆盖剩余部分而无形貌的问题。SOC层易于从基板上除去，因此，不会导致部分掩蔽的电介质层的轮廓的变形的问题。该电介质层可包括水平叠置且互相接触的第一电介质层(10)和第二电介质层(1)。该部分掩蔽的电介质层可用于制造水平栅极全包围纳米线场效应(GAA-FET)晶体管，损害可造成栅电极暴露，导致在建立电接触后栅电极与源极或漏极区发生电短路。
在悬浮的水平纳米线(11)上设置(500)覆盖层(7)(图2a和图4d)。覆盖层(7)覆盖悬浮的水平纳米线(11)的整个表面。
覆盖层(7)的目的是在为了形成之后的水平纳米线所进行的之后的循环中发生的选择性除去第一材料的过程中保护已经形成的悬浮的水平纳米线(11)。因此，设置覆盖层(7)可以在之后的水平纳米线的形成过程中保持悬浮的水平纳米线的尺寸。
此外，设置覆盖层通过保护已经形成的悬浮的水平纳米线提供了在形成之后的水平纳米线所进行的循环选择性除去(300)(图2b)第一材料中增加循环次数的机会。考虑到鳍结构(5)的轮廓可能是倾斜的，使其宽度从顶部到底部逐渐变大，必须增加循环选择性去除中的循环次数，以实现被覆盖层保护的水平纳米线的尺寸。
在一些实施方式中，覆盖层可以是金属。
在一些实施方式中，覆盖层可以是Ni、Co或Ru。
在优选的实施方式中，覆盖层可以是Ni。使用Ni是有利的，因为该金属在通过选择性去除形成之后的纳米线的过程中针对选择性除去第一材料保护了已经形成的水平纳米线。
在另选的实施方式中，该覆盖层(7)可以是金属氧化物。该金属氧化物可以是高k电介质材料。该高k电介质材料可以是氧化铝、氧化铪、氧化锌、氧化锆或氧化钛。使用金属氧化物覆盖层是有利的，因为其不受为了形成水平纳米线所进行的循环选择性去除工艺的影响。
在一些实施方式中，选择性设置覆盖层(7)可通过无电沉积或原子层沉积(ALD)方法来进行。无电沉积或ALD方法是有利的，因为可以沉积具有受控厚度的共形、均匀的覆盖层。在一些实施方式中，设置覆盖层(7)还可包括首先从第一材料层(4)和第二材料层(3)的表面上除去天然氧化物。可通过使用稀氟化氢(HF)的处理来进行该天然氧化物的去除。通过稀HF处理除去天然氧化物使得纳米线的表面成为H-端接的(H-terminated)。
在悬浮的水平纳米线用掺杂元素掺杂的实施方式中，通过无电沉积设置覆盖层(7)可能是有利的。在这些实施方式中，为了无电沉积覆盖层的效率，从第一材料层(4)和第二材料层(3)的表面上除去天然氧化物是有利的。可通过进行稀HF处理来进行天然氧化物的去除。当第二材料层包含Si时，使用无电沉积来提供覆盖层(7)是有利的。因此，例如，当悬浮的水平纳米线由掺杂的Si制备时，使用无电沉积来提供覆盖层(7)是有利的。在这些实施方式中，该覆盖层(7)可以是镍、钴或钌。在一些实施方式中，设置覆盖层(7)可包括施加自组装单层(SAM)(图中未示出)。自组装单层可以作为抑制层施加在第一电介质层(10)和第二电介质层(1)的暴露表面上，但是不施加在暴露的牺牲层(6)上，从而便于简单且直接地在悬浮的水平纳米线上设置覆盖层。当SAM用作抑制层时，选择SOC作为牺牲层(6)提供了进一步的优点，使得其不受SMA层影响，因此SAM层不会沉积在SOC牺牲层(6)上。
当SAM层用作抑制层时，可无电沉积或ALD方法来设置覆盖层(7)。在一些实施方式中，当第二材料层含Si时，使用无电沉积是有利的。因此，例如，当悬浮的水平纳米线由掺杂的Si制备时，使用无电沉积来设置覆盖层(7)，包括施加自组装单层(SAM)是有利的。在这些实施方式中，该覆盖层(7)可以是镍、钴或钌。
在一些实施方式中，当ALD方法用于设置金属覆盖层(7)，包括施加SAM层时，覆盖层(7)可以是镍、钴或钌，第二材料可包含Si或者可包含三元III-V族材料。
或者，在这些实施方式中，当使用ALD方法时，覆盖层(7)也可以是金属氧化物，该金属氧化物可以是氧化铝、氧化铪、氧化锌、氧化锆或氧化钛。金属氧化物可以通过ALD方法直接作为金属氧化物提供。或者，通过ALD方法提供金属氧化物的金属，然后该金属氧化，从而得到金属氧化物覆盖层(7)。
在悬浮的水平纳米线不用掺杂元素掺杂的实施方式中，仍然可通过无电沉积来设置覆盖层(7)。这可以通过使用第二SAM层来实现，得益于通过稀HF处理除去天然氧化物，所述第二SAM层可以被设置在H封端的纳米线上。设置第二SMA层使得覆盖层可以被沉积在纳米线上。
在这些实施方式中，第二材料层可包含Si。因此，悬浮的水平纳米线可由掺杂的Si制备。
在之后的形成后续水平纳米线的循环中开始选择性除去第一材料之前，从剩余部分除去(600)牺牲层(6)(图2a和图4e)。可使用氧等离子体进行干等离子体蚀刻处理来除去牺牲层。该氧等离子体不会损害基板(9)的暴露表面。此外，因为已经悬浮的水平纳米线(11)被覆盖层(7)覆盖，所以也是被保护的，因此其尺寸得以保持。因此，牺牲层(6)去除后，形成水平纳米线的第一循环完成，由此形成顶部纳米线(图4e)。
图4f-图4i示意性地显示如何完成另一个循环以形成之后的水平纳米线，其中该之后的纳米线在该另一个循环结束时也选择性地被覆盖层(7)覆盖。施加最后一次循环选择性除去部分未掩蔽的突出部分的剩余部分的第一材料导致形成底部水平纳米线。该最终循环选择性去除也提供了对底部水平纳米线的尺寸的调节，使其与之前形成的水平纳米线的尺寸一致。在形成该底部水平纳米线(图4j)之后，覆盖之前形成的水平纳米线的覆盖层(7)被除去(图4k)。形成水平纳米线，由此它们具有基本相同的直径。具有基本相同的直径或尺寸是指水平纳米线的直径的标准偏差为2nm。
水平纳米线的(所需)直径作为CMOS制造中的技术节点的函数确定。通过循环选择性去除工艺实现对水平纳米线直径的控制。其验证可通过截面扫描电子显微镜(X-SEM)或透射电子显微镜(TEM)来进行。
可通过进行湿蚀刻处理来除去覆盖层(7)。该湿蚀刻处理可使用HCl进行。
鳍结构(5)的突出部分(5’)的掩蔽部分被保护，以抵抗形成悬浮的水平纳米线(11,12,13)过程中的选择性去除。因此，即使在形成悬浮的水平纳米线(11,12,13)后，多层堆叠的第一材料层和第二材料层仍然以相互之间交替且重复地叠置的形式存在。
在一些实施方式中，本发明涉及制造水平栅极全包围纳米线场效应晶体管(GAA-FET)的方法。该方法可包括依据本发明第一方面的实施方式形成悬浮的水平纳米线(11,12,13)(图4k和图5)。可提供围绕悬浮的水平纳米线(11,12,13)的栅极堆叠(8)(图4l)。该栅极堆叠可包括栅极绝缘体和设置在栅极绝缘体上的栅极金属。该栅极绝缘体可以是高k电介质层。该栅极金属可以是还包含致力于有效功函数调节的层的栅极金属堆叠。
在这些实施方式中，当第一材料包含Si和Ge且第二材料包含Si时，所制备的水平GAA纳米线FET将是n-MOS器件。这是因为选择性除去第一材料将导致形成包含Si的水平纳米线。在一些实施方式中，第一材料可以是Si(1-x)Gex，第二材料可以是Si。在这些实施方式中，Si(1-x)Gex中Ge的原子％(x)可以为25％、50％或75％。因此，在一些实施方式中，第一材料可以是具有25原子％Ge的Si(1-x)Gex，第二材料可以是Si。具有25原子％Ge的Si(1-x)Gex更适于Si上的外延生长。
在另选的实施方式中，第一材料可以是具有75原子％Ge的Si(1-x)Gex。在这些另选的实施方式中，第二材料可以是Ge。具有75原子％Ge的SiGe更适于Ge上的外延生长。
另一方面，当第一材料包含Si且第二材料包含Si和Ge时，所制备的水平GAA纳米线FET将是p-MOS器件。这是因为选择性除去第一材料将导致形成包含Si和Ge的水平纳米线。
类似地，当使用包含二元III-V族材料的第一材料层与包含三元III-V族材料的第二材料层交替且重复叠置形成的多层堆叠时，在除去二元III-V族材料(可以是InP)后，所制备的水平GAA纳米线FET将是p-MOS器件或n-MOS器件。当第二材料层包含InGaAs时，所得水平GAA纳米线FET将是n-MOS器件，而如果第二材料包含GaAsSb，所得水平GAA纳米线FET将是p-MOS器件。
下面参考图6，该图示意性地显示依据本发明第二方面的半导体结构(400)。
该半导体结构(400)包括基板，所述基板包括电介质层(2)和鳍结构(5)。所述鳍结构(5)包括从电介质层(2)突出的部分(5’)。该突出部分是部分未掩蔽的，从而包含多层堆叠。该多层堆叠由第一材料的层(4)交替且重复地与第二材料的层(3)叠置来构成。该部分未掩蔽的突出部分还包括悬浮在牺牲层(6)上方的第二材料的水平纳米线(11,12)，至少一个水平纳米线(11)被覆盖层(7)覆盖。牺牲层(6)覆盖多层堆叠，由此第一材料的层(4”)交替且重复地与第二材料的层(3”)堆叠。层(3”,4”)具有不均一的尺寸。不均一的尺寸是指层(3”,4”)的尺寸相互之间不一致。突出部分(5’)的部分掩蔽的部分具有多层堆叠，由此交替层(3,4)具有均一的尺寸。
在一些实施方式中，牺牲层(6)可以是旋涂碳层。
该半导体结构是有利的，因为这样可以依次形成多个水平纳米线。因此，更有利于制造水平栅极全包围纳米线场效应晶体管(GAA-FET)。
在一些实施方式中，非突出部分(5”)的底部可位于电介质层(2)与基板(9)之间的界面处。还可以位于该界面的上方或下方。非突出部分(5”)的底部可以是平坦的，或者可具有V形。
突出部分(5’)的部分掩蔽由电介质层提供。该部分掩蔽是指掩蔽一部分的突出部分(5’)，包括顶壁和侧壁。因此，该部分掩蔽产生部分未掩蔽的部分。在一些实施方式中，该电介质层可包括水平叠置且互相接触的第一电介质层(10)和第二电介质层(1)。
在一些实施方式中，第一电介质层(10)可以是氧化硅层，而第二电介质层(1)可以是氮化硅层。
在一些实施方式中，水平纳米线(11,12)的直径可以基本相同。
因此，半导体结构使得可以依次形成具有基本相同的直径的多个水平纳米线。因此，有利于制备具有改善的器件性能的水平栅极全包围纳米线场效应晶体管(GAA-FET)，所述改善的器件性能得益于具有基本相同直径的多个水平纳米线。在水平栅极全包围纳米线场效应晶体管(GAA-FET)中，电流通过这些纳米线中每一个传输。因此，具有基本相同的直径可以减少电流失真，从而改善器件性能。
在一些实施方式中，覆盖层(7)可以是金属。
覆盖层(7)的存在表明水平纳米线具有所需的直径，因此其存在是有利的，因为它维持了水平纳米线的尺寸。
在一些实施方式中，该金属可以是Ni、Co或Ru。
在优选的实施方式中，该金属是Ni。
在另选的实施方式中，覆盖层(7)可以是金属氧化物。该金属氧化物可以是高k电介质材料。该高k电介质材料可以是氧化铝、氧化铪、氧化锌、氧化锆或氧化钛。
在一些实施方式中，第一材料可包含Si和Ge，第二材料可包含Si。在这些实施方式中，第一材料可包含SiGe，而第二材料可包含Si。
在一些实施方式中，第一材料可以是Si(1-x)Gex，第二材料可以是Si。在这些实施方式中，Si(1-x)Gex中Ge的原子％(x)可以为25％、50％或75％。因此，在一些实施方式中，第一材料可以是具有25原子％Ge的Si(1-x)Gex，第二材料可以是Si。
在一些实施方式中，第一材料可包含Si和Ge，第二材料可包含Ge。在这些实施方式中，第一材料可例如是SiGe，第二材料可例如是Ge。
在一些实施方式中，第一材料可以是具有75原子％Ge的Si(1-x)Gex。在这些实施方式中，第二材料可以是Ge。
在另选的实施方式中，第一材料可包含二元III-V族材料，第二材料可包含三元III-V族材料。
在这些另选的实施方式中，二元III-V族材料可以是InP。
在这些另选的实施方式中，三元III-V族材料可以是InGaAs或GaAsSb。
在一些实施方式中，该第一材料和/或该第二材料可以用掺杂元素掺杂。
在一些实施方式中，掺杂元素可以是n型或p型掺杂元素。

Claims (16)

1.一种形成水平纳米线的方法，所述方法包括：
-提供基板(9)，所述基板(9)包括电介质层(2)和鳍结构(5)，所述鳍结构(5)包括从电介质层(2)突出的部分(5’)，所述突出的部分(5’)部分未掩蔽且包含由第一材料层(4)交替且重复地与第二材料层(3)叠置构成的多层堆叠，和
-形成水平纳米线(11,12,13)，
其中，所述形成通过进行一个循环来进行，所述循环包括：
-选择性除去第一材料，直到第二材料的水平纳米线悬浮在部分未掩蔽的突出部分(5’)的剩余部分上方，
-在该剩余部分上形成牺牲层(6)，同时保持所述悬浮的水平纳米线未被覆盖，
-在悬浮的水平纳米线上选择性设置覆盖层(7)，然后
-除去牺牲层(6),
由此，循环中形成的水平纳米线从顶部开始悬浮，在底部水平纳米线悬浮后除去覆盖层(7)。
2.如权利要求1所述的方法，其特征在于，所述基板(9)在形成牺牲层的过程中旋转。
3.如权利要求1或2所述的方法，其特征在于，牺牲层(6)是旋涂材料，并且是自平坦化的。
4.如权利要求3所述的方法，其特征在于，牺牲层(6)形成为旋涂碳层。
5.如上述权利要求中任一项所述的方法，其特征在于，选择性除去第一材料是循环的，且包括：
-氧化第一材料和第二材料，和
-进行蚀刻处理，由此对蚀刻处理的参数加以选择，以相比于第二材料的氧化物更快地除去第一材料的氧化物。
6.如权利要求5所述的方法，其特征在于，所述蚀刻处理是干等离子体蚀刻处理。
7.如上述权利要求中任一项所述的方法，其特征在于，覆盖层(7)是金属。
8.如上述权利要求中任一项所述的方法，其特征在于，选择性设置覆盖层(7)包括进行无电沉积或原子层沉积。
9.如上述权利要求中任一项所述的方法，其特征在于，第一材料包含Si和Ge，第二材料包含Si。
10.如上述权利要求中任一项所述的方法，其特征在于，第一材料包含Si，第二材料包含Si和Ge。
11.一种制造水平栅极全包围纳米线场效应晶体管的方法，所述方法包括：
-依据权利要求1-10中任一项所述形成悬浮的水平纳米线(11,12,13)，和
-提供围绕悬浮的水平纳米线(11,12,13)的栅极堆叠(8)，所述栅极堆叠包括栅极绝缘体和设置在栅极绝缘体上的栅极金属。
12.一种半导体结构(400)，所述结构包括：
-包含电介质层(2)的基板(9)，
-鳍结构(5)，所述鳍结构(5)包括从电介质层(2)突出的部分(5’)，所述突出的部分(5’)部分未掩蔽，由此包含由第一材料层(4)交替且重复地与第二材料层(3)叠置构成的多层堆叠，
其中：
部分未掩蔽的突出部分(5’)还包括：
-第二材料的水平纳米线(11,12)，至少一个水平纳米线(11)被覆盖层(7)覆盖，和
-水平纳米线(11,12)悬浮在覆盖多层堆叠的牺牲层(6)上方，其中层(3”,4”)具有不均一的尺寸。
13.如权利要求12所述的结构，其特征在于，牺牲层形成为旋涂碳层。
14.如权利要求12或13所述的结构，其特征在于，水平纳米线(11,12)的直径基本相同。
15.如上述权利要求12-14中任一项所述的结构，其特征在于，覆盖层(7)是金属。
16.如上述权利要求12-15中任一项所述的结构，其特征在于，第一材料包含Si和Ge，第二材料包含Si。
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