CN106373997A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体制造的方法包括在衬底上方形成介电层。在介电层上形成伪栅极结构，伪栅极结构限定了伪栅极介电区域。蚀刻未包括在伪栅极介电区域中的部分介电层以形成介电回蚀刻区域。在部分介电回蚀刻区域上形成间隔件元件，间隔件元件邻接伪栅极结构并且限定了间隔件介电区域。伪栅极介电区域的高度大于间隔件介电区域的高度。在衬底中形成凹进部分，在凹进部分上方选择性地生长应变材料以形成邻近间隔件介电区域的应变凹进区域。去除伪栅极结构和伪栅极介电区域。形成栅电极层和栅极介电层。本发明的实施例还涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路，更具体地，涉及具有鳍结构的半导体器件及其制造工艺。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET器件通常包括具有高高宽比的半导体鳍，并且在该半导体鳍中形成半导体晶体管器件的沟道和源极/漏极(S/D)区域。在鳍结构上方以及沿着鳍结构的侧面(例如，包裹)形成栅极，利用沟道和S/D区域的增大的表面积的优势，以产生更快、更可靠和更易控制的半导体晶体管器件。在一些器件中，FinFET的S/D部分中的应变材料(例如，利用硅锗(SiGe)、碳化硅(SiC)和/或磷化硅(SiP))可以用于增强载流子迁移率。
发明内容
本发明的实施例提供了一种半导体制造的方法，包括：在衬底上方形成介电层；在所述介电层上形成第一伪栅极结构，从而使得所述介电层包括设置在所述第一伪栅极结构下方并且由所述第一伪栅极结构限定的第一栅极介电区域；蚀刻未包括在所述第一栅极介电区域中的部分所述介电层以形成邻近所述第一栅极介电区域的介电回蚀刻区域；在部分所述介电回蚀刻区域上和所述第一伪栅极结构的侧壁上形成第一间隔件元件，其中，所述第一间隔件元件邻接所述第一伪栅极结构，部分所述介电回蚀刻区域包括设置在所述第一间隔件元件下方并且由所述第一间隔件元件限定的第一间隔件介电区域，并且所述第一栅极介电区域的高度大于所述第一间隔件介电区域的高度；在所述衬底中形成第一凹进部分；在所述衬底中的所述第一凹进部分上方选择性地生长应变材料以形成第一应变凹进区域，其中，所述第一应变凹进区域邻近所述第一间隔件介电区域；去除所述第一伪栅极结构和所述第一栅极介电区域以形成第一开口；以及在所述第一开口中形成包括栅电极层和栅极介电层的第一栅极结构。
本发明的另一实施例提供了一种半导体制造的方法，包括：在衬底上方形成第一介电层；在所述第一介电层上形成第一伪栅极结构，从而使得所述第一介电层包括设置在所述第一伪栅极结构下方并且由所述第一伪栅极结构限定的第一栅极介电区域；在部分所述第一介电层上和所述第一伪栅极结构的侧壁上形成第一间隔件元件，其中，所述第一间隔件元件邻接所述第一伪栅极结构，并且部分所述第一介电层包括设置在第一间隔件元件下方并且由所述第一间隔件元件限定的第一间隔件介电区域；在所述衬底中形成第一凹进部分；在所述衬底中的所述第一凹进部分上方选择性地生长应变材料以形成第一应变凹进区域，其中，所述第一应变凹进区域邻近所述第一间隔件介电区域；去除所述第一伪栅极结构；在所述第一栅极介电区域上形成第二介电层；去除所述第二介电层和所述第一栅极介电区域以形成第一开口；以及在所述第一开口中形成包括栅电极层和栅极介电层的第一栅极结构。
本发明的又一实施例提供了一种半导体器件，包括：第一结构，包括设置在衬底上方的第一栅极结构、邻接所述第一栅极结构的第一间隔件元件、位于衬底中邻近所述第一栅极结构的凹进部分上方的第一应变凹进区域；以及第二结构，包括设置在所述衬底上方的第二栅极结构、邻近所述第二栅极结构的第二间隔件元件以及位于所述衬底中邻近所述第二栅极结构的凹进部分上方的第二应变凹进区域，其中：所述第一栅极结构包括设置在所述衬底上方和第一栅电极下面的第一栅极介电区域；所述第二栅极结构包括设置在所述衬底上方和第二栅电极下面的第二栅极介电区域，第一间隔件介电区域，设置在所述衬底上方和所述第一间隔件元件下面，第二间隔件介电区域，设置在所述衬底上方和所述第二间隔件元件下面，所述第二栅极介电区域的高度大于所述第二间隔件介电区域的高度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了更清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图8B示出了根据本发明的一个实施例的用于制造FinFET器件的示例性顺序工艺。
图9至图15B示出了根据本发明的另一个实施例的用于制造FinFET器件的示例性顺序工艺。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清晰的目的，各个部件可以以不同的比例任意地绘制。
而且，为便于描述，在此可以使用诸如“在…之下“、”在…下方“、”下部“、”在…之上“、”上部“等的空间相对术语，以描述如图所示一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成“。
如上面提到的，在鳍结构上方以及沿着鳍结构的侧面(例如，包裹)形成栅极，利用沟道和S/D区域的增大的表面积的优势，以产生更快、更可靠和更易控制的半导体晶体管器件。实现栅极的一种工艺称为“后栅极“或”替换栅极“方法。在这样的工艺中，最初形成伪(例如，多晶硅)栅极，实施与半导体器件相关的各个工艺，以及随后去除伪栅极并且用栅极(例如，金属栅极)代替。在去除伪栅极的工艺期间，邻近伪栅极的间隔件元件下方的间隔件介电区域中的区域可能会变窄。由于间隔件介电区域的较窄区域，因此可能会去除S/D部分中的应变材料，因而产生了侵蚀S/D和隔离差的栅极。
图1A至图8B示出了用于制造具有鳍结构的半导体FET器件(FinFET)的示例性工艺。应该理解，可以在由图1A至图8B示出的操作之前、期间和之后提供额外的操作，以及对于方法的附加实施例，可以替换或消除以下所描述的一些操作。操作的顺序可以互换。
如图1A所示，在衬底上的核心区域上方和外围区域上方制造鳍结构。在一些实施例中，核心区域指的是电子系统中的部分核心电路，该部分核心电路主要执行逻辑操作，并且外围区域指的是电子系统中的部分外围电路(例如，I/O电路)，该部分外围电路执行例如数据输入和数据输出的操作。图1A是根据一个实施例的处于制造工艺的各个阶段的一个阶段的FinFET器件的示例性立体图。图1B是沿着图1A的线a-a的示例性截面图。
鳍结构12包括对应于核心区域的第一鳍结构121和对应于外围区域的第二鳍结构122。为了说明，在图1A中虽然第一鳍结构121和第二鳍结构122设置为彼此邻近(作为相同的鳍结构12的部分)，但是第一鳍结构121和第二鳍结构122不必设置为彼此邻近，并且第一鳍结构121和第二鳍结构122可以设置在半导体器件的不同区域中并且分别形成。鳍结构12形成在衬底10上方并且突出于隔离绝缘层11。为了制造鳍结构，通过例如热氧化工艺和/或化学汽相沉积(CVD)工艺在衬底10上方形成掩模层。例如，衬底10是p-型硅衬底。在其它实施例中，衬底10是n-型硅衬底。在一些实施例中，例如，掩模层包括垫氧化物(例如，氧化硅)层和氮化硅掩模层。
可选地，衬底10可以包括诸如锗的另一元素半导体；化合物半导体，包括IV-IV族化合物半导体(诸如SiC和SiGe)、III-V族化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以突出于SOI衬底的硅层或可以突出于SOI衬底的绝缘层。对于后一种情况，SOI衬底的硅层用于形成鳍结构。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已适当掺杂有杂质的各个区域(例如，p-型或n-型电导率)。
在这个实施例中，块状硅晶圆用作起始材料并且构成衬底10。然而，在一些实施例中，其它类型的衬底可以用作衬底10。例如，绝缘上硅(SOI)晶圆可以用作起始材料，并且SOI晶圆的绝缘层构成衬底10以及SOI晶圆的硅层用于鳍结构12。
垫氧化物层可以通过使用热氧化或CVD工艺形成。氮化硅掩模层可以通过诸如溅射法的物理汽相沉积(PVD)、CVD、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其它工艺形成。
在一些实施例中，垫氧化物层的厚度在从约2nm至约15nm的范围内，并且氮化硅掩模层的厚度在从约2nm至约50nm的范围内。在掩模层上方还形成掩模图案。例如，掩模图案为通过光刻操作形成的光刻胶图案。
通过使用掩模图案作为蚀刻掩模，形成了垫氧化物层和氮化硅掩模层的硬掩模图案。在一些实施例中，硬掩模图案的宽度在从约5nm至约40nm的范围内。在某些实施例中，硬掩模图案的宽度在从约7nm至约12nm的范围内。
通过使用硬掩模图案作为蚀刻掩模，使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底10图案化为鳍结构12。鳍结构12的高度(Ht)在从约20nm至约300nm的范围内。在某些实施例中，鳍结构12的高度在从约30nm至约150nm的范围内。当鳍结构的高度不一致时，从衬底的高度可以从对应于鳍结构的平均高度的平面测量。鳍结构12的宽度在从约5nm至15nm的范围内。
如图1A所示，一个鳍结构12在Y方向上延伸。然而，鳍结构的数量不限于一个。数量可以是两个，三个，四个或五个或更多。此外，一个或多个伪鳍结构可以设置为邻近鳍结构12的两侧以提高图案化工艺中的图案保真度。在一些实施例中，鳍结构12的宽度在从约4nm至约40nm的范围内，以及在某些实施例中，鳍结构12的宽度在从约5nm至约15nm的范围内。在一些实施例中，鳍结构12的高度(Ht)在从约20nm至约300nm的范围内，以及在其它实施例中，鳍结构12的高度在从约30nm至约150nm的范围内。然而，本领域技术人员将认识到，贯穿说明书列举的尺寸和值仅仅是实例，并且可以改变以适应不同规模的集成电路。
在形成鳍结构之后，在鳍结构12上方形成隔离绝缘层11。隔离绝缘层11包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的一层或多层诸如氧化硅、氮氧化硅或氮化硅的绝缘材料。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。
使可流动膜固化和退火多于一次。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层11可以由SOG、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)的一层或多层形成。
在鳍结构12上方形成隔离绝缘层11之后，实施平坦化操作以去除部分隔离绝缘层11和掩模层(垫氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。之后，如图1A所示，进一步去除隔离绝缘层11，从而暴露将成为沟道层12A的鳍结构12的上部。
在某些实施例中，可以使用湿蚀刻工艺实施隔离绝缘层11的部分去除，例如，将衬底浸在氢氟酸(HF)中。在其它实施例中，可以使用干蚀刻工艺实施隔离绝缘层11的部分去除。例如，可以使用CHF3或BF3用作蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层11之后，可以实施例如退火工艺的热工艺，以提高隔离绝缘层11的质量。在某些实施例中，通过在诸如N2、Ar或He环境的惰性气体环境中在从约900℃至约1050℃的范围内的的温度下使用快速热退火(RTA)实施热工艺约1.5S至约10S。
如图1A和图1B所示，形成第一伪栅极结构60和第二伪栅极结构60B。
介电层20和多晶硅层形成在隔离绝缘层11和暴露的鳍结构12上方，并且之后实施图案化操作以获得第一伪栅极结构60和第二伪栅极结构60B。第一伪栅极结构60包括由多晶硅制成的第一伪栅电极层50和伪栅极介电区域20A。第二伪栅极60B包括由多晶硅制成的第二伪栅电极层50B和伪栅极介电区域20B。
在一些实施例中，通过使用包括两个层30、40的硬掩模32实施图案化第一伪栅极结构60中的多晶硅层。在一些实施例中，第一层30可以是氧化硅层，以及第二层40可以是氮化硅层。在其它实施例中，第一层30可以是氮化硅层，以及第二层40可以是氧化硅层。在一些实施例中，也通过使用包括氮化硅层40B和氧化硅层30B的硬掩模32B实施图案化第二伪栅极结构60B中的多晶硅层。在其它实施例中，氮化硅层和氧化硅层的顺序可以颠倒。
伪栅极介电层20可以是通过热氧化、CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成的氧化硅。在一些实施例中，介电层20可以包括一层或多层诸如氧化铪(HfO2)的高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。在一些实施例中，栅极介电层20的厚度在从约3nm至约4nm的范围内。也就是说，伪栅极介电区域20A的高度(H)在从约3nm至约4nm的范围内。第一伪栅极结构60的第一侧壁和第二侧壁限定伪栅极介电区域20A，并且第一侧壁和第二侧壁基本垂直于介电层20的顶面延伸。也就是说，伪栅极介电区域20A的宽度(W2)与伪栅电极层50的宽度(W1)相同。
在一些实施例中，第一伪栅电极层50和第二伪栅电极层50B可以包括单层或多层结构。第一伪栅电极层50和第二伪栅电极层50B可以包括多晶硅和/或其它合适的层。第一伪栅电极层50和第二伪栅电极层50B可以通过沉积多晶硅层形成。之后可以将多晶硅层图案化和蚀刻成多晶硅栅电极。第一伪栅电极层50和第二伪栅电极层50B可以使用诸如ALD、CVD、PVD、镀、图案化或它们的组合的合适的工艺形成。在本实施例中，第一伪栅电极层50和第二伪栅电极层50B的宽度在从约20nm至约300nm的范围内。在一些实施例中，第一伪栅电极层50和第二伪栅电极层50B的厚度在从约25nm至约240nm的范围内。在一些实施例中，第二伪栅电极层50B的宽度(W3)大于第一伪栅电极层50的宽度。
如图2所示，使用对硬掩模32具有选择性的蚀刻工艺(湿蚀刻、干蚀刻、等离子体蚀刻等)部分地蚀刻部分介电层20，以形成介电回蚀刻区域22。介电回蚀刻区域22是除了伪栅极介电区域20A和栅极介电区域20B之外并且邻近伪栅极介电区域20A和栅极介电区域20B的区域。蚀刻工艺可以包括通过一个或多个蚀刻周期去除介电层20。每个蚀刻周期可以包括去除0.5nm至1nm的介电层。去除的介电层20的总厚度在从约1nm至约3nm的范围内。也就是说，伪栅极介电区域20A或栅极介电区域20B的高度(H)和介电回蚀刻区域22的高度(h)之间的高度差在从约1nm至约3nm的范围内。在一些实施例中，可以在介电回蚀刻区域22中实施诸如氧化、氮化或离子注入(例如，碳离子)的表面处理工艺，。
如图3所示，在伪栅极结构60和60B上方以及部分介电回蚀刻区域22上分别形成间隔件元件70A、70B、71A和71B。在这个实施例中，间隔件元件70A和70B包括两层间隔件元件层。间隔件元件层的厚度可以在大约2nm和大约5nm之间。在其它实施例中，间隔件元件层的厚度可以大于大约5nm。间隔件元件层的数量不限于两个。间隔件元件层的数量可以是一个、三个、四个、五个或更多。间隔件元件70A和70B分别设置为邻近伪栅极结构60的两个主要垂直侧面，诸如第一侧壁60S1和第二侧壁60S2。间隔件元件70A和70B设置为分别面向源极区域80A和漏极区域80B。间隔件元件层可以包括氮化硅、氧化硅、氮氧化硅、SiCN、SiOCN和/或其它合适的介电材料的一层或多层。间隔件元件层的两层的材料在一些实施例中可以不同，以及在其它实施例中可以相同。
在一些实施例中，根据分别参照间隔件元件70A和70B所描述的细节形成间隔件元件71A和71B。在一些实施例中，间隔件元件71A和71B由与间隔件元件70A和70B相同的操作同时形成。间隔件元件71A和71B分别设置为邻近第二伪栅极结构60B的两个主要垂直侧面，诸如第三侧壁61S1和第四侧壁61S2。间隔件元件71A和71B设置为分别面向源极区域80C和漏极区域80D。
间隔件元件70A的第一侧壁和第二侧壁限定间隔件介电区域22A，并且第一侧壁和第二侧壁基本垂直于间隔件介电区域22A的顶面延伸。间隔件元件70B的第一侧壁和第二侧壁限定间隔件介电区域22B，并且第一侧壁和第二侧壁基本垂直于间隔件介电区域22B的顶面延伸。也就是说，间隔件介电区域22A或22B的宽度分别等于或小于间隔件元件70A或70B的宽度。
类似地，间隔件元件71A的第一侧壁和第二侧壁限定间隔件介电区域22C，并且第一侧壁和第二侧壁基本垂直于间隔件介电区域22C的顶面延伸。间隔件元件71B的第一侧壁和第二侧壁限定间隔件介电区域22D，并且第一侧壁和第二侧壁基本垂直于间隔件介电区域22D的顶面延伸。也就是说，间隔件介电区域22C或22D的宽度分别等于或小于间隔件元件71A或71B的宽度。
随后向下蚀刻图3中的第一鳍结构121和第二鳍结构122以形成一个或多个凹进部分(未示出)。在一些实施例中，使用一对间隔件元件70A和70B(和第一伪栅极结构60)作为硬掩模，实施偏置蚀刻工艺以使未被保护或暴露的沟道层12A的顶面凹进，以形成第一鳍结构121的凹进部分。类似地，使用一对间隔件元件71A和71B(和第二伪栅极结构60B)作为硬掩模，实施偏置蚀刻工艺以使未被保护或暴露的沟道层12A的顶面凹进，以形成第二鳍结构122的凹进部分。
如图3所示，应变材料可以选择性地生长在凹进部分上方并且延伸在沟道层12A的顶面上方。在至少一个实施例中，当FinFET是n-型FinFET时，通过LPCVD工艺外延生长诸如碳化硅(SiC)和SiP的应变材料以形成源极区域80A或80C和漏极区域80B或80D。在至少另一个实施例中，当FinFET是p-型FinFET时，通过LPCVD工艺外延生长诸如硅锗(SiGe)的应变材料以形成源极区域80A或80C和漏极区域80B或80D。美国专利第8440517号公开了用于在鳍结构中制造具有应变材料(或压力源)的凹进S/D结构的一般操作，其全部内容结合于此作为参考。
如图4所示，附加间隔件元件层70C和70D可以形成为分别邻近间隔件元件70A和70B，诸如邻近侧壁60S3和60S4。在形成源极/漏极区域80A和80B之后形成附加间隔件元件层70C和70D。参照图3所讨论的，可以使用与用于在间隔件元件70A和70B中形成间隔件元件层相同的材料和相同的操作形成附加间隔件元件层70C和70D。附加间隔件元件层的厚度可以在大约2nm和大约5nm之间。在其它实施例中，附加间隔件元件层70C和70D的厚度可以大于5nm。附加间隔件元件层的数量不限于两个。附加间隔件元件层的数量可以是一个、三个、四个或五个或更多。此外，附加间隔件元件层70C和70D设置为邻近伪栅电极50的两个主要侧面。附加间隔件元件层可以包括氮化硅、氧化硅、氮氧化硅、SiCN、SiOCN和/或其它合适的介电材料的一层或多层。在一些实施例中，可以在形成源极区域80A之前形成附加间隔件元件层70C。在形成漏极区域80B之后形成附加间隔件元件层70D。
在一些实施例中，分别根据参照附加间隔件元件层70C和70D所描述的细节形成附加间隔件元件层71C和71D。在一些实施例中，通过与附加间隔件元件层70C和70D相同的操作形成附加间隔件元件层71C和71D。
在一些实施例中，层间介电(ILD)层90可以形成在部分沟道层12A、源极区域80A、80C和漏极区域80B、80D上方。ILD层90可以通过化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、旋涂沉积、物理汽相沉积(PVD或溅射)或其它合适的方法形成。ILD层90可以包括氧化硅、氮氧化硅、低k材料和/或其它合适的电介质。ILD层90可以形成在第一伪栅极结构60和第二伪栅极结构60B上并且围绕第一伪栅极结构60和第二伪栅极结构60B。ILD层90可以一致实施沉积和化学机械抛光(CMP)工艺以平坦化材料。第一伪栅极结构60和第二伪栅极结构60B可以用作用于CMP工艺的平坦化停止件。换句话说，CMP工艺可以停止于第一伪栅极结构60和第二伪栅极结构60B的顶面的暴露。在一些实施例中，通过CMP工艺从第一伪栅极结构60去除硬掩模32和部分间隔件元件70A、70B和/或附加间隔件元件层70C、70D。在一些实施例中，通过CMP工艺从第二伪栅极结构60B去除硬掩模32B和部分间隔件元件71A、71B和/或附加间隔件元件层71C、71D。
如图5至图6所示，去除第一伪栅极结构60。去除第一伪栅极结构60可以包括如图5所示地去除伪栅电极50和如图6所示地去除伪栅极介电区域20A。去除第一伪栅极结构60在间隔件元件70A和间隔件元件70B之间提供开口，在该开口内将形成金属栅极，正如在替换栅极工艺中通常实施的。例如，可以通过蚀刻溶液(诸如氨水和/或其它合适的蚀刻剂)去除伪栅电极50。在可选实施例中，可以通过合适的干蚀刻工艺去除伪栅电极50。示例性蚀刻剂包括氯基蚀刻剂。
在一些实施例中，可以使用蚀刻工艺(湿蚀刻、干蚀刻、等离子体蚀刻等)去除伪栅极介电区域20A。去除伪栅极介电区域20A可以暴露沟道层12A的顶面。应该指出，间隔件介电区域22A和22B分别保留在沟道层12A上且在间隔件元件70A和间隔件元件70B下面。
如图5至图6所示，去除部分第二伪栅极结构60B。去除第二伪栅极结构60B可以包括如图5所示地去除伪栅电极50B。例如，可以通过蚀刻溶液(诸如氨水和/或其它合适的蚀刻剂)去除伪栅电极50B。在可选实施例中，可以通过合适的干蚀刻工艺去除伪栅电极50B。示例性蚀刻剂包括氯基蚀刻剂。在一些实施例中，栅极介电区域20B保留在沟道层12A上，并且间隔件介电区域22C和22D分别保留在沟道层12A上且在间隔件元件71A和间隔件元件71B下面。
如图7所示，在通过第一伪栅极结构60和部分第二伪栅极结构60B的去除提供的开口中形成栅极结构以形成FinFET器件100和200。图8A是设置在如图7所示的核心区域中的FinFET器件100的示例性平面图。图8B是设置在如图7所示的外围区域中的FinFET器件200的示例性平面图。在一个实施例中，FinFET器件100的栅极结构包括界面层110、高k介电层120、金属层140和/或用于栅极结构的其它合适的材料。在一个实施例中，FinFET器件200的栅极结构包括介电区域20B、高k介电层120B、金属层140B和/或用于栅极结构的其它合适的材料。在其它实施例中，FinFET器件100或FinFET器件200的栅极结构还可以包括覆盖层、蚀刻停止层和/或其它合适的材料。界面层110可以包括诸如氧化硅层(SiO2)的介电材料。界面层110可以通过化学氧化、热氧化、原子层沉积(ALD)、CVD和/或其它合适的工艺形成。
在一些实施例中，高k介电层120和120B可以包括一层或多层金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。在这个实施例中，使用氧化铪(HfO2)。高k介电层120和120B可以通过原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)和/或其它合适的方法形成。
金属层140和140B可以包括Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi、具有与衬底材料兼容的功函数的其它导电材料或它们的组合的一层或多层。金属层140和140B可以通过CVD、PVD、镀和/或其它合适的工艺形成。在形成栅极结构期间，可以实施一个或多个CMP工艺。
在一些实施例中，FinFET200的栅极电压可以高于FinFET100的栅极电压，这需要FinFET200的介电区域20B厚于FinFET100的界面层110。
应该理解，图1A至图8B所示结构可以经受进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。
图9至图15B示出了本发明的另一个实施例。在先前的实施例中，使用蚀刻工艺蚀刻部分介电层20以形成包括如图2至图3所示的间隔件介电区域22A、22B、22C和22D的介电回蚀刻区域22。
如图9所示，未对介电层20实施蚀刻，而不是蚀刻部分介电层20。也就是说，伪栅极介电区域20A的高度和间隔件介电区域20C或20D的高度之间不存在高度差。栅极介电区域20B的高度和间隔件介电区域20E或20F的高度之间不存在高度差。
在一个实施例中，间隔件介电区域20C、20D、20E、20F和栅极介电区域20A、20B的高度(h)在从约1nm至约3nm的范围内。
在一些实施例中，可以根据参照图3所描述的细节形成如图9所示的源极区域81A、81C、漏极区域81B、81D、间隔件元件72A、72B和间隔件元件73A、73B。随后，如图10所示，可以根据参照图4所描述的细节形成和处理伪栅电极层50、50B、ILD层90和附加间隔件元件层72C、72D、73C和73D。如图11所示，可以根据参照图5所描述的细节去除图10中的伪栅电极层50和50B。如图12所示，介电层21的多层(例如，双层)结构沉积在伪栅极介电区域20A上。介电层21B的多层(例如，双层)沉积在栅极介电区域20B上。介电层21、21B可以包括通过热氧化、CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成的氧化硅。在一个实施例中，介电层21，21B的厚度在从约1nm至约3nm的范围内。在一些实施例中，介电层21，21B可以包括单个介电层。在一些实施例中，在形成源极区域81A、81C、漏极区域81B、81D、间隔件元件72A、72B和间隔件元件73A、73B之前，可以在未由伪栅电极层50、50B覆盖的部分介电层20(诸如包括间隔件介电区域20C、20D、20E、20F)上实施表面处理工艺。
如图13所示，使用蚀刻工艺(湿蚀刻、干蚀刻、等离子体蚀刻等)去除伪栅极介电区域20A和介电层21。去除伪栅极介电区域20A可以暴露沟道层12A的顶面。应该指出，间隔件介电区域20C和20D分别保留在沟道层12A上且在间隔件元件72C和间隔件元件72D下面。如图13所示，介电层21B保留在介电区域20B上。如图14所示，根据参照图7所描述的细节在通过去除第一伪栅极结构60提供的开口中形成栅极结构以形成FinFET100A。栅极结构可以包括界面层111、高k介电层121、金属层141和/或用于栅极结构的其它合适的材料。根据参照图7所描述的细节形成FinFET200A的包括金属层141B和高k介电层121B的栅极结构。
应该理解，图9至图14示出的器件可以经受进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。
在一些实施例中，FinFET200A的栅极电压可以高于FinFET100A的栅极电压，这需要FinFET200A的栅极介电区域20B和介电层21B的高度厚于FinFET100A的界面层111。图15A是设置在如图14所示的核心区域中的FinFET100A的示例性平面图。图15B是设置在如图14所示的外围区域的FinFET200A的示例性平面图。
在此所描述的各个实施例或实例提供了超越现有技术的一些优势。例如，通过优化间隔件介电区域的高度和/或伪栅极介电区域的高度和间隔件介电区域之间的高度差，可以提高间隔件介电区域抵抗蚀刻溶液(例如，稀释的HF和/或氨水)的抵抗力(例如，由于表面张力和毛细管效应)。也可以提高在热载流子退化下栅极与S/D的隔离和器件的使用寿命。在另一个实例中，通过对间隔件介电区域使用表面处理工艺，也可以提高间隔件介电区域抵抗蚀刻溶液(例如，稀释的HF和/或氨水)的抵抗力。
应该理解，并非所有的优势都已经在这里讨论，没有对于所有的实施例或实例都需要的特殊优势，并且其它实施例或实例可以提供不同的优势。在一个实例中，虽然参照图1A至图15B所描述的工艺都与具有鳍结构的半导体FET器件(FinFET)相关，但是参照图1A至图15B所描述的工艺可以适用于诸如平面MOSFET的平面半导体器件。
根据本发明的一个方面，制造半导体的方法包括在衬底上方形成介电层。在介电层上形成第一伪栅极结构，从而使得介电层包括设置在第一伪栅极结构下方并且由第一伪栅极结构限定的第一栅极介电区域。蚀刻不包括在第一栅极介电区域中的部分介电层以形成邻近第一栅极介电区域的介电回蚀刻区域。在部分介电回蚀刻区域上和第一伪栅极结构的侧壁上形成第一间隔件元件，并且第一间隔件元件邻接伪栅极结构，部分介电回蚀刻区域包括设置在第一间隔件元件下方并且由第一间隔件元件限定的第一间隔件介电区域，并且第一栅极介电区域的高度大于第一间隔件介电区域的高度。第一凹进部分形成在衬底中。应变材料选择性地生长在衬底的第一凹进部分上方以形成第一应变凹进区域，并且第一应变凹进区域邻近第一间隔件介电区域。去除第一伪栅极结构和第一栅极介电区域以形成第一开口。在第一开口中形成包括栅电极层和栅极介电层的第一栅极结构。
在上述方法中，还包括：在所述介电层上形成第二伪栅极结构，从而使得所述介电层包括设置在所述第二伪栅极结构下方并且由所述第二伪栅极结构限定的第二栅极介电区域；在部分所述介电回蚀刻区域上和所述第二伪栅极结构的侧壁上形成第二间隔件元件，其中，所述第二间隔件元件邻接所述第二伪栅极结构，部分所述介电回蚀刻区域包括设置在所述第二间隔件元件下方并且由所述第二间隔件元件限定的第二间隔件介电区域，并且所述第二栅极介电区域的高度大于所述第二间隔件介电区域的高度；在所述衬底中形成第二凹进部分；在所述衬底中的所述第二凹进部分上方选择性地生长应变材料以形成第二应变凹进区域，其中，所述第二应变凹进区域邻近所述第二间隔件介电区域；去除所述第二伪栅极结构以形成第二开口；以及在所述第二开口中形成包括所述栅电极层的第二栅极结构；其中，所述第二栅极介电区域用作用于所述第二栅极结构的第二栅极电介质。
在上述方法中，其中：所述第一栅极介电区域位于所述第一伪栅极结构的第一侧壁和第二侧壁之间。
在上述方法中，还包括：在所述介电层上形成第二伪栅极结构，从而使得所述介电层包括设置在所述第二伪栅极结构下方并且由所述第二伪栅极结构限定的第二栅极介电区域；在部分所述介电回蚀刻区域上和所述第二伪栅极结构的侧壁上形成第二间隔件元件，其中，所述第二间隔件元件邻接所述第二伪栅极结构，部分所述介电回蚀刻区域包括设置在所述第二间隔件元件下方并且由所述第二间隔件元件限定的第二间隔件介电区域，并且所述第二栅极介电区域的高度大于所述第二间隔件介电区域的高度；在所述衬底中形成第二凹进部分；在所述衬底中的所述第二凹进部分上方选择性地生长应变材料以形成第二应变凹进区域，其中，所述第二应变凹进区域邻近所述第二间隔件介电区域；去除所述第二伪栅极结构以形成第二开口；以及在所述第二开口中形成包括所述栅电极层的第二栅极结构；其中，所述第二栅极介电区域用作用于所述第二栅极结构的第二栅极电介质，其中：所述第二栅极介电区域位于所述第二伪栅极结构的第三侧壁和第四侧壁之间。
在上述方法中，其中，所述第一栅极介电区域的高度和所述第一间隔件介电区域的高度之间的高度差在1nm和3nm之间。
在上述方法中，其中，所述第一间隔件介电区域的高度在0.5nm和3.5nm之间。
在上述方法中，还包括所述介电回蚀刻区域的表面处理，所述表面处理包括氧化、氮化或离子注入。
根据本发明的另一方面，制造半导体的方法包括在衬底上方形成第一介电层。在第一介电层上形成第一伪栅极结构，从而使得第一介电层包括设置在第一伪栅极结构下方并且由第一伪栅极结构限定的第一栅极介电区域。第一间隔件元件形成在部分第一介电层上，并且第一间隔件元件邻接第一伪栅极结构，并且部分第一介电层包括设置在第一间隔件元件下方并且由第一间隔件元件限定的第一间隔件介电区域。在衬底中形成第一凹进部分。应变材料选择性地生长在衬底的第一凹进部分上方以形成第一应变凹进区域，并且第一应变凹进区域邻近第一间隔件介电区域。去除第一伪栅极结构。在第一栅极介电区域上形成第二介电层。去除第二介电层和第一栅极介电区域以形成第一开口。在第一开口中形成包括栅电极层和栅极介电层的第一栅极结构。
在上述方法中，还包括：在所述第一介电层上形成第二伪栅极结构，从而使得所述第一介电层包括设置在所述第二伪栅极结构下方并且由所述第二伪栅极结构限定的第二栅极介电区域；在部分所述第一介电层上和所述第二伪栅极结构的侧壁上形成第二间隔件元件，其中，所述第二间隔件元件邻接所述第二伪栅极结构，部分所述第一介电层包括设置在所述第二间隔件元件下方并且由所述第二间隔件元件限定的第二间隔件介电区域；在所述衬底中形成第二凹进部分；在所述衬底中的所述第二凹进部分上方选择性地生长应变材料以形成第二应变凹进区域，其中，所述第二应变凹进区域邻近所述第二间隔件介电区域；去除所述第二伪栅极结构以形成第二开口；在所述第二开口中的所述第二栅极介电区域上形成所述第二介电层；以及在所述第二开口中形成包括位于所述第二介电层上的所述栅电极层的第二栅极结构。
在上述方法中，其中：所述第一栅极介电区域位于所述第一伪栅极结构的第一侧壁和第二侧壁之间。
在上述方法中，还包括：在所述第一介电层上形成第二伪栅极结构，从而使得所述第一介电层包括设置在所述第二伪栅极结构下方并且由所述第二伪栅极结构限定的第二栅极介电区域；在部分所述第一介电层上和所述第二伪栅极结构的侧壁上形成第二间隔件元件，其中，所述第二间隔件元件邻接所述第二伪栅极结构，部分所述第一介电层包括设置在所述第二间隔件元件下方并且由所述第二间隔件元件限定的第二间隔件介电区域；在所述衬底中形成第二凹进部分；在所述衬底中的所述第二凹进部分上方选择性地生长应变材料以形成第二应变凹进区域，其中，所述第二应变凹进区域邻近所述第二间隔件介电区域；去除所述第二伪栅极结构以形成第二开口；在所述第二开口中的所述第二栅极介电区域上形成所述第二介电层；以及在所述第二开口中形成包括位于所述第二介电层上的所述栅电极层的第二栅极结构，其中：所述第二栅极介电区域位于所述第二伪栅极结构的第三侧壁和第四侧壁之间。
在上述方法中，其中，所述第二介电层的厚度在1nm和3nm之间。
在上述方法中，其中，所述第一间隔件介电区域的高度在0.5nm和3.5nm之间。
在上述方法中，还包括未由所述第一伪栅极结构覆盖的所述第一介电层的表面处理，所述表面处理包括氧化、氮化或离子注入。
在上述方法中，形成所述第二介电层包括在所述第一栅极介电区域上形成多个介电层。
根据本发明的另一方面，半导体器件包括第一结构和第二结构。第一结构包括设置在衬底上方的第一栅极结构、邻接第一栅极结构的第一间隔件元件以及第一应变凹进区域，第一应变凹进区域位于衬底中邻近第一栅极结构的凹进部分上方。第二结构包括设置在衬底上方的第二栅极结构、邻接第二栅极结构的第二间隔件元件以及第二应变凹进区域，第二应变凹进区域位于衬底中邻近第二栅极结构的凹进部分上方。第一栅极结构包括设置在衬底上方和第一栅电极下面的第一栅极介电区域。第二栅极结构包括设置在衬底上方和第二栅电极下面的第二栅极介电区域。第一间隔件介电区域设置在衬底上方和第一间隔件元件下面，以及第二间隔件介电区域设置在衬底上方和第二间隔件元件下面。第二栅极介电区域的高度大于第二间隔件介电区域的高度。
在上述半导体器件中，其中，所述第一栅极介电区域的材料与所述第一间隔件介电区域的材料不同。
在上述半导体器件中，其中：所述第一栅极介电区域位于所述第一栅极结构的第一侧壁和第二侧壁之间。
在上述半导体器件中，其中：所述第二栅极介电区域位于所述第二栅极结构的第三侧壁和第四侧壁之间。
在上述半导体器件中，其中，所述第二栅极介电区域的高度和所述第一栅极介电区域的高度之间的高度差在1nm和3nm之间。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体制造的方法，包括：
在衬底上方形成介电层；
在所述介电层上形成第一伪栅极结构，从而使得所述介电层包括设置在所述第一伪栅极结构下方并且由所述第一伪栅极结构限定的第一栅极介电区域；
蚀刻未包括在所述第一栅极介电区域中的部分所述介电层以形成邻近所述第一栅极介电区域的介电回蚀刻区域；
在部分所述介电回蚀刻区域上和所述第一伪栅极结构的侧壁上形成第一间隔件元件，其中，所述第一间隔件元件邻接所述第一伪栅极结构，部分所述介电回蚀刻区域包括设置在所述第一间隔件元件下方并且由所述第一间隔件元件限定的第一间隔件介电区域，并且所述第一栅极介电区域的高度大于所述第一间隔件介电区域的高度；
在所述衬底中形成第一凹进部分；
在所述衬底中的所述第一凹进部分上方选择性地生长应变材料以形成第一应变凹进区域，其中，所述第一应变凹进区域邻近所述第一间隔件介电区域；
去除所述第一伪栅极结构和所述第一栅极介电区域以形成第一开口；以及
在所述第一开口中形成包括栅电极层和栅极介电层的第一栅极结构。
2.根据权利要求1所述的方法，还包括：
在所述介电层上形成第二伪栅极结构，从而使得所述介电层包括设置在所述第二伪栅极结构下方并且由所述第二伪栅极结构限定的第二栅极介电区域；
在部分所述介电回蚀刻区域上和所述第二伪栅极结构的侧壁上形成第二间隔件元件，其中，所述第二间隔件元件邻接所述第二伪栅极结构，部分所述介电回蚀刻区域包括设置在所述第二间隔件元件下方并且由所述第二间隔件元件限定的第二间隔件介电区域，并且所述第二栅极介电区域的高度大于所述第二间隔件介电区域的高度；
在所述衬底中形成第二凹进部分；
在所述衬底中的所述第二凹进部分上方选择性地生长应变材料以形成第二应变凹进区域，其中，所述第二应变凹进区域邻近所述第二间隔件介电区域；
去除所述第二伪栅极结构以形成第二开口；以及
在所述第二开口中形成包括所述栅电极层的第二栅极结构；
其中，所述第二栅极介电区域用作用于所述第二栅极结构的第二栅极电介质。
3.根据权利要求1所述的方法，其中：
所述第一栅极介电区域位于所述第一伪栅极结构的第一侧壁和第二侧壁之间。
4.根据权利要求2所述的方法，其中：
所述第二栅极介电区域位于所述第二伪栅极结构的第三侧壁和第四侧壁之间。
5.根据权利要求1所述的方法，其中，所述第一栅极介电区域的高度和所述第一间隔件介电区域的高度之间的高度差在1nm和3nm之间。
6.根据权利要求1所述的方法，其中，所述第一间隔件介电区域的高度在0.5nm和3.5nm之间。
7.根据权利要求1所述的方法，还包括所述介电回蚀刻区域的表面处理，所述表面处理包括氧化、氮化或离子注入。
8.一种半导体制造的方法，包括：
在衬底上方形成第一介电层；
在所述第一介电层上形成第一伪栅极结构，从而使得所述第一介电层包括设置在所述第一伪栅极结构下方并且由所述第一伪栅极结构限定的第一栅极介电区域；
在部分所述第一介电层上和所述第一伪栅极结构的侧壁上形成第一间隔件元件，其中，所述第一间隔件元件邻接所述第一伪栅极结构，并且部分所述第一介电层包括设置在第一间隔件元件下方并且由所述第一间隔件元件限定的第一间隔件介电区域；
在所述衬底中形成第一凹进部分；
在所述衬底中的所述第一凹进部分上方选择性地生长应变材料以形成第一应变凹进区域，其中，所述第一应变凹进区域邻近所述第一间隔件介电区域；
去除所述第一伪栅极结构；
在所述第一栅极介电区域上形成第二介电层；
去除所述第二介电层和所述第一栅极介电区域以形成第一开口；以及
在所述第一开口中形成包括栅电极层和栅极介电层的第一栅极结构。
9.根据权利要求8所述的方法，还包括：
在所述第一介电层上形成第二伪栅极结构，从而使得所述第一介电层包括设置在所述第二伪栅极结构下方并且由所述第二伪栅极结构限定的第二栅极介电区域；
在部分所述第一介电层上和所述第二伪栅极结构的侧壁上形成第二间隔件元件，其中，所述第二间隔件元件邻接所述第二伪栅极结构，部分所述第一介电层包括设置在所述第二间隔件元件下方并且由所述第二间隔件元件限定的第二间隔件介电区域；
在所述衬底中形成第二凹进部分；
在所述衬底中的所述第二凹进部分上方选择性地生长应变材料以形成第二应变凹进区域，其中，所述第二应变凹进区域邻近所述第二间隔件介电区域；
去除所述第二伪栅极结构以形成第二开口；
在所述第二开口中的所述第二栅极介电区域上形成所述第二介电层；以及
在所述第二开口中形成包括位于所述第二介电层上的所述栅电极层的第二栅极结构。
10.一种半导体器件，包括：
第一结构，包括设置在衬底上方的第一栅极结构、邻接所述第一栅极结构的第一间隔件元件、位于衬底中邻近所述第一栅极结构的凹进部分上方的第一应变凹进区域；以及
第二结构，包括设置在所述衬底上方的第二栅极结构、邻近所述第二栅极结构的第二间隔件元件以及位于所述衬底中邻近所述第二栅极结构的凹进部分上方的第二应变凹进区域，其中：
所述第一栅极结构包括设置在所述衬底上方和第一栅电极下面的第一栅极介电区域；
所述第二栅极结构包括设置在所述衬底上方和第二栅电极下面的第二栅极介电区域，
第一间隔件介电区域，设置在所述衬底上方和所述第一间隔件元件下面，
第二间隔件介电区域，设置在所述衬底上方和所述第二间隔件元件下面，以及
所述第二栅极介电区域的高度大于所述第二间隔件介电区域的高度。
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