KR20170011958A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 제조 방법은 기판 위에 유전체층을 형성하는 것을 포함한다. 더미 게이트 구조체가 유전체층 상에 형성되는 데, 이는 더미 게이트 유전체 영역을 형성한다. 더미 게이트 유전체 영역에 포함되지 않은 유전체층의 부분은 유전체 에치백 영역을 형성하도록 에칭된다. 스페이서 요소가 유전체 에치백 영역의 부분 상에 형성되는 데, 이 스페이서 요소는 더미 게이트 구조체에 맞접하고, 스페이서 유전체 영역을 형성한다. 더미 게이트 유전체 영역의 높이는 스페이서 유전체 영역의 높이보다 크다. 오목부가 기판 내에 형성되는 데, 그 위에는 변형 재료가 선택적으로 성장되어 스페이서 유전체 영역에 인접한 변형 오목 영역을 형성한다. 더미 게이트 구조체 및 더미 게이트 유전체 영역은 제거된다. 게이트 전극층 및 게이트 유전체층이 형성된다.

Description

반도체 디바이스 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 집적 회로에 관한 것으로서, 더 구체적으로는 핀 구조체(fin structure)를 갖는 반도체 디바이스 및 그 제조 프로세스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 진보함에 따라, 제조 및 디자인 문제점의 모두로부터의 과제가 핀 전계 효과 트랜지스터(fin field effect transistor: Fin FET)와 같은 3차원 디자인의 개발을 야기하였다. Fin FET 디바이스는 통상적으로 높은 형상비(aspect ratio)를 갖고 반도체 트랜지스터 디바이스의 채널 및 소스/드레인(source/drain: S/D) 영역이 형성되어 있는 반도체 핀을 포함한다. 게이트가 핀 구조체의 측면 위에 그리고 측면을 따라 형성되어(예를 들어, 랩핑) 더 고속의 더 신뢰적인 더 양호하게 제어된 반도체 트랜지스터 디바이스를 제조하기 위해 채널 및 S/D 영역의 증가된 표면적의 장점을 이용한다. 몇몇 디바이스에서, 예를 들어, 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 및/또는 실리콘 포스파이드(SiP)를 이용하는 Fin FET의 S/D 부분 내의 변형 재료(strained material)가 캐리어 이동도를 향상시키는 데 사용될 수도 있다.
본 개시내용은 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서 표준 실시에 따르면, 다양한 특징들은 실제 축적대로 도시되어 있지 않고, 단지 예시의 목적으로 사용된다는 것이 주목된다. 실제로, 다양한 특징들의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1a 내지 도 8b는 본 발명의 일 실시예에 따른 Fin FET 디바이스를 제조하기 위한 예시적인 순차적인 프로세스를 도시하고 있는 도면.
도 9 내지 도 15b는 본 발명의 다른 실시예에 따른 Fin FET 디바이스를 제조하기 위한 예시적인 순차적인 프로세스를 도시하고 있는 도면.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다는 것이 이해되어야 한다. 구성 요소 및 배열의 특정 실시예 또는 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값에 한정되는 것은 아니지만, 디바이스의 프로세스 조건 및/또는 설명된 특성에 의존할 수도 있다. 더욱이, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있도록 부가의 특징부가 제1 및 제2 특징부 사이에 개재되어 형성될 수도 있는 실시예를 또한 포함할 수도 있다. 다양한 특징부는 간단화 및 명료화를 위해 상이한 축적으로 임의로 도시되어 있을 수도 있다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어가 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자(descriptor)가 마찬가지로 이에 따라 해석될 수도 있다. 게다가, 용어 "~로 제조된"은 "포함하는" 또는 "~로 이루어지는"을 의미할 수도 있다.
전술된 바와 같이, 게이트가 핀 구조체의 측면 위에 그리고 측면을 따라 형성되어(예를 들어, 랩핑) 더 고속의 더 신뢰적인 더 양호하게 제어된 반도체 트랜지스터 디바이스를 제조하기 위해 채널 및 S/D 영역의 증가된 표면적의 장점을 이용한다. 게이트를 구현하는 일 프로세스는 "게이트 라스트(gate last)" 또는 "대체 게이트(replacement gate)" 방법론이라 명명된다. 이러한 프로세스에서, 더미(dummy)(예를 들어, 폴리실리콘) 게이트가 초기에 형성되고, 반도체 디바이스와 연계된 다양한 프로세스가 수행되고, 더미 게이트는 이후에 제거되어 게이트(예를 들어, 금속 게이트)로 대체된다. 더미 게이트를 제거하는 프로세스 중에, 더미 게이트에 인접한 스페이서 요소 아래의 스페이서 유전체 영역 내의 영역은 좁아질 수도 있다. S/D 부분 내의 변형 재료는 스페이서 유전체 영역의 더 좁은 영역에 기인하여 제거될 수도 있어, 따라서 게이트 대 S/D 침식(encroachment) 및 열악한 격리를 생성한다.
도 1a 내지 도 8b는 핀 구조체를 갖는 반도체 FET 디바이스(Fin FET)를 제조하기 위한 예시적인 프로세스를 도시하고 있다. 부가의 동작이 도 1a 내지 도 8b에 도시되어 있는 동작 전, 중 및 후에 제공될 수 있고, 이하에 설명되는 동작들의 일부는 방법의 부가의 실시예를 위해 대체되거나 제거될 수 있다는 것이 이해된다. 동작의 순서는 상호 교환가능할 수도 있다.
도 1a에 도시되어 있는 바와 같이, 핀 구조체는 기판 상의 코어 영역 위에 그리고 주변 영역 위에 제조된다. 몇몇 실시예에서, 코어 영역은 논리 연산을 주로 수행하는 전자 시스템 내의 코어 회로의 부분을 칭하고, 주연 영역은 예를 들어 데이터 입력 및 데이터 출력 동작을 수행하는 전자 시스템 내의 주변 회로(예를 들어, I/O 회로)의 부분을 칭한다. 도 1a는 일 실시예에 따른 제조 프로세스의 다양한 스테이지들 중 하나에서 Fin FET 디바이스의 예시적인 사시도이다. 도 1b는 도 1a의 라인 a-a를 따른 예시적인 단면도이다.
핀 구조체(12)는 코어 영역에 대응하는 제1 핀 구조체(121) 및 주변 영역에 대응하는 제2 핀 구조체(122)를 포함한다. 제1 핀 구조체(121) 및 제2 핀 구조체(122)는 예시적인 목적으로 도 1a에 서로 인접하여 배치되어 있지만[동일한 핀 구조체(12)의 부분으로서], 이들은 반드시 서로 인접하여 배치될 필요는 없고, 제1 핀 구조체(121) 및 제2 핀 구조체(122)는 상이한 영역에 배치되고 반도체 디바이스 내에 개별적으로 형성될 수도 있다. 핀 구조체(12)는 기판(10) 위에 형성되고 격리 절연층(11)으로부터 돌출한다. 핀 구조체를 제조하기 위해, 마스크층이 열 산화 프로세스 및/또는 화학적 기상 증착(chemical vapor deposition: CVD) 프로세스에 의해 기판(10) 위에 형성된다. 기판(10)은 예를 들어, p-형 실리콘 기판이다. 다른 실시예에서, 기판(10)은 n-형 실리콘 기판이다. 마스크층은 예를 들어 몇몇 실시예에서 패드 산화물(예를 들어, 실리콘 산화물)층 및 실리콘 질화물 마스크층을 포함한다.
대안적으로, 기판(10)은 게르마늄과 같은 다른 원소 반도체, SiC 및 SiGe와 같은 IV-IV족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체를 포함하는 화합물 반도체, 또는 이들의 조합을 포함할 수도 있다. 일 실시예에서, 기판(10)은 SOI(silicon-on insulator: 실리콘 온 절연체) 기판의 실리콘층이다. SOI 기판이 사용될 때, 핀 구조체는 SOI 기판의 실리콘층으로부터 돌출할 수도 있고 또는 SOI 기판의 절연체층으로부터 돌출할 수도 있다. 후자의 경우에, SOI 기판의 실리콘층은 핀 구조체를 형성하는 데 사용된다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로서 사용될 수도 있다. 기판(10)은 불순물(예를 들어, p-형 또는 n-형 전도형)로 적합하게 도핑되어 있는 다양한 영역을 포함할 수도 있다.
본 실시예에서, 벌크 실리콘 웨이퍼가 시작 재료로 사용되고, 기판(10)을 구성한다. 그러나, 몇몇 실시예에서, 다른 유형의 기판이 기판(10)으로서 사용될 수도 있다. 예를 들어, 실리콘 온 절연체(SOI) 웨이퍼가 시작 재료로서 사용될 수도 있고, SOI 웨이퍼의 절연체층은 기판(10)을 구성하고, SOI 웨이퍼의 실리콘층은 핀 구조체(12)를 위해 사용된다.
패드 산화물층은 열 산화 또는 CVD 프로세스를 사용함으로써 형성될 수도 있다. 실리콘 질화물 마스크층은 스퍼터링법과 같은 물리적 기상 증착(physical vapor deposition: PVD), CVD, 플라즈마 향상 화학적 기상 증착(plasma-enhanced chemical vapor deposition: PECVD), 대기압 화학적 기상 증착(atmospheric pressure chemical vapor deposition: APCVD), 저압 CVD(low-pressure CVD: LPCVD), 고밀도 플라즈마 CVD(high density plasma CVD: HDPCVD), 원자층 증착(atomic layer deposition: ALD) 및/또는 다른 프로세스에 의해 형성될 수도 있다.
패드 산화물층의 두께는 약 2 nm 내지 약 15 nm의 범위이고, 실리콘 질화물 마스크층의 두께는 몇몇 실시예에서 약 2 nm 내지 약 50 nm의 범위이다. 마스크 패턴은 마스크층 위에 또한 형성된다. 마스크 패턴은 예를 들어, 리소그래피 동작에 의해 형성된 레지스트 패턴이다.
마스크 패턴을 에칭 마스크로서 사용함으로써, 패드 산화물층 및 실리콘 질화물 마스크층의 하드 마스크 패턴이 형성된다. 하드 마스크 패턴의 폭은 몇몇 실시예에서 약 5 nm 내지 약 40 nm의 범위이다. 특정 실시예에서, 하드 마스크 패턴의 폭은 약 7 nm 내지 약 12 nm의 범위이다.
하드 마스크 패턴을 에칭 마스크로서 사용함으로써, 기판(10)은 건식 에칭법 및/또는 습식 에칭법을 사용하여 트렌치 에칭에 의해 핀 구조체(12) 내에 패터닝된다. 핀 구조체(12)의 높이(Ht)는 약 20 nm 내지 약 300 nm의 범위이다. 특정 실시예에서, 높이는 약 30 nm 내지 약 150 nm의 범위이다. 핀 구조체의 높이가 균일하지 않을 때, 기판으로부터의 높이는 핀 구조체의 평균 높이에 대응하는 평면으로부터 측정될 수도 있다. 핀 구조체(12)의 폭은 약 5 nm 내지 15 nm의 범위이다.
도 1a에 도시되어 있는 바와 같이, 1개의 핀 구조체(12)가 Y 방향으로 연장한다. 그러나, 핀 구조체의 수는 1개에 한정되는 것은 아니다. 수는 2개, 3개, 4개 또는 5개 이상일 수도 있다. 게다가, 하나 이상의 더미 핀 구조체가 핀 구조체(12)의 양측에 인접하여 배치되어 패터닝 프로세스에서 패턴 충실도를 향상시킬 수도 있다. 핀 구조체(12)의 폭은 몇몇 실시예에서 약 4 nm 내지 약 40 nm의 범위이고, 특정 실시예에서 약 5 nm 내지 약 15 nm의 범위일 수도 있다. 핀 구조체(12)의 높이(Ht)는 몇몇 실시예에서 약 20 nm 내지 약 300 nm의 범위이고, 다른 실시예에서 약 30 nm 내지 150 nm의 범위일 수도 있다. 그러나, 당 기술 분야의 숙련자는 명세서 전체에 걸쳐 언급된 치수 및 값이 단지 예일　뿐이고, 집적 회로의 상이한 스케일에 적합하도록 변경될 수도 있다는 것을 인식할 수 있을 것이다.
핀 구조체를 형성한 후에, 격리 절연층(11)이 핀 구조체(12) 위에 형성된다. 격리 절연층(11)은 LPCVD(low pressure chemical vapor deposition: 저압 화학적 기상 증착), 플라즈마-CVD 또는 유동성 CVD에 의해 형성된 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연 재료의 하나 이상의 층을 포함한다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전 재료가 증착된다. 유동성 유전 재료는 이들의 명칭이 암시하는 바와 같이, 높은 형상비를 갖는 간극 또는 공간을 충전하도록 증착 중에 "유동"할 수 있다. 일반적으로, 다양한 화학물이 실리콘 함유 전구체에 추가되어 증착된 필름이 유동하게 한다. 몇몇 실시예에서, 질소 수소화물 결합이 추가된다. 유동성 유전성 전구체, 특히 유동성 실리콘 산화물 전구체의 예는 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 페르하이드로실라잔(TCPS), 페르하이드로-폴리실라잔(PSZ), 테트라에틸 오쏘실리케이트(TEOS), 또는 트리실릴아민(TSA)과 같은 실릴-아민을 포함한다. 이들 유동성 실리콘 산화물 재료는 다중 동작 프로세스에서 형성된다. 유동성 필름이 증착된 후에, 이는 경화되고 이어서 어닐링되어 바람직하지 않은 원소(들)를 제거하여 실리콘 산화물을 형성한다. 바람직하지 않은 원소(들)가 제거된 후에, 유동성 필름은 치밀화되고 수축된다. 몇몇 실시예에서, 다중 어닐링 프로세스가 수행된다.
유동성 필름은 1회 초과 경화되고 어닐링된다. 유동성 필름은 붕소 및/또는 인으로 도핑될 수도 있다. 격리 절연층(11)은 몇몇 실시예에서 SOG, SiO, SiON, SiOCN 및/또는 플루오라이드-도핑된 실리케이트 글래스(FSG)의 하나 이상의 층에 의해 형성될 수도 있다.
핀 구조체(12) 위에 격리 절연층(11)을 형성한 후에, 평탄화 동작이 격리 절연층(11) 및 마스크층(패드 산화물층 및 실리콘 질화물 마스크층)의 부분을 제거하기 위해 수행된다. 평탄화 동작은 화학 기계적 연마(chemical mechanical polishing: CMP) 및/또는 에치백(etch-back) 프로세스를 포함할 수도 있다. 다음에, 격리 절연층(11)이 또한 제거되어 도 1a에 도시되어 있는 바와 같이, 채널층(12A)이 될 핀 구조체(12)의 상부 부분이 노출되게 된다.
특정 실시예에서, 격리 절연층(11)의 부분적 제거는 예를 들어, 불화수소산(HF) 내에 기판을 침지함으로써 습식 에칭 프로세스를 사용하여 수행될 수도 있다. 다른 실시예에서, 격리 절연층(11)의 부분적 제거는 건식 에칭 프로세스를 사용하여 수행될 수도 있다. 예를 들어, 에칭 가스로서 CHF3 또는 BF3를 사용하는 건식 에칭 프로세스가 사용될 수도 있다.
격리 절연층(11)을 형성한 후에, 열적 프로세스, 예를 들어 어닐링 프로세스가 격리 절연층(11)의 품질을 향상시키도록 수행될 수도 있다. 특정 실시예에서, 열적 프로세스는 N2, Ar 또는 He 분위기와 같은 불활성 분위기 내에서 약 1.5초 내지 약 10초 동안 약 900℃ 내지 약 1050℃의 범위의 온도에서 급속 열 어닐링(rapid thermal annealing: RTA)에 의해 수행된다.
제1 더미 게이트 구조체(60) 및 제2 더미 게이트 구조체(60B)가 도 1a 및 도 1b에 도시되어 있는 바와 같이 형성된다.
유전체층(20) 및 폴리실리콘층이 격리 절연층(11) 및 노출된 핀 구조체(12) 위에 형성되고, 이어서 패터닝 동작이 제1 더미 게이트 구조체(60) 및 제2 더미 게이트 구조체(60B)를 얻기 위해 수행된다. 제1 더미 게이트 구조체(60)는 폴리실리콘으로 제조된 제1 더미 게이트 전극층(50) 및 더미 게이트 유전체 영역(20A)을 포함한다. 제2 더미 게이트 구조체(60B)는 폴리실리콘으로 제조된 제2 더미 게이트 전극층(50B) 및 더미 게이트 유전체 영역(20B)을 포함한다.
제1 더미 게이트 구조체(60) 내의 폴리실리콘층의 패터닝은 몇몇 실시예에서, 2개의 층(30, 40)을 포함하는 하드 마스크(32)를 사용하여 수행된다. 몇몇 실시예에서, 제1 층(30)은 실리콘 산화물층일 수도 있고, 제2 층(40)은 실리콘 질화물층일 수도 있다. 다른 실시예에서, 제1 층(30)은 실리콘 질화물층일 수도 있고, 제2 층(40)은 실리콘 산화물층일 수도 있다. 제2 더미 게이트 구조체(60B) 내의 폴리실리콘층의 패터닝은 또한 몇몇 실시예에서 실리콘 질화물층(40B) 및 실리콘 산화물층(30B)을 포함하는 하드 마스크(32B)를 사용하여 수행된다. 다른 실시예에서, 실리콘 질화물층과 실리콘 산화물층의 순서는 역전될 수도 있다.
더미 게이트 유전체층(20)은 열 산화, CVD, PVD, ALD, e-빔 증발, 또는 다른 적합한 프로세스에 의해 형성된 실리콘 산화물일 수도 있다. 몇몇 실시예에서, 유전체층(20)은 하프늄 산화물(HfO2)과 같은 고-k 유전체의 하나 이상의 층을 포함할 수도 있다. 고-k 유전체는 금속 산화물을 포함한다. 고-k 유전체를 위해 사용된 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, 뗘, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및/또는 이들의 혼합물의 산화물을 포함한다. 몇몇 실시예에서, 게이트 유전체층(20)의 두께는 약 3 nm 내지 약 4 nm의 범위이다. 즉, 더미 게이트 유전체 영역(20A)의 높이(H)는 약 3 nm 내지 약 4 nm의 범위이다. 더미 게이트 유전체 영역(20A)은 제1 더미 게이트 구조체(60)의 제1 측벽 및 제2 측벽에 의해 형성되고, 제1 측벽 및 제2 측벽은 유전체층(20)의 상부면에 실질적으로 수직으로 연장한다. 즉, 더미 게이트 유전체 영역(20A)의 폭(W2)은 더미 게이트 전극층(50)의 폭(W1)과 동일하다.
몇몇 실시예에서, 제1 및 제2 더미 게이트 전극층(50, 50B)은 단일층 또는 다층 구조체를 포함할 수도 있다. 제1 및 제2 더미 게이트 전극층(50, 50B)은 폴리실리콘 및/또는 다른 적합한 층을 포함할 수도 있다. 제1 및 제2 더미 게이트 전극층(50, 50B)은 폴리실리콘의 층을 증착함으로써 형성될 수도 있다. 폴리실리콘의 층은 이어서 패터닝되고 폴리실리콘 게이트 전극 내로 에칭될 수도 있다. 제1 및 제2 더미 게이트 전극층(50, 50B)은 ALD, CVD, PVD, 도금, 패터닝 또는 이들의 조합과 같은 적합한 프로세스를 사용하여 형성될 수도 있다. 본 실시예에서, 제1 및 제2 더미 게이트 전극층(50, 50B)의 폭은 약 20 nm 내지 약 300 nm의 범위이다. 몇몇 실시예에서, 제1 및 제2 더미 게이트 전극층(50, 50B)의 두께는 약 25 nm 내지 약 240 nm의 범위이다. 제2 더미 게이트 전극층(50B)의 폭(W3)은 몇몇 실시예에서 제1 더미 게이트 전극층(50)의 것보다 크다.
도 2에 도시되어 있는 바와 같이, 유전체층(20)의 부분은 유전체 에치백 영역(22)을 형성하도록 하드 마스크(32)에 선택적인 에칭 프로세스(습식 에칭, 건식 에칭, 플라즈마 에칭 등)를 사용하여 부분적으로 에칭된다. 유전체 에치백 영역(22)은 더미 게이트 유전체 영역(20A) 및 게이트 유전체 영역(20B) 이외의 영역이고, 더미 게이트 유전체 영역(20A) 및 게이트 유전체 영역(20B)에 인접한다. 에칭 프로세스는 하나 이상의 에칭 사이클에 의한 유전체층(20)의 제거를 포함할 수도 있다. 각각의 에칭 사이클은 유전체층의 0.5 nm 내지 1 nm의 제거를 포함할 수도 있다. 제거되는 유전체층(20)의 총 두께는 약 1 nm 내지 약 3 nm의 범위이다. 즉, 더미 게이트 유전체 영역(20A) 또는 게이트 유전체 영역(20B)의 높이(H)와 유전체 에치백 영역(22)의 높이(h) 사이의 차이는 약 1 nm 내지 약 3 nm의 범위이다. 몇몇 실시예에서, 표면 처리 프로세스는 산화, 질화, 또는 이온 주입(예를 들어, 탄소 이온)과 같은 유전체 에치백 영역(22)에서 수행될 수도 있다.
도 3에 도시되어 있는 바와 같이, 스페이서 요소(70A, 70B, 71A, 71B)는 더미 게이트 구조체(60, 60B) 위에 각각, 그리고 유전체 에치백 영역(22)의 부분 상에 형성된다. 스페이서 요소(70A, 70B)는 본 실시예에서 스페이서 요소층의 2개의 층을 포함한다. 스페이서 요소층의 두께는 대략 2 nm 내지 대략 5 nm일 수도 있다. 다른 실시예에서, 스페이서 요소층은 대략 5 nm 초과의 두께일 수도 있다. 스페이서 요소층의 수는 2개에 한정되는 것은 아니다. 수는 1개, 3개, 4개 또는 5개 이상일 수도 있다. 스페이서 요소(70A, 70B)는 제1 측벽(60S1) 및 제2 측벽(60S2) 각각과 같은, 더미 게이트 구조체(60)의 양 주요 수직측에 인접하여 배치된다. 스페이서 요소(70A, 70B)는 소스 영역(80A) 및 드레인 영역(80B)에 각각 대면하여 배치된다. 스페이서 요소층은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, SiCN, SiOCN, 및/또는 다른 적합한 유전 재료의 하나 이상의 층을 포함할 수도 있다. 스페이서 요소층의 2개의 층의 재료는 몇몇 실시예에서 상이할 수도 있고, 다른 실시예에서 동일할 수도 있다.
몇몇 실시예에서, 스페이서 요소(71A, 71B)는 스페이서 요소(70A, 70B) 각각과 관련하여 설명된 상세에 따라 형성된다. 몇몇 실시예에서, 스페이서 요소(71A, 71B)는 스페이서 요소(70A, 70B)와 동일한 동작에 의해 동시에 형성된다. 스페이서 요소(71A, 71B)는 제3 측벽(61S1) 및 제4 측벽(61S2) 각각과 같은, 제2 더미 게이트 구조체(60B)의 양 주요 수직측에 인접하여 배치된다. 스페이서 요소(71A, 71B)는 소스 영역(80C) 및 드레인 영역(80D)에 각각 대면하여 배치된다.
스페이서 유전체 영역(22A)은 스페이서 요소(70A)의 제1 측벽 및 제2 측벽에 의해 형성되고, 제1 측벽 및 제2 측벽은 스페이서 유전체 영역(22A)의 상부면에 실질적으로 수직으로 연장한다. 스페이서 유전체 영역(22B)은 스페이서 요소(70B)의 제1 측벽 및 제2 측벽에 의해 형성되고, 제1 측벽 및 제2 측벽은 스페이서 유전체 영역(22B)의 상부면에 실질적으로 수직으로 연장한다. 즉, 스페이서 유전체 영역(22A 또는 22B)의 폭은 스페이서 요소(70A 또는 70B)의 폭과 각각 동일하거나 작다.
유사하게, 스페이서 유전체 영역(22C)은 스페이서 요소(71A)의 제1 측벽 및 제2 측벽에 의해 형성되고, 제1 측벽 및 제2 측벽은 스페이서 유전체 영역(22C)의 상부면에 실질적으로 수직으로 연장한다. 스페이서 유전체 영역(22D)은 스페이서 요소(71B)의 제1 측벽 및 제2 측벽에 의해 형성되고, 제1 측벽 및 제2 측벽은 스페이서 유전체 영역(22D)의 상부면에 실질적으로 수직으로 연장한다. 즉, 스페이서 유전체 영역(22C 또는 22D)의 폭은 스페이서 요소(71A 또는 71B)의 폭과 각각 동일하거나 작다.
도 3의 제1 핀 구조체(121) 및 제2 핀 구조체(122)는 실질적으로 에칭 침하되어(etched down) 하나 이상의 오목부(도시 생략)를 형성한다. 몇몇 실시예에서, 하드 마스크로서 한 쌍의 스페이서 요소(70A, 70B)[및 제1 더미 게이트 구조체(60)]를 사용하여, 바이어스된 에칭 프로세스가 수행되어 보호되지 않은 또는 노출되어 있는 채널층(12A)의 상부면을 오목하게 하여 제1 핀 구조체(121)의 오목부를 형성한다. 유사하게, 하드 마스크로서 한 쌍의 스페이서 요소(71A, 71B)[및 제2 더미 게이트 구조체(60B)]를 사용하여, 바이어스된 에칭 프로세스가 수행되어 보호되지 않은 또는 노출되어 있는 채널층(12A)의 상부면을 오목하게 하여 제1 핀 구조체(122)의 오목부를 형성한다.
도 3에 도시되어 있는 바와 같이, 변형 재료가 오목부 위에 선택적으로 성장되고 채널층(12A)의 상부면 위로 연장할 수도 있다. 적어도 하나의 실시예에서, 실리콘 카바이드(SiC) 및 SiP와 같은 변형 재료는 LPCVD 프로세스에 의해 에피성장되어 Fin FET가 n-형 Fin FET일 때 소스 영역(80A 또는 80C) 및 드레인 영역(80B 또는 80D)을 형성한다. 적어도 다른 실시예에서, 실리콘 게르마늄(SiGe)과 같은 변형 재료가 LPCVD 프로세스에 의해 에피성장되어 Fin FET가 p-형 Fin FET일 때 소스 영역(80A 또는 80C) 및 드레인 영역(80B 또는 80D)을 형성한다. 핀 구조체 내의 변형 재료(또는 인장기)를 갖는 오목한 S/D 구조체를 제조하기 위한 일반적인 동작은 그 전체 내용이 본 명세서에 참조로서 합체되어 있는 미국 특허 제8,440,517호에 개시되어 있다.
도 4에 도시되어 있는 바와 같이, 부가의 스페이서 요소층(70C, 70D)이 인접 측벽(60S3, 60S4)과 같은 스페이서 요소(70A, 70B)에 각각 인접하여 형성될 수도 있다. 부가의 스페이서 요소층(70C, 70D)은 소스 영역(80A, 80B)이 형성된 후에 형성된다. 부가의 스페이서 요소층(70C, 70D)은 도 3을 참조하여 설명된 바와 같이, 스페이서 요소(70A, 70B)에 스페이서 요소층을 형성하기 위해 동일한 재료 및 동일한 동작을 사용하여 형성될 수도 있다. 부가의 스페이서 요소층의 두께는 대략 2 nm 내지 대략 5 nm일 수도 있다. 다른 실시예에서, 부가의 스페이서 요소층(70C, 70D)의 두께는 5 nm 초과일 수도 있다. 부가의 스페이서 요소층의 수는 2개에 한정되는 것은 아니다. 이는 1개, 3개, 4개 또는 5개 이상일 수도 있다. 게다가, 부가의 스페이서 요소층(70C, 70D)은 더미 게이트 전극(50)의 양 주요측에 인접하여 배치된다. 부가의 스페이서 요소층은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, SiCN, SiOCN, 및/또는 다른 적합한 유전 재료의 하나 이상의 층을 포함할 수도 있다. 몇몇 실시예에서, 부가의 스페이서 요소층(70C)은 드레인 영역(80B)이 형성되기 전에 형성될 수도 있다. 부가의 스페이서 요소층(70D)은 드레인 영역(80B)이 형성된 후에 형성된다.
몇몇 실시예에서, 부가의 스페이서 요소층(71C, 71D)이 부가의 스페이서 요소층(70C, 70D)을 각각 참조하여 설명된 상세에 따라 형성된다. 몇몇 실시예에서, 부가의 스페이서 요소층(71C, 71D)은 부가의 스페이서 요소층(70C, 70D)과 동일한 동작에 의해 형성된다.
몇몇 실시예에서, 층간 절연막(inter-layer dielectric: ILD) 층(90)이 채널층(12A), 소스 영역(80A, 80C) 및 드레인 영역(80B, 80D)의 부분 위에 형성될 수도 있다. ILD 층(90)은 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 스핀온 증착, 물리적 기상 증착(PVD 또는 스퍼터링), 또는 다른 적합한 방법에 의해 형성될 수도 있다. ILD 층(90)은 실리콘 산화물, 실리콘 산질화물, 저-k 재료, 및/또는 다른 적합한 유전체를 포함할 수도 있다. ILD 층(90)은 제1 더미 게이트 구조체(760) 및 제2 더미 게이트 구조체(60B) 상에 이들의 둘러싸고 형성될 수도 있다. ILD 층(90)은 콘포멀 증착될(conformably deposited) 수도 있고, 화학 기계적 연마(CMP) 프로세스가 재료를 평탄화하도록 수행된다. 제1 더미 게이트 구조체(60) 및 제2 더미 게이트 구조체(60B)는 CMP 프로세스를 위한 평탄화 스토퍼로서 역할을 할 수도 있다. 달리 말하면, CMP 프로세스는 제1 더미 게이트 구조체(60) 및 제2 더미 게이트 구조체(60B)의 상부면의 노출시에 정지될 수도 있다. 몇몇 실시예에서, 하드 마스크(32) 및 스페이서 요소(70A, 70B) 및/또는 부가의 스페이서 요소층(70C, 70D)의 부분은 CMP 프로세스에 의해 제1 더미 게이트 구조체(60)로부터 제거된다. 몇몇 실시예에서, 하드 마스크(32B) 및 스페이서 요소(71A, 71B) 및/또는 부가의 스페이서 요소층(71C, 71D)의 부분은 CMP 프로세스에 의해 제2 더미 게이트 구조체(60B)로부터 제거된다.
도 5 내지 도 6에 도시되어 있는 바와 같이, 제1 더미 게이트 구조체(60)가 제거된다. 제1 더미 게이트 구조체(60) 제거는 도 5에 도시되어 있는 바와 같이 더미 게이트 전극(50) 및 도 6에 도시되어 있는 바와 같이 더미 게이트 유전체 영역(20A)을 제거하는 것을 포함할 수도 있다. 제1 더미 게이트 구조체(60)의 제거는 대체 게이트 프로세스에서 통상적으로 수행되는 바와 같이, 그 내부에 금속 게이트가 형성될 것인 개구를 스페이서 요소(70A)와 스페이서 요소(70B) 사이에 제공한다. 더미 게이트 전극(50)은 예를 들어 수성 암모니아, 및/또는 다른 적합한 에칭제와 같은 에칭 용액에 의해 제거될 수도 있다. 대안적인 실시예에서, 더미 게이트 전극(50)은 적합한 건식 에칭 프로세스에 의해 제거될 수도 있다. 예시적인 에칭제는 염소계 에칭제를 포함한다.
몇몇 실시예에서, 더미 게이트 유전체 영역(20A)은 에칭 프로세스(습식 에칭, 건식 에칭, 플라즈마 에칭 등)를 사용하여 제거될 수도 있다. 더미 게이트 유전체 영역(20A)의 제거는 채널층(12A)의 상부면을 노출할 수도 있다. 스페이서 유전체 영역(22A, 22B)은 스페이서 요소(70A) 및 스페이서 요소(70B) 각각의 하위에 있는 채널층(12A) 상에 잔류한다는 것이 주목된다.
도 5 내지 도 6에 도시되어 있는 바와 같이, 더미 게이트 구조체(60B)의 부분이 제거된다. 제2 더미 게이트 구조체(60B) 제거는 도 5에 도시되어 있는 바와 같이 더미 게이트 전극(50B)을 제거하는 것을 포함할 수도 있다. 더미 게이트 전극(50B)은 예를 들어, 수성 암모니아 및/또는 다른 적합한 에칭제와 같은 에칭 용액에 의해 제거될 수도 있다. 대안적인 실시예에서, 더미 게이트 전극(50B)은 적합한 건식 에칭 프로세스에 의해 제거될 수도 있다. 예시적인 에칭제는 염소계 에칭제를 포함한다. 몇몇 실시예에서, 게이트 유전체 영역(20B)은 채널층(12A) 상에 잔류하고, 스페이서 유전체 영역(22C, 22D)은 스페이서 요소(71A) 및 스페이서 요소(71B) 각각의 하위에 있는 채널층(12A) 상에 잔류한다.
도 7에 도시되어 있는 바와 같이, 게이트 구조체가 Fin FET 디바이스(100, 200)를 형성하도록 제1 더미 게이트 구조체(60) 및 제2 더미 게이트 구조체(60B)의 일부의 제거에 의해 제공된 개구 내에 형성된다. 도 8a는 도 7에 도시되어 있는 바와 같은 코어 영역에 배치된 Fin FET 디바이스(100)의 예시적인 평면도이다. 도 8b는 도 7에 도시되어 있는 바와 같은 주변 영역에 배치된 Fin FET 디바이스(200)의 예시적인 평면도이다. 일 실시예에서, Fin FET 디바이스(100)의 게이트 구조체는 계면층(110), 고-k 유전체층(120), 금속층(140) 및/또는 게이트 구조체를 위한 다른 적합한 재료를 포함한다. 일 실시예에서, Fin FET 디바이스(200)의 게이트 구조체는 유전체 영역(20B), 고-k 유전체층(120B), 금속층(140B) 및/또는 게이트 구조체를 위한 다른 적합한 재료를 포함한다. 다른 실시예에서, Fin FET 디바이스(100 또는 200)의 게이트 구조체는 캡핑층, 에칭 정지층, 및/또는 다른 적합한 재료를 더 포함할 수도 있다. 계면층(110)은 실리콘 산화물층(SiO2)과 같은 유전 재료를 포함할 수도 있다. 계면층(110)은 화학적 산화, 열적 산화, 원자층 증착(ALD), CVD, 및/또는 다른 적합한 프로세스에 의해 형성될 수도 있다.
몇몇 실시예에서, 고-k 유전체층(120, 120B)은 금속 산화물의 하나 이상의 층을 포함할 수도 있다. 고-k 유전체를 위해 사용된 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼합물의 산화물을 포함한다. 본 실시예에서, 하프늄 산화물(HfO2)이 사용된다. 고-k 유전체층(120, 120B)은 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 및/또는 다른 적합한 방법에 의해 형성될 수도 있다.
금속층(140, 140B)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 기판 재료와 호환성이 있는 일함수를 갖는 다른 도전성 재료, 또는 이들의 조합의 하나 이상의 층을 포함할 수도 있다. 금속층(140, 140B)은 CVD, PVD, 도금, 및/또는 다른 적합한 프로세스에 의해 형성될 수도 있다. 하나 이상의 CMP 프로세스가 게이트 구조체의 형성 중에 수행될 수도 있다.
몇몇 실시예에서, Fin FET(200)의 게이트 전압은 Fin FET(100A)의 것보다 높을 수도 있는 데, 이는 Fin FET(200A)의 게이트 유전체층(20B)이 Fin FET(100A)의 계면층보다 두꺼운 것을 요구한다.
도 1a 내지 도 8b에 도시되어 있는 구조체는 접점/비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 프로세스를 경험할 수도 있다는 것이 이해된다.
도 9 내지 도 15b는 본 발명의 다른 실시예를 도시하고 있다. 이전의 실시예에서, 유전체층(20)의 부분은 도 2 내지 도 3에 도시되어 있는 바와 같이 스페이서 유전체 영역(22A, 22B, 22C, 22D)을 포함하는 유전체 에치백 영역(22)을 형성하기 위해 에칭 프로세스를 사용하여 에칭된다.
유전체층(20)의 부분을 에칭하는 대신에, 도 9에 도시되어 있는 바와 같이 어떠한 에칭도 유전체층(20) 상에 수행되지 않는다. 즉, 더미 게이트 유전체 영역(20A)의 높이와 스페이서 유전체 영역(20C 또는 20D)의 높이 사이에 어떠한 차이도 존재하지 않는다. 게이트 유전체 영역(20B)의 높이와 스페이서 유전체 영역(20E 또는 20F)의 높이 사이에 어떠한 차이도 존재하지 않는다.
일 실시예에서, 스페이서 유전체 영역(20C, 20D, 20E, 20F) 및 게이트 유전체 영역(20A, 20B)의 높이(h)는 약 1 nm 내지 3 nm의 범위이다.
몇몇 실시예에서, 도 9에 도시되어 있는 바와 같은 소스 영역(81A, 81C), 드레인 영역(81B, 81D), 스페이서 요소(72A, 72B), 및 스페이서 요소(73A, 73B)는 도 3을 참조하여 설명된 상세에 따라 형성될 수도 있다.　　이후에, 도 10에 도시되어 있는 바와 같이, 더미 게이트 전극층(50, 50B), ILD 층(90), 및 부가의 스페이서 요소층(72C, 72D, 73C, 73D)은 도 4를 참조하여 설명된 상세에 따라 형성되고 처리될 수도 있다. 도 11에 도시되어 있는 바와 같이, 도 10의 더미 게이트 전극층(50, 50B)은 도 5를 참조하여 설명된 상세에 따라 제거될 수도 있다. 도 12에 도시되어 있는 바와 같이, 유전체층(21)의 다층(예를 들어, 2층) 구조체는 더미 게이트 유전체 영역(20A) 상에 증착된다. 유전체층(21B)의 다층(예를 들어, 2층) 구조체는 게이트 유전체 영역(20B) 상에 증착된다. 유전체층(21, 21B)은 열 산화, CVD, PVD, ALD, e-빔 증발, 또는 다른 적합한 프로세스에 의해 형성된 실리콘 산화물을 포함할 수도 있다. 일 실시예에서, 유전체층(21, 21B)의 두께는 약 1 nm 내지 약 3 nm의 범위이다. 몇몇 실시예에서, 유전체층(21, 21B)은 단일의 유전체층을 포함할 수도 있다. 몇몇 실시예에서, 소스 영역(81A, 81C), 드레인 영역(81B, 81D), 스페이서 요소(72A, 72B), 및 스페이서 요소(73A, 73B)를 형성하기 전에, 표면 처리 프로세스가 스페이서 유전체 영역(20C, 20D, 20E, 20F)을 포함하는 것과 같은, 더미 게이트 전극층(50, 50B)에 의해 덮이지 않은 유전체층(20)의 부분 상에 수행될 수도 있다.
도 13에 도시되어 있는 바와 같이, 더미 게이트 유전체 영역(20A) 및 유전체층(21)은 에칭 프로세스(습식 에칭, 건식 에칭, 플라즈마 에칭 등)를 사용하여 제거된다. 더미 게이트 유전체 영역(20A)의 제거는 채널층(12A)의 상부면을 노출할 수도 있다. 스페이서 유전체 영역(20C, 20D)은 스페이서 요소(72C) 및 스페이서 요소(72D) 각각의 하위에 있는 채널층(12A) 상에 잔류한다는 것이 주목된다. 도 13에 도시되어 있는 바와 같이, 유전체층(21B)은 유전체 영역(20B) 상에 잔류한다. 도 14에 도시되어 있는 바와 같이, 게이트 구조체는 도 7을 참조하여 설명된 상세에 따라, Fin FET(100A)를 형성하기 위해 제1 더미 게이트 구조체(60)의 제거에 의해 제공된 개구 내에 형성된다. 게이트 구조체는 계면층(111), 고-k 유전체층(121), 금속층(141) 및/또는 게이트 구조체를 위한 다른 적합한 재료를 포함할 수도 있다. Fin FET(200A)의 금속층(141B) 및 고-k 유전체층(121B)을 포함하는 게이트 구조체가 도 7을 참조하여 설명된 상세에 따라 형성된다.
도 9 내지 도 14b에 도시되어 있는 디바이스는 접점/비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 프로세스를 경험할 수도 있다는 것이 이해된다.
몇몇 실시예에서, Fin FET(200A)의 게이트 전압은 Fin FET(100A)보다 높을 수도 있는 데, 이는 Fin FET(200A)의 게이트 유전체층(20B) 및 유전체층(21B)의 높이가 Fin FET(100A)의 계면층보다 두꺼운 것을 요구한다. 도 15a는 도 14에 도시되어 있는 바와 같은 코어 영역에 배치된 Fin FET 디바이스(100A)의 예시적인 평면도이다. 도 15b는 도 14에 도시되어 있는 바와 같은 주변 영역에 배치된 Fin FET 디바이스(200A)의 예시적인 평면도이다.
본 명세서에 설명된 다양한 실시예 또는 예는 현존하는 기술에 비해 다수의 장점을 제공한다. 예를 들어, 스페이서 유전체 영역의 높이 및/또는 더미 게이트 유전체 영역의 높이와 스페이서 유전체 영역의 높이 사이의 차이를 최적화함으로써, 예를 들어 표면 장력 및 모세관 효과에 기인하여, 스페이서 유전체 영역을 위한 에칭 용액(예를 들어, 희석-HF 및/또는 수성 암모니아)에 대한 면역성을 향상시키는 것이 가능하다. 고온 캐리어 열화 하에서 게이트 대 S/D 격리 및 디바이스 수명 시간을 향상시키는 것이 또한 가능하다. 다른 예에서, 스페이서 유전체 영역에 표면 처리 프로세스를 사용함으로써, 스페이서 유전체 영역을 위한 에칭 용액(예를 들어, 희석-HF 및/또는 수성 암모니아)에 대한 면역성을 향상시키는 것이 가능하다.
모든 장점이 반드시 본 명세서에 설명되어 있는 것은 아니고, 어떠한 특정 장점도 모든 실시예 또는 예를 위해 요구되지 않고, 다른 실시예 또는 예가 상이한 장점을 제공할 수도 있다는 것이 이해될 수 있을 것이다. 일 예에서, 도 1a 내지 도 15b를 참조하여 설명된 프로세스는 핀 구조체(Fin FET)를 갖는 반도체 FET 디바이스와 연계되지만, 도 1a 내지 도 15b를 참조하여 설명된 프로세스는 평면형 MOSFET와 같은 평면형 반도체 디바이스에 적용될 수도 있다.
본 발명의 일 양태에 따르면, 반도체 제조 방법은 기판 위에 유전체층을 형성하는 것을 포함한다. 유전체층이 제1 더미 게이트 구조체에 의해 규정되고 그 아래에 배치된 제1 게이트 유전체 영역을 포함하도록 제1 더미 게이트 구조체가 유전체층 상에 형성된다. 제1 게이트 유전체 영역에 인접하여 유전체 에치백 영역을 형성하도록 제1 게이트 유전체 영역 내에 포함되지 않은 유전체층의 부분이 에칭된다. 유전체 에치백 영역의 부분 상에 그리고 제1 더미 게이트 구조체의 측벽 상에 제1 스페이서 요소가 형성되고, 제1 스페이서 요소는 더미 게이트 구조체에 맞접하고, 유전체 에치백 영역의 부분은 제1 스페이서 요소에 의해 규정되고 그 아래에 배치된 제1 스페이서 유전체 영역을 포함하고, 제1 게이트 유전체 영역의 높이는 제1 스페이서 유전체 영역의 높이보다 크다. 제1 오목부가 기판 내에 형성된다. 제1 변형 오목 영역을 형성하도록 기판 내의 제1 오목부 위에 변형 재료가 선택적으로 성장되고, 제1 변형 오목 영역은 제1 스페이서 유전체 영역에 인접한다. 제1 개구를 형성하도록 제1 더미 게이트 구조체, 및 제1 게이트 유전체 영역이 제거된다. 게이트 전극층 및 게이트 유전체층을 포함하는 제1 게이트 구조체가 제1 개구 내에 형성된다.
본 발명의 다른 양태에 따르면, 반도체 제조 방법은 기판 위에 제1 유전체층을 형성하는 것을 포함한다. 제1 유전체층이 제1 더미 게이트 구조체에 의해 규정되고 그 아래에 배치된 제1 게이트 유전체 영역을 포함하도록 제1 유전체층 상에 제1 더미 게이트 구조체가 형성된다. 제1 스페이서 요소가 제1 유전체층의 부분 상에 형성되고, 제1 스페이서 요소는 제1 더미 게이트 구조체에 맞접하고, 제1 유전체층의 부분은 제1 스페이서 요소에 의해 규정되고 그 아래에 배치된 제1 스페이서 유전체 영역을 포함한다. 제1 오목부가 기판 내에 형성된다. 제1 변형 오목 영역을 형성하도록 기판의 제1 오목부 위에 변형 재료가 선택적으로 성장되고, 제1 변형 오목 영역은 제1 스페이서 유전체 영역에 인접한다. 제1 더미 게이트 구조체가 제거된다. 제2 유전체층이 제1 게이트 유전체 영역 상에 형성된다. 제1 개구를 형성하도록 제2 유전체층, 및 제1 게이트 유전체 영역이 제거된다. 게이트 전극층 및 게이트 유전체층을 포함하는 제1 게이트 구조체가 제1 개구 내에 형성된다.
본 발명의 다른 양태에 따르면, 반도체 디바이스는 제1 구조체 및 제2 구조체를 포함한다. 제1 구조체는 기판 위에 배치된 제1 게이트 구조체, 제1 게이트 구조체에 맞접하는 제1 스페이서 요소 및 제1 게이트 구조체에 인접하는 기판 내의 오목부 위의 제1 변형 오목 영역을 포함한다. 제2 구조체는 기판 위에 배치된 제2 게이트 구조체, 제2 게이트 구조체에 맞접하는 제2 스페이서 요소 및 제2 게이트 구조체에 인접하는 기판 내의 오목부 위의 제2 변형 오목 영역을 포함한다. 제1 게이트 구조체는 기판 위에 배치되고 제1 게이트 전극 아래에 있는 제1 게이트 유전체 영역을 포함한다. 제2 게이트 구조체는 기판 위에 배치되고 제2 게이트 전극 아래에 있는 제2 게이트 유전체 영역을 포함한다. 제1 스페이서 유전체 영역이 기판 위에 배치되고 제1 스페이서 요소 아래에 있고, 제2 스페이서 유전체 영역이 기판 위에 배치되고 제2 스페이서 요소 아래에 있다. 제2 게이트 유전체 영역의 높이는 제2 스페이서 유전체 영역의 높이보다 크다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자는 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 발명을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자는 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않고, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변화, 치환, 및 변경을 행할 수도 있다는 것을 또한 이해해야 한다.

Claims (10)

  1. 반도체 제조 방법에 있어서,
    기판 위에 유전체층을 형성하는 단계;
    상기 유전체층이, 제1 더미 게이트 구조체에 의해 규정되고 그 아래에 배치된 제1 게이트 유전체 영역을 포함하도록, 상기 유전체층 상에 상기 제1 더미 게이트 구조체를 형성하는 단계;
    상기 제1 게이트 유전체 영역에 인접하여 유전체 에치백 영역을 형성하도록 상기 제1 게이트 유전체 영역 내에 포함되지 않는 상기 유전체층의 부분을 에칭하는 단계;
    상기 유전체 에치백 영역의 부분 상에 그리고 상기 제1 더미 게이트 구조체의 측벽 상에 제1 스페이서 요소를 형성하는 단계로서, 상기 제1 스페이서 요소는 상기 제1 더미 게이트 구조체에 맞접하고, 상기 유전체 에치백 영역의 부분은 상기 제1 스페이서 요소에 의해 규정되고 그 아래에 배치된 제1 스페이서 유전체 영역을 포함하고, 상기 제1 게이트 유전체 영역의 높이는 상기 제1 스페이서 유전체 영역의 높이보다 큰 것인, 상기 제1 스페이서 요소를 형성하는 단계;
    상기 기판 내에 제1 오목부를 형성하는 단계;
    제1 변형 오목 영역을 형성하도록 상기 기판 내의 상기 제1 오목부 위에 변형 재료를 선택적으로 성장시키는 단계로서, 상기 제1 변형 오목 영역은 상기 제1 스페이서 유전체 영역에 인접한 것인, 상기 변형 재료를 선택적으로 성장시키는 단계;
    제1 개구를 형성하도록 상기 제1 더미 게이트 구조체, 및 상기 제1 게이트 유전체 영역을 제거하는 단계; 및
    상기 제1 개구 내에 게이트 전극층 및 게이트 유전체층을 포함하는 제1 게이트 구조체를 형성하는 단계
    를 포함하는, 반도체 제조 방법.
  2. 제1항에 있어서,
    상기 유전체층이, 제2 더미 게이트 구조체 의해 규정되고 그 아래에 배치된 제2 게이트 유전체 영역을 포함하도록, 상기 유전체층 상에 상기 제2 더미 게이트 구조체를 형성하는 단계;
    상기 유전체 에치백 영역의 부분 상에 그리고 상기 제2 더미 게이트 구조체의 측벽 상에 제2 스페이서 요소를 형성하는 단계로서, 상기 제2 스페이서 요소는 상기 제2 더미 게이트 구조체에 맞접하고, 상기 유전체 에치백 영역의 부분은 상기 제2 스페이서 요소에 의해 규정되고 그 아래에 배치된 제2 스페이서 유전체 영역을 포함하고, 상기 제2 게이트 유전체 영역의 높이는 상기 제2 스페이서 유전체 영역의 높이보다 큰 것인, 상기 제2 스페이서 요소를 형성하는 단계;
    상기 기판 내에 제2 오목부를 형성하는 단계;
    제2 변형 오목 영역을 형성하도록, 상기 기판 내의 상기 제2 오목부 위에 변형 재료를 선택적으로 성장시키는 단계로서, 상기 제2 변형 오목 영역은 상기 제2 스페이서 유전체 영역에 인접한 것인, 상기 변형 재료를 선택적으로 성장시키는 단계;
    제2 개구를 형성하도록 상기 제2 더미 게이트 구조체를 제거하는 단계; 및
    상기 제2 개구 내에 상기 게이트 전극층을 포함하는 제2 게이트 구조체를 형성하는 단계
    를 더 포함하고,
    상기 제2 게이트 유전체 영역은 상기 제2 게이트 구조체를 위한 제2 게이트 유전체로서 사용되는 것인, 반도체 제조 방법.
  3. 제1항에 있어서,
    산화, 질화 또는 이온 주입을 포함하는, 상기 유전체 에치백 영역의 표면 처리를 더 포함하는, 반도체 제조 방법.
  4. 반도체 제조 방법에 있어서,
    기판 위에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층이, 제1 더미 게이트 구조체에 의해 규정되고 그 아래에 배치된 제1 게이트 유전체 영역을 포함하도록, 상기 제1 유전체층 상에 상기 제1 더미 게이트 구조체를 형성하는 단계;
    상기 제1 유전체층의 부분 상에 그리고 상기 제1 더미 게이트 구조체의 측벽 상에 제1 스페이서 요소를 형성하는 단계로서, 상기 제1 스페이서 요소는 상기 제1 더미 게이트 구조체에 맞접하고, 상기 제1 유전체층의 부분은 상기 제1 스페이서 요소에 의해 규정되고 그 아래에 배치된 제1 스페이서 유전체 영역을 포함하는 것인, 상기 제1 스페이서 요소를 형성하는 단계;
    상기 기판 내에 제1 오목부를 형성하는 단계;
    제1 변형 오목 영역을 형성하도록 상기 기판 내의 상기 제1 오목부 위에 변형 재료를 선택적으로 성장시키는 단계로서, 상기 제1 변형 오목 영역은 상기 제1 스페이서 유전체 영역에 인접한 것인, 상기 변형 재료를 선택적으로 성장시키는 단계;
    상기 제1 더미 게이트 구조체를 제거하는 단계;
    상기 제1 게이트 유전체 영역 상에 제2 유전체층을 형성하는 단계;
    제1 개구를 형성하도록 상기 제2 유전체층, 및 상기 제1 게이트 유전체 영역을 제거하는 단계; 및
    상기 제1 개구 내에 게이트 전극층 및 게이트 유전체층을 포함하는 제1 게이트 구조체를 형성하는 단계
    를 포함하는, 반도체 제조 방법.
  5. 제4항에 있어서,
    상기 제1 유전체층이, 제2 더미 게이트 구조체에 의해 규정되고 그 아래에 배치된 제2 게이트 유전체 영역을 포함하도록, 상기 제1 유전체층 상에 상기 제2 더미 게이트 구조체를 형성하는 단계;
    상기 제1 유전체층의 부분 상에 그리고 상기 제2 더미 게이트 구조체의 측벽 상에 제2 스페이서 요소를 형성하는 단계로서, 상기 제2 스페이서 요소는 상기 제2 더미 게이트 구조체에 맞접하고, 상기 제1 유전체층의 부분은 상기 제2 스페이서 요소에 의해 규정되고 그 아래에 배치된 제2 스페이서 유전체 영역을 포함하는 것인, 상기 제2 스페이서 요소를 형성하는 단계;
    상기 기판 내에 제2 오목부를 형성하는 단계;
    제2 변형 오목 영역을 형성하도록 상기 기판 내의 상기 제2 오목부 위에 변형 재료를 선택적으로 성장시키는 단계로서, 상기 제2 변형 오목 영역은 상기 제2 스페이서 유전체 영역에 인접한 것인, 상기 변형 재료를 선택적으로 성장시키는 단계;
    제2 개구를 형성하도록 상기 제2 더미 게이트 구조체를 제거하는 단계;
    상기 제2 개구 내의 제2 게이트 유전체 영역 상에 제2 유전체층을 형성하는 단계; 및
    상기 제2 개구 내의 상기 제2 유전체층 상에 상기 게이트 전극층을 포함하는 제2 게이트 구조체를 형성하는 단계
    를 더 포함하는, 반도체 제조 방법.
  6. 제4항에 있어서,
    상기 제2 유전체층을 형성하는 단계는, 상기 제1 게이트 유전체 영역 상에 다수의 유전체층을 형성하는 단계를 포함하는 것인, 반도체 제조 방법.
  7. 반도체 디바이스에 있어서,
    기판 위에 배치된 제1 게이트 구조체, 상기 제1 게이트 구조체에 맞접하는 제1 스페이서 요소, 상기 제1 게이트 구조체에 인접하는 상기 기판 내의 오목부 위의 제1 변형 오목 영역을 포함하는 제1 구조체; 및
    상기 기판 위에 배치된 제2 게이트 구조체, 상기 제2 게이트 구조체에 맞접하는 제2 스페이서 요소 및 상기 제2 게이트 구조체에 인접하는 상기 기판 내의 오목부 위의 제2 변형 오목 영역을 포함하는 제2 구조체
    를 포함하고,
    상기 제1 게이트 구조체는, 상기 기판 위에 배치되고 제1 게이트 전극 아래에 있는, 제1 게이트 유전체 영역을 포함하고,
    상기 제2 게이트 구조체는, 상기 기판 위에 배치되고 제2 게이트 전극 아래에 있는, 제2 게이트 유전체 영역을 포함하고,
    제1 스페이서 유전체 영역은, 상기 기판 위에 배치되고 상기 제1 스페이서 요소 아래에 있고,
    제2 스페이서 유전체 영역은, 상기 기판 위에 배치되고 상기 제2 스페이서 요소 아래에 있고,
    상기 제2 게이트 유전체 영역의 높이는 상기 제2 스페이서 유전체 영역의 높이보다 큰 것인, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제1 게이트 유전체 영역의 재료는 상기 제1 스페이서 유전체 영역의 재료와 상이한 것인, 반도체 디바이스.
  9. 제7항에 있어서,
    상기 제1 게이트 유전체 영역은 상기 제1 게이트 구조체의 제1 측벽과 제2 측벽 사이에 위치되는 것인, 반도체 디바이스.
  10. 제7항에 있어서,
    상기 제2 게이트 유전체 영역은 상기 제2 게이트 구조체의 제3 측벽과 제4 측벽 사이에 위치되는 것인, 반도체 디바이스.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180117516A (ko) * 2017-04-19 2018-10-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 스페이서를 선택적으로 성장시킴으로써 트랜지스터를 형성하는 방법
KR20200020425A (ko) * 2018-08-17 2020-02-26 삼성전자주식회사 다양한 선폭을 가지는 반도체 소자 및 이의 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9799649B2 (en) * 2015-12-17 2017-10-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and manufacturing method thereof
US9786505B2 (en) * 2015-12-30 2017-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device using dummy fins for smooth profiling
MX2016016226A (es) * 2016-12-08 2018-06-07 Mexicano Inst Petrol Desemulsionantes para aceites crudos con base en copolimeros aleatorios acrilico-aminoacrilico de masa molecular controlada.
CN108538724B (zh) * 2017-03-01 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102277610B1 (ko) * 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
DE102018107984B4 (de) * 2017-11-15 2023-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k-Gate-Abstandhalter und sein Bilden
DE102018116726A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive High-k-Bildung in einem Gate-Last-Prozess
KR102394925B1 (ko) 2017-11-16 2022-05-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10340384B2 (en) * 2017-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing fin field-effect transistor device
US10541317B2 (en) * 2018-03-01 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a metal gate using monolayers
US10867860B2 (en) 2018-08-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming FinFET device
US11088262B2 (en) * 2018-09-28 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Radical etching in gate formation
US11264506B2 (en) * 2018-10-31 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10868171B2 (en) * 2019-02-26 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with gate dielectric layer and method for forming the same
US11990548B2 (en) * 2019-05-28 2024-05-21 Etron Technology, Inc. Transistor with low leakage currents and manufacturing method thereof

Family Cites Families (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2606143B2 (ja) * 1994-07-22 1997-04-30 日本電気株式会社 半導体装置及びその製造方法
US5882993A (en) * 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
US6093610A (en) * 1998-06-16 2000-07-25 Texas Instruments Incorporated Self-aligned pocket process for deep sub-0.1 μm CMOS devices and the device
JP4068746B2 (ja) * 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
KR20000073979A (ko) 1999-05-17 2000-12-05 윤종용 반도체소자 및 그 제조방법
JP2000332242A (ja) * 1999-05-21 2000-11-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2001257344A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2002141420A (ja) * 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6501134B1 (en) * 2001-01-09 2002-12-31 Advanced Micro Devices, Inc. Ultra thin SOI devices with improved short-channel control
JP2003100902A (ja) * 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体装置の製造方法
WO2004017418A1 (ja) * 2002-08-15 2004-02-26 Renesas Technology Corp. 半導体集積回路装置およびその製造方法
JP2004207498A (ja) * 2002-12-25 2004-07-22 Texas Instr Japan Ltd 半導体装置およびその製造方法
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
JPWO2004097943A1 (ja) * 2003-04-28 2006-07-13 松下電器産業株式会社 半導体装置とその製造方法
KR100618815B1 (ko) * 2003-11-12 2006-08-31 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
US6949482B2 (en) * 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
US7056782B2 (en) * 2004-02-25 2006-06-06 International Business Machines Corporation CMOS silicide metal gate integration
US7084025B2 (en) * 2004-07-07 2006-08-01 Chartered Semiconductor Manufacturing Ltd Selective oxide trimming to improve metal T-gate transistor
US7381608B2 (en) * 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
JP4541125B2 (ja) * 2004-12-15 2010-09-08 パナソニック株式会社 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法
JP4361880B2 (ja) * 2005-01-11 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置の製造方法
DE102005009019B4 (de) * 2005-02-28 2008-01-10 Qimonda Ag Transistoranordnung mit Gate-Spacerstrukturen und Verfahren zu deren Herstellung
US7118954B1 (en) * 2005-05-26 2006-10-10 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor devices and method of making the same
JP4954508B2 (ja) * 2005-08-05 2012-06-20 パナソニック株式会社 半導体装置
US8159030B2 (en) * 2005-11-30 2012-04-17 Globalfoundries Inc. Strained MOS device and methods for its fabrication
KR100704380B1 (ko) * 2005-12-06 2007-04-09 한국전자통신연구원 반도체 소자 제조 방법
US7569466B2 (en) * 2005-12-16 2009-08-04 International Business Machines Corporation Dual metal gate self-aligned integration
JP2007227851A (ja) * 2006-02-27 2007-09-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US9070759B2 (en) * 2006-09-25 2015-06-30 Infineon Technologies Ag Semiconductor device and method of making same
US8629021B2 (en) * 2007-11-02 2014-01-14 Texas Instruments Incorporated Integration scheme for an NMOS metal gate
US20080272437A1 (en) * 2007-05-01 2008-11-06 Doris Bruce B Threshold Adjustment for High-K Gate Dielectric CMOS
US20080272438A1 (en) * 2007-05-02 2008-11-06 Doris Bruce B CMOS Circuits with High-K Gate Dielectric
US8299455B2 (en) * 2007-10-15 2012-10-30 International Business Machines Corporation Semiconductor structures having improved contact resistance
US8263466B2 (en) * 2007-10-17 2012-09-11 Acorn Technologies, Inc. Channel strain induced by strained metal in FET source or drain
US7718496B2 (en) * 2007-10-30 2010-05-18 International Business Machines Corporation Techniques for enabling multiple Vt devices using high-K metal gate stacks
US7790559B2 (en) * 2008-02-27 2010-09-07 International Business Machines Corporation Semiconductor transistors having high-K gate dielectric layers and metal gate electrodes
US7977181B2 (en) * 2008-10-06 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for gate height control in a gate last process
US8525263B2 (en) * 2009-01-19 2013-09-03 International Business Machines Corporation Programmable high-k/metal gate memory device
US7943460B2 (en) * 2009-04-20 2011-05-17 International Business Machines Corporation High-K metal gate CMOS
JP4902888B2 (ja) * 2009-07-17 2012-03-21 パナソニック株式会社 半導体装置およびその製造方法
US8173531B2 (en) * 2009-08-04 2012-05-08 International Business Machines Corporation Structure and method to improve threshold voltage of MOSFETS including a high K dielectric
US8258588B2 (en) * 2009-08-07 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing layer of a field effect transistor
US9054130B2 (en) * 2009-08-27 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bottle-neck recess in a semiconductor device
US8067283B2 (en) * 2009-11-13 2011-11-29 Vanguard International Semiconductor Corporation Semiconductor device fabricating method
KR101656443B1 (ko) * 2009-11-20 2016-09-22 삼성전자주식회사 금속 게이트 스택 구조물을 갖는 씨모스 소자
US8357603B2 (en) * 2009-12-18 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate fill and method of making
DE102010030768B4 (de) * 2010-06-30 2012-05-31 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Herstellverfahren für ein Halbleiterbauelement als Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand und besserer Gleichmäßigkeit und Transistor
US8389371B2 (en) * 2010-06-30 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating integrated circuit device, including removing at least a portion of a spacer
CN102446953B (zh) * 2010-09-30 2015-08-05 中国科学院微电子研究所 一种半导体结构及其制造方法
US8420473B2 (en) * 2010-12-06 2013-04-16 International Business Machines Corporation Replacement gate devices with barrier metal for simultaneous processing
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8835982B2 (en) * 2011-02-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
US8642457B2 (en) * 2011-03-03 2014-02-04 United Microelectronics Corp. Method of fabricating semiconductor device
US8324118B2 (en) * 2011-03-28 2012-12-04 United Microelectronics Corp. Manufacturing method of metal gate structure
CN102842493A (zh) * 2011-06-20 2012-12-26 中国科学院微电子研究所 一种半导体结构及其制造方法
US8383485B2 (en) * 2011-07-13 2013-02-26 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial process for forming semiconductor devices
US8486778B2 (en) * 2011-07-15 2013-07-16 International Business Machines Corporation Low resistance source and drain extensions for ETSOI
US8445345B2 (en) * 2011-09-08 2013-05-21 International Business Machines Corporation CMOS structure having multiple threshold voltage devices
US8835267B2 (en) * 2011-09-29 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
US8912610B2 (en) * 2011-11-11 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for MOSFETS with high-K and metal gate structure
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8691681B2 (en) * 2012-01-04 2014-04-08 United Microelectronics Corp. Semiconductor device having a metal gate and fabricating method thereof
US8716118B2 (en) * 2012-01-06 2014-05-06 International Business Machines Corporation Replacement gate structure for transistor with a high-K gate stack
US8586436B2 (en) * 2012-03-20 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device
US8698252B2 (en) * 2012-04-26 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device for high-K and metal gate stacks
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
CN103855093B (zh) * 2012-11-30 2016-07-06 中国科学院微电子研究所 半导体器件及其制造方法
US9059206B2 (en) * 2012-12-10 2015-06-16 International Business Machines Corporation Epitaxial grown extremely shallow extension region
US9013003B2 (en) * 2012-12-27 2015-04-21 United Microelectronics Corp. Semiconductor structure and process thereof
CN103928333B (zh) * 2013-01-15 2019-03-12 中国科学院微电子研究所 半导体器件及其制造方法
US9362386B2 (en) * 2013-02-27 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods for forming the same
US9318367B2 (en) * 2013-02-27 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with different fin heights and method for forming the same
US8987791B2 (en) * 2013-02-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9276087B2 (en) * 2013-05-10 2016-03-01 Samsung Electronics Co., Ltd. Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
US8877625B1 (en) * 2013-05-14 2014-11-04 Globalfoundries Inc. Methods of forming semiconductor devices with different insulation thickness on the same semiconductor substrate and the resulting devices
KR102078187B1 (ko) * 2013-05-31 2020-02-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102066848B1 (ko) * 2013-06-24 2020-01-16 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR101998666B1 (ko) * 2013-06-25 2019-10-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150021681A1 (en) * 2013-07-16 2015-01-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US9202918B2 (en) * 2013-09-18 2015-12-01 Globalfoundries Inc. Methods of forming stressed layers on FinFET semiconductor devices and the resulting devices
US9455346B2 (en) * 2013-12-09 2016-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Channel strain inducing architecture and doping technique at replacement poly gate (RPG) stage
US9224826B2 (en) * 2014-02-12 2015-12-29 International Business Machines Corporation Multiple thickness gate dielectrics for replacement gate field effect transistors
US9318582B2 (en) * 2014-03-17 2016-04-19 International Business Machines Corporation Method of preventing epitaxy creeping under the spacer
US9263580B2 (en) * 2014-03-24 2016-02-16 Globalfoundries Inc. Methods of forming isolated channel regions for a FinFET semiconductor device and the resulting device
US9312360B2 (en) * 2014-05-01 2016-04-12 International Business Machines Corporation FinFET with epitaxial source and drain regions and dielectric isolated channel region
CN105336688B (zh) * 2014-05-28 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
KR102394887B1 (ko) * 2014-09-01 2022-05-04 삼성전자주식회사 반도체 장치의 제조 방법
US9362405B1 (en) * 2014-12-04 2016-06-07 Globalfoundries Inc. Channel cladding last process flow for forming a channel region on a FinFET device
US9425103B2 (en) * 2014-12-04 2016-08-23 Globalfoundries Inc. Methods of using a metal protection layer to form replacement gate structures for semiconductor devices
JP6382731B2 (ja) * 2015-01-14 2018-08-29 株式会社東芝 半導体装置
KR102274750B1 (ko) * 2015-01-27 2021-07-07 삼성전자주식회사 반도체 장치 제조 방법
US9704759B2 (en) * 2015-09-04 2017-07-11 Globalfoundries Inc. Methods of forming CMOS based integrated circuit products using disposable spacers
CN106653691A (zh) * 2015-11-04 2017-05-10 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN106684144B (zh) * 2015-11-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
KR102526580B1 (ko) * 2016-01-11 2023-04-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN107346783B (zh) * 2016-05-06 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
JP6824115B2 (ja) * 2017-06-19 2021-02-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2019106441A (ja) * 2017-12-12 2019-06-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180117516A (ko) * 2017-04-19 2018-10-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 스페이서를 선택적으로 성장시킴으로써 트랜지스터를 형성하는 방법
US10535569B2 (en) 2017-04-19 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Forming transistor by selectively growing gate spacer
US11133229B2 (en) 2017-04-19 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Forming transistor by selectively growing gate spacer
KR20200020425A (ko) * 2018-08-17 2020-02-26 삼성전자주식회사 다양한 선폭을 가지는 반도체 소자 및 이의 제조 방법

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