KR20200020425A - 다양한 선폭을 가지는 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20200020425A
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Abstract

다양한 선폭을 가지는 반도체 소자 및 이의 제조 방법을 개시한다. 본 발명에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판, 제1 영역에서 제1 방향으로 연장되며 제1 방향과 다른 제2 방향을 따라서 제1 폭을 가지는 복수의 제1 게이트 라인, 제2 영역에서 제1 방향으로 연장되며 제2 방향을 따라서 제1 폭과 다른 제2 폭을 가지되 복수의 제1 게이트 라인과 동일한 피치를 가지는 복수의 제2 게이트 라인, 복수의 제1 게이트 라인 및 복수의 제2 게이트 라인의 양측벽을 덮는 스페이서층, 및 제1 영역에서 기판과 스페이서층 사이에 배치되며 제1 두께를 가지는 제1 베이스층을 포함하되, 제2 영역에서 스페이서층의 저면과 기판의 상면은 접한다.

Description

다양한 선폭을 가지는 반도체 소자 및 이의 제조 방법{Semiconductor devices with various line widths and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 다양한 선폭을 함께 가지는 반도체 소자 및 이의 제조 방법에 관한 것이다.
전자 제품의 소형화, 고성능화 및 다기능화가 요구됨에 따라 전자 제품에 사용되는 반도체 소자의 고집적화, 고성능화 및 다기능화 또한 요구되고 있다. 따라서 고직접화된 반도체 소자가 다양한 기능을 가지도록 하거나, 성능의 향상을 이룰 수 있도록, 반도체 소자 내에 다양한 선폭을 구현할 필요가 증가하고 있다.
그러나, 반도체 소자가 다양한 선폭을 가지도록 하기 위해서는 서로 다른 선폭을 구현하기 위하여 공정이 복잡해지고, 그에 따라 반도체 소자의 신뢰성이 감소되고 제조 비용이 증가하고 있다.
본 발명의 기술적 과제는 다양한 선폭을 가지면서 신뢰성이 향상된 반도체 소자, 및 공정의 단순화를 통하여 제조 비용의 증가를 최소화한 반도체 소자의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자 및 이의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판; 상기 제1 영역에서 제1 방향으로 연장되며 상기 제1 방향과 다른 제2 방향을 따라서 제1 폭을 가지는 복수의 제1 게이트 라인; 상기 제2 영역에서 상기 제1 방향으로 연장되며 상기 제2 방향을 따라서 상기 제1 폭과 다른 제2 폭을 가지되 상기 복수의 제1 게이트 라인과 동일한 피치를 가지는 복수의 제2 게이트 라인; 상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인의 양측벽을 덮는 스페이서층; 및 상기 제1 영역에서, 상기 기판과 상기 스페이서층 사이에 배치되며 제1 두께를 가지는 제1 베이스층;을 포함하되, 상기 제2 영역에서 상기 스페이서층의 저면과 상기 기판의 상면은 접한다.
본 발명에 따른 반도체 소자의 제조 방법은, 제1 영역 및 제2 영역을 가지는 기판 상에 제1 방향으로 연장되며 상기 제1 영역 및 상기 제2 영역에 상기 제1 방향과 다른 제2 방향을 따라서 동일한 피치 및 동일한 폭을 가지는 복수의 더미 게이트 구조체를 형성하는 단계; 상기 제1 영역에, 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 제1 커버층을 형성하는 단계; 상기 제1 영역에서 상기 제1 커버층을 컨포멀하게 덮고, 상기 제2 영역에서 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 제2 커버층을 형성하는 단계; 상기 제1 영역에서 상기 더미 게이트 구조체의 양측벽을 덮는 상기 제2 커버층 및 상기 제2 영역에서 상기 더미 게이트 구조체의 양측벽을 덮는 상기 제1 커버층을 덮는 스페이서층을 형성하는 단계; 상기 복수의 더미 게이트 구조체, 상기 제2 커버층의 일부분 및 상기 제2 커버층의 일부분을 상기 제1 영역 및 상기 제2 영역에서 함께 제거하여 상기 제1 영역 및 상기 제2 영역 각각에 복수의 제1 게이트 공간 및 복수의 제2 게이트 공간을 형성하는 단계; 및 상기 복수의 제1 게이트 공간을 채우는 복수의 제1 게이트 라인, 및 상기 복수의 제2 게이트 공간을 채우는 복수의 제2 게이트 라인을 형성하는 단계;를 포함한다.
본 발명에 따른 반도체 소자의 제조 방법은, 제1 영역, 제2 영역, 제3 영역, 및 제4 영역을 가지는 기판을 준비하는 단계; 상기 제1 영역 및 상기 제2 영역에 제1 방향으로 연장되며 상기 제1 방향과 다른 제2 방향을 따라서 동일한 제1 피치 및 동일한 제1 폭을 가지는 복수의 제1 더미 게이트 구조체를 형성하고, 상기 제3 영역 및 상기 제4 영역에 상기 제1 방향으로 연장되며 상기 제2 방향을 따라서 상기 제1 피치와 다른 동일한 제2 피치 및 동일한 제2 폭을 가지는 복수의 제2 더미 게이트 구조체를 형성하는 단계; 상기 제1 영역 및 상기 제3 영역에 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 제1 커버층을 형성하는 단계; 상기 제1 영역 및 상기 제3 영역에서 상기 제1 커버층을 컨포멀하게 덮고, 상기 제2 영역 및 상기 제4 영역에서 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 제2 커버층을 형성하는 단계; 상기 제1 영역 및 상기 제3 영역에서 상기 더미 게이트 구조체의 양측벽을 덮는 상기 제2 커버층 및 상기 제2 영역 및 상기 제4 영역에서 상기 더미 게이트 구조체의 양측벽을 덮는 상기 제1 커버층을 덮는 스페이서층을 형성하는 단계; 상기 복수의 더미 게이트 구조체, 상기 제1 커버층의 일부분 및 상기 제2 커버층의 일부분을 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 제4 영역에서 제거하여, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 제4 영역 각각에 복수의 제1 게이트 공간, 복수의 제2 게이트 공간, 복수의 제3 게이트 공간 및 복수의 제4 게이트 공간을 형성하는 단계; 및 상기 복수의 제1 게이트 공간을 채우는 복수의 제1 게이트 라인, 상기 복수의 제2 게이트 공간을 채우는 복수의 제2 게이트 라인, 상기 복수의 제3 게이트 공간을 채우는 복수의 제3 게이트 라인 및 상기 복수의 제4 게이트 공간을 채우는 복수의 제4 게이트 라인을 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자 및 그 제조 방법은 다양한 선폭을 가지는 복수의 게이트 전극을 각각 별도의 라인 패턴을 위한 식각 공정을 통하여 형성하지 않고, 상대적으로 용이한 영역별 식각 공정을 통하여 형성하므로, 다양한 선폭을 가지면서도 신뢰성이 확보될 수 있고, 공정의 단순화를 통하여 제조 비용의 증가가 최소화될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 평면 레이아웃이다.
도 2 내지 도 14b는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법, 및 이를 통하여 제조된 반도체 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 내지 도 15f는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 일부분을 확대하여 나타낸 단면도들이다.
도 16a 내지 도 16d는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 일부분을 확대하여 나타낸 단면도들이다.
도 17a 내지 도 17d는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 일부분을 확대하여 나타낸 단면도들이다.
도 18 내지 도 32는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법, 및 이를 통하여 제조된 반도체 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 평면 레이아웃이다.
도 1을 참조하면, 반도체 소자(1)는 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 가지는 기판(102)과 기판(102) 상에 배치되며 제1 방향(X 방향)을 따라서 연장되는 복수의 게이트 라인(GL1, GL2, GL3)을 포함한다. 복수의 게이트 라인(GL1, GL2, GL3)은 제2 방향(Y 방향)을 따라서 제1 피치(P1)를 가지도록 기판(102) 상에 배치될 수 있다. 일부 실시 예에서, 제2 방향(Y 방향)은 제1 방향(X 방향)과 수직을 이룰 수 있다. 복수의 게이트 라인(GL1, GL2, GL3)은 제1 영역(R1)에 배치되는 제1 게이트 라인(GL1), 제2 영역(R2)에 배치되는 제2 게이트 라인(GL2), 및 제3 영역(R3)에 배치되는 제3 게이트 라인(GL3)을 포함할 수 있다.
제1 게이트 라인(GL1)은 제2 방향(Y 방향)을 따라서 제1 폭(W1) 및 제1 피치(P1)를 가지며, 제1 영역(R1)에서 제1 방향(X 방향)으로 상호 평행하게 연장될 수 있다. 제2 게이트 라인(GL2)은 제2 방향(Y 방향)을 따라서 제2 폭(W2) 및 제1 피치(P1)를 가지며, 제2 영역(R2)에서 제1 방향(X 방향)으로 상호 평행하게 연장될 수 있다. 제3 게이트 라인(GL3)은 제2 방향(Y 방향)을 따라서 제3 폭(W3) 및 제1 피치(P1)를 가지며, 제1 영역(R1)에서 제1 방향(X 방향)으로 상호 평행하게 연장될 수 있다. 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3) 각각은 서로 다른 값을 가질 수 있다. 일부 실시 예에서, 제1 폭(W1)은 제2 폭(W2)보다 큰 값을 가지고, 제2 폭(W2)은 제3 폭(W3)보다 큰 값을 가질 수 있다.
제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)은 기판(102)에서 서로 인접하는 영역일 수도 있으나, 이에 한정되지 않으며, 서로 이격된 영역일 수도 있다. 또한 도 1에는 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)이 제2 방향(Y 방향)을 따라서 순차적으로 배치된 것으로 도시되었으나, 이는 예시적인 것이며, 이에 한정되지 않는다. 예를 들면, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3) 중 하나의 영역을 기준으로, 다른 하나의 영역은 기판(102)에서 제1 방향(X 방향) 측에 배치될 수도 있고, 제2 방향(Y 방향) 측에 배치될 수도 있고, 제1 및 제2 방향(X-Y 방향) 측에 배치될 수도 있다. 구체적으로, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3) 각각은, 서로 동일한 제1 피치(P1)를 가지되, 서로 다른 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3)을 가지는 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)이 배치되는 기판(102)의 서로 다른 영역일 수 있다.
복수의 게이트 라인(GL1, GL2, GL2) 각각의 양측의 기판(102)의 일부분에는 소스/드레인 영역(160)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(160) 및 그 사이에 배치되는 복수의 게이트 라인(GL1, GL2, GL2) 중 어느 하나의 일부분은 하나의 트랜지스터를 구성할 수 있다.
도 1에는 반도체 소자(1)가 서로 동일한 제1 피치(P1)를 가지되, 서로 다른 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3)을 가지는 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)을 가지는 것으로 도시되었으나, 본 발명의 기술적 사상은 게이트 라인에 한정되는 것은 아니며, 서로 동일한 피치를 가지되 다른 선폭을 가지는 게이트 라인 이외의 다른 라인 패턴을 가지는 경우를 모두 포함할 수 있다.
도 2 내지 도 14b는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법, 및 이를 통하여 제조된 반도체 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 2 내지 도 7, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a는 도 1의 A ?? A'선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b는 도 1의 B ?? B'선에 대응하는 위치를 따라서 절단한 단면도들이다.
도 2를 참조하면, 활성 영역(ACT)을 가지는 기판(102) 상에 제1 방향(X 방향)을 따라서 연장되는 복수의 더미 게이트 구조체(DGS)을 형성한다. 복수의 더미 게이트 구조체(DGS)는 제2 방향(Y 방향)을 따라서 동일한 폭 및 동일한 제1 피치(P1)를 가지며 배치될 수 있다.
기판(102)은 Si 또는 Ge와 같은 반도체 물질, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체 물질을 포함할 수 있다.
복수의 더미 게이트 구조체(DGS) 각각은 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 차례로 적층된 구조를 가질 수 있다. 복수의 더미 게이트 구조체(DGS)를 형성하기 위한 일 예에서, 기판(102) 상에 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)을 차례로 형성한 후, 이들을 패터닝하여 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 필요한 부분에만 남도록 할 수 있다. 일부 실시예들에서, 산화막(D152)은 실리콘 산화막으로 이루어지고, 더미 게이트층(D154)은 폴리실리콘으로 이루어지고, 캡핑층(D156)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 더미 게이트 구조체(DGS)는 예를 들면, 통상의 포토리소그래피 공정, DPT(Double Pattenring Technology) 공정, QPT(Quadruple Patterning Technology) 공정, EUV(extreme ultraviolet) 공정 등을 통하여 형성할 수 있다.
도 3을 참조하면, 복수의 더미 게이트 구조체(DGS)가 형성된 기판(102) 상에 제1 커버층(210a)을 형성한다. 제1 커버층(210a)은 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)에서 동일한 두께를 가지며, 기판(102)의 상면, 복수의 더미 게이트 구조체(DGS) 각각의 상면 및 측벽을 컨포멀(conformal)하게 덮을 수 있다. 제1 커버층(210a)은 폴리실리콘, 또는 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시 예에서, 제1 커버층(210a)은 불순물이 도핑되지 않은(un-doped) 폴리실리콘으로 이루어질 수 있다. 일부 실시 예에서, 제1 커버층(210a)은 스페이서층(도 7의 120)과 다른 질소 함유량을 가지는 실리콘 질화막으로 이루어질 수 있다.
제1 커버층(210a)의 두께는 도 1에 보인 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)의 폭의 차이, 즉 제1 폭(W1)과 제2 폭(W2)의 차이를 고려하여 정할 수 있다. 일부 실시 예에서, 제1 커버층(210a)의 두께는 제1 폭(W1)과 제2 폭(W2)의 차이의 대략 절반 값을 가질 수 있다.
도 4를 참조하면, 제1 커버층(210a)이 제1 영역(R1)에만 잔류하도록, 제1 영역(R1)을 덮고 제2 영역(R2) 및 제3 영역(R3)을 노출시키는 마스크층(도시 생략)을 형성한 후, 제2 영역(R2), 및 제3 영역(R3) 각각에 형성된 제1 커버층(210a)의 부분을 제거한다. 이후 상기 마스크층은 제거될 수 있다.
도 5를 참조하면, 도 4의 결과물 상에 제2 커버층(210b)을 형성한다. 제2 커버층(210b)은 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)에서 동일한 두께를 가지며, 제1 영역(R1)에서는 제1 커버층(210a)의 표면을, 제2 영역(R2) 및 제3 영역(R3)에서는 기판(102)의 상면, 복수의 더미 게이트 구조체(DGS) 각각의 상면 및 측벽을 컨포멀하게 덮을 수 있다. 일부 실시 예에서, 제2 커버층(210b)은 제1 커버층(210a)과 동일한 물질로 이루어질 수 있으나, 이에 한정되지 않는다.
제2 커버층(210b)의 두께는 제1 커버층(210a)의 두께와 동일하거나, 유사한 값을 가질 수 있으나, 이에 한정되지 않는다. 제2 커버층(210b)의 두께는 도 1에 보인 제2 게이트 라인(GL2)과 제3 게이트 라인(GL2)의 폭의 차이, 즉 제2 폭(W1)과 제3 폭(W3)의 차이를 고려하여 정할 수 있다. 일부 실시 예에서, 제2 커버층(210b)의 두께는 제2 폭(W2)과 제3 폭(W3)의 차이의 대략 절반 값을 가질 수 있다. 일부 실시 예에서, 제1 폭(W1)과 제2 폭(W2)의 차이와, 제2 폭(W2)과 제3 폭(W3)의 차이가 대략 동일한 경우, 제2 커버층(210b)은, 제1 커버층(210a)의 두께와 동일한 두께를 가지도록 형성할 수 있다.
도 6을 참조하면, 제2 커버층(210b)이 제1 영역(R1) 및 제2 영역(R2)에만 잔류하도록, 제1 영역(R1) 및 제2 영역(R2)을 덮고 제3 영역(R3)을 노출시키는 마스크층(도시 생략)을 형성한 후, 제3 영역(R3)에 형성된 제2 커버층(210b)의 부분을 제거한다. 이후 상기 마스크층은 제거될 수 있다.
도 7을 참조하면, 도 6의 결과물 상에 스페이서층(120)을 형성한다. 스페이서층(120)은 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)에서 동일한 두께를 가지며, 제1 영역(R1)에서는 제2 커버층(210b)의 표면을, 제2 영역(R2)에서는 제1 커버층(210a)의 표면을, 제3 영역(R3)에서 기판(102)의 상면, 복수의 더미 게이트 구조체(DGS) 각각의 상면 및 측벽을 컨포멀하게 덮을 수 있다. 스페이서층(120)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시 예에서, 스페이스층(120)은 제1 커버층(210a)과 다른 질소 함유량을 가지는 실리콘 질화막으로 이루어질 수 있다.
도 8a 및 도 8b를 함께 참조하면, 도 7의 결과물 상에, 제2 방향(Y 방향)을 따라서 연장되는 오프닝(172O)을 가지는 제1 게이트간 절연층(172)을 형성한다. 일부 실시 예에서, 제1 게이트간 절연층(172)은 실리콘 산화막으로 이루어질 수 있다. 도 8b에서는 오프닝(172O)을 명확하게 나타내기 위하여 절단면 외의 부분(예를 들면, 절단면으로부터 X 방향 측의 뒤쪽 부분)은 도시하지 않고 생략되었다.
제1 게이트간 절연층(172)은 복수의 더미 게이트(DGS), 제1 커버층(210a), 및 제2 커버층(210b)을 모두 덮는 제1 예비 하부 절연층을 형성한 후, 상기 제1 예비 하부 절연층의 일부분을 제거하여 오프닝(172O)을 가지도록 하여 형성할 수 있다. 오프닝(172O)을 형성하는 과정에서, 기판(102)의 상면을 덮는 제1 커버층(210a)의 부분 및 제2 커버층(210b)의 부분을 제거하여, 복수의 더미 게이트(DGS) 사이의 활성 영역(ACT)의 일부분이 오프닝(172O)의 저면에 노출되도록 할 수 있다. 또한 오프닝(172O)을 형성하는 과정에서, 오프닝(172O) 내에 노출되는 복수의 더미 게이트(DGS)의 상면, 즉 캡핑층(D156)의 상면을 덮는 제1 커버층(210a)의 부분 및 제2 커버층(210b)의 부분도 함께 제거되어, 캡핑층(D156)의 상면의 일부분이 오프닝(172O) 내에서 노출되도록 할 수 있다.
도 9a 및 도 9b를 함께 참조하면, 오프닝(172O) 저면에 노출되는 활성 영역(ACT)에 복수의 소스/드레인 영역(160)을 형성한다. 일부 실시 예에서, 복수의 소스/드레인 영역(160)은 오프닝(172O) 저면에 노출되는 활성 영역(ACT)의 일부분에 불순물을 주입하여 형성할 수 있다. 예를 들면, 복수의 소스/드레인 영역(160)에 주입되는 불순물은 붕소(B) 이온이거나, 인(P) 이온 또는 비소(As) 이온일 수 있다.
도 10a 및 도 10b를 함께 참조하면, 오프닝(도 9b의 172O)을 채우는 제2 게이트간 절연층(174)을 형성한다. 제2 게이트간 절연층(174)은 제1 게이트간 절연층(172)과 동일하거나 유사한 성질을 가지는 물질로 이루어질 수 있다. 일부 실시 예에서, 제2 게이트간 절연층(174)은 실리콘 산화막으로 이루어질 수 있다.
제2 게이트간 절연층(174)은, 오프닝(172O)을 채우고는 제1 게이트간 절연층(172)의 상면을 덮는 제2 예비 하부 절연층을 형성한 후, 제1 게이트간 절연층(172)의 상면이 노출되도록 상기 제2 예비 하부 절연층의 상측 일부분을 제거하여 형성할 수 있다.
도 11a 및 도 11b를 함께 참조하면, 더미 게이트층(D154)이 노출되도록, 제1 게이트간 절연층(172)의 상측 일부분 및 제2 게이트간 절연층(174)의 상측 일부분을 제거한다. 제1 게이트간 절연층(172)의 상측 일부분 및 제2 게이트간 절연층(174)의 상측 일부분을 제거하는 과정에서, 캡핑층(도 10a 및 도 10b의 D156) 및 캡핑층(D156)의 측벽에 형성된 제1 커버층(210a) 제2 커버층(210b) 스페이서층(120) 각각의 일부분도 함께 제거될 수 있다.
도 12a 및 도 12b를 함께 참조하면, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)에서 더미 게이트층(도 11a 및 도 11b의 D154) 및 산화막(도 11a 및 도 11b의 D152), 및 더미 게이트층(D154) 및 산화막(D152) 각각의 측벽을 덮는 제1 커버층(도 11a 및 도 11b의 210a)의 부분 및, 제2 커버층(도 11a 및 도 11b의 210b)의 부분을 동시에 제거하여, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3) 각각에 제1 게이트 공간(GS1), 제2 게이트 공간(GS2), 및 제3 게이트 공간(GS3)을 형성한다. 제1 게이트 공간(GS1), 제2 게이트 공간(GS2), 및 제3 게이트 공간(GS3)의 저면에는 활성 영역(ACT)이 노출될 수 있다.
스페이서층(120) 하측의 제1 커버층(210a)의 일부분, 및 제2 커버층(210b)의 일부분은 각각 제1 잔류 커버층(210aR) 제2 잔류 커버층(210bR)으로 잔류할 수 있다. 제1 영역(R1)에서 스페이서층(120)의 하측에 배치되는 제1 잔류 커버층(210aR) 및 제2 잔류 커버층(210bR)을 함께 제1 베이스층(212)이라 호칭할 수 있고, 제2 영역(R1)에서 스페이서층(120)의 하측에 배치되는 제2 잔류 커버층(210bR)은 제2 베이스층(214)이라 호칭할 수 있다. 제1 베이스층(212)은 제1 잔류 커브층(210aR) 상에 제2 잔류 커버층(210bR)이 적층되어 이루어질 수 있다.
제1 게이트 공간(GS1), 제2 게이트 공간(GS2), 및 제3 게이트 공간(GS3)은 각각 제2 방향(Y 방향)을 따라서 제1 간격(G1), 제2 간격(G2), 및 제3 간격(G3)을 가질 수 있다.
제1 게이트 공간(GS1)은 더미 게이트층(D154)과 산화막(D152), 더미 게이트층(D154) 및 산화막(D152) 각각의 측벽을 덮는 제1 커버층(210a)의 부분, 및, 제2 커버층(210b)의 부분이 제거되어 형성된 공간이므로, 제1 간격(G1)은 더미 게이트층(D154)의 폭, 제1 커버층(210a)의 두께의 2배, 및 제2 커버층(210b)의 두께의 2배를 합한 값을 가질 수 있다. 제2 게이트 공간(GS2)은 더미 게이트층(D154)과 산화막(D152), 및 더미 게이트층(D154) 및 산화막(D152) 각각의 측벽을 덮는 제2 커버층(210b)의 부분이 제거되어 형성된 공간이므로, 제2 간격(G2)은 더미 게이트층(D154)의 폭, 및 제2 커버층(210b)의 두께의 2배를 합한 값을 가질 수 있다. 제3 게이트 공간(GS3)은 더미 게이트층(D154)과 산화막(D152)이 제거되어 형성된 공간이므로, 제3 간격(G3)은 더미 게이트층(D154)의 폭과 동일한 값을 가질 수 있다.
즉, 제1 간격(G1)은 제2 간격(G2)보다 큰 값을 가질 수 있고, 제2 간격(G2)은 제3 간격(G3)보다 큰 값을 가질 수 있다. 예를 들면, 제1 간격(G1)은 제2 간격(G2)보다 제1 커버층(210a)의 두께의 2배만큼 큰 값을 가질 수 있고, 제2 간격(G2)은 제3 간격(G3)보다 제2 커버층(210b)의 두께의 2배만큼 큰 값을 가질 수 있다. 마찬가지로, 제1 간격(G1)은 제3 간격(G3)보다 제1 커버층(210a)의 두께의 2배와 제2 커버층(210b)의 두께의 2배를 합친 값만큼 큰 값을 가질 수 있다.
더미 게이트층(D154), 산화막(D152), 및 더미 게이트층(D154)과 산화막(D152) 각각의 측벽을 덮는 제1 커버층(210a)의 부분과 제2 커버층(210b)의 부분을 제거하는 과정에서, 스페이서층(120)가 식각 내성을 가지므로, 서로 다른 간격을 가지는 제1 게이트 공간(GS1), 제2 게이트 공간(GS2), 및 제3 게이트 공간(GS3)은 각각 별도로 형성하지 않고, 동시에 함께 형성할 수 있다.
도 13a 및 도 13b를 함께 참조하면, 활성 영역(ACT)의 노출 표면으로부터 자연 산화막을 제거한 후, 제1 게이트 공간(GS1), 제2 게이트 공간(GS2), 및 제3 게이트 공간(GS3) 각각에서 노출되는 표면들 위에 게이트 유전막(140)을 형성하고, 게이트 유전막(140) 위에서 제1 게이트 공간(GS1), 제2 게이트 공간(GS2), 및 제3 게이트 공간(GS3)을 각각 채우는 채우는 제1 게이트 전극(GL1), 제2 게이트 전극(GL2), 및 제3 게이트 전극(GL3)을 형성한다. 제1 게이트 전극(GL1), 제2 게이트 전극(GL2), 및 제3 게이트 전극(GL3)은 각각 별도로 형성하지 않고, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)에서 동시에 형성될 수 있다.
게이트 유전막(140)은 인터페이스막(interfacial layer)과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스막은 활성 영역(ACT)의 상면과 상기 고유전막의 사이의 계면 결함을 치유하는 역할을 할 수 있다. 일부 실시예들에서, 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 전극(GL1), 제2 게이트 전극(GL2), 및 제3 게이트 전극(GL3) 각각은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 제1 게이트 전극(GL1), 제2 게이트 전극(GL2), 및 제3 게이트 전극(GL3) 각각은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 일부 실시예들에서, 제1 게이트 전극(GL1), 제2 게이트 전극(GL2), 및 제3 게이트 전극(GL3) 각각은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
제1 게이트 전극(GL1), 제2 게이트 전극(GL2), 및 제3 게이트 전극(GL3) 각각은 제2 방향(Y 방향)을 따라서 동일한 제1 피치(P1)를 가지되, 서로 다른 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3)을 가질 수 있다. 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3)은 제1 간격(도 12a 및 도 12b의 G1), 제2 간격(도 12a 및 도 12b의 G2), 및 제3 간격(도 12a 및 도 12b의 G3) 각각에서 게이트 유전막(140)의 두께의 2배를 제한 값을 가질 수 있다.
즉, 제1 폭(W1)은 제2 폭(W2)보다 큰 값을 가질 수 있고, 제2 폭(W2)은 제3 폭(W3)보다 큰 값을 가질 수 있다. 예를 들면, 제1 폭(W1)은 제2 폭(W2)보다 제1 커버층(도 11a 및 도 11b의 210a)의 두께의 2배만큼 큰 값을 가질 수 있고, 제2 폭(W2)은 제3 폭(W3)보다 제2 커버층(도 11a 및 도 11b의 210b)의 두께의 2배만큼 큰 값을 가질 수 있다. 마찬가지로, 제1 폭(W1)은 제3 폭(W3)보다 제1 커버층(210a)의 두께의 2배와 제2 커버층(210b)의 두께의 2배를 합친 값만큼 큰 값을 가질 수 있다.
도 14a 및 도 14b를 함께 참조하면, 복수의 게이트 라인(GL1, GL2, GL3), 제1 게이트간 절연층(172), 및 제2 게이트간 절연층(도 13b의 174)을 덮는 층간절연막(176)을 형성한 후, 층간절연막(176) 및 제2 게이트간 절연막(174)을 일부 식각하여 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)에 복수의 소스/드레인 영역(160)을 노출시키는 복수의 콘택홀(190H)을 각각 형성한다. 그 후, 복수의 콘택홀(190H)을 통해 노출되는 복수의 소스/드레인 영역(160)의 상면에 복수의 실리사이드막(180)을 형성한다. 일부 실시예들에서, 실리사이드막(180)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
이후, 복수의 콘택홀(190H)을 채우는 복수의 콘택 플러그(190)를 형성하여, 반도체 소자(1)를 형성한다. 콘택 플러그(190)는 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 콘택 플러그(190)는 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 예시된 물질들에 한정되는 것은 아니다.
반도체 소자(1)는 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 가지는 기판(102)과 기판(102)의 활성 영역(ACT) 상에 배치되며 제1 방향(X 방향)을 따라서 연장되는 복수의 게이트 라인(GL1, GL2, GL3)을 포함한다. 복수의 게이트 라인(GL1, GL2, GL3)은 제2 방향(Y 방향)을 따라서 제1 피치(P1)를 가지도록 기판(102) 상에 배치될 수 있다. 복수의 게이트 라인(GL1, GL2, GL3)은 제1 영역(R1)에 배치되는 제1 게이트 라인(GL1), 제2 영역(R2)에 배치되는 제2 게이트 라인(GL2), 및 제3 영역(R3)에 배치되는 제3 게이트 라인(GL3)으로 포함될 수 있다.
제1 게이트 라인(GL1)은 제2 방향(Y 방향)을 따라서 제1 폭(W1) 및 제1 피치(P1)를 가지며, 제1 영역(R1)에서 제1 방향(X 방향)으로 상호 평행하게 연장될 수 있다. 제2 게이트 라인(GL2)은 제2 방향(Y 방향)을 따라서 제2 폭(W2) 및 제1 피치(P1)를 가지며, 제2 영역(R2)에서 제1 방향(X 방향)으로 상호 평행하게 연장될 수 있다. 제3 게이트 라인(GL3)은 제2 방향(Y 방향)을 따라서 제3 폭(W3) 및 제1 피치(P1)를 가지며, 제1 영역(R1)에서 제1 방향(X 방향)으로 상호 평행하게 연장될 수 있다. 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3) 각각은 서로 다른 값을 가질 수 있다. 일부 실시 예에서, 제1 폭(W1)은 제2 폭(W2)보다 큰 값을 가지고, 제2 폭(W2)은 제3 폭(W3)보다 큰 값을 가질 수 있다.
활성 영역(ACT)과 복수의 게이트 라인(GL1, GL2, GL3) 저면의 사이에는 게이트 유전막(140)이 형성되어 있다. 일부 실시 예에서, 게이트 유전막(140)은 활성 영역(ACT)과 복수의 게이트 라인(GL1, GL2, GL3) 저면의 사이로부터, 스페이서층(120)과 복수의 게이트 라인(GL1, GL2, GL3) 측벽의 사이를 따라서, 기판(102)의 주면에 대하여 수직 방향인 제3 방향(Z 방향)으로 연장될 수 있다.
복수의 게이트 라인(GL1, GL2, GL2) 각각의 양측의 기판(102)의 일부분에는 소스/드레인 영역(160)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(160) 및 그 사이에 배치되는 복수의 게이트 라인(GL1, GL2, GL2) 중 어느 하나의 일부분은 하나의 트랜지스터를 구성할 수 있다.
복수의 게이트 라인(GL1, GL2, GL3) 각각의 양측벽에는 스페이서층(120)이 배치될 수 있다. 스페이서층(120)은 복수의 게이트 라인(GL1, GL2, GL3) 중 인접하는 2개 사이의 기판(102)의 상면의 일부분을 더 덮을 수 있다. 스페이서층(120)은 복수의 게이트 라인(GL1, GL2, GL3) 중 인접하는 2개 사이의 기판(102)의 상면 중 소스/드레인 영역(160)이 형성되지 않은 부분을 덮을 수 있다.
제1 게이트간 절연층(172) 및 제2 게이트간 절연층(도 13a의 174)은 복수의 게이트 라인(GL1, GL2, GL3) 각각의 사이에서, 서로 대면하는 스페이서층(120) 사이의 공간을 채울 수 있고, 층간절연막(176)은 복수의 게이트 라인(GL1, GL2, GL3), 제1 게이트간 절연층(172), 및 제2 게이트간 절연층(174)을 덮을 수 있다.
도 14a 및 도 14b에는 제2 게이트간 절연층(174)이 별도로 도시되어 있지 않으나, 복수의 게이트 라인(GL1, GL2, GL3) 각각의 사이의 공간 중, 제1 게이트간 절연층(172) 및 복수의 콘택 플러그(190)이 채우는 공간 이외의 나머지 공간은 제2 게이트간 절연층(174)이 채울 수 있다. 일부 실시 예에서, 복수의 콘택 플러그(190)를 형성하기 위하여, 복수의 콘택홀(190H)을 형성하는 과정에서, 제2 게이트간 절연층(174)이 모두 제거될 수 있다.
제1 게이트간 절연층(172) 및 제2 게이트간 절연층(174)이 서로 동일하거나 유사한 성질을 가지는 물질로 이루어진 경우, 제1 게이트간 절연층(172) 및 제2 게이트간 절연층(174)은 제조 과정에서 별도로 형성되나, 반도체 소자(1)에서는 함께 게이트간 절연층의 기능을 수행하므로, 반도체 소자(1)가 제1 게이트간 절연층(172)만을 포함하는 경우에는 제1 게이트간 절연층(172)을 게이트간 절연층이라 호칭할 수 있고, 제1 게이트간 절연층(172) 및 제2 게이트간 절연층(174)을 함께 포함하는 경우에는 제1 게이트간 절연층(172) 및 제2 게이트간 절연층(174)을 함께 게이트간 절연층이라 호칭할 수 있음은 당업자에게 자명하다.
반도체 소자(1)는 층간절연막(176)을 관통하여, 복수의 소스/드레인 영역(160)을 노출시키는 복수의 콘택홀(190H)을 채우며, 복수의 소스/드레인 영역(160)과 연결되는 복수의 콘택 플러그(190)를 더 포함한다. 복수의 소스/드레인 영역(160)과 복수의 콘택 플러그(190) 사이에는 복수의 실리사이드막(180)이 배치될 수 있다.
스페이서층(120)은 게이트간 절연막(172, 또는 172 및 174)와 콘택 플러그(190), 및 게이트 유전막(140) 사이에 배치되고, 게이트간 절연막(172, 또는 172 및 174)와 콘택 플러그(190), 및 게이트 유전막(140) 사이로부터, 게이트간 절연막(172, 또는 172 및 174), 및 소스/드레인 영역(160)이 형성되지 않은 기판(102) 사이로 연장될 수 있다. 일부 실시 예에서, 게이트 유전막(140)이 복수의 게이트 전극(GL1, GL2, GL3)의 측벽을 모두 덮지 않는 경우, 스페이서층(120)은 게이트간 절연막(172, 또는 172 및 174)와 콘택 플러그(190), 복수의 게이트 전극(GL1, GL2, GL3) 사이에 배치될 수 있다.
제1 영역(R1)에서 스페이서층(120)의 하측에는 제1 잔류 커버층(210aR) 및 제2 잔류 커버층(210bR)으로 이루어지는 제1 베이스층(212)이 배치될 수 있고, 제2 영역(R1)에서 스페이서층(120)의 하측에는 제2 잔류 커버층(210bR)으로 이루어지는 제2 베이스층(214)이 배치될 수 있다. 제3 영역(R1)에서 스페이서층(120)의 저면은 기판(102)과 접할 수 있다. 스페이서층(120)이 게이트간 절연막(172, 또는 172 및 174)과 기판(102) 사이에 배치되는 경우, 제1 영역(R1)에서 제1 베이스층(212)은, 게이트간 절연막(172, 또는 172 및 174)의 저면을 덮는 스페이서층(120)의 저면과 접할 수 있고, 제2 영역(R2)에서 제2 베이스층(214)은, 게이트간 절연막(172, 또는 172 및 174)의 저면을 덮는 스페이서층(120)의 저면과 접할 수 있다.
도 15a 내지 도 15f는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 일부분을 확대하여 나타낸 단면도들이다. 구체적으로, 도 15a, 도 15b, 및 도 15c는 도 14a의 ZMa 부분, ZMb 부분, 및 ZMc 부분을 각각 확대하여 나타낸 단면도들이고, 도 15d, 도 15e, 및 도 15f는 도 14b의 ZMd 부분, ZMe 부분, 및 ZMf 부분을 각각 확대하여 나타낸 단면도들이다.
도 14a 및 도 14b, 그리고 도 15a 내지 도 15f를 함께 참조하면, 제1 영역(R1)에 배치되는 제1 게이트 전극(GL1), 제2 영역(R2)에 배치되는 제2 게이트 전극(GL2), 및 제3 영역(R3)에 배치되는 제3 게이트 전극(GL3) 각각은 제2 방향(Y 방향)을 따라서 동일한 제1 피치(P1)를 가지되, 서로 다른 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 큰 값을 가질 수 있고, 제2 폭(W2)은 제3 폭(W3)보다 큰 값을 가질 수 있다.
제1 베이스층(212)은 제1 두께(t1)를 가질 수 있고, 제2 베이스층(214)은 제2 두께(t2)를 가질 수 있다. 제1 베이스층(212)은 제1 잔류 커버층(210aR) 및 제2 잔류 커버층(210bR)으로 이루어지고, 제2 베이스층(214)은 제2 잔류 커버층(210bR)을 가질 수 있다. 제1 잔류 커버층(210aR) 및 제2 잔류 커버층(210bR) 각각은 제1 커버층(도 11a 및 도 11b의 210a) 및 제2 커버층(도 11a 및 도 11b의 210b)의 일부분일 수 있다. 제1 두께(t1) 및 제2 두께(t2)는 각각 제1 영역(R1) 및 제2 영역(R2)에서는 기판(102)의 상면과 스페이서층(120)의 저면 사이의 이격거리일 수 있다. 제3 영역(R3)에서, 기판(102)의 상면과 스페이서층(120)의 저면은 접하므로, 이격거리는 0일 수 있다.
따라서, 반도체 소자(1)가 가지는 복수의 게이트 전극(GL1, GL2, GL3) 각각의 선폭은, 인접하는 스페이서층(120)의 저면과 기판(102)의 상면 사이의 이격거리 차이에 비례하여 차이를 가질 수 있다. 구체적으로, 제1 영역(R1)의 제1 게이트 전극(GL1)의 선폭인 제1 폭(W1)은 제2 영역(R2)의 제2 게이트 전극(GL2)의 선폭인 제2 폭(W2)보다 제1 두께(t1)와 제2 두께(t2)의 차이의 2배만큼 큰 값을 가질 수 있고, 제2 영역(R2)의 제2 게이트 전극(GL2)의 제2 폭(W2)은 제3 영역(R3)의 제3 게이트 전극(GL3)의 선폭인 제3 폭(W3)보다 제2 두께(t2)와 0의 차이의 2배, 즉 제2 두께(t2)의 2배만큼 큰 값을 가질 수 있고, 제1 영역(R1)의 제1 게이트 전극(GL1)의 제1 폭(W1)은 제3 영역(R3)의 제3 게이트 전극(GL3)의 제3 폭(W3)보다 제1 두께(t1)와 0의 차이의 2배, 즉 제1 두께(t1)의 2배만큼 큰 값을 가질 수 있다.
일부 실시 예에서, 제1 커버층(210a), 즉 제1 잔류 커버층(210aR)의 두께와, 제2 커버층(도 11a 및 도 11b의 210b), 즉 제2 잔류 커버층(210bR)의 두께가 동일한 경우, 제1 두께(t1)는 제2 두께(t2)의 2배의 값을 가질 수 있다. 또한 제1 폭(W1)은 제2 폭(W2)보다 제1 두께(t1), 또는 제2 두께(t2)의 2배만큼 큰 값을 가질 수 있고, 제2 폭(W2)은 제3 폭(W3)보다 제1 두께(t1), 또는 제2 두께(t2)의 2배만큼 큰 값을 가질 수 있으므로, 제1 폭(W1)은 제3 폭(W3)보다 제1 두께(t1)의 2배, 또는 제2 두께(t2)의 4배만큼 큰 값을 가질 수 있다.
복수의 게이트 전극(GL1, GL2, GL3), 즉 제1 게이트 전극(GL1), 제2 게이트 전극(GL2), 및 제3 게이트 전극(GL3)은 동일한 제1 피치(P1)을 가지되, 서로 다른 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3)을 가지므로, 인접하는 제1 게이트 전극(GL1) 사이의 간격, 인접하는 제2 게이트 전극(GL2) 사이의 간격, 및 인접하는 제3 게이트 전극(GL3) 사이의 간격은, 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3)에 반비례할 수 있다. 즉, 제1 영역(R1)에서 제1 인접하는 제1 게이트 전극(GL1) 사이에 배치되는 콘택 플러그(190)의 폭인 제4 폭(W4), 제2 영역(R2)에서 인접하는 제2 게이트 전극(GL2) 사이에 배치되는 콘택 플러그(190)의 폭인 제5 폭(W5), 및 인접하는 제3 게이트 전극(GL3) 사이에 배치되는 콘택 플러그(190)의 폭인 제6 폭(W6)은 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3)에 반비례할 수 있다.
따라서, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3) 각각에 형성되는 스페이서층(120) 및 게이트 유전막(140)의 두께가 동일한 경우, 제4 폭(W4)은 제5 폭(W5)보다 제1 폭(W1)과 제2 폭(W2)의 차이만큼 작은 값을 가질 수 있고, 제5 폭(W5)은 제6 폭(W6)보다 제2 폭(W2)과 제3 폭(W3)의 차이만큼 작은 값을 가질 수 있고, 제4 폭(W4)은 제6 폭(W6)보다 제1 폭(W1)과 제3 폭(W3)의 차이만큼 작은 값을 가질 수 있다.
본 발명에 따른 반도체 소자(1)는 다양한 선폭을 가지는 복수의 게이트 전극(GL1, GL2, GL3)을 각각 별도의 라인 패턴을 위한 식각 공정을 통하여 형성하지 않고, 상대적으로 용이한 영역별 식각 공정(도 4에 보인 제2 영역(R2), 및 제3 영역(R3) 각각에 형성된 제1 커버층(210a)의 부분을 제거하는 식각 공정, 및 도 6에 보인 제3 영역(R3)에 형성된 제2 커버층(210b)의 부분을 제거하는 식각 공정)을 통하여 형성하므로, 다양한 선폭을 가지면서도 신뢰성이 확보될 수 있으며, 그 제조 방법은 공정의 단순화를 통하여 제조 비용의 증가가 최소화될 수 있다.
도 16a 내지 도 16d는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 일부분을 확대하여 나타낸 단면도들이다. 구체적으로, 도 16a, 및 도 16b는 도 14a의 ZMa 부분, 및 ZMb 부분을 각각 확대하여 나타낸 단면도들이고, 도 16c, 및 도 16d는 도 14b의 ZMd 부분, 및 ZMe 부분을 각각 확대하여 나타낸 단면도들이다.
도 16a 내지 도 16d를 함께 참조하면, 제1 영역(R1)의 제1 베이스층(212) 및 제2 영역(R2)의 제2 베이스층(214)은 각각 스페이서층(120) 측벽으로부터 내측을 향하여 함몰된 형상을 가지는 제1 리세스(212R) 및 제2 리세스(214R)를 가질 수 있다. 제1 리세스(212R) 및 제2 리세스(214R)은 각각, 도 12a 및 도 12b에서 보인 제1 게이트 공간(GS1), 제2 게이트 공간(GS2), 및 제3 게이트 공간(GS3)을 형성하는 과정에서, 스페이서층(120)의 하측에 위치하는 제1 커버층(도 11a 및 도 11b의 210a) 및 제2 커버층(도 11a 및 도 11b의 210b)의 일부분이 제거되어 형성될 수 있다.
일부 실시 예에서, 상대적으로 두꺼운 제1 두께(t1)를 가지는 제1 베이스층(212)은 제1 리세스(212R)를 가지나, 상대적으로 얇은 제2 두께(t2)를 가지는 제1 베이스층(214)은 제2 리세스(214R)를 가지지 않을 수 있다.
게이트 유전막(140)은 제1 영역(R1) 및 제2 영역(R2) 각각에서 제1 리세스(212R) 및 제2 리세스(214R)를 향하여 돌출되는 제1 유전막 돌출부(140P1) 및 제2 유전막 돌출부(140P2)을 가질 수 있다. 일부 실시 예에서, 제2 베이스층(214)이 제2 리세스(214R)를 가지지 않는 경우, 제2 영역(R2)에서 게이트 유전막(140)은 제2 유전막 돌출부(140P2)를 가지지 않을 수 있다.
제1 영역(R1)에서 제1 게이트 전극(GL1)은 제1 리세스(212R)를 향하여 돌출되는 제1 게이트 돌출부(GL1P)를 가질 수 있고, 제2 영역(R2)에서 제2 게이트 전극(GL2)은 제2 리세스(214R)를 향하여 돌출되는 제2 게이트 돌출부(GL2P)를 가질 수 있다. 일부 실시 예에서, 제2 베이스층(214)이 제2 리세스(214R)를 가지지 않는 경우, 제2 영역(R2)에서 제2 게이트 전극(GL2)은 제2 게이트 돌출부(GL2P)를 가지지 않을 수 있다. 다른 일부 실시 예에서, 게이트 유전막(140)에 의하여, 제1 리세스(212R) 및 제2 리세스(214R) 중 적어도 하나가 상쇄된 경우에는 제1 게이트 돌출부(GL1P) 및 제2 게이트 돌출부(GL2P) 중 적어도 하나는 형성되지 않을 수 있다.
도 17a 내지 도 17d는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 일부분을 확대하여 나타낸 단면도들이다. 구체적으로, 도 17a, 및 도 17b는 도 14a의 ZMa 부분, 및 ZMb 부분을 각각 확대하여 나타낸 단면도들이고, 도 17c, 및 도 17d는 도 14b의 ZMd 부분, 및 ZMe 부분을 각각 확대하여 나타낸 단면도들이다.
도 17a 내지 도 17d를 함께 참조하면, 제1 영역(R1)의 제1 베이스층(212) 및 제2 영역(R2)의 제2 베이스층(214)은 각각 스페이서층(120) 측벽으로부터 내측을 향하여 함몰된 형상을 가지는 제1 리세스(212R) 및 제2 리세스(214R)를 가질 수 있다. 일부 실시 예에서, 상대적으로 두꺼운 제1 두께(t1)를 가지는 제1 베이스층(212)은 제1 리세스(212R)를 가지나, 상대적으로 얇은 제2 두께(t2)를 가지는 제1 베이스층(214)은 제2 리세스(214R)를 가지지 않을 수 있다.
제1 리세스(212R) 및 제2 리세스(214R)에는 매립층(130)이 채워질 수 있다. 매립층(130)의 일측벽은 스페이서층(120)의 측벽과 연장되어, 스페이서층(120)의 측벽와 매립층(130)의 일측벽은 동일 평면(coplanar)을 이를 수 있다. 매립층(130)은 도 12a 및 도 12b의 제1 게이트 공간(GS1), 제2 게이트 공간(GS2), 및 제3 게이트 공간(GS3)을 채우는 매립 물질층을 형성한 후 이방성 식각을 하여, 상기 매립 물질층의 일부분이 제1 리세스(212R) 및 제2 리세스(214R)을 채우도록 하여 형성할 수 있다.
제1 리세스(212R) 및 제2 리세스(214R)에는 매립층(130)이 채워지므로, 게이트 유전막(140)은 도 16a 내지 도 16d에 보인 제1 유전막 돌출부(140P1) 및 제2 유전막 돌출부(140P2)을 가지지 않을 수 있고, 제1 게이트 전극(GL1) 및 제2 게이트 전극(GL2)은 각각 도 16a 내지 도 16d에 보인 제1 게이트 돌출부(GL1P) 및 제2 게이트 돌출부(GL2P)를 가지지 않을 수 있다.
도 1 내지 도 17d에서는 반도체 소자(1)가 서로 다른 3개의 선폭을 가지는 라인 패턴, 즉 제1 폭(W1)을 가지는 제1 게이트 전극(GL1), 제2 폭(W2)을 가지는 제2 게이트 전극(GL2), 및 제3 폭(W3)을 가지는 제3 게이트 전극(GL3)을 포함하는 것으로 도시되었으나, 이에 한정되지 않으며, 반도체 소자(1)는 서로 다른 2개의 선폭을 가지는 라인 패턴, 또는 서로 다른 4개 이상의 선폭을 가지는 라인 패턴을 포함할 수 있다.
도 18 내지 도 32는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법, 및 이를 통하여 제조된 반도체 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로 도 18 내지 도 32는, 도 32에 보인 반도체 소자(2)가 가지는 핀형 활성 영역(FA)의 연장 방향(Y 방향)에 대응하는 위치를 따라서 절단한 단면도들이다. 또한 도 18 내지 도 32에 대한 설명 중, 도 1 내지 도 17d와 중복되는 내용은 생략될 수 있다.
도 18을 참조하면, 제1 영역(R11), 제2 영역(R12), 제3 영역(R13), 및 제4 영역(R14)을 가지는 기판(102) 상에 마스크 패턴(MP)을 형성한다. 마스크 패턴(MP)은 제2 방향(Y 방향)을 따라서 연장되며, 제1 방향(X 방향)을 따라서 소정의 간격을 가지고 배치되는 복수의 라인 패턴으로 이루어질 수 있다. 마스크 패턴(MP)은 패드 산화막 패턴(512) 및 하드마스크 패턴(514)을 포함할 수 있다. 하드마스크 패턴(514)은 실리콘 질화물, 폴리실리콘, SOH(spin-on hardmask) 재료, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 19를 참조하면, 마스크 패턴(MP)을 식각 마스크로 이용하여 기판(102)의 일부를 식각하여 복수의 트렌치(TR)를 형성한다. 그 결과, 제1 영역(R11), 제2 영역(R12), 제3 영역(R13), 및 제4 영역(R14) 각각에 복수의 트렌치(TR)에 의해 정의되는 복수의 핀형 활성 영역(FA)이 형성될 수 있다. 복수의 핀형 활성 영역(FA)은 제2 방향(Y 방향)으로 연장되며, 제1 방향(X 방향)을 따라서 소정의 간격을 가지고 배치될 수 있다.
도 20을 참조하면, 복수의 트렌치(TR) 내에 소자분리막(114)을 형성한다. 소자 분리막(114)은 트렌치(TR)의 내벽을 컨포멀하게 덮는 절연 라이너(114A)와, 절연 라이너(114A) 위에서 트렌치(TR)를 채우는 갭필 절연막(114B)을 포함할 수 있다.
절연 라이너(114A)는 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 절연 라이너(114A)는 약 10 ∼ 100 Å의 두께를 가질 수 있다. 일부 실시예들에서, 갭필 절연막(114B)은 산화막으로 이루어질 수 있다. 일부 실시예들에서, 갭필 절연막(114B)은 증착 공정 또는 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다.
이후, 기판(102) 상에 남아 있는 마스크 패턴(도 19의 MP)을 제거하고, 소자 분리막(114)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행하여, 소자 분리막(114)의 상면이 핀형 활성 영역(FA)의 상면보다 낮은 레벨을 가지도록 할 수 있다. 일부 실시 예에서, 소자 분리막(114)의 상면과 핀형 활성 영역(FA)의 상면을 대략 동일하거나 유사한 레벨로 되도록 상기 리세스 공정을 수행할 수 있다. 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
일부 실시예들에서, 상기 마스크 패턴(MP)을 제거한 후, 소자 분리막(114)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스 공정을 수행하기 전에, 복수의 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물 이온을 주입하기 위한 이온 주입 공정이 수행될 수 있다. 일부 실시예들에서, 상기 문턱 전압 조절용 불순물 이온 주입 공정시 불순물로서, 인(P) 또는 비소(As) 이온을 주입하거나, 붕소(B) 이온을 주입할 수 있다.
도 21을 참조하면, 핀형 활성 영역(FA)을 가지는 기판(102) 상에 제1 방향(X 방향)을 따라서 연장되는 복수의 제1 더미 게이트 구조체(DGS1), 및 복수의 제2 더미 게이트 구조체(DGS2)을 형성한다. 복수의 제1 더미 게이트 구조체(DGS1) 각각, 및 복수의 제2 더미 게이트 구조체(DGS2) 각각은 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 차례로 적층된 구조를 가질 수 있다.
복수의 제1 더미 게이트 구조체(DGS1)는 제1 영역(R11) 및 제2 영역(R12)에서 제2 방향(Y 방향)을 따라서 동일한 폭(Wa) 및 동일한 제1 피치(P11)를 가지고 배치될 수 있고, 및 복수의 제2 더미 게이트 구조체(DGS2)은 제3 영역(R21) 및 제4 영역(R22)에서 제2 방향(Y 방향)을 따라서 동일한 폭(Wb) 및 동일한 제2 피치(P12)를 가지고 배치될 수 있다. 제1 피치(P11)는 제2 피치(P12)보다 작은 값을 가질 수 있다.
제2 방향(Y 방향)을 따라서 복수의 제1 더미 게이트 구조체(DGS1) 각각의 폭(Wa)은, 복수의 제2 더미 게이트 구조체(DGS2) 각각의 폭(Wb)보다 작은 값을 가질 수 있으나, 이에 한정되지 않을 수 있다. 일부 실시 예에서, 제2 방향(Y 방향)을 따라서 복수의 제1 더미 게이트 구조체(DGS1) 각각의 폭(Wa)과 복수의 제2 더미 게이트 구조체(DGS2) 각각의 폭(Wb)은 같은 값을 가질 수 있다. 다른 일부 실시 예에서, 제2 방향(Y 방향)을 따라서 복수의 제1 더미 게이트 구조체(DGS1) 각각의 폭(Wa)은, 복수의 제2 더미 게이트 구조체(DGS2) 각각의 폭(Wb)보다 큰 값을 가질 수 있다.
도 22를 참조하면, 복수의 제1 더미 게이트 구조체(DGS1), 및 복수의 제2 더미 게이트 구조체(DGS2)가 형성된 기판(102) 상에 제1 커버층(210a)을 형성한다. 제1 커버층(210a)은 제1 영역(R11), 제2 영역(R12), 제3 영역(R21), 및 제4 영역(R4)에서 동일한 두께를 가지며, 기판(102)의 상면과, 복수의 제1 더미 게이트 구조체(DGS1) 및 복수의 제2 더미 게이트 구조체(DGS2) 각각의 상면 및 측벽을 컨포멀하게 덮을 수 있다.
도 23을 참조하면, 제1 커버층(210a)이 제1 영역(R11) 및 제3 영역(R21)에만 잔류하도록, 제1 영역(R11) 및 제3 영역(R21)을 덮고 제2 영역(R12) 및 제4 영역(R22)을 노출시키는 마스크층(도시 생략)을 형성한 후, 제2 영역(R12) 및 제4 영역(R22) 각각에 형성된 제1 커버층(210a)의 부분을 제거한다. 이후 상기 마스크층은 제거될 수 있다.
도 24를 참조하면, 도 23의 결과물 상에 제2 커버층(210b)을 형성한다. 제2 커버층(210b)은 제1 영역(R11), 제2 영역(R12), 제3 영역(R21), 및 제4 영역(R22)에서 동일한 두께를 가지며, 제1 영역(R11) 및 제3 영역(R21)에서는 제1 커버층(210a)의 표면을, 제2 영역(R12)에서는 기판(102)의 상면, 복수의 제1 더미 게이트 구조체(DGS1) 각각의 상면 및 측벽을, 제4 영역(R22)에서는 기판(102)의 상면, 복수의 제2 더미 게이트 구조체(DGS2) 각각의 상면 및 측벽 컨포멀하게 덮을 수 있다. 일부 실시 예에서, 제2 커버층(210b)은 제1 커버층(210a)과 동일한 물질로 이루어질 수 있으나, 이에 한정되지 않는다.
제1 영역(R11) 또는 제3 영역(R21)은 도 1 내지 도 17d에서 도시한 제1 영역(R1)과 유사하고, 제2 영역(R12) 또는 제4 영역(R22)은 도 1 내지 도 17d에서 도시한 제1 영역(R1)과 유사할 수 있다.
일부 실시 예에서 기판(102)은, 도 1 내지 도 17d에서 도시한 제3 영역(R3)과 유사하되, 복수의 제1 더미 게이트 구조체(DGS1) 또는 복수의 제2 더미 게이트 구조체(DGS2)가 형성되는 적어도 하나의 다른 영역을 더 포함할 수 있으며, 이 경우, 상기 적어도 하나의 다른 영역에 형성된 제2 커버층(210b)의 부분은 도 6에서 설명한 것과 유사하게 제거될 수 있다.
다른 일부 실시 예에서, 제1 영역(R11) 또는 제3 영역(R21)이 도 1 내지 도 17d에서 도시한 제2 영역(R2)과 유사하고, 제2 영역(R12) 또는 제4 영역(R22)이 도 1 내지 도 17d에서 도시한 제3 영역(R3)과 유사한 경우, 제2 커버층(210b)은 형성하지 않을 수 있다.
도 25를 참조하면, 도 24의 결과물 상에 스페이서층(120)을 형성한다. 스페이서층(120)은 제1 영역(R11), 제2 영역(R12), 제3 영역(R21), 및 제4 영역(R22)에서 동일한 두께를 가지며, 제1 영역(R11) 및 제3 영역(R21)에서는 제2 커버층(210b)의 표면을, 제2 영역(R12) 및 제4 영역(R22)에서는 제1 커버층(210a)의 표면을 컨포멀하게 덮을 수 있다.
도 26을 참조하면, 도 25의 결과물 상에, 제2 방향(Y 방향)을 따라서 연장되는 오프닝(172Oa)을 가지는 도 8a 및 도 8b에 보인 제1 게이트간 절연층(도 8a 및 도 8b의 172)과 유사한 제1 게이트간 절연층을 형성한다. 도 26에서는 오프닝(172Oa)을 명확하게 나타내기 위하여 절단면 외의 부분(예를 들면, 절단면으로부터 X 방향 측의 뒤쪽 부분)은 도시하지 않고 생략되었다.
오프닝(172Oa)을 형성하는 과정에서, 기판(102)의 상면을 덮는 제1 커버층(210a)의 부분 및 제2 커버층(210b)의 부분을 제거하여, 복수의 제1 더미 게이트(DGS1) 사이, 및 복수의 제2 더미 게이트(DGS2) 사이의 핀형 활성 영역(FA)의 일부분이 오프닝(172O)의 저면에 노출되도록 할 수 있으며, 핀형 활성 영역(FA)의 노출되는 부분을 일부 제거하여, 복수의 핀 리세스(FR)을 형성할 수 있다. 또한 오프닝(172Oa)을 형성하는 과정에서, 오프닝(172Oa) 내에 노출되는 복수의 제1 더미 게이트(DGS1) 및 복수의 제2 더미 게이트(DGS2)의 상면, 즉 캡핑층(D156)의 상면을 덮는 제1 커버층(210a)의 부분 및 제2 커버층(210b)의 부분도 함께 제거되어, 캡핑층(D156)의 상면의 일부분이 오프닝(172Oa) 내에서 노출되도록 할 수 있다.
도 27을 참조하면, 오프닝(172Oa) 저면에 노출되는 핀형 활성 영역(FA) 상에 복수의 핀 리세스(도 26의 FR)을 각각 채우는 복수의 소스/드레인 영역(160a)을 형성한다. 복수의 소스/드레인 영역(160a)은 오프닝(172Oa) 저면의 복수의 핀 리세스(FR)의 노출 표면으로부터 반도체 물질을 에피택셜 성장시켜 기판(102)의 상면으로부터 수직 방향인 제3 방향(Z 방향)으로 돌출되도록 형성될 수 있다.
도 27에는 복수의 소스/드레인 영역(160a)의 상면이 기판(102)의 상면과 동일 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 소스/드레인 영역(160a)의 상면의 레벨은 기판(102)의 상면의 레벨보다 높도록 형성할 수 있다.
도 28을 참조하면, 오프닝(도 27의 172Oa)을 채우는 제2 게이트간 절연층(174)을 형성한다.
도 29를 참조하면, 더미 게이트층(D154)이 노출되도록, 도 8a 및 도 8b에 보인 제1 게이트간 절연층(도 8a 및 도 8b의 172)과 유사한 제1 게이트간 절연층의 상측 일부분 및 제2 게이트간 절연층(174)의 상측 일부분을 제거한다. 상기 제1 게이트간 절연층의 상측 일부분 및 제2 게이트간 절연층(174)의 상측 일부분을 제거하는 과정에서, 캡핑층(도 28의 D156) 및 캡핑층(D156)의 측벽에 형성된 제1 커버층(210a) 제2 커버층(210b) 스페이서층(120) 각각의 일부분도 함께 제거될 수 있다.
도 30을 참조하면, 제1 영역(R11), 제2 영역(R12), 제3 영역(R21) 및 제4 영역(R22)에서 더미 게이트층(도 29의 D154) 및 산화막(도 29의 D152), 및 더미 게이트층(D154) 및 산화막(D152) 각각의 측벽을 덮는 제1 커버층(도 29의 210a)의 부분 및, 제2 커버층(도 29의 210b)의 부분을 동시에 제거하여, 제1 영역(R11), 제2 영역(R12), 제3 영역(R21), 및 제4 영역(R22) 각각에 제1 게이트 공간(GS11), 제2 게이트 공간(GS12), 제3 게이트 공간(GS21) 및 제4 게이트 공간(GS22)을 형성한다. 제1 게이트 공간(GS11), 제2 게이트 공간(GS12), 제3 게이트 공간(G21) 및 제4 게이트 공간(GS22)의 저면에는 핀형 활성 영역(FA)이 노출될 수 있다.
스페이서층(120) 하측의 제1 커버층(210a)의 일부분, 및 제2 커버층(210b)의 일부분은 각각 제1 잔류 커버층(210aR) 제2 잔류 커버층(210bR)으로 잔류할 수 있다. 제1 영역(R11) 및 제3 영역(R21)에서 스페이서층(120)의 하측에 배치되는 제1 잔류 커버층(210aR) 및 제2 잔류 커버층(210bR)을 함께 제1 베이스층(212)이라 호칭할 수 있고, 제2 영역(R12) 및 제4 영역(R22)에서 스페이서층(120)의 하측에 배치되는 제2 잔류 커버층(210bR)은 제2 베이스층(214)이라 호칭할 수 있다.
제1 게이트 공간(GS11), 제2 게이트 공간(GS12), 제3 게이트 공간(GS21) 및 제4 게이트 공간(GS22)은 각각 제2 방향(Y 방향)을 따라서 제1 간격(G11), 제2 간격(G12), 제3 간격(G21) 및 제4 간격(G22)을 가질 수 있다. 제1 간격(G11)은 제2 간격(G12)보다 큰 값을 가질 수 있고, 제3 간격(G21)은 제4 간격(G22)보다 큰 값을 가질 수 있다. 제3 간격(G21)은 제1 간격(G11)보다 큰 값을 가질 수 있고, 제4 간격(G22)은 제2 간격(G12)보다 큰 값을 가질 수 있다.
제1 게이트 공간(GS11) 및 제3 게이트 공간(GS21)은 도 12a 및 도 12b에 보인 제1 게이트 공간(GS1)과 유사하고, 제2 게이트 공간(GS21) 및 제4 게이트 공간(GS22)은 도 12a 및 도 12b에 보인 제2 게이트 공간(GS2)과 유사하고, 제1 게이트 공간(GS11)과 제2 게이트 공간(GS12)의 차이, 및 제3 게이트 공간(GS21)과 제4 게이트 공간(GS22)의 차이 각각은 제1 게이트 공간(GS1)과 제2 게이트 공간(GS2)의 차이와 유사한 바, 자세한 설명은 생략하도록 한다.
더미 게이트층(D154), 산화막(D152), 및 더미 게이트층(D154)과 산화막(D152) 각각의 측벽을 덮는 제1 커버층(210a)의 부분과 제2 커버층(210b)의 부분을 제거하는 과정에서, 스페이서층(120)가 식각 내성을 가지므로, 다양한 간격을 가지고, 제1 게이트 공간(GS11)과 제2 게이트 공간(GS12)이 가지는 제1 피치(도 21의 P11)와 제2 게이트 공간(GS21)과 제4 게이트 공간(GS22)이 배치되는 피치(도 21의 P12)가 다른 경우에도 로딩 효과(loading effect)가 발생하지 않으므로, 제1 게이트 공간(GS11), 제2 게이트 공간(GS12), 제3 게이트 공간(GS21) 및 제4 게이트 공간(GS22)은 각각 별도로 형성하지 않고, 동시에 함께 형성할 수 있다.
도 31을 참조하면, 핀형 활성 영역(FA)의 노출 표면으로부터 자연 산화막을 제거한 후, 제1 게이트 공간(GS11), 제2 게이트 공간(GS12), 제3 게이트 공간(GS21) 및 제4 게이트 공간(GS22) 각각에서 노출되는 표면들 위에 게이트 유전막(140)을 형성하고, 게이트 유전막(140) 위에서 제1 게이트 공간(GS11), 제2 게이트 공간(GS12), 제3 게이트 공간(G21) 및 제4 게이트 공간(GS22)을 각각 채우는 채우는 제1 게이트 전극(GL11), 제2 게이트 전극(GL12), 제3 게이트 전극(GL21) 및 제4 게이트 전극(GL22)을 형성한다. 제1 게이트 전극(GL11, 제2 게이트 전극(GL12), 제3 게이트 전극(GL21) 및 제4 게이트 전극(GL2)은 각각 별도로 형성하지 않고, 제1 영역(R11), 제2 영역(R12), 제3 영역(R21) 및 제4 영역(R22)에서 동시에 형성될 수 있다.
제1 영역(R11) 및 제2 영역(R12)에서 제1 게이트 전극(GL11) 및 제2 게이트 전극(GL12)은 제2 방향(Y 방향)을 따라서 동일한 제1 피치(P11)를 가지되, 서로 다른 제1 폭(W11) 및 제2 폭(W2)을 가질 수 있고, 제3 게이트 전극(GL21) 및 제4 게이트 전극(GL22)은 제2 방향(Y 방향)을 따라서 제1 피치(P11)보다 크되, 동일한 제2 피치(P12)를 가지되, 서로 다른 제3 폭(W21) 및 제4 폭(W22)을 가질 수 있다. 제1 폭(W11)은 제2 폭(W12)보다 큰 값을 가질 수 있고, 제3 폭(W21)은 제4 폭(W22)보다 큰 값을 가질 수 있다. 또한 제3 폭(W21)은 제1 폭(W11)보다 큰 값을 가질 수 있고, 제4 폭(W22)은 제2 폭(W12)보다 큰 값을 가질 수 있다.
제1 게이트 라인(GL11) 및 제3 게이트 라인(GL21)은 도 13a 및 도 13b에 보인 제1 게이트 라인(GL1)과 유사하고, 제2 게이트 라인(GL21) 및 제4 게이트 라인(GL22)은 도 13a 및 도 13b에 보인 제2 게이트 라인(GL2)과 유사하고, 제1 게이트 라인(GL11)과 제2 게이트 라인(GL12)의 차이, 및 제3 게이트 라인(GL21)과 제4 게이트 라인(GL22)의 차이 각각은 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)의 차이와 유사한 바, 자세한 설명은 생략하도록 한다.
도 32를 참조하면, 복수의 게이트 라인(GL11, GL12, GL21, GL22)을 덮는 층간절연막(176)을 형성한 후, 층간절연막(176)을 관통하여 제1 영역(R11), 제2 영역(R12), 제3 영역(R21) 및 제4 영역(R22)에 복수의 소스/드레인 영역(160a)을 노출시키는 복수의 콘택홀(190H)을 각각 형성한다. 그 후, 복수의 콘택홀(190H)을 통해 노출되는 복수의 소스/드레인 영역(160a)의 상면에 복수의 실리사이드막(180)을 형성한다. 이후, 복수의 콘택홀(190H)을 채우는 복수의 콘택 플러그(190)를 형성하여, 반도체 소자(2)를 형성한다.
반도체 소자(2)는 제1 영역(R11), 제2 영역(R12), 제3 영역(R21) 및 제4 영역(R22)을 가지는 기판(102)과 기판(102)의 핀형 활성 영역(FA)과 교차하여 제1 방향(X 방향)을 따라서 연장되는 복수의 게이트 라인(GL11, GL12, GL21, GL22)을 포함한다. 복수의 게이트 라인(GL11, GL12, GL21, GL22)은 각각 제1 영역(R11)에 배치되는 제1 게이트 전극(GL11), 제2 영역(R12)에 배치되는 제2 게이트 전극(GL12), 제3 영역(R13)에 배치되는 제3 게이트 전극(GL21) 및 제4 영역(R14)에 배치되는 제4 게이트 전극(GL22)을 포함할 수 있다. 제1 게이트 라인(GL11) 및 제2 게이트 라인(GL12)은 제2 방향(Y 방향)을 따라서 제1 피치(P11)를 가지며 제1 방향(X 방향)으로 상호 평행하게 연장될 수 있고, 제3 게이트 라인(GL21) 및 제4 게이트 라인(GL22)은 제2 방향(Y 방향)을 따라서 제2 피치(P12)를 가지며 제1 방향(X 방향)으로 상호 평행하게 연장될 수 있다.
제1 게이트 라인(GL11), 제2 게이트 라인(G12), 제3 게이트 라인(G21) 및 제4 게이트 라인(G22)은 각각 제2 방향(Y 방향)을 따라서 제1 폭(W11), 제2 폭(W12), 제3 폭(W21) 및 제4 폭(W22)을 가질 수 있다. 제1 폭(W11)은 제2 폭(W12)보다 큰 값을 가질 수 있고, 제3 폭(W21)은 제4 폭(W22)보다 큰 값을 가질 수 있다. 또한 제3 폭(W21)은 제1 폭(W11)보다 큰 값을 가질 수 있고, 제4 폭(W22)은 제2 폭(W12)보다 큰 값을 가질 수 있다.
핀형 활성 영역(FA)과 복수의 게이트 라인(GL11, GL12, GL21, GL22) 저면의 사이에는 게이트 유전막(140)이 형성되어 있다. 일부 실시 예에서, 게이트 유전막(140)은 핀형 활성 영역(FA)과 복수의 게이트 라인(GL11, GL12, GL21, GL22) 저면의 사이로부터, 스페이서층(120)과 복수의 게이트 라인(GL11, GL12, GL21, GL22) 측벽의 사이를 따라서, 기판(102)의 주면에 대하여 수직 방향인 제3 방향(Z 방향)으로 연장될 수 있다.
복수의 게이트 라인(GL11, GL12, GL21, GL22) 각각의 양측에는 소스/드레인 영역(160a)이 배치될 수 있다. 한 쌍의 소스/드레인 영역(160a) 및 그 사이에 배치되는 복수의 게이트 라인(GL11, GL12, GL21, GL22) 중 어느 하나의 일부분은 하나의 트랜지스터를 구성할 수 있다.
복수의 게이트 라인(GL11, GL12, GL21, GL22) 각각의 양측벽에는 스페이서층(120)이 배치될 수 있다. 스페이서층(120)은 복수의 게이트 라인(GL11, GL12, GL21, GL22) 중 인접하는 2개 사이의 핀형 활성 영역(FA)의 상면의 일부분을 더 덮을 수 있다. 스페이서층(120)은 복수의 게이트 라인(GL11, GL12, GL21, GL22) 중 인접하는 2개 사이의 핀형 활성 영역(FA)의 상면 중 소스/드레인 영역(160a)이 형성되지 않은 부분을 덮을 수 있다.
층간절연막(176)은 복수의 게이트 라인(GL11, GL12, GL21, GL22)을 덮을 수 있다. 반도체 소자(2)는 층간절연막(176)을 관통하여, 복수의 소스/드레인 영역(160a)을 노출시키는 복수의 콘택홀(190H)을 채우며, 복수의 소스/드레인 영역(160a)과 연결되는 복수의 콘택 플러그(190)를 더 포함한다. 복수의 소스/드레인 영역(160a)과 복수의 콘택 플러그(190) 사이에는 복수의 실리사이드막(180)이 배치될 수 있다.
제1 영역(R11) 및 제2 영역(R21)에서 스페이서층(120)의 하측에는 제1 잔류 커버층(210aR) 및 제2 잔류 커버층(210bR)으로 이루어지는 제1 베이스층(212)이 배치될 수 있고, 제2 영역(R12) 및 제4 영역(R22)에서 스페이서층(120)의 하측에는 제2 잔류 커버층(210bR)으로 이루어지는 제2 베이스층(214)이 배치될 수 있다.
제1 게이트 라인(GL11)의 제1 폭(G11)과 제2 게이트 라인(GL12)의 제2 폭(G12)의 차이와 제1 베이스층(212)의 두께와 제2 베이스층(214)의 두께의 차이의 관계, 및 제3 게이트 라인(GL21)의 제3 폭(G21)과 제4 게이트 라인(GL22)의 제4 폭(G22)의 차이와 제1 베이스층(212)의 두께와 제2 베이스층(214)의 두께의 차이의 관계는, 도 15a 내지 도 15f에서 설명한 제1 게이트 라인(GL1)의 제1 폭(G1)과 제2 게이트 라인(GL2)의 제2 폭(G2)의 차이와 제1 베이스층(212)의 두께와 제2 베이스층(214)의 두께의 차이의 관계와 유사한 바, 자세한 설명은 생략하도록 한다.
별도로 도시하지는 않았으나, 도 16a 내지 도 16d에서 설명한 것과 유사하게, 반도체 소자(2)의 제1 베이스층(212) 및 제2 베이스층(214)은 각각 제1 리세스(212R) 및 제2 리세스(214R)을 가질 수 있고, 게이트 유전막(140)은 제1 유전막 돌출부(140P1) 및 제2 유전막 돌출부(140P2)을 가질 수 있고, 제1 게이트 전극(GL1) 및 제2 게이트 전극(GL2)은 제1 게이트 돌출부(GL1P) 및 제2 게이트 돌출부(GL2P)를 가질 수 있는 바, 자세한 설명은 생략하도록 한다.
또한 별도로 도시하지는 않았으나, 도 17a 내지 도 17d에서 설명한 것과 유사하게, 반도체 소자(2)의 제1 베이스층(212) 및 제2 베이스층(214)은 각각 제1 리세스(212R) 및 제2 리세스(214R)을 가질 수 있고, 반도체 소자(2)는 제1 리세스(212R) 및 제2 리세스(214R)을 각각 채우는 매립층(130)을 더 포함할 수 있는 바, 자세한 설명은 생략하도록 한다.
본 발명에 따른 반도체 소자(2)는 다양한 선폭 및 다양한 피치를 가지는 복수의 게이트 전극(GL11, GL12, GL21, GL22)을 각각 별도의 라인 패턴을 위한 식각 공정을 통하여 형성하지 않고, 상대적으로 용이한 영역별 식각 공정을 통하여 형성하므로, 다양한 선폭 및 다양한 피치를 가지면서도 신뢰성을 확보될 수 있으며, 그 제조 방법은 공정의 단순화를 통하여 제조 비용의 증가가 최소화될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2 : 반도체 소자, 102: 기판, 120 : 스페이서층, 140 : 게이트 유전막, 게이트 라인 : GL1, GL2, GL3, GL11, GL12, GL21, GL22, 160, 160a : 소스/드레인 영역, 190 : 콘택 플러그, 210a : 제1 커버층, 210b : 제2 커버층, 212 : 제1 베이스층, 214 : 제2 베이스층

Claims (20)

  1. 제1 영역 및 제2 영역을 가지는 기판 상에 제1 방향으로 연장되며, 상기 제1 영역 및 상기 제2 영역에 상기 제1 방향과 다른 제2 방향을 따라서 동일한 피치 및 동일한 폭을 가지는 복수의 더미 게이트 구조체를 형성하는 단계;
    상기 제1 영역에, 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 제1 커버층을 형성하는 단계;
    상기 제1 영역에서 상기 제1 커버층을 컨포멀하게 덮고, 상기 제2 영역에서 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 제2 커버층을 형성하는 단계;
    상기 제1 영역에서 상기 더미 게이트 구조체의 양측벽을 덮는 상기 제2 커버층 및 상기 제2 영역에서 상기 더미 게이트 구조체의 양측벽을 덮는 상기 제1 커버층을 덮는 스페이서층을 형성하는 단계;
    상기 복수의 더미 게이트 구조체, 상기 제2 커버층의 일부분 및 상기 제2 커버층의 일부분을 상기 제1 영역 및 상기 제2 영역에서 함께 제거하여, 상기 제1 영역 및 상기 제2 영역 각각에 복수의 제1 게이트 공간 및 복수의 제2 게이트 공간을 형성하는 단계; 및
    상기 복수의 제1 게이트 공간을 채우는 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 공간을 채우는 복수의 제2 게이트 라인을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 커버층을 형성하는 단계는,
    상기 제1 영역 및 상기 제2 영역에, 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 상기 제1 커버층을 형성하는 단계; 및
    상기 제2 영역에 형성된 상기 제1 커버층을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 제2 방향에 대한, 상기 제1 게이트 공간의 제1 간격은 상기 제2 게이트 라인의 제2 간격보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 제2 방향에 대한, 상기 제1 게이트 라인의 제1 폭은 상기 제2 게이트 라인의 제2 폭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 폭과 상기 제2 폭의 차이는, 상기 제1 커버층의 두께의 2배인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 기판은 제3 영역을 더 가지며,
    상기 복수의 더미 게이트 구조체를 형성하는 단계는, 상기 복수의 더미 게이트 구조체를 상기 제3 영역에도 함께 형성하고,
    상기 제1 커버층을 형성하는 단계는, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역에, 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 상기 제1 커버층을 형성하는 단계; 및 상기 제2 영역 및 상기 제3 영역 각각에 형성된 상기 제1 커버층을 제거하는 단계;를 포함하고,
    상기 제2 커버층을 형성하는 단계는, 상기 제1 영역에서 상기 제1 커버층을 컨포멀하게 덮고, 상기 제2 영역 및 상기 제3 영역에서 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 상기 제2 커버층을 형성하는 단계; 및 상기 제3 영역에 형성된 상기 제2 커버층을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 복수의 제1 게이트 공간 및 복수의 제2 게이트 공간을 형성하는 단계는, 상기 제3 영역에서 상기 복수의 더미 게이트 구조체를 함께 제거하여, 상기 제3 영역에 복수의 제3 게이트 공간을 더 형성하고,
    상기 복수의 제3 게이트 공간을 채우는 복수의 제3 게이트 라인을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7 항에 있어서,
    상기 복수의 제1 게이트 라인, 상기 복수의 제2 게이트 라인 및 상기 복수의 제3 게이트 라인은 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역에서 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7 항에 있어서,
    상기 제2 방향에 대한, 상기 제1 게이트 라인의 제1 폭은 상기 제2 게이트 라인의 제2 폭보다 크고, 상기 제2 게이트 라인의 상기 제2 폭은 상기 제3 게이트 라인의 제3 폭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 폭, 상기 제2 폭 및 상기 제3 폭 각각의 차이는, 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역 각각에서, 상기 기판의 상면과 상기 스페이서층의 저면 사이의 이격거리 차이에 비례하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1 영역, 제2 영역, 제3 영역 및 제4 영역을 가지는 기판을 준비하는 단계;
    상기 제1 영역 및 상기 제2 영역에, 제1 방향으로 연장되며 상기 제1 방향과 다른 제2 방향을 따라서 동일한 제1 피치 및 동일한 제1 폭을 가지는 복수의 제1 더미 게이트 구조체를 형성하고, 상기 제3 영역 및 상기 제4 영역에, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라서 상기 제1 피치와 다른 동일한 제2 피치 및 동일한 제2 폭을 가지는 복수의 제2 더미 게이트 구조체를 형성하는 단계;
    상기 제1 영역 및 상기 제3 영역에, 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 제1 커버층을 형성하는 단계;
    상기 제1 영역 및 상기 제3 영역에서 상기 제1 커버층을 컨포멀하게 덮고, 상기 제2 영역 및 상기 제4 영역에서 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 제2 커버층을 형성하는 단계;
    상기 제1 영역 및 상기 제3 영역에서 상기 더미 게이트 구조체의 양측벽을 덮는 상기 제2 커버층 및 상기 제2 영역 및 상기 제4 영역에서 상기 더미 게이트 구조체의 양측벽을 덮는 상기 제1 커버층을 덮는 스페이서층을 형성하는 단계;
    상기 복수의 더미 게이트 구조체, 상기 제1 커버층의 일부분 및 상기 제2 커버층의 일부분을 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 제4 영역에서 제거하여, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 제4 영역 각각에 복수의 제1 게이트 공간, 복수의 제2 게이트 공간, 복수의 제3 게이트 공간 및 복수의 제4 게이트 공간을 형성하는 단계; 및
    상기 복수의 제1 게이트 공간을 채우는 복수의 제1 게이트 라인, 상기 복수의 제2 게이트 공간을 채우는 복수의 제2 게이트 라인, 상기 복수의 제3 게이트 공간을 채우는 복수의 제3 게이트 라인 및 상기 복수의 제4 게이트 공간을 채우는 복수의 제4 게이트 라인을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 복수의 제1 게이트 공간, 상기 복수의 제2 게이트 공간, 상기 복수의 제3 게이트 공간 및 상기 복수의 제4 게이트 공간을 형성하는 단계는,
    상기 제1 영역 및 상기 제3 영역에서 상기 스페이서층의 하측에 상기 제1 커버층의 나머지 일부분 및 상기 제2 커버층의 나머지 일부분이 적층된 제1 베이스층 및
    상기 제2 영역 및 상기 제4 영역에서 상기 스페이서층의 하측에 상기 제2 커버층의 나머지 일부분인 제2 베이스층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 영역에서 상기 복수의 제1 게이트 라인 및 상기 제2 영역에서 상기 복수의 제2 게이트 라인은 상기 제2 방향을 따라서 상기 제1 피치를 가지고 배치되고, 상기 제3 영역에서 상기 복수의 제3 게이트 라인 및 상기 제4 영역에서 상기 복수의 제4 게이트 라인은 상기 제2 방향을 따라서 상기 제2 피치를 가지고 배치되되,
    상기 제2 방향에 대한, 상기 제1 게이트 라인의 제1 폭은 상기 제2 게이트 라인의 제2 폭보다 크고, 상기 제3 게이트 라인의 상기 제3 폭은 상기 제4 게이트 라인의 제4 폭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 폭과 상기 제2 폭의 차이 및 상기 제3 폭과 상기 제4 폭의 차이 각각은, 상기 제1 베이스층의 두께와 상기 제2 베이스층의 두께의 차이의 2배인 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제11 항에 있어서,
    상기 제1 커버층을 형성하는 단계는,
    상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 제4 영역에, 상기 기판 및 상기 복수의 더미 게이트 구조체를 컨포멀하게 덮는 상기 제1 커버층을 형성하는 단계; 및
    상기 제2 영역 및 상기 제4 영역에 형성된 상기 제1 커버층을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제1 영역 및 제2 영역을 가지는 기판;
    상기 제1 영역에서 제1 방향으로 연장되며, 상기 제1 방향과 다른 제2 방향을 따라서 제1 폭을 가지는 복수의 제1 게이트 라인;
    상기 제2 영역에서 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라서 상기 제1 폭과 다른 제2 폭을 가지되 상기 복수의 제1 게이트 라인과 동일한 피치를 가지는 복수의 제2 게이트 라인;
    상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인의 양측벽을 덮는 스페이서층; 및
    상기 제1 영역에서, 상기 기판과 상기 스페이서층 사이에 배치되며 제1 두께를 가지는 제1 베이스층;을 포함하되,
    상기 제2 영역에서, 상기 스페이서층의 저면과 상기 기판의 상면은 접하는 반도체 소자.
  17. 제16 항에 있어서,
    상기 제1 폭과 상기 제2 폭의 차이는, 상기 제1 베이스층의 두께의 2배인 것을 특징으로 하는 반도체 소자.
  18. 제16 항에 있어서,
    상기 기판은 제3 영역을 더 가지며,
    상기 제3 영역에서 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라서 상기 제1 폭 및 상기 제2 폭과 다른 제3 폭을 가지되 상기 복수의 제1 게이트 라인과 동일한 피치를 가지는 복수의 제3 게이트 라인; 및
    상기 제3 영역에서, 상기 기판과 상기 스페이서층 사이에 배치되며 상기 제1 두께와 다른 제2 두께를 가지는 제2 베이스층;을 더 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제18 항에 있어서,
    상기 제3 폭은 상기 제1 폭보다 크고,
    상기 제2 두께는 상기 제1 두께보다 큰 것을 특징으로 하는 반도체 소자.
  20. 제19 항에 있어서,
    상기 제3 폭과 상기 제1 폭의 차이는, 상기 제2 두께와 상기 제1 두께의 차이의 2배인 것을 특징으로 하는 반도체 소자.
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