CN110265399B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置及其制造方法。一种半导体装置包括：层叠结构，其包括交替层叠的导电层和绝缘层；开口，其包括穿透层叠结构的第一开口和从第一开口突出的第二开口；以及沟道层，其包括位于第二开口中的沟道区域和位于第一开口中的杂质区域，杂质区域的杂质浓度高于沟道区域的杂质浓度。

Description

半导体装置及其制造方法
技术领域
本公开总体涉及一种电子装置，并且更具体地，涉及一种半导体装置及其制造方法。
背景技术
非易失性存储器装置即使在对装置的电力供应被切断时也保持所存储的数据。近来，由于二维非易失性存储器装置可以形成的集成度的提升已达到上限，已经提出了三维非易失性存储器装置。不同于存储器单元可以在基板上形成为单层的二维非易失性存储器装置，三维非易失性存储器装置具有在基板上垂直地层叠为多层的存储器单元。
通常，三维非易失性存储器装置包括交替层叠的多个层间绝缘层和栅电极，以及穿透交替的层间绝缘层和栅电极的多个垂直延伸的沟道层。存储器单元可以沿着沟道层形成。已经开发出用于改进三维非易失性存储器装置的操作可靠性的各种结构和制造方法，然而，需要进一步的改进以满足消费者对于改进的电子装置的需求。
发明内容
本发明的各个实施方式涉及一种半导体装置，其具有三维稳定结构以及改进的性能特性。半导体装置采用更易于制造的结构。
本发明的各个实施方式涉及一种用于制作半导体装置的制造方法。该方法相对于现有方法是有利的，因为它更简单、更易于实现并且更加经济。
根据本公开的一方面，提供了一种半导体装置，其包括：层叠结构，其包括交替层叠的导电层和绝缘层；开口，其包括穿透层叠结构的第一开口和从第一开口突出第二开口；以及沟道层，其包括位于第二开口中的沟道区域和位于第一开口中的杂质区域，杂质区域的杂质浓度高于沟道区域的杂质浓度。
根据本发明的另一方面，提供了一种半导体装置，其包括：层叠结构，其包括交替层叠的导电层和绝缘层；开口，其包括穿透层叠结构的第一开口和从第一开口突出第二开口；以及沟道层，其包括位于第二开口中的半导体区域和位于第一开口中的导电区域。
根据本发明的又一方面，提供了一种半导体装置，其包括：层叠结构；间隙填充层，其包括穿透层叠结构的穿透部和从穿透部的侧壁突出的突出部；以及沟道层，其包括分别围绕突出部的沟道区域和围绕穿透部的杂质区域，杂质区域的杂质浓度高于沟道区域的杂质浓度。
根据本发明的又一方面，提供了一种制造半导体装置的方法，该方法包括：形成层叠结构；形成穿透层叠结构的第一开口；形成从第一开口突出的第二开口；以及形成沟道层，沟道层包括位于第二开口中的沟道区域和位于第一开口中的杂质区域，杂质区域的杂质浓度高于沟道区域的杂质浓度。
根据本发明的又一方面，提供了一种制造半导体装置的方法，该方法包括：形成层叠结构；形成穿透层叠结构的第一开口；形成从第一开口突出的第二开口；以及形成沟道层，沟道层包括位于第二开口中的半导体区域和位于第一开口中的导电区域。
附图说明
现在将在下文中参考附图对本发明的示例性实施方式进行更加全面的描述；然而，应当注意，本发明可以被实施为其它不同的实施方式及其变体，而不应当被理解为仅限于本文所阐述的实施方式。相反，提供这些实施方式的目的仅在于呈现能够实现的公开，其将本发明的范围完全传达给本领域技术人员。
在附图中，可能出于例示清晰的目的而对尺寸进行夸大。应当理解，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记通篇指代相似的元件。
图1A至图1D是例示根据本公开的实施方式的半导体装置的结构的截面图。
图2A至图2G是例示根据本公开的实施方式的半导体装置的制造方法的截面图。
图3和图4是例示根据本公开的实施方式的存储器系统的配置的框图。
图5和图6是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
将参照附图对本发明公开的示例实施方式进行描述。然而，本发明可以被实施为许多不同的形式，而不应被理解为限于本文所阐述的示例实施方式。相反，提供示例实施方式是为了使得公开的内容将是全面的和完整的，并且将相本领域技术人员完全地传达本发明的范围。可以在不脱离本发明的范围的情况下在各种其它实施方式中采用本公开的示例实施方式的特征。在附图中，可能为了清晰的目的而对层和区域的尺寸和相对尺寸进行夸大。附图并不是按比例绘制的。相似的附图标记通篇指代相似的元件。
在整个说明书中，当一元件被称为“连接”或“联接”至另一元件时，该元件可以直接连接或联接至另一元件，或者在一个或更多个中间元件插置在其间的情况下间接地连接或联接至另一元件。另外，当元件被称为“包括”组件时，除非另外进行了清楚的说明，否则该元件还可以包括另一组件，而不排除另一组件。
图1A至图1D是例示根据本公开的实施方式的半导体装置的结构的截面图。
参考图1A，半导体装置包括层叠结构ST和穿透该层叠结构ST的沟道层14。另外，半导体存储器装置还可以包括存储器层13、间隙填充层15和第三材料层16。
层叠结构ST包括第一材料层11和第二材料层12。例如，层叠结构ST包括交替层叠的第一材料层11和第二材料层12。第一材料层11可以是用作存储器单元和选择晶体管等的栅电极的导电层。例如，第一材料层11可以由金属层、多晶硅层和硅化物层等制成，或者包括金属层、多晶硅层和硅化物层等。金属层可以是例如钨。第二材料层12可以是用于使层叠的栅电极彼此绝缘的绝缘层。例如，第二材料层12可以由氧化物和氮化物等制成，或者包括氧化物和氮化物等。
层叠结构ST包括在第二方向II上穿透层叠结构ST的至少一个开口OP。第二方向II可以是第一材料层11和第二材料层12层叠的方向。尽管在附图中示出一个开口OP，但是层叠结构ST可以包括多个开口OP。开口OP可以布置为矩阵形式。开口OP可以布置为交错的形式，其中，开口的中心轴线彼此偏离。
开口OP包括至少一个第一开口OP1和至少一个第二开口OP2。第一开口OP1可以在层叠的方向上(即，如图1A所示的II方向)穿透层叠结构ST。层叠方向或者II方向可以垂直于基板的平面。第二开口OP2可以在第一方向I上从第一开口OP1突出。例如，第二开口OP2可以从第一开口OP1的侧壁突出。如图1A所示，第二开口OP2可以在对应于第一材料层11的水平(level)上对称地从第一开口的相应侧壁突出。多个第二开口OP2可以连接至一个第一开口OP1，以形成一个开口OP。第二开口OP2可以位于对应于第一材料层11的水平处。因此，第二开口OP2可以位于层叠的第二材料层12之间。
沟道层14位于开口OP中。沟道层14可以具有未完全填充第二开口OP2的厚度。可以沿着第一开口OP1和第二开口OP2的内表面形成沟道层14。可以沿着第一开口OP1和第二开口OP2的内表面共形地形成沟道层14。沟道层14可以包括在不同的区域具有不同的浓度的杂质。沟道层14可以在不同的区域具有不同的半导体性质或导电性。例如，沟道层14可以由硅(Si)、锗(Ge)等制成或包括硅、锗等，并且可以包括N型杂质或P型杂质。
沟道层14可以包括沟道区域14A和杂质区域14B。沟道区域14A可以分别位于第二开口OP2中，并且具有C形截面。例如，沟道区域14A可以具有带有垂直角度的字母C的形状。杂质区域14B可以位于第一开口OP1中，并且沿着第一开口OP1的内表面在第二方向II上延伸。另外，杂质区域14B可以沿第一方向I延伸到各个第二开口内部，在各个第二开口内杂质区域与C形沟道区域14A相接。第一方向I与第二方向II相交叉，并且可以平行于基板的平面。
沟道区域14A可以位于对应于第一材料层11的水平处。杂质区域14B可以位于对应于第二材料层12的水平处。例如，杂质区域14B可以主要位于对应于第二材料层12的水平处，其中杂质区域14B的仅一小部分位于对应于第一材料层11的水平处。沟道区域14A和杂质区域14B可以交替地布置在沟道层14中。
杂质区域14B可以具有比沟道区域14A的杂质浓度高的杂质浓度。另外，杂质区域14B可以根据杂质浓度而具有半导体性质或导电性。在一示例中，杂质区域14B可以是比沟道区域14A具有更高杂质浓度的半导体区域。因此，沟道层14可以是交替地布置有具有不同杂质浓度的半导体区域的半导体层。在另一示例中，杂质区域14B可以是具有比沟道区域14A的杂质浓度高的杂质浓度的导电区域。因此，沟道层14可以包括交替地布置的半导体区域和导电区域。
在一实施方式中，仅沟道层14的杂质区域14B可以包括杂质。在一实施方式中，沟道区域14A和杂质区域14B两者可以包括相同类型或不同类型的杂质。例如，沟道层14可以是多晶硅层，沟道区域14A可以是不包括任何杂质的未掺杂多晶硅层，而杂质区域14B可以是掺杂多晶硅层。杂质区域14B可以包括N型杂质或者包括P型杂质。在另一示例中，沟道层14可以是N型多晶硅层，沟道区域14A可以包括具有第一浓度的N型杂质，而杂质区域14B可以包括具有高于第一浓度的第二浓度的N型杂质或P型杂质。在又一示例中，沟道层14可以是P型多晶硅层，沟道区域14A可以包括具有第一浓度的P型杂质，而杂质区域14B可以包括具有高于第一浓度的第二浓度的N型杂质或P型杂质。
当沟道区域14A和杂质区域14B包括相同类型的杂质时，杂质区域14B可以比沟道区域14A具有更高的电导率。因而，沟道层14的整体电阻可以减小。另外，当沟道区域14A和杂质区域14B包括不同类型的杂质时，杂质区域14B可以用作层叠的存储器单元的结(junction)。
杂质区域14B可以包括具有均匀浓度的杂质，或者在其厚度方向具有浓度梯度。例如，每个杂质区域14B与间隙填充层15相接触的第一表面S1处的杂质浓度可以高于杂质区域14B与存储器层13相接触的第二表面S2处的杂质浓度。换句话说，在每个杂质区域14B中，杂质可以分布为使得杂质区域14B的浓度随着距第一开口OP1的中心C的距离增大而减小。
存储器层13可以形成为围绕沟道层14。例如，存储器层13可以直接形成在沟道层14上。存储器层13可以包括隧道绝缘层13C、数据存储层13B和电荷阻挡层13A中的至少一个。另外，数据存储层13B可以是(或者包括)浮置栅极、电荷陷阱材料、硅、氮、可变电阻材料、相变材料和纳米点等。
间隙填充层15形成在沟道层14中。间隙填充层15可以包括穿透层叠结构ST的穿透部15B和从穿透部15B突出的至少一个突出部15A。因此，沟道层14可以具有围绕间隙填充层15的结构，沟道区域14A可以围绕相应的突出部15A，并且杂质区域14B可以形成为围绕穿透部15B。间隙填充层15可以由例如氧化物或氮化物之类的绝缘层制成，或者包括诸如氧化物或氮化物之类的绝缘层。在间隙填充层15中可以存在空隙(未显示)。
第三材料层16可以形成为分别围绕第一材料层11。每个第三材料层16可以插置在第二材料层12和第一材料层11之间，以及第一材料层11和存储器层13之间。第三材料层16可以用作用于改进第一材料层11的粘附性、接触电阻等的阻挡层。第三材料层16可以例如由氮化钽(TaN)、氮化钛(TiN)和氮化钨(WN)等制成，或者包括氮化钽(TaN)、氮化钛(TiN)和氮化钨(WN)等。
根据上述结构，可以沿着沟道层14层叠多个存储器单元。此外，通过将杂质区域14B用作存储器单元的结或者通过使用具有导电性的杂质区域14B，可以减小沟道层14的整体电阻。因此，可以增大单元电流。
此外，尽管未在附图中示出，包括外围电路和互连件等的下部结构可以位于层叠结构ST下方。例如，包括外围电路和互连件等的外围区域可以位于包括层叠结构ST的单元区域的下方。
图1B至图1D例示了图1A的各种修改形式。下文中，将省略对于与上述实施方式的内容相重叠的内容的描述。
参考图1B，半导体装置还可以包括阻挡图案17。阻挡图案17位于沟道层14中，并且更具体地，可以分别位于沟道区域14A中。阻挡图案17插置在沟道层14和间隙填充层15之间。阻挡图案17可以包括与沟道层14不同的具有更高的蚀刻选择比(etch selectivity)的材料。例如，阻挡图案17可以由诸如氧化物或氮化物之类的绝缘层制成或者包括诸如氧化物或氮化物之类的绝缘层，并且阻挡图案17可以包括金属。
阻挡图案17可以是在可形成杂质区域14B时用于对非掺杂区域进行遮掩的阻挡件。因此，阻挡图案17和间隙填充层15之间的界面可以与沟道区域14A和杂质区域14B之间的界面位于同一平面CP上。
参考图1C，沟道层14可以根据其区域而具有不同的形态。例如，沟道层14可以根据其区域而具有不同的厚度，或者根据其区域而具有不同的表面粗糙度。
例如，如图1C所示，沟道层14的由阻挡图案17露出的区域可具有比由阻挡图案17覆盖的区域的厚度薄(T2<T1)。另外，露出的区域的表面可以比覆盖的区域的表面更粗糙。可在露出的沟道层14在掺杂杂质的工艺中受到损坏时导致这种形态上的不同。
沟道层14的具有薄的厚度或者粗糙表面的区域可以是杂质区域，而沟道层14的具有厚的厚度或光滑表面的区域可以是沟道区域。也就是说，杂质区域14B可具有比沟道区域14A的厚度薄的厚度(T2<T1)，或者具有比沟道区域14A的表面更粗糙的表面。此外，沟道层14的具有薄的厚度或粗糙表面的区域可以并不完全对应于杂质区域14B。例如，当杂质区域14B由于杂质的扩散而延伸时，杂质区域14B当中邻接于沟道区域14A的区域可以具有厚的厚度T2。
参考图1D，阻挡图案17和间隙填充层15之间的第一界面I1可以与沟道区域14A和杂质区域14B之间的第二界面I2位于不同的平面上。例如，第一界面I1可以位于更接近于第一开口OP1。换句话说，从第一开口OP1的中心C到第一界面I1的距离可以短于从第一开口OP1的中心C到第二界面I2的距离。可由于杂质的扩散而导致此距离差。
此外，应当注意，尽管图1C和图1D例示了半导体装置包括阻挡图案17的情况，但是半导体装置可以不包括阻挡图案17。另外，参考图1A至图1D中的一幅图所描述的各个特征可以与图1A至图1D中的另一幅图的特征相组合。
图2A至图2G是例示根据本公开的实施方式的用于制作半导体装置的制造方法的截面图。
参考图2A，形成包括至少一个第一材料层21和至少一个第二材料层22的层叠结构ST。第一材料层21可以用于形成存储器单元和选择晶体管等的栅电极，或者可以是牺牲层。第二材料层22可以用于使层叠的栅电极彼此绝缘。
第一材料层21可以由与第二材料层22不同的具有更高的蚀刻选择比的材料形成。在示例中，第一材料层21可以是牺牲层，并且可以由氮化物等制成或包括氮化物等，而第二材料层22可以是由氧化物等制成或者包括氧化物等的绝缘层。在另一示例中，第一材料层21可以是由多晶硅、钨等制成或者包括多晶硅、钨等的导电层，而第二材料层22可以是由氧化物等制成或者包括氧化物等的绝缘层。在又一示例中，第一材料层21可以是由掺杂多晶硅等制成或者包括掺杂多晶硅等的导电层，而第二材料层22可以是由未掺杂多晶硅等制成或者包括未掺杂多晶硅等的牺牲层。
尽管未在附图中示出，但是可以在层叠结构ST形成之前形成下部结构。例如，下部结构可以包括外围电路和互连结构等。互连结构可以包括接触插塞和线路等。
接下来，可以形成穿透层叠结构ST的第一开口OP1。尽管在附图中示出一个第一开口OP1，但是也可以形成多个第一开口OP1。多个第一开口OP1可以布置为任何合适的图案。例如，多个第一开口OP1可以布置为第一开口的行和列以规则间隔彼此隔开的矩阵。例如，多个第一开口OP1可以形成为交错的图案，其中，在至少一个方向上的第一开口的中心轴线形成锯齿线。可以采用许多其它图案，包括其中第一开口的中心轴线彼此偏离的图案。
参考图2B，可以形成在第一方向I上从第一开口OP1突出的第二开口OP2。第二开口OP2可以从第一开口OP1的侧壁突出。例如，可以通过在第一材料层21被第一开口OP1露出之后对其进行选择性蚀刻来形成第二开口OP2。因此，第二开口OP2可以形成为位于对应于第一材料层21的水平。
参考图2C，存储器层23可以形成在第一开口OP1和第二开口OP2中。例如，存储器层23可以形成在第一开口OP1和第二开口OP2的侧壁上。存储器层23包括电荷阻挡层23A、数据存储层23B和隧道绝缘层23C中的至少一个。例如，电荷阻挡层23A、数据存储层23B和隧道绝缘层23C共形地沿着第一开口OP1和第二开口OP2的内表面而顺序地形成。电荷阻挡层23A可以直接形成在第一开口OP1和第二开口OP2的侧壁的内表面上。
接下来，形成沟道层24。沟道层24可以由包括硅(Si)、锗(Ge)等的任何合适的半导体材料制成。沟道层24可以是掺杂的或未掺杂的。例如，沟道层24可以是未掺杂多晶硅层。在另一示例中，沟道层可以是包括P型杂质的多晶硅层。
沟道层24可以沿着第一开口OP1和第二开口OP2的内表面形成。例如，沟道层24可以形成在存储器层23上，或者可以直接形成在存储器层23上。沟道层24可以形成为这样的厚度：利用该厚度，沟道层24并不完全填充第一开口OP1和第二开口OP2。可以利用沉积工艺形成沟道层24。
参考图2D，可以形成阻挡层25。阻挡层25可以由与沟道层24不同的具有更高的蚀刻选择比的材料制成，或者包括与沟道层24不同的具有更高的蚀刻选择比的材料。例如，阻挡层25可以由诸如氧化物或氮化物之类的绝缘层制成或者包括诸如氧化物或氮化物之类的绝缘层，并且阻挡层可以由金属制成或者包括金属。
阻挡层25可以形成为这样的厚度：利用该厚度，阻挡层并不完全填充第一开口OP1。另外，可以利用沉积工艺形成阻挡层25。阻挡层25可以在对应于第二开口OP2的位置处形成接缝(seam)S。接缝S可以未填充有阻挡层25，如图2D所示。
参考图2E，可以形成阻挡图案25A。例如，分别位于对应的第二开口OP2内部的阻挡图案25A可以通过对阻挡层25进行部分蚀刻而形成。可以利用清洗工艺(cleaningprocess)来蚀刻阻挡层25。例如，可以利用干法清洗工艺来蚀刻阻挡层25。
阻挡图案25A用于对沟道层24的在随后的杂质掺杂工艺中要不被掺杂以杂质的区域进行遮掩。因此，可以根据杂质掺杂方法、杂质掺杂条件等对阻挡图案25A的材料、形状等进行调整。在图2E示出的实施方式中，并没有阻挡层25留在第一开口OP1上。然而，本发明并不限于这种方式。例如，在一实施方式中，在蚀刻工艺之后，可以在第一开口OP1中保留薄的阻挡材料。保留在第一开口OP1中的阻挡材料可以足够薄，以允许杂质通过穿过该薄的阻挡材料而到达沟道层24。
参考图2F，可以在不受阻挡图案25A保护的沟道层24中形成杂质区域24B。例如，可以利用等离子体掺杂工艺和气体处理工艺等通过掺杂杂质而形成杂质区域24B。沟道层24的被阻挡图案25A覆盖的区域未被掺杂以任何杂质，并且成为未掺杂沟道区域24A。沟道层24的被阻挡图案25A露出的区域被掺杂有杂质，并且成为杂质区域24B。因此，在沟道层24’中限定了交替布置的未掺杂沟道区域24A和掺杂沟道区域24B(也称作杂质区域24B)。沟道层24’可以指掺杂杂质之后的沟道层24。沟道层24’可以包括沿着第二方向II交替的掺杂区域和未掺杂区域。
杂质可以为N型杂质或者P型杂质。在一示例中，当沟道层24’是不包括杂质的未掺杂层时，杂质区域24B通过掺杂N型杂质或P型杂质而形成。在另一示例中，当沟道层24’是包括N型杂质的掺杂层时，杂质区域24B通过掺杂N型杂质或P型杂质而形成。在又一示例中，当沟道层24’是包括P型杂质的掺杂层时，杂质区域24B通过掺杂N型杂质或P型杂质而形成。因此，形成了杂质区域24B，其比沟道区域24A具有更高的杂质浓度。
可以通过改变杂质区域24B中的杂质浓度来改变杂质区域24B的性质。在一示例中，杂质区域24B可以为比沟道区域24A具有更高的杂质浓度的半导体区域。在另一示例中，杂质区域24B可以为比沟道区域24A具有更高的杂质浓度的导电区域。
可以通过选择杂质掺杂方法来控制杂质区域24B和沟道区域24A的形态。例如，通过使用等离子体掺杂工艺，在杂质掺杂过程期间，沟道层24’的表面可暴露至等离子体气体，导致杂质区域24B形成为比沟道区域24A具有更薄的厚度，并且也具有比沟道区域24A的表面更粗糙的表面。
杂质区域24B可以具有可变的杂质分布。可以通过选择掺杂方法及其条件来控制可变杂质分布。在一示例中，等离子体掺杂工艺可以用于形成杂质浓度在其厚度方向改变的杂质区域24B。例如，杂质区域24B可以在其表面处具有相对高的杂质浓度，杂质浓度向着存储器层23逐渐下降。在另一示例中，可以利用杂质源气体(impurity source gas)来处理沟道层24’，从而形成在其厚度方向上具有均匀杂质浓度的杂质区域24B。
在将杂质掺杂到沟道层24’中之后，可以执行热处理工艺以用于激活掺杂的杂质。热处理工艺可以使得杂质扩散进入沟道层24’的与阻挡层25A交叠的区域。因此，以此方式，杂质区域24B可以如参考图1D所述的那样地延伸。
参考图2G，间隙填充层26可以形成在第一开口OP1和第二开口OP2的内部。间隙填充层26可以由诸如氧化物材料或氮化物材料之类的绝缘材料制成，或者包括诸如氧化物材料或氮化物材料之类的绝缘材料。例如，可以利用可流动的(flowable)氧化物材料形成间隙填充层26。在另一示例中，可以利用诸如ALD之类的沉积工艺形成间隙填充层26。可以在间隙填充层26形成之前去除阻挡图案25A。例如，包括绝缘层的阻挡图案25A可以保留，而包括金属层的阻挡图案25A可以被去除。
接下来，取决于第一材料层21的材料而执行额外的工艺。在一示例中，当第一材料层21为牺牲层而第二材料层22为绝缘层时，用第三材料层来替换第一材料层21。第三材料层27可以包括诸如钨之类的金属，或者包括诸如多晶硅之类的导电材料。另外，可以在形成第三材料层27之前形成第四材料层28。第四材料层28可以用于改进第三材料层27的粘附性、接触电阻等。例如，第四材料层28可以由氮化钨、氮化钽、氮化钛等制成，或者包括氮化钨、氮化钽、氮化钛等。
在另一示例中，当第一材料层21为导电层而第二材料层22为绝缘层时，可以额外执行对第一材料层21进行硅化的工艺。在又一示例中，当第一材料层21为导电层而第二材料层22为牺牲层时，可以额外执行用绝缘层替换第二材料层22的工艺。
根据上述工艺，沟道区域24A和杂质区域24B可以形成在沟道层24’中。杂质区域24B可以用作层叠的存储器单元的结，因此，能够改进存储器单元的操作特性。另选地，利用具有导电性的杂质区域24B来减小沟道层24’的整体电阻，从而可以增大单元电流。
图3是例示根据本公开的实施方式的存储器系统的示例性配置的框图。
参考图3，根据本公开的实施方式的存储器系统1000包括存储器装置1200和控制器1100。
存储器装置1200可以用于存储具有诸如文本、图形和软件代码之类的各种数据格式的数据信息。存储器装置1200可以是非易失性存储器。另外，存储器装置1200可以包括参考图1A至图2G所述的结构。可以根据参考图1A至图2G所述的制造方法来制造存储器装置。在一实施方式中，存储器装置1200可以包括：层叠结构，其包括交替层叠的导电层和绝缘层；开口，其包括穿透层叠结构的第一开口和从第一开口突出的第二开口；以及沟道层，其包括位于第二开口中的沟道区域和位于第一开口中的杂质区域，杂质区域的杂质浓度高于沟道区域的杂质浓度。存储器装置1200的结构和制造方法与上文所述的内容相同，因此，本文将不再重复其具体描述。
控制器1100可以连接至主机和存储器装置1200，并且可以被配置为响应于来自主机的请求而访问存储器装置1200。例如，控制器1100可以被配置为控制存储器装置1200的读取操作、写入操作、擦除操作和后台操作。
控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储器接口1150等。
RAM 1110可以用作CPU 1120的工作存储器、存储器装置1200和主机之间的缓存存储器、以及存储器装置1200和主机之间的缓冲存储器。作为参考，RAM 1110可以被替换为静态随机存取存储器(SRAM)、只读存储器(ROM)等。
CPU 1120可以被配置为控制控制器1100的总体操作。例如，CPU 1120可以被配置为操作存储在RAM 1110中的诸如闪存转换层(FTL)之类的固件。
主机接口1130可以被配置为与主机接口连接。例如，控制器1100可以利用各种接口协议中的至少一种与主机通信，各种接口协议诸如是：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私有协议。
ECC电路1140可以被配置为利用纠错码(ECC)来检测和校正包括于从存储器装置1200读取的数据中的错误。
存储器接口1150可以被配置为与存储器装置1200接口连接。例如，存储器接口1150包括NAND接口或NOR接口。
控制器1100还可以包括用于临时存储数据的缓冲存储器(未显示)。缓冲存储器可以用于临时地存储通过主机接口1130传递至外部的数据，或者通过存储器接口1150从存储器装置1200传递的数据。控制器1100还可以包括存储用于与主机接口连接的代码数据的ROM。
如上所述，根据本公开的实施方式的存储器系统1000可以包括具有改进的集成度以及改进的特性的存储器装置1200，并且因此存储器系统1000的集成度和特性能够得到改进。
图4是例示根据本公开的实施方式的存储器系统的示例性配置的框图。下文中，将省略对于与上文所述内容重复的内容的描述。
参考图4，根据本公开的实施方式的存储器系统1000’可以包括存储器装置1200’和控制器1100。控制器1100可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储器接口1150等。
存储器装置1200’可以是非易失性存储器。另外，存储器装置1200’可以包括参考图1A至图2G所述的结构。可以根据参考图1A至图2G所述的制造方法来制造存储器装置。在一实施方式中，存储器装置1200’可以包括：层叠结构，其包括交替层叠的导电层和绝缘层；开口，其包括穿透层叠结构的第一开口和从第一开口突出的第二开口；以及沟道层，其包括位于第二开口中的沟道区域和位于第一开口中的杂质区域，杂质区域的杂质浓度高于沟道区域的杂质浓度。存储器装置1200’的结构和制造方法与上文所述的内容相同，因此本文将不再重复其具体描述。
存储器装置1200’可以是包括多个存储器芯片的多芯片封装。多个存储器芯片可以被划分为多个组，多个组被配置为经由对应的第一通道至第k通道(CH1至CHk)与控制器1100通信。另外，包括在一个组中的存储器芯片可以被配置为经由共同的通道与控制器1100通信。在其变体中，可以将存储器系统1100’修改为使得一个存储器芯片连接至一个通道。
如上所述，根据本公开的实施方式的存储器系统1000’可以包括具有改进的集成度以及改进的特性的存储器装置1200’，并且因此存储器系统1000’的集成度和特性能够得到改进。存储器装置1200’可以被配置为多芯片封装，以用于增加存储器系统1000’的操作速度和数据存储容量。
图5是例示根据本公开的实施方式的计算系统的示例性配置的框图。下文中，将省略对于与上文所述内容重复的内容的描述。
参考图5，根据本公开的实施方式的计算系统2000可以包括存储器装置2100、CPU2200、RAM 2300、用户接口2400、电源2500和系统总线2600等。
存储器装置2100可以存储通过用户接口2400提供的数据和通过CPU 2200处理的数据等。另外，存储器装置2100可以通过系统总线2600电连接至CPU 2200、RAM 2300、用户接口2400和电源2500等。例如，存储器装置2100可以通过控制器(未显示)或者直接地连接至系统总线2600。当存储器装置2100直接地连接至系统总线2600时，可以由CPU 2200、RAM2300等执行控制器的功能。
存储器装置2100可以是非易失性存储器。另外，存储器装置2100可以包括参考图1A至图2G所述的结构。可以根据参考图1A至图2G所述的制造方法来制造存储器装置。在一实施方式中，存储器装置2100可以包括：层叠结构，其包括交替层叠的导电层和绝缘层；开口，其包括穿透层叠结构的第一开口和从第一开口突出的第二开口；以及沟道层，其包括位于第二开口中的沟道区域和位于第一开口中的杂质区域，杂质区域的杂质浓度高于沟道区域的杂质浓度。存储器装置2100的结构和制造方法与上文所述的内容相同，因此本文将不再重复其具体描述。
存储器装置2100可以是如参考图4所述的那样包括多个存储器芯片的多芯片封装。
如上所述进行配置的计算系统2000可以是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、用于在无线环境中通信信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一，构成远程信息处理网络的各种电子装置之一、RFID装置等。
如上所述，根据本公开的实施方式的计算系统2000可以包括具有改进的集成度以及改进的特性的存储器装置2100，因此计算系统2000的集成度和特性能够得到改进。
图6是例示根据本公开的实施方式的计算系统的框图。
参考图6，根据本公开的实施方式的计算系统3000可以包括软件层，软件层包括操作系统3200、应用3100、文件系统3300和转换层3400等。另外，计算系统3000包括存储器装置3500等的硬件层。
操作系统3200可以管理计算系统3000的软件资源、硬件资源等，并且可以控制中央处理单元的程序执行。应用3100可以是运行在计算系统3000上的各种应用程序中的一个，并且可以是由操作系统3200执行的实用程序(utility)。
文件系统3300是指在计算系统3000中用于管理数据、文件等的逻辑结构，并且根据规则来组织存储器装置3500中存储的数据或文件。可以根据在计算系统3000中所使用的操作系统3200来确定文件系统3300。例如，当操作系统3200是微软的一种视窗操作系统时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。当操作系统3200是Unix/Linux操作系统中的一种时，文件系统3300可以是扩展文件系统(EXT)，Unix文件系统(UFS)或日志文件系统(JFS)。
在该附图中，操作系统3200、应用3100和文件系统3300显示为独立的块。然而，应用3100和文件系统3300可以包括在操作系统3200中。
转换层3400响应于来自文件系统3300的请求而将地址转换为适合于存储器装置3500的形式。例如，转换层3400将由文件系统3300生成的逻辑地址转换为存储器装置3500的物理地址。逻辑地址和物理地址之间的映射信息可以存储为地址转换表。例如，转换层3400可以是闪存转换层(FTL)、通用闪存存储链路层(ULL)等。
存储器装置3500可以是非易失性存储器。另外，存储器装置3500可以包括参考图1A至图2G所述的结构。可以根据参考图1A至图2G所述的制造方法来制造存储器装置。在一实施方式中，存储器装置3500可以包括：层叠结构，其包括交替层叠的导电层和绝缘层；开口，其包括穿透层叠结构的第一开口和从第一开口突出的第二开口；以及沟道层，其包括位于第二开口中的沟道区域和位于第一开口中的杂质区域，杂质区域的杂质浓度高于沟道区域的杂质浓度。存储器装置3500的结构和制造方法与上文所述的内容相同，因此本文将不再重复其具体描述。
如上所述进行配置的计算系统3000可以被划分为在上层区域中执行的操作系统层和在下层区域中执行的控制器层。应用3100、操作系统3200和文件系统3300包括在操作系统层中，并且可以由计算系统3000的工作存储器进行驱动。另外，转换层3400可以包括在操作系统层或者控制器层中。
根据本公开，提供了一种具有稳定的结构和改进的可靠性的半导体装置。另外，提供了一种用于制作半导体装置的改进的制造方法，该方法更易于实现并且减小了总体制造成本。
本文已公开了示例实施方式，而尽管采用了特定的术语，但是这些术语仅用于并应解释为一般意义和描述性意义，而非用于不当地限制所公开的发明的范围。在某些情况下，如在提交本申请时的本领域的普通技术人员所应理解的那样，除非另有特别指示，否则与特定实施方式相关联地描述的特征、特性和/或要素可以单独使用或者与关联于其它实施方式而描述的特征、特性和/或要素相结合地使用。因此，本领域技术人员应当理解，可以在不脱离如所附权利要求所阐述的本公开的精神和范围的情况下在形式上和细节上进行各种修改。
相关申请的交叉引用
本申请要求于2018年3月12日提交的韩国专利申请No.10-2018-0028817的优先权，该申请的全部内容通过引用并入本文。

Claims (38)

1.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构包括交替层叠的导电层和绝缘层；
开口，所述开口包括穿透所述层叠结构的第一开口和从所述第一开口突出的第二开口，其中，所述第二开口位于所述绝缘层之间；以及
沟道层，所述沟道层包括位于所述第二开口中的沟道区域和位于所述第一开口中的杂质区域，所述杂质区域的杂质浓度高于所述沟道区域的杂质浓度。
2.根据权利要求1所述的半导体装置，其中，所述沟道区域位于对应于所述导电层的水平处，并且所述杂质区域位于对应于所述绝缘层的水平处。
3.根据权利要求1所述的半导体装置，其中，所述沟道区域和所述杂质区域被交替地布置。
4.根据权利要求1所述的半导体装置，其中，所述杂质区域具有导电性。
5.根据权利要求1所述的半导体装置，该半导体装置还包括：
阻挡图案，所述阻挡图案形成在所述沟道区域中；以及
间隙填充层，所述间隙填充层形成在所述沟道层中。
6.根据权利要求5所述的半导体装置，其中，所述阻挡图案和所述间隙填充层之间的界面与所述沟道区域和所述杂质区域之间的界面位于相同的平面上。
7.根据权利要求5所述的半导体装置，其中，所述阻挡图案和所述间隙填充层之间的界面比所述沟道区域和所述杂质区域之间的界面更接近于所述第一开口。
8.根据权利要求5所述的半导体装置，其中，所述阻挡图案包括与所述沟道层不同的具有更高的蚀刻选择比的材料。
9.根据权利要求5所述的半导体装置，其中，所述阻挡图案包括氧化物、氮化物或金属。
10.根据权利要求1所述的半导体装置，其中，所述杂质区域的厚度小于所述沟道区域的厚度。
11.根据权利要求1所述的半导体装置，其中，所述杂质区域的表面比所述沟道区域的表面更粗糙。
12.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构包括交替层叠的导电层和绝缘层；
开口，所述开口包括穿透所述层叠结构的第一开口和从所述第一开口突出的第二开口，其中，所述第二开口位于所述绝缘层之间；以及
沟道层，所述沟道层包括位于所述第二开口中的半导体区域和位于所述第一开口中的导电区域。
13.根据权利要求12所述的半导体装置，其中，所述半导体区域位于对应于所述导电层的水平处，并且所述导电区域位于对应于所述绝缘层的水平处。
14.根据权利要求12所述的半导体装置，该半导体装置还包括阻挡图案，所述阻挡图案形成在所述半导体区域中。
15.根据权利要求14所述的半导体装置，其中，所述阻挡图案包括与所述沟道层不同的具有更高的蚀刻选择比的材料。
16.根据权利要求14所述的半导体装置，其中，所述阻挡图案包括氧化物、氮化物或金属。
17.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构包括交替层叠的导电层和绝缘层；
间隙填充层，所述间隙填充层包括穿透所述层叠结构的穿透部和从所述穿透部的侧壁突出的突出部，其中，所述突出部位于所述绝缘层之间；以及
沟道层，所述沟道层包括分别围绕所述突出部的沟道区域和围绕所述穿透部的杂质区域，所述杂质区域的杂质浓度高于所述沟道区域的杂质浓度。
18.根据权利要求17所述的半导体装置，其中，所述突出部位于对应于所述导电层的水平处。
19.根据权利要求17所述的半导体装置，该半导体装置还包括阻挡图案，所述阻挡图案被插置在所述沟道区域和所述突出部之间。
20.根据权利要求19所述的半导体装置，其中，所述阻挡图案包括氧化物、氮化物或金属。
21.一种制造半导体装置的方法，该方法包括以下步骤：
形成层叠结构，所述层叠结构包括交替层叠的材料层和绝缘层；
形成穿透所述层叠结构的第一开口；
在所述绝缘层之间形成从所述第一开口突出的第二开口；以及
形成沟道层，所述沟道层包括位于所述第二开口中的沟道区域和位于所述第一开口中的杂质区域，所述杂质区域的杂质浓度高于所述沟道区域的杂质浓度。
22.根据权利要求21所述的方法，其中，形成沟道层的步骤包括以下步骤：
在所述第一开口和所述第二开口中形成沟道层；
在所述第二开口中形成阻挡图案；以及
在通过所述阻挡图案而露出的沟道层中形成所述杂质区域。
23.根据权利要求22所述的方法，其中，形成阻挡图案的步骤包括以下步骤：
在所述沟道层中形成阻挡层；以及
通过蚀刻所述阻挡层来形成所述阻挡图案。
24.根据权利要求23所述的方法，其中，所述阻挡层是利用干法清洗工艺来进行蚀刻的。
25.根据权利要求22所述的方法，其中，在形成所述杂质区域的步骤中，利用等离子体气体将杂质掺杂到所述沟道层中。
26.根据权利要求22所述的方法，其中，在形成所述杂质区域的步骤中，利用杂质源气体将杂质掺杂到所述沟道层中。
27.根据权利要求22所述的方法，其中，在形成所述杂质区域之后执行热处理工艺。
28.根据权利要求22所述的方法，其中，所述阻挡图案包括与所述沟道层不同的具有更高的蚀刻选择比的材料。
29.根据权利要求22所述的方法，其中，所述阻挡图案包括氧化物、氮化物或金属。
30.根据权利要求22所述的方法，该方法还包括以下步骤：
在形成所述杂质区域之后，去除所述阻挡图案；以及
在所述沟道层中形成间隙填充层。
31.根据权利要求22所述的方法，该方法还包括以下步骤：在形成所述杂质区域之后，在所述沟道层中形成间隙填充层。
32.根据权利要求21所述的方法，其中，所述层叠结构包括交替层叠的第一材料层和第二材料层，并且所述第二开口是通过选择性地蚀刻通过所述第一开口而露出的所述第一材料层形成的。
33.一种制造半导体装置的方法，该方法包括以下步骤：
形成层叠结构，所述层叠结构包括交替层叠的材料层和绝缘层；
形成穿透所述层叠结构的第一开口；
在所述绝缘层之间形成从所述第一开口突出的第二开口；以及
形成沟道层，所述沟道层包括位于所述第二开口中的半导体区域和位于所述第一开口中的导电区域。
34.根据权利要求33所述的方法，其中，形成沟道层的步骤包括以下步骤：
在所述第一开口和所述第二开口中形成沟道层；
在所述第二开口中形成阻挡图案；以及
在通过所述阻挡图案而露出的沟道层中形成所述导电区域。
35.根据权利要求34所述的方法，其中，形成阻挡图案的步骤包括以下步骤：
在所述沟道层中形成阻挡层；以及
通过蚀刻所述阻挡层来形成所述阻挡图案。
36.根据权利要求35所述的方法，其中，所述阻挡层是利用干法清洗工艺来进行蚀刻的。
37.根据权利要求34所述的方法，其中，在形成所述导电区域的步骤中，利用等离子体气体将杂质掺杂到所述沟道层中。
38.根据权利要求34所述的方法，其中，在形成所述导电区域的步骤中，利用杂质源气体将杂质掺杂到所述沟道层中。
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