KR20210008446A - 반도체 메모리 장치 - Google Patents
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Abstract
본 기술에 따른 반도체 메모리 장치는 제1 방향으로 서로 이격되어 적층된 하부 도전패턴 및 상부 도전패턴과, 상기 하부 도전패턴과 상기 상부 도전패턴 사이에 배치된 적어도 하나의 중간 도전패턴을 포함하는 적층체, 상기 하부 도전패턴에 연결되고 상기 제1 방향으로 연장된 콘택플러그, 및 상기 하부 도전패턴에 중첩된 적어도 하나의 하부 더미플러그를 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 메모리 셀들의 집적도 향상을 위해, 3차원 반도체 메모리 장치가 제안된바 있다.
3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치의 집적도는 메모리 셀들의 적층 수를 증가시킬수록 향상될 수 있다. 메모리 셀들의 적층 수가 증가함에 따라, 3차원 반도체 메모리 장치의 신뢰성이 저하될 수 있다.
본 발명의 실시 예들은 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 하부 도전패턴, 상부 도전패턴 및 적어도 하나의 중간 도전패턴을 포함하는 적층체를 포함할 수 있다. 상기 하부 도전패턴 및 상기 상부 도전패턴은 제1 방향으로 서로 이격되어 적층되고, 상기 중간 도전패턴은 상기 하부 도전패턴과 상기 상부 도전패턴 사이에 배치될 수 있다. 상기 반도체 메모리 장치는 상기 하부 도전패턴에 연결된 제1 콘택플러그, 및 상기 하부 도전패턴에 중첩된 적어도 하나의 하부 더미플러그를 포함할 수 있다. 상기 제1 콘택플러그는 상기 제1 방향으로 연장될 수 있다. 상기 하부 더미플러그는 상기 제1 방향에 수직 교차하는 평면에서 상기 제1 콘택플러그보다 좁게 형성될 수 있다.
상기 하부 더미플러그는 상기 제1 방향에서 상기 제1 콘택플러그보다 짧게 형성될 수 있다.
상기 하부 더미플러그는 상기 하부 도전패턴으로부터 상기 제1 방향으로 이격될 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 하부 도전패턴, 상부 도전패턴 및 적어도 하나의 중간 도전패턴을 포함하고 계단구조로 형성된 적층체를 포함할 수 있다. 상기 하부 도전패턴 및 상기 상부 도전패턴은 제1 방향으로 서로 이격되어 적층되고, 상기 중간 도전패턴은 상기 하부 도전패턴과 상기 상부 도전패턴 사이에 배치될 수 있다. 상기 반도체 메모리 장치는 상기 적층체를 덮는 갭-필 절연막을 포함할 수 있다. 상기 반도체 메모리 장치는 상기 하부 도전패턴, 상기 중간 도전패턴, 및 상기 상부 도전패턴에 각각 연결되고, 상기 갭-필 절연막을 관통하도록 상기 제1 방향으로 연장된 콘택플러그들을 포함할 수 있다. 상기 반도체 메모리 장치는 상기 하부 도전패턴에 중첩된 적어도 하나의 하부 더미플러그, 상기 상부 도전패턴에 중첩된 적어도 하나의 상부 더미플러그를 포함할 수 있다. 상기 하부 더미플러그 및 상기 상부 더미플러그 각각은 상기 갭-필 절연막 내에 형성될 수 있다. 상기 반도체 메모리 장치는 상기 콘택플러그들, 상기 하부 더미플러그 및 상기 상부 더미플러그를 덮도록 상기 갭-필 절연막 상에 형성된 상부 절연막, 및 상기 콘택플러그들에 각각 연결되도록 상기 상부 절연막을 관통하는 비아콘택패턴들을 포함할 수 있다. 상기 하부 더미플러그 및 상기 상부 더미플러그 각각의 상부면은 상기 상부 절연막으로 완전히 덮일 수 있다.
상기 콘택플러그들은, 상기 하부 더미플러그에 이웃하고 상기 하부 도전패턴에 연결된 제1 콘택플러그, 및 상기 상부 더미플러그에 이웃하고 상기 상부 도전패턴에 연결된 제2 콘택플러그를 포함할 수 있다.
상기 제1 방향에 교차되는 평면에서, 상기 하부 더미플러그는 상기 제1 콘택플러그보다 좁게 형성되고, 상기 상부 더미플러그는 상기 제2 콘택플러그보다 좁게 형성될 수 있다.
상기 제1 방향에 교차되는 평면에서, 상기 하부 더미플러그는 상기 제1 콘택플러그와 동일한 폭으로 형성되고, 상기 상부 더미플러그는 상기 제2 콘택플러그와 동일한 폭으로 형성될 수 있다.
본 기술의 실시 예들은 하부 도전패턴에 연결된 콘택플러그 이외에 하부 도전패턴에 더미플러그를 중첩시킨다. 이로써, 본 기술의 실시 예들은 콘택플러그를 형성하기 위한 포토리소그래피 공정을 수행시 발생하는 광학적 왜곡을 더미플러그로 유도함으로써 콘택플러그와 하부 도전패턴간 연결불량을 개선할 수 있다. 그 결과, 본 기술의 실시 예들은 콘택플러그를 하부 도전패턴에 안정적으로 연결시킬 수 있으므로 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 게이트 적층체를 개략적으로 나타내는 도면이다.
도 3a 내지 도 3e는 게이트 적층체의 셀 어레이 영역에 형성된 셀 스트링에 대한 다양한 실시 예들을 나타내는 사시도들이다.
도 4는 도 3c에 도시된 X영역을 확대한 도면이다.
도 5a 및 도 5b는 게이트 적층체들에 연결된 콘택구조들을 나타내는 평면도들이다.
도 6a 및 도 6b는 도 5a 및 도 5b에 도시된 콘택구조들의 다양한 실시 예들을 나타내는 단면도들이다.
도 7a 내지 도 7e는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 8은 본 발명의 실시 예들에 따른 셀 어레이들을 포함하는 웨이퍼를 나타낸다.
도 9 및 도 10은 도 8에 도시된 제2 셀 어레이를 나타내는 평면도 및 단면도이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 게이트 적층체를 개략적으로 나타내는 도면이다.
도 3a 내지 도 3e는 게이트 적층체의 셀 어레이 영역에 형성된 셀 스트링에 대한 다양한 실시 예들을 나타내는 사시도들이다.
도 4는 도 3c에 도시된 X영역을 확대한 도면이다.
도 5a 및 도 5b는 게이트 적층체들에 연결된 콘택구조들을 나타내는 평면도들이다.
도 6a 및 도 6b는 도 5a 및 도 5b에 도시된 콘택구조들의 다양한 실시 예들을 나타내는 단면도들이다.
도 7a 내지 도 7e는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 8은 본 발명의 실시 예들에 따른 셀 어레이들을 포함하는 웨이퍼를 나타낸다.
도 9 및 도 10은 도 8에 도시된 제2 셀 어레이를 나타내는 평면도 및 단면도이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 직접적으로 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKn)은 기판(미도시)의 일부 영역 상에 배치될 수 있다. 기판은 실리콘 웨이퍼를 포함할 수 있다.
일 실시 예로서, 메모리 블록들(BLK1 내지 BLKn)은 기판의 다른 영역 상에 배치된 주변회로구조체(미도시)에 연결될 수 있다. 다른 실시 예로서, 메모리 블록들(BLK1 내지 BLKn)은 기판과 메모리 블록들(BLK1 내지 BLKn) 사이에 배치된 주변회로구조체에 연결될 수 있다. 또 다른 실시 예로서, 메모리 블록들(BLK1 내지 BLKn)은 메모리 블록들(BLK1 내지 BLKn) 상에 배치된 주변회로구조체에 연결될 수 있다.
메모리 블록들(BLK1 내지 BLKn) 각각은 셀 어레이를 포함할 수 있다. 셀 어레이는 적어도 하나의 게이트 적층체, 게이트 적층체를 관통하는 채널구조, 채널구조의 일단에 접속된 비트라인, 및 채널구조의 타단에 접속된 소스구조를 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKn) 각각의 게이트 적층체는 콘택구조들 및 인터커넥션 배선들에 의해 주변회로구조체와 연결될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 게이트 적층체(GST)를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 게이트 적층체(GST)는 메모리 셀 영역(MCA) 및 적어도 하나의 콘택영역(CTA)을 포함할 수 있다. 게이트 적층체(GST)는 제1 방향(I)으로 교대로 적층된 층간 절연막들 및 도전패턴들을 포함할 수 있다.
게이트 적층체(GST)의 층간 절연막들 및 도전패턴들 각각은 제1 방향(I)에 수직교차하는 평면에서 연장될 수 있다. 게이트 적층체(GST)의 층간 절연막들 및 도전패턴들은 메모리 셀 영역(MCA)으로부터 콘택영역(CTA)을 향해 연장될 수 있다. 예를 들어, 게이트 적층체(GST)의 층간 절연막들 및 도전패턴들은 상기 평면에 나란하고 서로 교차하는 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)으로 연장될 수 있다. 게이트 적층체(GST)의 층간 절연막들 및 도전패턴들은 콘택영역(CTA)에서 계단구조(SW)를 형성할 수 있다.
게이트 적층체(GST)의 메모리 셀 영역(MCA)은 채널구조들(CH)에 의해 관통될 수 있다. 채널구조들(CH) 각각의 측벽은 메모리막(ML)으로 둘러싸일 수 있다.
일 실시 예로서, 채널구조들(CH) 각각은 게이트 적층체(GST)를 관통하는 채널홀을 채우는 반도체막을 포함할 수 있다. 다른 실시 예로서, 채널구조들(CH) 각각은 게이트 적층체(GST)를 관통하는 채널홀의 중심영역에 배치된 코어 절연막, 및 코어 절연막을 감싸는 반도체막을 포함할 수 있다. 예를 들어, 상기 반도체막은 실리콘을 포함할 수 있다.
메모리막(ML)은 채널구조들(CH) 각각의 측벽을 감싸는 터널 절연막, 터널 절연막의 측벽을 감싸는 데이터 저장막, 및 데이터 저장막의 측벽을 감싸는 블로킹 절연막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 물질로 형성될 수 있다. 예를 들어, 터널 절연막은 실리콘 산화막을 포함할 수 있다. 데이터 저장막은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장하는 물질로 형성될 수 있다. 예를 들어, 데이터 저장막은 전하 트랩이 가능한 질화막을 포함할 수 있다. 본 발명은 이에 한정되지 않으며, 데이터 저장막은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다.
채널구조들(CH)은 제1 방향(I)에 수직교차하는 평면에 나란한 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 매트릭스 구조로 배열될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 채널구조들(CH)은 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 지그재그 패턴으로 배열될 수 있다. 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)은 서로 다른 방향들을 향한다.
채널구조들(CH) 각각은 그에 대응하는 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 메모리 셀들을 직렬로 연결할 수 있다. 직렬로 연결된 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 메모리 셀들은 셀 스트링를 구성할 수 있다.
도 3a 내지 도 3e는 게이트 적층체의 셀 어레이 영역에 형성된 셀 스트링에 대한 다양한 실시 예들을 나타내는 사시도들이다. 인식의 편의를 위해, 도 3a 내지 도 3e에서 층간 절연막들은 도시하지 않았다. 도 3a 내지 도 3e에 도시된 제1 방향(I), 제2 방향(Ⅱ), 및 제3 방향(Ⅲ)은 도 2를 참조하여 정의된 바와 동일하다.
도 3a 내지 도 3e를 참조하면, 셀 스트링들(CST) 각각은 게이트 적층체(GST) 및 게이트 적층체(GST)로 둘러싸인 채널구조(CH)를 포함할 수 있다. 게이트 적층체(GST)는 비트라인들(BL) 아래에 배치될 수 있다. 게이트 적층체(GST)는 제1 방향(I)으로 서로 이격되어 적층된 도전패턴들(CP1 내지 CPn; n은 자연수)을 포함할 수 있다. 비트라인들(BL)은 제3 방향(Ⅲ)으로 연장되고, 제2 방향(Ⅱ)으로 서로 이격될 수 있다.
채널구조(CH)의 일단은 비트라인콘택플러그(BCT)를 경유하여 그에 대응하는 비트라인에 접속될 수 있다. 채널구조(CH)는 도전패턴들(CP1 내지 CPn) 중 적어도 몇몇을 관통하도록 제1 방향(I)으로 연장될 수 있다.
도전패턴들(CP1 내지 CPn)은 비트라인들(BL)로부터 가장 멀리 배치된 첫번째 층으로부터 비트라인들(BL)로부터 가장 가깝게 배치된 n번째층에 각각 배치될 수 있다.
도 3a 내지 도 3d를 참조하면, 적어도 n번째 층에 배치된 도전패턴들(CP1 내지 CPn)의 제n 패턴들(CPn)은 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, n번째 층에 배치된 제n 패턴들(CPn)이 드레인 셀렉트 라인들(DSL)로 이용될 뿐 아니라, n-1번째 층에 배치된 도전패턴들(CP1 내지 CPn)의 제n-1 패턴들(CPn-1)이 다른 드레인 셀렉트 라인들(DSL)로 이용될 수 있다.
적어도 첫번째층에 배치된 도전패턴들(CP1 내지 CPn)의 제1 패턴(CP1)은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 첫번째 층에 배치된 제1 패턴(CP1)이 소스 셀렉트 라인(SSL)으로 이용될 뿐 아니라, 두번째 층에 배치된 도전패턴들(CP1 내지 CPn)의 제2 패턴(CP2)이 다른 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
드레인 셀렉트 라인들(DSL)과 소스 셀렉트 라인들(SSL) 사이에 배치된 도전패턴들(예를 들어 CP3 내지 CPn-2)은 워드라인들(WL)로 이용될 수 있다.
동일층에 배치된 드레인 셀렉트 라인들(DSL)은 워드라인들(WL)에 중첩된 상부 슬릿(USI)에 의해 서로 분리될 수 있다.
다른 예로서, 도 3e를 참조하면, 게이트 적층체(GST)의 도전패턴들(CP1 내지 CPn)은 슬릿(SI)에 의해 관통될 수 있다. 게이트 적층체(GST)는 슬릿(SI)에 의해 소스측 적층체(GST_S) 및 드레인측 적층체(GST_D)로 분리될 수 있다.
n번째층에 배치된 도전패턴들(CP1 내지 CPn)의 제n 패턴들(CPn)은 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, n번째 층에 배치된 제n 패턴들(CPn)이 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)으로 이용될 뿐 아니라, n-1번째 층에 배치된 도전패턴들(CP1 내지 CPn)의 제n-1 패턴들(CPn-1)이 다른 드레인 셀렉트 라인(DSL) 및 다른 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 소스 셀렉트 라인들(SSL)은 소스측 적층체(GST_S)에 포함되고, 드레인 셀렉트 라인들(DSL)은 드레인측 적층체(GST_D)에 포함된다.
드레인측 적층체(GST_D)에 포함되고, 드레인 셀렉트 라인들(DSL) 아래에 배치된 도전패턴들(예를 들어, CP1 내지 CPn-2)은, 드레인측 워드라인들(WL_D)로 이용될 수 있다. 소스측 적층체(GST_S)에 포함되고, 소스 셀렉트 라인들(SSL) 아래에 배치된 도전패턴들(예를 들어, CP1 내지 CPn-2)은, 소스측 워드라인들(WL_S)로 이용될 수 있다.
도 3a 내지 도 3e를 다시 참조하면, 소스 셀렉트 라인들(SSL)은 소스 셀렉트 트랜지스터들의 게이트들로 이용될 수 있다. 워드라인들(WL), 드레인측 워드라인들(WL_D) 및 소스측 워드라인들(WL_S)은 메모리 셀들의 게이트들로 이용될 수 있다. 드레인 셀렉트 라인들(DSL)은 드레인 셀렉트 트랜지스터들의 게이트들로 이용될 수 있다.
셀 스트링들(CST) 각각은 적어도 하나의 소스 셀렉트 트랜지스터, 소스 셀렉트 트랜지스터에 직렬로 연결된 메모리 셀들, 및 메모리 셀들에 직렬로 연결된 적어도 하나의 드레인 셀렉트 트랜지스터를 포함할 수 있다. 채널구조(CH)는 메모리 셀들을 직렬로 연결하도록 다양한 구조로 형성될 수 있다.
도 3a를 참조하면, 채널구조(CH)는 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 소스 셀렉트 라인들(SSL)을 관통할 수 있다. 채널구조(CH)의 타단은 도전패턴들(CP1 내지 CPn) 아래에 배치된 소스구조(SL)에 직접 연결될 수 있다.
소스구조(SL)은 채널구조(CH)의 바닥면에 접촉될 수 있다. 소스구조(SL)는 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 예를 들어, 소스구조(SL)는 n형 도프트 실리콘을 포함할 수 있다.
채널구조(CH)의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 채널구조(CH)의 상면 및 바닥면을 개구하도록 채널구조(CH)의 측벽을 따라 연장될 수 있다.
도 3b를 참조하면, 채널구조(CH)는 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 소스 셀렉트 라인들(SSL)을 관통하고, 도전패턴들(CP1 내지 CPn) 아래에 배치된 소스구조(SL) 내부로 연장될 수 있다.
소스구조(SL)는 제1 소스막(SL1), 콘택 소스막(CTS), 및 제2 소스막(SL2)을 포함할 수 있다. 채널구조(CH)는 제2 소스막(SL2) 및 콘택 소스막(CTS)을 관통하고, 제1 소스막(SL1) 내부로 연장될 수 있다.
제1 소스막(SL1)은 채널구조(CH)의 타단을 감쌀 수 있다. 제1 소스막(SL1)은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 예를 들어, 제1 소스막(SL1)은 n형 도프트 실리콘을 포함할 수 있다.
콘택 소스막(CTS)은 제1 소스막(SL1) 상에 배치되고, 제1 소스막(SL1)의 상면에 직접 연결될 수 있다. 콘택 소스막(CTS)은 제1 소스막(SL1) 및 제2 소스막(SL2) 보다 채널구조(CH)를 향해 측부로 더 돌출될 수 있고, 채널구조(CH)의 측벽에 직접 연결될 수 있다. 콘택 소스막(CTS)은 채널구조(CH)를 감싼다.
제2 소스막(SL2)은 콘택 소스막(CTS)과 소스 셀렉트 라인들(SSL) 사이에 배치될 수 있다. 일 실시 예로서, 제2 소스막(SL2)은 생략될 수 있다.
콘택 소스막(CTS) 및 제2 소스막(SL2) 각각은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 예를 들어, 콘택 소스막(CTS) 및 제2 소스막(SL2) 각각은 n형 도프트 실리콘을 포함할 수 있다.
채널구조(CH)는 콘택 소스막(CTS)보다 비트라인들(BL)을 향해 돌출된 상단을 포함한다. 채널구조(CH)의 상기 상단 측벽은 제1 메모리막(ML1)으로 둘러싸일 수 있다. 채널구조(CH)와 제1 소스막(SL1) 사이에 제2 메모리막(ML2)이 배치될 수 있다. 제1 메모리막(ML1) 및 제2 메모리막(ML2)은 메모리막의 부분들로서, 콘택 소스막(CTS)에 의해 서로 분리될 수 있다.
도 3c를 참조하면, 채널구조(CH)는 드레인 셀렉트 라인들(DSL) 및 워드 라인들(WL)을 관통할 수 있다. 채널구조(CH)는 소스 셀렉트 라인들(SSL)을 관통하는 하부 채널구조(LPC)에 연결될 수 있다.
도 4는 도 3c에 도시된 X영역을 확대한 도면이다.
도 3c 및 도 4를 참조하면, 하부 채널구조(LPC)는 그에 대응하는 채널구조(CH) 아래에 연결된다. 하부 채널구조(LPC)는 도프트 반도체막을 포함할 수 있다. 예를 들어, 하부 채널구조(LPC)는 n형 도프트 실리콘을 포함할 수 있다. 채널구조(CH)는 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 채널구조(CH)의 상면 및 바닥면을 개구하도록 채널구조(CH)의 측벽을 따라 연장될 수 있다. 하부 채널구조(LPC)의 측벽은 게이트 절연막(GI)으로 둘러싸일 수 있다. 게이트 절연막(GI)은 하부 채널구조(LPC)의 상면 및 바닥면을 개구하도록 하부 채널구조(LPC)의 측벽을 따라 연장될 수 있다.
소스구조(SL)는 하부 채널구조(LPC)의 바닥면에 직접 연결될 수 있다. 소스구조(SL)는 도 3a를 참조하여 설명한 소스구조와 동일한 물질로 형성될 수 있다. 채널구조(CH)는 하부 채널구조(LPC)를 경유하여 소스구조(SL)에 연결될 수 있다.
도 3d를 참조하면, 채널구조(CH)는 도전패턴들(CP1 내지 CPn)을 관통하는 기둥부들(PL)과 기둥부들(PL)로부터 수평방향으로 연장된 수평부(HP)를 포함할 수 있다. 채널구조(CH)의 수평부(HP)는 제1 패턴(CP1)의 하부면에 나란하게 연장될 수 있다. 수평부(HP)는 도프트 영역(DA)과 제1 패턴(CP1) 사이에 배치될 수 있다.
도프트 영역(DA)은 웰 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 웰 도펀트는 p형 불순물을 포함할 수 있다. 예를 들어, 도프트 영역(DA)은 p형 도프트 실리콘을 포함할 수 있다.
도프트 영역(DA) 및 수평부(HP)는 절연기둥들(IP)에 의해 관통될 수 있다.
기둥부들(PL) 각각의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 수평부(HP)와 제1 패턴(CP1) 사이, 수평부(HP)와 절연기둥들(IP) 각각의 사이, 및 수평부(HP)와 도프트 영역(DA) 사이로 연장될 수 있다.
도 3e를 참조하면, 채널구조(CH)는 소스측 기둥(S_PL), 드레인측 기둥(D_PL) 및 수평부(HP)를 포함할 수 있다. 드레인측 기둥(D_PL)은 그에 대응하는 비트라인(BL)에 전기적으로 연결될 수 있다. 드레인측 기둥(D_PL)은 드레인측 적층체(GST_D)을 관통하고 수평부(HP)에 연결된다. 소스측 기둥(S_PL)은 비트라인들(BL)과 소스측 적층체(GST_S) 사이에 배치된 공통소스라인(CSL)에 전기적으로 연결될 수 있다. 소스측 기둥(S_PL)은 소스측 적층체(GST_S)를 관통하고 수평부(HP)에 연결된다. 수평부(HP)는 파이프 게이트(PG) 내부에 매립될 수 있다. 파이프 게이트(PG)는 소스측 적층체(GST_S) 및 드레인측 적층체(GST_D) 아래에 배치되고, 수평부(HP)를 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 파이프 트랜지스터의 게이트로 이용될 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)에 전송되는 신호에 따라 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)을 수평부(HP)를 통해 전기적으로 연결할 수 있다.
채널구조(CH)의 외벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 드레인측 기둥(D_PL)의 상면 및 소스측 기둥(S_PL)의 상면을 개구하도록 채널구조(CH)의 외벽을 따라 연장될 수 있다.
도 3a 내지 도 3e에 도시된 셀 스트링(CST)은 도 2를 참조하여 설명한 게이트 적층체(GST)의 메모리 셀 영역(MCA)에 배치될 수 있다.
도 5a 및 도 5b는 게이트 적층체들에 연결된 콘택구조들을 나타내는 평면도들이다. 도 5a 및 도 5b에 도시된 제1 방향(I), 제2 방향(Ⅱ), 및 제3 방향(Ⅲ)은 도 2를 참조하여 정의된 바와 동일하다.
도 5a 및 도 5b를 참조하면, 콘택구조들은 콘택플러그들(CT1 내지 CTn) 및 콘택플러그들(CT1 내지 CTn)에 연결된 비아콘택패턴들(VC1 내지 VCn)을 포함할 수 있다. 비아콘택패턴들(VC1 내지 VCn)은 콘택플러그들(CT1 내지 CTn) 상에 배치될 수 있다.
도 5a는 서로 이웃한 게이트 적층체들(GST) 및 게이트 적층체들(GST)에 연결된 콘택플러그들(CT1 내지 CTn)을 나타낸 평면도이다. 도 5a는 게이트 적층체들(GST) 각각의 콘택영역을 나타낸다.
도 5a를 참조하면, 게이트 적층체들(GST)은 제2 방향(Ⅱ)으로 연장된 수직구조(VP)에 의해 서로 분리될 수 있다. 일 실시 예로서, 수직구조(VP)는 절연물로 형성될 수 있다. 다른 실시 예로서, 수직구조(VP)는 게이트 적층체들(GST) 측벽 상에 형성된 스페이서 절연막들 및 스페이서 절연막들 사이를 채우는 수직도전패턴을 포함할 수 있다.
게이트 적층체들(GST) 각각은 도 3a 내지 도 3e를 참조하여 상술한 바와 같이 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 도전패턴들(CP1 내지 CPn)은 제1 방향(I)으로 서로 이격되어 적층되고, 계단구조를 형성할 수 있다. 도전패턴들(CP1 내지 CPn)은 계단구조의 최하단을 구성하는 하부 도전패턴, 계단구조의 최상단을 구성하는 상부 도전패턴, 및 하부 도전패턴과 상부 도전패턴 사이에 배치된 1이상의 중간 도전패턴들을 포함할 수 있다. 이하, 설명의 편의를 위해, 제1 패턴(CP1)을 하부 도전패턴으로 지칭하고, 제n 패턴을 상부 도전패턴으로 지칭하고, 제1 패턴(CP1)과 제n 패턴(CPn) 사이의 제2 내지 제n-1패턴들(CP2 내지 CPn-1)을 중간 도전패턴들로 지칭한다.
도전패턴들(CP1 내지 CPn)은 콘택플러그들(CT1 내지 CTn)에 각각 연결될 수 있다. 콘택플러그들(CT1 내지 CTn)은 제1 방향(I)으로 연장될 수 있다. 콘택 플러들(CT1 내지 CTn)은 하부 도전패턴(CP1)에 연결된 제1 콘택플러그(CT1), 상부 도전패턴(CPn)에 연결된 제2 콘택플러그(CTn) 및 중간 도전패턴들(CP2 내지 CPn-1)에 각각 연결된 제3 콘택플러그들(CT2 내지 CTn-1)을 포함할 수 있다. 콘택플러그들(CT1 내지 CTn)은 다양한 도전물로 형성될 수 있다. 제1 콘택플러그(CT1), 제2 콘택플러그(CTn) 및 제3 콘택플러그들(CT2 내지 CTn-1)은 적어도 하나의 하부 더미플러그들(LP1, LP2)과 적어도 하나의 상부 더미플러그(UP) 사이에 배치될 수 있다.
하부 더미플러그들(LP1, LP2) 및 상부 더미플러그(UP)는 콘택플러그들(CT1 내지 CTn)과 동일한 도전물로 형성될 수 있다. 하부 더미플러그들(LP1, LP2), 제1 콘택플러그(CT1), 제2 콘택플러그(CTn), 제3 콘택플러그들(CT2 내지 CTn-1), 및 상부 더미플러그(UP)는 일방향으로 배열될 수 있다. 예를 들어, 하부 더미플러그들(LP1, LP2), 제1 콘택플러그(CT1), 제2 콘택플러그(CTn), 제3 콘택플러그들(CT2 내지 CTn-1), 및 상부 더미플러그(UP)는 제2 방향(Ⅱ)으로 배열될 수 있다.
하부 더미플러그들(LP1, LP2)은 하부 도전패턴(CP1)에 중첩된다. 하부 더미플러그들(LP1, LP2)은 제1 콘택플러그(CT1)에 이웃하여 배치된 제1 하부 더미플러그(LP1)를 포함할 수 있다. 하부 더미플러그들(LP1, LP2)은 제2 하부 더미플러그(LP2)를 더 포함할 수 있다. 제1 콘택플러그(CT1) 및 하부 더미플러그들(LP1, LP2)은 일방향을 따라 일렬로 배열될 수 있다. 예를 들어, 제1 콘택플러그(CT1) 및 하부 더미플러그들(LP1, LP2)은 제2 방향(Ⅱ)으로 일렬로 배열될 수 있다. 일방향으로 배열된 하부 더미플러그들(LP1, LP2)의 개수는 도면에 도시된 바로 제한되지 않는다. 예를 들어, 3개 이상의 하부 더미플러그들이 하부 도전패턴(CP1)에 중첩될 수 있다.
제1 방향(I)에 수직교차하는 평면에서, 하부 더미플러그들(LP1, LP2) 각각은 제1 콘택플러그(CT1)보다 좁게 형성될 수 있다. 하부 더미플러그들(LP1, LP2)은 제1 콘택플러그(CT1)로부터 멀어질수록 더 좁게 형성될 수 있다. 예를 들어, 제1 콘택플러그(CT1)는 제1 직경(D1)으로 형성되고, 제1 하부 더미플러그(LP1)는 제1 직경(D1)보다 좁은 제2 직경(D2)으로 형성되고, 제2 하부 더미플러그(LP2)는 제2 직경(D2)보다 좁은 제3 직경(D3)으로 형성될 수 있다(D1>D2>D3).
상부 더미플러그(UP)는 상부 도전패턴(CPn)에 중첩된다. 상부 더미플러그(UP)는 제2 콘택플러그(CTn)에 이웃하여 배치될 수 있다. 예를 들어, 상부 더미플러그(UP) 및 제2 콘택플러그(CTn)는 제2 방향(Ⅱ)으로 이웃하여 배치될 수 있다. 상부 더미플러그(UP)의 개수는 도면에 도시된 바로 제한되지 않는다. 예를 들어, 2개 이상의 상부 더미플러그들이 상부 도전패턴(CPn)에 중첩될 수 있다.
제1 방향(I)에 수직교차하는 평면에서, 상부 더미플러그(UP)는 제2 콘택플러그(CTn)보다 좁게 형성될 수 있다. 예를 들어, 제2 콘택플러그(CTn)는 제4 직경(D1)으로 형성되고, 상부 더미플러그(UP)는 제4 직경(D4)보다 좁은 제5 직경(D5)으로 형성될 수 있다(D4>D5).
도 5b는 도 5a에 도시된 콘택플러그들(CT1 내지 CTn)에 각각 연결된 비아콘택패턴들(VC1 내지 VCn)을 나타낸 평면도이다.
도 5b를 참조하면, 비아콘택패턴들(VC1 내지 VCn)은 도 5a에 도시된 콘택플러그들(CT1 내지 CTn)에 각각 연결되고, 상부 절연막(UIL)을 관통하도록 제1 방향(I)으로 연장될 수 있다. 도면에 도시하진 않았으나, 비아콘택패턴들(VC1 내지 VCn)은 주변회로구조체(미도시)에 연결된 인터커넥션 배선들에 연결될 수 있다.
상부 절연막(UIL)은 게이트 적층체들(GST), 하부 더미플러그들(LP1, LP2) 및 상부 더미플러그(UP)에 중첩된다. 하부 더미플러그들(LP1, LP2) 및 상부 더미플러그(UP) 각각의 상부면은 상부 절연막(UIL)으로 완전히 덮일 수 있다. 다시 말해, 하부 더미플러그들(LP1, LP2) 및 상부 더미플러그(UP)는 제1 콘택플러그(CT1), 제2 콘택플러그(CTn), 및 제3 콘택플러그들(CT2 내지 CTn-1)에 인가되는 신호들에 의한 동작에 관여하지 않도록 비아콘택패턴들(VC1 내지 VCn)로부터 분리될 수 있다.
도 6a 및 도 6b는 도 5a 및 도 5b에 도시된 콘택구조들의 다양한 실시 예들을 나타내는 단면도들이다. 도 6a 및 도 6b 각각은 도 5b에 도시된 선 A-A'를 따라 절취한 단면을 나타낸다.
도 6a 및 도 6b를 참조하면, 게이트 적층체(GST)는 제1 방향(I)으로 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 층간 절연막들(ILD) 및 도전패턴들(CP1 내지 CPn)은 계단구조를 형성하도록 적층될 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn)은 상부 도전패턴(CPn)으로부터 하부 도전패턴(CP1)을 향할수록 측부로 길게 연장될 수 있다. 도전패턴들(CP1 내지 CPn) 각각은 계단구조에 의해 노출되는 콘택영역들을 포함할 수 있다. 계단구조에 의해 노출되는 도전패턴들(CP1 내지 CPn)의 콘택영역들에 하부 더미플러그들(LP1, LP2), 콘택플러그들(CT1 내지 CTn), 및 상부 더미플러그(UP)가 중첩될 수 있다.
게이트 적층체(GST)는 갭-필 절연막(FIL)으로 덮일 수 있다. 갭-필 절연막(FIL)은 게이트 적층체(GST)의 계단구조를 덮도록 연장되고, 계단구조에 의해 정의된 단차를 완화할 수 있다.
하부 더미플러그들(LP1, LP2), 콘택플러그들(CT1 내지 CTn), 및 상부 더미플러그(UP)는 갭-필 절연막(FIL) 내부로 연장될 수 있다. 콘택플러그들(CT1 내지 CTn)은 도전패턴들(CP1 내지 CPn)에 직접 접속되고, 갭-필 절연막(FIL)을 관통하도록 제1 방향(I)으로 연장될 수 있다.
제1 콘택플러그(CT1)는 하부 더미플러그들(LP1, LP2)에 비해 중간 도전패턴들(CP1 내지 CPn-1)의 콘택영역들에 더 가깝게 배치될 수 있다. 제2 콘택플러그(CTn)는 상부 더미플러그(UP)에 비해 중간 도전패턴들(CP1 내지 CPn-1)의 콘택영역들에 더 가깝게 배치될 수 있다.
상부 더미플러그(UP)는 제1 콘택플러그(CT1) 및 하부 더미플러그들(LP1, LP2)보다 제1 방향(I)으로 짧게 형성된다. 상부 더미플러그(UP)는 상부 도전패턴(CPn)에 직접 접속되고, 갭-필 절연막(FIL)을 관통하도록 제1 방향(I)으로 연장될 수 있다.
도 6a를 참조하면, 하부 더미플러그들(LP1, LP2)은 하부 도전패턴(CP1)으로부터 제1 방향(I)으로 이격되어 배치될 수 있다. 다시 말해, 갭-필 절연막(FIL)은 하부 도전패턴(CP1)과 하부 더미플러그들(LP1, LP2) 사이로 연장될 수 있다. 이에 따라, 하부 더미플러그들(LP1, LP2)은 제1 콘택플러그(CT1)보다 제1 방향(I)으로 짧게 형성될 수 있다.
도 6b를 참조하면, 하부 더미플러그들(LP1, LP2), 콘택플러그들(CT1 내지 CTn), 및 상부 더미플러그(UP)로 채워지는 콘택홀들을 형성하기 위한 식각 공정마진이 확보된 경우, 하부 더미플러그들(LP1, LP2)은 하부 도전패턴(CP1)에 연결되도록 갭-필 절연막(FIL)을 관통할 수 있다.
도 6a 및 도 6b를 다시 참조하면, 갭-필 절연막(FIL)은 상부 절연막(UIL)으로 덮일 수 있다. 비아콘택패턴들(VC1 내지 VCn)은 콘택플러그들(CT1 내지 CTn)에 연결되도록 상부 절연막(UIL)을 관통할 수 있다.
도 5a 및 도 5b와 도 6a 및 도 6b에 도시된 게이트 적층체들(GST)은 도 2에 도시된 바와 같이 메모리 셀 영역(MCA)으로 연장되어 메모리막(ML)으로 둘러싸인 채널구조(CH)에 의해 관통될 수 있다.
도 7a 내지 도 7e는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 7a를 참조하면, 계단구조(105)를 이루도록 교대로 적층된 층간 절연막들(101) 및 도전패턴들(103)을 포함하는 게이트 적층체(GST)를 형성한다.
게이트 적층체(GST)를 형성하는 단계는 제1 물질막들 및 제2 물질막들이 교대로 적층된 예비 적층체를 형성하는 단계 및 계단구조(105)가 형성되도록 제1 물질막들 및 제2 물질막들을 식각하는 단계를 포함할 수 있다. 도면에 도시되진 않았으나, 게이트 적층체(GST)를 형성하는 단계는 계단구조(105)로 식각된 예비 적층체를 관통하는 채널구조를 형성하는 단계를 더 포함할 수 있다.
상기에서, 제2 물질막들은 제1 물질막들과 다른 물질로 구성될 수 있다. 일 실시 예로서, 제1 물질막들은 층간 절연막들(101)을 위한 절연물로 형성되고, 제2 물질막들은 도전패턴들(103)을 위한 도전물로 형성될 수 있다. 다른 실시 예로서, 제1 물질막들은 층간 절연막들(101)을 위한 절연물로 형성되고, 제2 물질막들은 제1 물질막들과 다른 식각률을 갖는 희생물질로 형성될 수 있다. 제1 물질막들과 다른 식각률을 갖는 희생물질은 후속공정에서 도전패턴들(103)로 교체될 수 있다. 또 다른 실시 예로서, 제1 물질막들은 도전패턴들(103)과 다른 식각률을 갖는 희생물질로 형성되고 제2 물질막들은 도전패턴들(103)을 위한 도전물로 형성될 수 있다. 도전패턴들(103)과 다른 식각률을 갖는 희생물질은 후속공정에서 층간 절연막들(101)로 교체하는 단계를 더 포함할 수 있다.
도 7b를 참조하면, 게이트 적층체(GST) 형성 후, 게이트 적층체(GST)는 갭-필 절연막(111)으로 덮일 수 있다. 갭-필 절연막(111)에 의해 도 7a에 도시된 계단구조(105)로 인한 단차가 완화될 수 있다.
도 7c를 참조하면, 포토리소그래피 공정 및 식각공정을 이용하여 갭-필 절연막(111) 내부로 연장된 홀들(121C, 121D1, 121D2, 121D3)을 형성할 수 있다.
홀들(121C, 121D1, 121D2, 121D3)은 도전패턴들(103)을 각각 노출하는 콘택홀들(121C) 및 콘택홀들(121C) 양측에 배치된 더미홀들(121D1, 121D2, 121D3)을 포함할 수 있다.
포토리소그래피 공정을 위한 노광공정을 진행하는 과정에서 광학적인 왜곡은 최외곽에 배치된 패턴들에 발생할 수 있다. 상기의 광학적 왜곡에 의해, 일렬로 배열된 홀들(121C, 121D1, 121D2, 121D3) 중 외곽에 인접한 더미홀들(121D1, 121D2, 121D3)이 콘택홀들(121C)에 비해 좁게 형성될 수 있다.
일렬로 배열된 콘택홀들(121C)은 외곽에 배치된 제1 콘택홀(H1)과 제2 콘택홀(H2)을 포함할 수 있다. 도전패턴들(103)은 제1 콘택홀(H1) 및 제2 콘택홀(H2)에 중첩된 하부 도전패턴(CP1) 및 상부 도전패턴(CPn)을 포함할 수 있다.
본 발명의 실시 예에 따르면, 노광공정에 의한 광학적인 왜곡은 제1 콘택홀(H1) 및 제2 콘택홀(H2) 아닌 더미홀들(121D1, 121D2, 121D3)로 유도될 수 있다. 더미홀들(121D1, 121D2, 121D3)은 제1 콘택홀(H1)에 인접한 적어도 하나의 깊은 더미홀들(121D1, 121D2) 및 제2 콘택홀(H2)에 인접한 적어도 하나의 얕은 더미홀(121D3)을 포함할 수 있다.
층간 절연막들(101) 중 일부는 그에 중첩된 홀들에 의해 관통될 수 있다. 예를 들어, 층간 절연막들(101) 중 하나가 상부 도전패턴(CPn)과 갭-필 절연막(111) 사이에 배치될 수 있다. 이 경우, 제2 콘택홀(H2) 및 얕은 더미홀(121D3)은 상부 도전패턴(CPn)과 갭-필 절연막(111) 사이에 배치된 층간 절연막을 관통할 수 있다.
홀들(121C, 121D1, 121D2, 121D3)을 형성하기 위한 갭-필 절연막(111) 및 층간 절연막(101)의 식각공정 진행 시 식각 깊이는 공정마진에 의해 제한될 수 있다. 이 경우, 깊은 더미홀들(121D1, 121D2) 중 적어도 하나는 하부 도전패턴(CP1)을 노출하지 않고, 하부 도전패턴(CP1)으로부터 이격된 위치에 배치된 바닥면을 가질 수 있다. 본 발명의 실시 예에 따르면, 노광 공정에 의한 광학적 왜곡으로 인해 직경이 좁아지는 현상이 더미홀들(121D1, 121D2, 121D3)에 유도되므로, 제1 콘택홀(H1)의 직경은 타겟수치 또는 타겟수치에 가깝게 형성될 수 있다. 이에 따라, 본 발명의 실시 예는 제1 콘택홀(H1)에 의해 하부 도전패턴(CP1)을 용이하게 노출할 수 있다.
도 7d를 참조하면, 도 7c에 도시된 홀들(121C, 121D1, 121D2, 121D3)을 도전물로 채울 수 있다. 이로써, 도 7c에 도시된 콘택홀들(121C) 내부에 도전패턴들(103)에 각각 연결된 콘택플러그들(131C)이 형성될 수 있다. 또한, 도 7c에 도시된 더미홀들(121D1, 121D2, 121D3) 내부에 더미플러그들(131D1, 131D2, 131D3)이 형성될 수 있다.
도 7e를 참조하면, 콘택플러그들(131C) 및 더미플러그들(131D1, 131D2, 131D3)를 포함한 갭-필 절연막(111) 상에 상부 절연막(141)을 형성할 수 있다. 이어서, 상부 절연막(141)을 관통하고 콘택플러그들(131C)에 각각 연결된 비아콘택패턴들(143)을 형성할 수 있다.
도 8은 본 발명의 실시 예들에 따른 셀 어레이들을 포함하는 웨이퍼(200)를 나타낸다.
웨이퍼(200) 상에 형성된 셀 어레이들은 웨이퍼(200)의 외곽(edge)에 배치된 제1 셀 어레이(210E)와 웨이퍼(200)의 중앙에 배치된 제2 셀 어레이(210C)를 포함할 수 있다.
도 7c를 참조하여 상술한 광학적인 왜곡은 제1 셀 어레이(210E)에 발생될 수 있으며, 제2 셀 어레이(210C)는 광학적인 왜곡없이 형성될 수 있다.
광학적인 왜곡의 영향을 받는 제1 셀 어레이(210E)는 도 5a 및 도 5b를 참조하여 상술한 게이트 적층체들(GST), 콘택 플러그들, 하부 더미플러그들(LP1, LP2), 상부 더미플러그(UP), 및 비아콘택패턴들(VC1 내지 VCn)을 포함할 수 있다. 또한, 제1 셀 어레이(210E)는 도 6a 또는 도 6b에 도시된 구조로 형성될 수 있다.
광학적인 왜곡없이 형성된 제2 셀 어레이(210C)는 도 9 및 도 10를 참조하여 설명한다.
도 9 및 도 10은 도 8에 도시된 제2 셀 어레이(210C)를 나타내는 평면도 및 단면도이다. 도 9는 제2 셀 어레이(210C)의 레이아웃을 나타낸다. 도 10은 도 9에 도시된 선 B-B'를 따라 절취한 제2 셀 어레이(210C)의 단면을 나타낸다.
도 9 및 도 10을 참조하면, 제2 셀 어레이(210C)는 수직구조(VP[C])에 의해 서로 분리된 게이트 적층체들(GST[C]), 게이트 적층체들(GST[C])에 연결된 콘택 플러그들(CT1[C] 내지 CTn[C]), 콘택플러그들(CT1[C] 내지 CTn[C])에 연결된 비아콘택패턴들(VC1[C] 내지 VCn[C]), 각 게이트 적층체(GST[C])에 연결된 하부 더미플러그들(LP1[C], LP2[C]) 및 상부 더미플러그(UP[C])를 포함할 수 있다. 비아콘택패턴들(VC1[C] 내지 VCn[C])은 콘택플러그들(CT1[C] 내지 CTn[C]) 상에 배치될 수 있다.
수직구조(VP[C])는 도 5a를 참조하여 상술한 바와 동일한 물질들로 형성될 수 있다.
게이트 적층체들(GST[C]) 각각은 제1 방향(Ⅰ)으로 교대로 적층된 층간 절연막들(311) 및 도전패턴들(313[1] 내지 313[n])을 포함할 수 있다. 층간 절연막들(311) 및 도전패턴들(313[1] 내지 313[n]) 각각은 제1 방향(Ⅰ)에 수직교차하는 평면에서 서로 교차되는 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)으로 연장될 수 있다.
도전패턴들(313[1] 내지 313[n])은 도 3a 내지 도 3e를 참조하여 상술한 도전패턴들(CP1 내지 CPn)을 구성할 수 있다. 도전패턴들(313[1] 내지 313[n])은 그에 대응하는 게이트 적층체(GST[C])의 콘택영역에서 계단구조를 형성할 수 있다. 계단구조의 최하단을 구성하는 하부 도전패턴(313[1]), 계단구조의 최상단을 구성하는 상부 도전패턴(313[n]), 및 하부 도전패턴(313[1])과 상부 도전패턴(313[n]) 사이에 배치된 1이상의 중간 도전패턴들313[2] 내지 313[n-1])을 포함할 수 있다.
콘택플러그들(CT1[C] 내지 CTn[C])은 게이트 적층체들(GST[C])을 덮는 갭-필절연막((FIL[C])을 관통할 수 있다. 콘택플러그들(CT1[C] 내지 CTn[C])은 하부 도전패턴(313[1])에 연결된 제1 콘택플러그(CT1[C]), 상부 도전패턴(313[n])에 연결된 제2 콘택플러그(CTn[C]) 및 중간 도전패턴들(313[2] 내지 313[n-1])에 각각 연결된 제3 콘택플러그들(CT2[C] 내지 CTn-1[C])을 포함할 수 있다. 콘택플러그들(CT1[C] 내지 CTn[C])은 상부 더미플러그(UP[C]) 및 이에 이웃한 하부 더미플러그(LP2[C]) 사이에 배치될 수 있다. 콘택플러그들(CT1[C] 내지 CTn[C])은 도 5a 및 도 6b를 참조하여 상술한 바와 동일한 구조로 형성되고, 다양한 도전물로 형성될 수 있다.
하부 더미플러그들(LP1[C], LP2[C]) 및 상부 더미플러그(UP[C])는 콘택플러그들(CT1[C] 내지 CTn[C])과 동일한 도전물로 형성될 수 있다.
하부 더미플러그들(LP1[C], LP2[C])은 하부 도전패턴(313[1])에 중첩된다. 하부 더미플러그들(LP1[C], LP2[C])은 제1 콘택플러그(CT1[C])에 이웃하여 배치된 제1 하부 더미플러그(LP1[C])를 포함할 수 있다. 하부 더미플러그들(LP1[C], LP2[C])은 제2 하부 더미플러그(LP2[C])를 더 포함할 수 있다. 제1 콘택플러그(CT1[C]) 및 하부 더미플러그들(LP1[C], LP2[C])은 일방향을 따라 일렬로 배열될 수 있다. 예를 들어, 제1 콘택플러그(CT1[C]) 및 하부 더미플러그들(LP1[C], LP2[C])은 제2 방향(Ⅱ)으로 일렬로 배열될 수 있다. 일방향으로 배열된 하부 더미플러그들(LP1[C], LP2[C])의 개수는 도면에 도시된 바로 제한되지 않는다. 예를 들어, 3개 이상의 하부 더미플러그들이 하부 도전패턴(313[1])에 중첩될 수 있다.
제2 셀 어레이(210C)의 하부 더미플러그들(LP1[C], LP2[C]) 각각은 광학적 왜곡없이 형성될 수 있다. 일 실시 예로서, 하부 더미플러그들(LP1[C], LP2[C]) 각각은 제1 콘택플러그(CT1[C])와 동일한 폭(DD1)으로 형성될 수 있다.
상부 더미플러그(UP[C])는 상부 도전패턴(313[n])에 중첩된다. 상부 더미플러그(UP[C])는 제2 콘택플러그(CTn[C])에 이웃하여 배치될 수 있다. 예를 들어, 상부 더미플러그(UP[C]) 및 제2 콘택플러그(CTn[C])는 제2 방향(Ⅱ)으로 이웃하여 배치될 수 있다. 상부 더미플러그(UP[C])의 개수는 도면에 도시된 바로 제한되지 않는다. 예를 들어, 2개 이상의 상부 더미플러그들이 상부 도전패턴(CPn[C])에 중첩될 수 있다.
제2 셀 어레이(210C)의 상부 더미플러그(UP[C])는 광학적 왜곡없이 형성될 수 있다. 일 실시 예로서, 상부 더미플러그(UP[C])는 제2 콘택플러그(CTn[C])와 동일한 폭(DD2)으로 형성될 수 있다.
비아콘택패턴들(VC1[C] 내지 VCn[C])은 갭-필 절연막(FIL[C]) 상에 형성된 상부 절연막(UIL[C])을 관통할 수 있다. 비아콘택패턴들(VC1[C] 내지 VCn[C])은 도 5a, 도 5b, 도 6b를 참조하여 상술한 바와 동일한 구조로 형성되고, 다양한 도전물로 형성될 수 있다.
상술한 제2 셀 어레이(210C)는 도 7a 내지 도 7e를 참조하여 상술한 공정들을 이용하여 형성될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 게이트 적층체의 콘택영역에 연결된 콘택플러그들 및 콘택 플러그들 양측에 배치된 더미플러그들을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code) 회로(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
GST, GST[C]: 게이트 적층체
CP1 내지 CPn, 103, 313[1] 내지 313[n]: 도전패턴
CP1, 313[1]: 하부 도전패턴
CPn, 313[n]: 상부 도전패턴
CP2 내지 CPn-2, 313[2] 내지 313[n-2]: 중간 도전패턴
CH: 채널구조
131D1 내지 131D3: 더미플러그
MCA: 메모리 셀 영역
CTA: 콘택영역
CT1 내지 CTn, 131C, CT1[C] 내지 CTn[C]: 콘택플러그
CT1, CT1[C]: 제1 콘택플러그
CTn, CTn[C]: 제2 콘택플러그
CT2 내지 CTn-2, CT2[C] 내지 CTn-2[C]: 제3 콘택플러그
LP1, LP2, LP1[C], LP2[C]: 하부 더미플러그
UP,UP[C]: 상부 더미플러그
VC1 내지 VCn, 143, VC1[C] 내지 VCn[C]: 비아콘택패턴
FIL, 111, FIL[C]: 갭-필 절연막
UIL, 141, UIL[C]: 상부 절연막
SW, 105: 계단구조
CP1 내지 CPn, 103, 313[1] 내지 313[n]: 도전패턴
CP1, 313[1]: 하부 도전패턴
CPn, 313[n]: 상부 도전패턴
CP2 내지 CPn-2, 313[2] 내지 313[n-2]: 중간 도전패턴
CH: 채널구조
131D1 내지 131D3: 더미플러그
MCA: 메모리 셀 영역
CTA: 콘택영역
CT1 내지 CTn, 131C, CT1[C] 내지 CTn[C]: 콘택플러그
CT1, CT1[C]: 제1 콘택플러그
CTn, CTn[C]: 제2 콘택플러그
CT2 내지 CTn-2, CT2[C] 내지 CTn-2[C]: 제3 콘택플러그
LP1, LP2, LP1[C], LP2[C]: 하부 더미플러그
UP,UP[C]: 상부 더미플러그
VC1 내지 VCn, 143, VC1[C] 내지 VCn[C]: 비아콘택패턴
FIL, 111, FIL[C]: 갭-필 절연막
UIL, 141, UIL[C]: 상부 절연막
SW, 105: 계단구조
Claims (17)
- 제1 방향으로 서로 이격되어 적층된 하부 도전패턴 및 상부 도전패턴과, 상기 하부 도전패턴과 상기 상부 도전패턴 사이에 배치된 적어도 하나의 중간 도전패턴을 포함하는 적층체;
상기 하부 도전패턴에 연결되고, 상기 제1 방향으로 연장된 제1 콘택플러그; 및
상기 제1 방향에 수직 교차하는 평면에서 상기 제1 콘택플러그보다 좁게 형성되고, 상기 하부 도전패턴에 중첩된 적어도 하나의 하부 더미플러그를 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 하부 더미플러그는 상기 제1 방향에서 상기 제1 콘택플러그보다 짧게 형성된 반도체 메모리 장치. - 제 1 항에 있어서,
상기 하부 더미플러그는 상기 하부 도전패턴으로부터 상기 제1 방향으로 이격된 반도체 메모리 장치. - 제 1 항에 있어서,
상기 상부 도전패턴에 연결되고, 상기 제1 방향으로 연장된 제2 콘택플러그; 및
상기 제1 방향에 수직 교차하는 평면에서 상기 제2 콘택플러그보다 좁게 형성되고, 상기 상부 도전패턴에 중첩된 적어도 하나의 상부 더미플러그를 더 포함하는 반도체 메모리 장치. - 제 4 항에 있어서,
상기 중간 도전패턴에 연결되고, 상기 제1 방향으로 연장된 제3 콘택플러그를 더 포함하고,
상기 제1 내지 제3 콘택플러그들은 상기 상부 더미플러그와 상기 하부 더미플러그 사이에 배치된 반도체 메모리 장치. - 제 1 항에 있어서,
상기 하부 도전패턴, 상기 중간 도전패턴 및 상기 상부 도전패턴은 계단구조를 형성하도록 적층되고,
상기 하부 도전패턴, 상기 중간 도전패턴 및 상기 상부 도전패턴 각각은 상기 계단구조에 의해 노출된 콘택영역을 포함하는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 제1 콘택플러그 및 상기 하부 더미플러그는 상기 하부 도전패턴의 상기 콘택영역에 중첩된 반도체 메모리 장치. - 제 6 항에 있어서,
상기 제1 콘택플러그는 상기 하부 더미플러그에 비해 상기 중간 도전패턴의 상기 콘택영역에 더 가깝게 배치된 반도체 메모리 장치. - 제 6 항에 있어서,
상기 계단구조를 덮고, 상기 제1 콘택플러그 및 상기 하부 더미플러그에 의해 관통되는 갭-필 절연막;
상기 갭-필 절연막 상에 배치된 상부 절연막; 및
상기 상부 절연막을 관통하여 상기 제1 콘택플러그에 연결된 비아콘택패턴을 더 포함하는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 하부 더미플러그는 상기 비아콘택패턴으로부터 이격된 반도체 메모리 장치. - 제1 방향으로 서로 이격되어 적층된 하부 도전패턴 및 상부 도전패턴과, 상기 하부 도전패턴과 상기 상부 도전패턴 사이에 배치된 적어도 하나의 중간 도전패턴을 포함하고 계단구조로 형성된 적층체;
상기 적층체를 덮는 갭-필 절연막;
상기 하부 도전패턴, 상기 중간 도전패턴, 및 상기 상부 도전패턴에 각각 연결되고, 상기 갭-필 절연막을 관통하도록 상기 제1 방향으로 연장된 콘택플러그들;
상기 하부 도전패턴에 중첩되고, 상기 갭-필 절연막 내에 형성된 적어도 하나의 하부 더미플러그;
상기 상부 도전패턴에 중첩되고, 상기 갭-필 절연막 내에 형성된 적어도 하나의 상부 더미플러그;
상기 콘택플러그들, 상기 하부 더미플러그 및 상기 상부 더미플러그를 덮도록 상기 갭-필 절연막 상에 형성된 상부 절연막; 및
상기 콘택플러그들에 각각 연결되도록 상기 상부 절연막을 관통하는 비아콘택패턴들을 포함하고,
상기 하부 더미플러그 및 상기 상부 더미플러그 각각의 상부면은 상기 상부 절연막으로 완전히 덮인 반도체 메모리 장치. - 제 11 항에 있어서,
상기 콘택플러그들은,
상기 하부 더미플러그에 이웃하고 상기 하부 도전패턴에 연결된 제1 콘택플러그; 및
상기 상부 더미플러그에 이웃하고 상기 상부 도전패턴에 연결된 제2 콘택플러그를 포함하는 반도체 메모리 장치. - 제 12 항에 있어서,
상기 제1 방향에 교차되는 평면에서,
상기 하부 더미플러그는 상기 제1 콘택플러그보다 좁게 형성되고,
상기 상부 더미플러그는 상기 제2 콘택플러그보다 좁게 형성된 반도체 메모리 장치. - 제 12 항에 있어서,
상기 하부 더미플러그는 상기 제1 방향에서 상기 제1 콘택플러그보다 짧게 형성된 반도체 메모리 장치. - 제 11 항에 있어서,
상기 하부 더미플러그는 상기 하부 도전패턴으로부터 상기 제1 방향으로 이격된 반도체 메모리 장치. - 제 11 항에 있어서,
상기 적층체를 관통하고, 메모리막으로 둘러싸인 채널구조를 더 포함하는 반도체 메모리 장치. - 제 12 항에 있어서,
상기 하부 더미플러그는 상기 제1 콘택플러그와 동일한 폭으로 형성되고,
상기 상부 더미플러그는 상기 제2 콘택플러그와 동일한 폭으로 형성된 반도체 메모리 장치.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100213526A1 (en) * | 2009-02-25 | 2010-08-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
| KR20110102100A (ko) * | 2010-03-10 | 2011-09-16 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 제조 방법 |
| US20170117290A1 (en) * | 2015-10-21 | 2017-04-27 | Tae-Hee Lee | Semiconductor memory device |
| US20170338241A1 (en) * | 2016-05-23 | 2017-11-23 | SK Hynix Inc. | Semiconductor device and manufacturing method thereof |
Family Cites Families (13)
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|---|---|---|---|---|
| JP2009152458A (ja) * | 2007-12-21 | 2009-07-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8587121B2 (en) * | 2010-03-24 | 2013-11-19 | International Business Machines Corporation | Backside dummy plugs for 3D integration |
| KR101688604B1 (ko) * | 2010-07-05 | 2016-12-23 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
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| KR102487526B1 (ko) * | 2015-11-06 | 2023-01-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| US10049744B2 (en) * | 2016-01-08 | 2018-08-14 | Samsung Electronics Co., Ltd. | Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same |
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Patent Citations (4)
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|---|---|---|---|---|
| US20100213526A1 (en) * | 2009-02-25 | 2010-08-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
| KR20110102100A (ko) * | 2010-03-10 | 2011-09-16 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 제조 방법 |
| US20170117290A1 (en) * | 2015-10-21 | 2017-04-27 | Tae-Hee Lee | Semiconductor memory device |
| US20170338241A1 (en) * | 2016-05-23 | 2017-11-23 | SK Hynix Inc. | Semiconductor device and manufacturing method thereof |
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