TWI837406B - 半導體記憶裝置 - Google Patents

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Abstract

實施方式提供一種半導體記憶裝置及半導體記憶裝置之製造方法，在以貫通層積體之上下方向的方式設置接觸部的區域更簡便地阻礙絕緣層的往導電層的置換。
實施方式的半導體記憶裝置具備基板和層積於基板之上方的層積體，層積體具有交替層積第1絕緣層及第2絕緣層的第1層積部、和交替層積導電層及第1絕緣層的第2層積部，該半導體記憶裝置具有柱體，該柱體在第2層積部內延伸於第2層積部的層積方向，在與複數個導電層的至少一部分的導電層的交叉部形成記憶體單元，第2絕緣層含有包含第1絕緣材料的內側部分、和包含第2絕緣材料的端面側部分。

Description

半導體記憶裝置
本發明的實施方式涉及半導體記憶裝置及半導體記憶裝置之製造方法。
[關聯案]
本案根據日本特願2019-170525號(申請日：2019年9月19日)主張優先權。本案透過參照此基礎案從而包含基礎案的全部的內容。
在3維NAND記憶體等的3維非揮發性記憶體的製程，將例如複數個絕緣層置換為導電層而形成導電層的層積體。
並且，為了使配置為貫穿於層積體之上下方向且電連接的接觸部通過，有時在設置該接觸部的區域不將層積體的一部分置換為導電層而維持絕緣層。
此情況下，在該區域，要求更簡便地阻礙往導電層的置換。
為此的手法方面，已提出一種方法，其形成氮化矽(SiN)膜作為置換對象的絕緣層，在與為了使接觸部通過用的區域鄰接而形成的槽縫的內側壁面將此氮化矽膜氧化而形成氧化矽膜。 然而，在該方法，厚膜化困難，存在絕緣層置換為導電層之虞。
本發明之實施方式提供一種半導體記憶裝置及半導體記憶裝置之製造方法，在以貫通層積體之上下方向的方式設置接觸部的區域更簡便地阻礙絕緣層的往導電層的置換。 實施方式的半導體記憶裝置具備基板和層積於基板之上方的層積體，層積體具有交替層積第1絕緣層及第2絕緣層的第1層積部、和交替層積導電層及第1絕緣層的第2層積部，該半導體記憶裝置具有柱體，該柱體在第2層積部內延伸於第2層積部的層積方向，在與複數個導電層的至少一部分的導電層的交叉部形成記憶體單元，第2絕緣層含有包含第1絕緣材料的內側部分、和包含第2絕緣材料的端面側部分。
接著，參照圖式，就適合的實施方式詳細進行說明。 圖1為就涉及實施方式的半導體記憶裝置的構成例進行繪示的從上方視看的情況下的大致構成剖面圖。 半導體記憶裝置10具備2個第1槽縫ST1、夾於2個第1槽縫ST1之間的記憶體部MEM、夾於2個第2槽縫ST2之間的氣化匯流排區域OXB、和閘分離部SHE。 於此，氣化匯流排區域OXB配置為貫通於上下方向，可作用為使電連接的接觸部通過用的區域。 第1槽縫ST1在半導體記憶裝置10的製造時，在透過熱磷酸等除去後述的犧牲層SN的情況下用於導入熱磷酸等。 於記憶體部MEM，3維配置記憶體單元MC。記憶體部MEM具備複數個圓柱狀的柱體PL。 此柱體PL分別從柱體PL的外周側依序具有記憶體層、通道層及核心層。記憶體層層積有例如SiO2 層/SiN層/SiO2 層。此外，通道層例如使用非晶矽層或多晶矽層等。此外，核心層使用例如SiO2 層等。 此外在記憶體部MEM內之中央部，配置氣化匯流排區域OXB。氣化匯流排區域OXB具有犧牲層SN。犧牲層SN為在後述的製程置換為字線WL(鎢等的導電層)之層。然而，於氣化匯流排區域OXB，犧牲層SN的一部分未置換為字線WL而殘留。犧牲層SN方面，使用例如氮化矽(SiN)。 於氣化匯流排區域OXB，配置複數個(圖中6個)將設於記憶體部MEM下方的後述的周邊電路和記憶體部MEM上方之上層佈線等連接的接觸部C3。 閘分離部SHE是為了個別選擇連接於相同的位元線(未圖示)及相同的字線WL的複數個記憶體單元而設。 圖2為圖1的A-A剖面箭視圖。 如示於圖2，半導體記憶裝置10具備基板SB、周邊電路形成部CUA及記憶體部MEM。 基板SB為例如矽基板等的半導體基板。 於基板SB上配置包含電晶體TR及佈線等的周邊電路形成部CUA。 周邊電路形成部CUA設於記憶體部MEM的下方。形成於周邊電路形成部CUA的周邊電路為有助於記憶體單元陣列或記憶體單元的動作之電路。周邊電路被以絕緣層15覆蓋。 於絕緣層15上配置導電層BSL。 於導電層BSL之上方，經由導電層SC配置導電層DSC。 再於導電層DSC之上方，交替層積絕緣層SO及字線WL，於再上方，設置選擇閘線SG。導電層BSL、導電層DSC經由導電層SC電連接。 於記憶體部MEM，配置將字線WL貫通於層積方向的複數個柱體PL及柱狀部HR。於柱體PL與字線WL的交叉部形成複數個記憶體單元MC。 從字線WL施加既定的電壓，電荷累積於記憶體單元MC等使得資料寫入於記憶體單元MC。此外，從字線WL施加既定的電壓，從而讀出寫入於記憶體單元MC的資料。 如此，半導體記憶裝置10被構成為例如記憶體單元MC被3維配置的3維非揮發性記憶體。 複數個字線WL的端部如示於圖2般被構成為階梯狀。於各個字線WL的端部，配置將字線WL與上層佈線等連接的接觸部CC。據此，可將層積為多層的字線WL個別引出至半導體記憶裝置10之上方。 於氣化匯流排區域OXB，不存在作為絕緣層的犧牲層SN被置換為鎢等的導體層的字線WL，犧牲層SN照原樣殘留。 此結果，設於氣化匯流排區域OXB的接觸部C3被以將周圍以絕緣層SO及犧牲層SN包圍的絕緣狀態而形成，將配置於周邊電路形成部CUA的周邊電路和記憶體部MEM上方的未圖示的上層佈線等連接而作成導通狀態。 圖3為圖1的B-B剖面箭視圖。 在第2槽縫ST2之側壁面，亦即在置換為字線WL前的犧牲層SN的端面部分，形成絕緣層SO1。 此結果，夾於一對的第2槽縫ST2之間的氣化匯流排區域OXB內的犧牲層SN按原樣殘留，能以絕緣層包圍接觸部C3的周圍。 此情況下，從第2槽縫ST2的內壁面至犧牲層SN的端面為止的距離、或從第2槽縫ST2的內壁面至字線WL的端面為止的距離為大致上15nm。 亦即，表示絕緣層SO1的水平方向的厚度為大致上15nm。再者，從在後程序的抗蝕刻性或更甚者從作為製品的絕緣性能提升的觀點而言亦可作成為20nm以上或25nm以上。 接著參照圖式就實施方式的半導體記憶裝置的製造方法進行說明。 首先，在基板SB上，透過一般的半導體製造方法形成周邊電路及佈線而作成包含CMOS電路等的周邊電路形成部CUA。 接著，沉積矽氧化膜而形成絕緣層15。於絕緣層15上，形成導電層BSL、未圖示的犧牲層、導電層DSC。 再者，將如以矽氧化膜形成的絕緣層SO、和例如以矽氮化膜形成且作用為相對於蝕刻絕緣層SN用的蝕刻劑(例如磷酸)的蝕刻率比絕緣層SO高的絕緣層的犧牲層SN交替沉積複數次以形成層積構造而作成層積體。 接著，在層積體上的整面塗佈抗蝕層，使用光刻技術，形成具有在柱體PL的形成位置為開口的圖案之未圖示的抗蝕圖案。 之後，使用RIE(Reactive Ion Etching)法等的各向異性蝕刻法，以抗蝕圖案為遮罩，在柱體PL的形成位置形成記憶體孔。記憶體孔設為將層積體貫通於厚度方向，到達於導電層BSL。 接著，在記憶體孔的內面，形成記憶體層、通道層及核心層。亦即，此記憶體層為如上述般將區塊絕緣膜、電荷存儲膜及通道絕緣膜依序予以層積者。 接著，使用未圖示的遮罩材與抗蝕層覆蓋柱體PL之上表面，使用光刻技術形成具有在柱狀部HR的形成位置為開口的圖案之未圖示的抗蝕圖案。 之後，使用RIE法等的各向異性蝕刻法，以抗蝕圖案為遮罩，在柱狀部HR的形成位置形成孔。孔設為將層積體貫通於厚度方向，到達於導電層BSL。 接著，在孔的內面，形成絕緣膜及導電膜。 接著，使用各向同性蝕刻法，除去未圖示的犧牲層。 再者，在除去犧牲層的空間，使用摻雜了例如磷等的雜質的多晶矽等，形成導電層。此結果，最後與柱體PL的記憶體孔的字線WL交叉的部分作用為記憶體單元。 另一方面，柱狀部HR作用為在將犧牲層SN置換為鎢等的導電層之際支撐構造的支柱。 之後，在形成有柱體PL及柱狀部HR的層積體上，塗佈未圖示的抗蝕層，使用光刻技術與顯影技術，形成具有用於形成絕緣層置換用的第1槽縫ST1及保護膜形成用的第2槽縫ST2的開口之抗蝕圖案。 在抗蝕圖案中之槽縫形成用的開口形成為具有示於圖1的位置及形狀(延伸於圖1的左右方向的形狀)。接著，以未圖示的抗蝕圖案為遮罩將層積體透過RIE法等的各向異性蝕刻進行蝕刻，形成第1槽縫ST1及第2槽縫ST2。第1槽縫ST1及第2槽縫ST2到達於導電層BSL。 圖4為半導體記憶裝置的製造方法的第1說明圖。 於圖4，為了易於理解，圖示第1槽縫ST1、第2槽縫ST2、構成層積體的絕緣層SO、犧牲層SN及基板SB，省略其他(例如，記憶體孔、接觸部、周邊電路形成部CUA等)的構成的一部分。 如示於圖4，於半導體記憶裝置10，以與貫通複數個絕緣層SO、犧牲層SN且到達於導電層BSL大致上相同程度的深度，形成第1槽縫ST1及第2槽縫ST2。 圖5為半導體記憶裝置的製造方法的第2說明圖。 接著，如示於圖5，由以半導體記憶裝置10的成為氣化匯流排區域OBX的部分及第2槽縫ST2的周圍為開口的抗蝕圖案PR進行遮罩。此外，亦可為僅ST2周圍為開口的圖案。 圖6為半導體記憶裝置的製造方法的第3說明圖。 接著，如示於圖6，將犧牲層SN的第2槽縫ST2的內壁面側的端面，例如，透過CDE(Chemical Dry Etching)蝕刻，形成凹槽部(recess)。 此情況下，凹槽部的從第2槽縫ST2的內壁面的深度(圖6之例的情況下，左右方向的深度)在考量之後的犧牲層SN的熱磷酸(熱H3PO4)的蝕刻率及形成於構成氣化匯流排區域OXB的部分的犧牲層SN的端面的SiO2 保護膜的蝕刻量之下優選上應為80nm程度。然而，在考量實際的程序的溫度等之下，對於不使殘留於氣化匯流排區域OXB內的犧牲層SN曝露於熱磷酸為充分的深度即可。 圖7為半導體記憶裝置的製造方法的第4說明圖。 接著，如示於圖7，除去抗蝕圖案後，透過電漿原子沉積法(PEALD：Plasma Enhanced Atomic Layer Deposition)等形成屬SiO2 層的絕緣層SO1。 此情況下，為了使對於熱磷酸之抗蝕刻性提升而設置作為絕緣層SO1之SiO2 層的高密度化程序為優選。 圖8為半導體記憶裝置的製造方法的第5說明圖。 接著，如示於圖8，以形成於第2槽縫ST2的內壁面的犧牲層SN的表面的絕緣層SO1殘留的方式透過蝕刻除去絕緣層SO1。 此結果，氣化匯流排區域OBX內的犧牲層SN成為被形成於第2槽縫ST2的內壁面側的絕緣層SO1保護的狀態。之後在透過熱磷酸等蝕刻犧牲層SN並置換為鎢等的導電材料之際，氣化匯流排區域OBX內的犧牲層SN不置換為導電性材料而作用為絕緣層。 因此，可使形成於氣化匯流排區域OBX內的接觸部C3的周面成為絕緣狀態。之後，第1槽縫ST1及第2槽縫ST2，係設於例如氧化矽等的絕緣材料而埋住。 如以上的說明，依本實施方式時，可就在形成氣化匯流排區域OBX之際形成的側壁保護膜的厚度充分確保在將犧牲層SN置換為鎢等的導電層之際的抗磷酸性。 此外，以絕緣性比構成犧牲層SN的氮化矽(SiN)高的氧化矽(SiO)構成保護膜，故於氣化匯流排區域OBX，可確保更高的介電強度。 再者，比起歷來的透過犧牲層SN(SiN層)的氧化之氣化匯流排區域OBX之側壁保護膜形成處理，可減低處理程序數，亦可減低製造成本。 雖就本發明之數個實施方式進行說明，惟此等實施方式是作為例示而提示者，並未意圖限定發明之範圍。此等新穎的實施方式能以其他各種的方式實施，在不脫離發明的要旨的範圍下，可進行各種的省略、置換、變更。此等實施方式、其變形落入發明的範圍、要旨，同時落入記載於申請專利範圍的發明與其均等的範圍。 例如，於上述的實施方式，雖說明有關半導體記憶裝置具備構成為一層(1Tier)的層積體的情況，惟亦可作為具備複數個層積體。
10:半導體記憶裝置 15:絕緣層 BSL:導電層 C3:接觸部 CC:接觸部 CUA:周邊電路形成部 DSC:導電層 HR:柱狀部 MC:記憶體單元 MEM:記憶體部 OXB:氣化匯流排區域 PL:柱體 PR:抗蝕圖案 SB:基板 SC:導電層 SN:犧牲層 SO:絕緣層 SO1:絕緣層 ST1:第1槽縫 ST2:第2槽縫
[圖1]為就涉及實施方式的半導體記憶裝置的構成例進行繪示的從上方視看的情況下的大致構成剖面圖。 [圖2]為圖1的A-A剖面箭視圖。 [圖3]為圖1的B-B剖面箭視圖。 [圖4]為半導體記憶裝置的製造方法的第1說明圖。 [圖5]為半導體記憶裝置的製造方法的第2說明圖。 [圖6]為半導體記憶裝置的製造方法的第3說明圖。 [圖7]為半導體記憶裝置的製造方法的第4說明圖。 [圖8]為半導體記憶裝置的製造方法的第5說明圖。
10:半導體記憶裝置
15:絕緣層
BSL:導電層
C3:接觸部
CC:接觸部
CUA:周邊電路形成部
DSC:導電層
HR:柱狀部
MC:記憶體單元
MEM:記憶體部
OXB:氣化匯流排區域
PL:柱體
SB:基板
SC:導電層
SN:犧牲層
SO:絕緣層
WL:字線

Claims (5)

  1. 一種半導體記憶裝置，其具備基板和層積於前述基板之上方的層積體，前述層積體具有交替層積第1絕緣層及第2絕緣層的第1層積部、和交替層積導電層及前述第1絕緣層的第2層積部，前述半導體記憶裝置具有柱體，前述柱體在前述第2層積部內延伸於前述第2層積部的層積方向，在與複數個前述導電層的至少一部分的導電層的交叉部形成記憶體單元，前述第2絕緣層含有包含第1絕緣材料的內側部分和包含第2絕緣材料的端面側部分，於前述第1層積部，設置沿著前述第1層積部的層積方向而形成的接觸部，前述接觸部與前述內側部分相接。
  2. 如請求項1的半導體記憶裝置，其中，前述第1絕緣層與前述第2絕緣材料包含氧化矽。
  3. 如請求項1的半導體記憶裝置，其中，前述端面側部分的與前述層積方向交叉的方向的厚度為15nm以上。
  4. 如請求項1的半導體記憶裝置，其中，在前述第1層積部與前述第2層積部之間的一部分，進一步具備貫通前述層積體的槽縫狀的絕緣體。
  5. 如請求項1的半導體記憶裝置，其中，前 述第1層積部配置於前述第2層積部之中。
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