CN107017258B - 包括垂直存储器装置的集成电路装置及其制造方法 - Google Patents

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Abstract

提供了一种包括垂直存储器装置的集成电路(IC)装置及其制造方法，所述IC装置包括：沟道区，在基底上延伸以穿透多条字线；位线接触焊盘，接触沟道区的上表面；位线，接触位线接触焊盘，并且沿与基底的主表面平行的方向在位线接触焊盘上延伸；共源线，部分地填充字线切割区，并且具有比沟道区的高度低的高度；共源通路接触件，在字线切割区中接触共源线的上表面。

Description

包括垂直存储器装置的集成电路装置及其制造方法
本申请要求于2016年1月28日在韩国知识产权局提交的第10-2016-0010725号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及一种集成电路(IC)装置及制造IC装置的方法，更具体地，涉及一种包括非易失性垂直存储器装置的IC装置及制造该IC装置的方法。
背景技术
包括存储器装置的IC装置的大容量和高集成度是满足多功能信息和通信装置的需求所需的特征。存储器装置的高集成度和存储器单元尺寸的减小已使得包括在存储器装置中的诸如存储器装置的操作、运算电路和互连线的结构的这些功能和特征变得更加复杂。
发明内容
根据发明构思的一方面，提供了一种IC装置，所述IC装置包括：多条字线，与基底的主表面平行地在基底上延伸，并且在垂直于所述主表面的第一方向上彼此分离；沟道区，在基底上在第一区域中延伸通过多条字线；位线接触焊盘，位于沟道区上，并且接触沟道区的上表面；位线，在第一区域中接触位线接触焊盘，并且沿与基底的主表面平行的第二方向在位线接触焊盘上延伸；共源线，部分地填充字线切割区，所述字线切割区在多条字线的一侧上沿第三方向延伸，所述第三方向与基底的主表面平行并且与第二方向相交，所述共源线具有比沟道区的高度低的高度；共源通路接触件，在字线切割区中接触共源线的上表面并且从共源线的上表面沿远离基底的方向延伸。
根据发明构思的另一方面，提供了一种IC装置，所述IC装置包括：外围电路，位于基底上；半导体层，位于外围电路上；存储器单元阵列区，位于半导体层上，并且沿竖直方向与外围电路叠置，存储器单元阵列区包括多个存储器单元阵列以及在多个存储器单元阵列中的相邻的两个之间的共源线接线片区；多条字线，在半导体层上延伸，平行于基底的主表面，包括在多个存储器单元阵列中的每个中且在与基底的主表面垂直的第一方向上彼此分离；多个沟道区，沿第一方向在半导体层上延伸，穿过多条字线；多个位线接触焊盘，在多个沟道区上以接触多个沟道区；多条位线，沿与基底的主表面平行的第二方向在与共源线接线片区分离的区域中延伸，并且接触多个位线接触焊盘；共源线，部分地填充字线切割区，所述字线切割区在多条字线的一侧上沿第三方向延伸，所述第三方向与基底的主表面方向平行并且与第二方向相交，所述共源线具有比多个沟道区的高度低的高度；至少一个共源通路接触件，在共源线接线片区中接触共源线的上表面，并且沿远离基底的方向从共源线的上表面延伸。
根据发明构思的另一方面，提供了一种制造集成电路(IC)装置的方法，所述方法包括在基底上形成多个绝缘层和多个预备栅极层逐个交替地堆叠的结构。可以形成多个穿透所述的结构的沟道孔。可以在基底上在第一区域中在从多个沟道孔中选择的多个第一沟道孔中形成多个沟道区，可以在基底上在与第一区域分离的第二区域中在从多个沟道孔中选择的多个第二沟道孔中形成多个虚设沟道区，随后形成字线切割区，所述字线切割区暴露多个预备栅极层并穿透所述结构，以在与基底的主表面平行的方向上以线形形状延伸以通过第一区域和第二区域。可以用多个导电层替代通过字线切割区暴露的多个预备栅极层。可以形成覆盖字线切割区内侧壁的绝缘间隔件，随后形成仅填充字线切割区的下部的共源线，在字线切割区的上部留有凹空间。可以在凹空间中形成字线切割区掩埋绝缘层，以在凹空间中覆盖共源线。可以在第二区域中形成穿透字线切割区掩埋绝缘层的通路接触孔。可以在通路接触孔中形成共源通路接触件，以接触共源线。
根据发明构思的又一方面，提供了一种IC装置，所述IC装置包括：至少一条地选择线、多条字线和至少一条串选择线，在基底上顺序地堆叠，与基底的主表面平行地延伸并且彼此间隔开，绝缘层置于在与主表面垂直的第一方向上的每个相邻的分开的构件之间；沟道区，在基底上在第一区域中延伸通过至少一条地选择线、多条字线和至少一条串选择线；虚设沟道区，在基底上在与第一区域分离的第二区域中延伸通过至少一条地选择线、多条字线和至少一条串选择线；位线接触焊盘，设置在沟道区上，并且接触沟道区的上表面；位线，在第一区域中接触位线接触焊盘，并且沿与基底的主表面平行的第二方向在位线接触焊盘上延伸；共源线，部分地填充字线切割区，所述字线切割区在至少一条地选择线、多条字线和至少一条串选择线的一侧上沿第三方向延伸，所述第三方向与基底的主表面方向平行并且与第二方向相交；字线切割区掩埋绝缘层，在字线切割区域中沉积在共源线上以填充字线切割区域；共源通路接触件，被字线切割区掩埋绝缘层围绕，在字线切割区中接触共源线的上表面，并且在第二区域中沿远离基底的方向从共源线的上表面延伸；第一上布线层，在第一区域中覆盖多条位线，上绝缘层置于第一上布线层和多条位线之间；第二上布线层，在第二区中形成在与第一上布线层的水平相同的水平处，并且连接到共源通路接触件。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解发明构思的实施例，在附图中：
图1A至图1D是示出根据发明构思的示例性实施例的集成电路(IC)装置的视图，具体地，图1A是根据发明构思的示例性实施例的IC装置的主要元件的平面图，图1B是图1A中“1B”表示的区域中的主要元件示意性透视图，图1C是沿着图1A中的线C-C’截取的示意性竖直剖视图，图1D是沿着图1A中的线D-D’截取的示意性竖直剖视图；
图2是根据发明构思的示例性实施例的IC装置的存储器单元阵列区中的存储器单元阵列(MCA)的等效电路图；
图3A和图3B是示出适用于根据发明构思的示例性实施例的IC装置的栅极介电层的修改示例的剖视图；
图4A至图4C是示出根据发明构思的示例性实施例的IC装置的字线切割区掩埋绝缘层的各种示例性结构的剖视图；
图5A和图5B是示出根据发明构思的示例性实施例的IC装置的视图，具体地，图5A是IC装置的与沿图1A中的线C-C’截取的区域对应的区域的结构的示意性剖视图，图5B是IC装置的与沿图1A中的线D-D’截取的区域对应的区域的结构的示意性剖视图；
图6A和图6B是示出根据发明构思的示例性实施例的IC装置的视图，具体地，图6A是IC装置的与沿图1A中的线C-C’截取的区域对应的区域的结构的示意性剖视图，图6B是IC装置的与沿图1A中的线D-D’截取的区域对应的区域的结构的示意性剖视图；
图7是根据发明构思的示例性实施例的IC装置的主要区域的平面布局图；
图8A至图8C是示出根据发明构思的示例性实施例的IC装置的示意性视图，具体地，图8A是IC装置的与图1A的区域“1B”对应的区域中的主要元件的示意性透视图，图8B是IC装置的与沿图1A中的线C-C’截取的区域对应的部分的示意性剖视图；图8C是IC装置的与沿图1A中的线D-D’截取的区域对应的部分的示意性剖视图；
图9A和图9B是示出根据发明构思的示例性实施例的IC装置的剖视图；
图10A至图10J是顺序示出根据发明构思的示例性实施例的制造IC装置的方法的剖视图；
图11是使用根据发明构思的示例性实施例的IC装置的非易失性存储器装置的示意性框图；以及
图12是使用根据发明构思的示例性实施例的IC装置的移动系统的框图。
由于图1至图12中的附图意在用于说明的目的，所以附图中的元件没有必要按比例绘制。例如，为了清楚的目的，可放大或夸大某些元件。
具体实施方式
在下文中，将参照附图详细描述发明构思的示例性实施例。附图中同样的附图标记表示同样的元件，因此将省略它们的多余的描述。
将理解的是，虽然在这里可以使用术语“第一”、“第二”、“第三”、“第四”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱本发明构思的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可被称为第二元件、第二组件、第二区域、第二层或第二部分，反之亦然。
图1A至图1D是示出根据发明构思的示例性实施例的集成电路(IC)装置100的视图。具体地，图1A是根据发明构思的示例实施例的IC装置100的主要元件的平面图。图1B是图1A中由“1B”表示的区域中的主要元件的示意性透视图。图1C是沿图1A中的线C-C’截取的示意性竖直剖视图。图1D是沿图1A中的线D-D’截取的示意性竖直剖视图。
参照图1A至图1D，IC装置100包括在基底102上的存储器单元阵列区12。
基底102可以具有沿X方向和Y方向延伸的主表面102M。基底102可以包括半导体基底或绝缘体上半导体基底。例如，基底102可以包括Si、Ge或SiGe。在发明构思的示例性实施例中，例如，基底102可以包括绝缘体上硅(SOI)基底或绝缘体上锗(GeOI)基底。
如图1A中所示，IC装置100的存储器单元阵列区12可以包括多个存储器单元阵列MCA。包括在存储器单元阵列区12中的共源线接线片区CSL TAB可以位于多个存储器单元阵列MCA中的相邻的两个之间。
图2是IC装置100的存储器单元阵列区12中的存储器单元阵列MCA的等效电路图，具体，图2示出了具有垂直沟道结构的NAND闪存装置的等效电路图。示出的NAND闪存装置为非平面非易失性存储器装置。
参照图2，存储器单元阵列MCA可以包括多个存储器单元串MS。存储器单元阵列MCA可以包括多条位线BL1、BL2、……、BLm(统称为“BL”)；多条字线WL1、WL2、……、WLn-1、WLn(统称为“WL”)；至少一条串选择线SSL；至少一条地选择线GSL；共源线CSL。多个存储器单元串MS可以位于共源线CSL与多条位线BL1、BL2、……、BLm之间。
多个存储器单元串MS中的每个可以包括至少一个串选择晶体管SST、至少一个地选择晶体管GST以及多个存储器单元晶体管MC1、MC2、……、MCn-1和MCn。多个存储器单元串MS中的每个的至少一个串选择晶体管SST的漏区可以连接到位线BL1、BL2、……、BLm中的对应的一条位线，多个存储器单元串MS中的每个的至少一个地选择晶体管GST的源区可以连接到共源线CSL。共源线CSL可以是与多个地选择晶体管GST的源区共同连接的区域。多个存储器单元串MS中的每个可以分别连接到位线BL1、BL2、……、BLm中的对应的位线。然而，对于某些情况，两个或更多个存储器单元串可以连接到位线BL1、BL2、……、BLm中的同一条位线。
至少一个串选择晶体管SST可以连接到至少一条串选择线SSL，至少一个地选择晶体管GST可以连接到至少一条地选择线GSL。多个存储器单元晶体管MC1、MC2、……、MCn-1、MCn可以分别连接到字线WL1、WL2、……、WLn-1、WLn。
存储器单元阵列MCA可以具有三维结构。组成存储器单元串MS的多个存储器单元晶体管MC1、MC2、……、MCn-1、MCn可以具有沿竖直方向(图1A至图1D中的Z方向)串联到基底102的主表面102M(参照图1C和图1D)的结构。因此，至少一个串选择晶体管SST、至少一个地选择晶体管GST和多个存储器单元晶体管MC1、MC2、……、MCn-1、MCn的沟道区180(见图1C和图1D)可以沿基本与基底102的主表面102M垂直的方向延伸。
返回参照图1A至图1D，在存储器单元阵列区12中，多条字线WL1、WL2、……、WLn-1、WLn可以与基底102的主表面102M的延伸方向平行延伸且彼此竖直叠置，并且可以沿基底102的竖直方向彼此分离。多条字线WL1、WL2、……、WLn-1、WLn可以重复地设置，同时被多个字线切割区WLC沿与基底102的主表面102M的延伸方向平行的第一方向(图1A至图1D中的X方向)以规则的间隔彼此分离。多个字线切割区WLC可以沿与基底102的主表面102M的延伸方向平行并且与第一方向垂直的第二方向(图1A至图1C中的Y方向)彼此平行延伸，同时沿与基底102的主表面102M的延伸方向平行的第一方向(图1A至图1C中的X方向)限定多条字线WL1、WL2、……、WLn-1、WLn的宽度。
多个共源区172可以沿存储器单元阵列MCA的字线切割区WLC的与基底102的主表面平行的延伸方向(图1A至图1C中的Y方向)并且在基底102的上部延伸。在发明构思的示例性实施例中，多个共源区172可以是高度地掺杂例如n型杂质的杂质区。例如，n型杂质可以包括磷、砷、锑或铋。多个共源区172可以具有与基底102的导电类型不同的导电类型。多个共源区172可以用作将电流提供到垂直存储器单元的源区。
多条共源线CSL可以在共源区172上沿字线切割区WLC的延伸方向(图1A至图1C中的Y方向)延伸。多条共源线CSL可以部分地填充在一对地选择线GSL、字线WL1、WL2、……、WLn-1、WLn和一对串选择线SSL的侧壁之间的字线切割区WLC。多条共源线CSL可以具有低于多个沟道区180的高度的高度。多条共源线CSL可以具有面对一对串选择线SSL的侧壁。
至少一条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和至少一条串选择线SSL可以在两个相邻的字线切割区WLC之间顺序地堆叠。
例如，至少一条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和至少一条串选择线SSL可以均包括金属、金属硅化物、掺杂有杂质的半导体或它们的组合。例如，至少一条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和至少一条串选择线SSL可以均包括诸如钨、镍、钴、钛或钽的金属；诸如硅化钨、硅化镍、硅化钴、硅化钛或硅化钽的金属硅化物；掺杂有杂质的多晶硅；或它们的组合。然而，发明构思不限于此。
绝缘层176可以位于基底102与至少一条地选择线GSL之间，以及位于至少一条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn与至少一条串选择线SSL中的每相邻的两者之间。例如，绝缘层176可由氧化硅、氮化硅或氮氧化硅形成。然而，发明构思不限于此。
在存储器单元阵列MCA中，多个沟道区180(参照图1C)可以通过沿与基底102的主表面102M垂直的方向延伸来穿过至少一条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn、至少一条串选择线SSL和多个绝缘层176。多个沟道区180可以沿X方向和Y方向以规则的间隔彼此分离。两个在X方向上直接相邻的沟道区180之间的间隔可以与两个在Y方向上直接相邻的沟道区180之间的间隔相同或不同。如图1A和图1C所示的多个沟道区180的布置仅是示例，可以以各种方式修改或改变。多个沟道区180可以分别连接到多条位线BL。
未连接到位线BL的多个虚设沟道区180D(参照图1D)可以形成在共源线接线片区CSL TAB中。多个虚设沟道区180D可以与形成在存储器单元阵列MCA中的多个沟道区180同时形成。多个虚设沟道区180D和多个沟道区180可以具有基本相同的结构。
多个沟道区180和多个虚设沟道区180D可以以恒定的节距重复地形成。在X方向上多个沟道区180中相邻的沟道区之间的和多个虚设沟道区180D中相邻的虚设沟道区之间的第一恒定节距可以与在Y方向上多个沟道区180中相邻的沟道区之间的和多个虚设沟道区180D中相邻的虚设沟道区之间的第二恒定节距相同或不同。在发明构思的示例性实施例中，多个沟道区180和多个虚设沟道区180D可被布置为形成六边形阵列。
在发明构思的示例性实施例中，多个沟道区180和多个虚设沟道区180D可以包括掺杂的多晶硅和/或未掺杂的多晶硅。掺杂的多晶硅可以具有n型导电性或p型导电性。在发明构思的示例性实施例中，例如，多个沟道区180和多个虚设沟道区180D可以包括金属、导电金属氮化物、硅化物、碳纳米管、石墨烯或它们的组合。
多个沟道区180和多个虚设沟道区180D均可以具有圆柱形状。在发明构思的示例性实施例中，掩埋绝缘层182可以填充多个沟道区180和多个虚设沟道区180D中的每个的内部空间。与图1C和图1D的示例性实施例不同，多个沟道区180和多个虚设沟道区180D可以具有柱状结构。在这种情况下，可以不形成掩埋绝缘层182。
栅极介电层184可以位于多个沟道区180与至少一条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和至少一条串选择线SSL之间，以及位于多个虚设沟道区180D与至少一条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和至少一条串选择线SSL之间。
栅极介电层184可以包括顺序形成在每个沟道区180的侧壁上的隧道绝缘层、电荷存储层和阻挡绝缘层。例如，隧道绝缘层可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储层是可以在其中存储从多个沟道区180通过隧道绝缘层遂穿的电子的区域。电荷存储层可以包括例如氮化硅、氮化硼、氮化硅硼、杂质掺杂的多晶硅，或者可以包括例如量子点、在氧化硅层上的薄氧化铪、石墨烯或纳米晶体。例如，阻挡绝缘层可以包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆、氧化钽、氧化钇或它们的组合。阻挡绝缘层可以包括具有比氧化硅的介电常数高的介电常数的高k介电材料。具体地，高k介电材料可以具有比氮化硅的介电常数(例如，k>7)大的介电常数。在发明构思的示例性实施例中，例如，隧道绝缘层、电荷存储层和阻挡绝缘层可以由原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺等来形成。
图1C和图1D示出了发明构思的示例性实施例，其中栅极介电层184可以具有沿沟道区180延伸的形状。栅极介电层184可以围绕沟道区180的外侧壁，并且可以沿沟道区180的侧壁延伸以接触基底的上表面。然而，发明构思不限于此。
图3A和图3B是示出应用于根据发明构思的示例性实施例的IC装置100的替代图1C和图1D的栅极介电层184的栅极介电层184A和184B的结构的剖视图。
在发明构思的示例性实施例中，根据图1A至图1D所示的示例性实施例的IC装置100可以包括图3A中示出的替代栅极介电层184的栅极介电层184A。栅极介电层184A可以具有与沟道区180相接触的表面和与绝缘层176相接触的表面，并且可以覆盖字线WL的下表面、上表面和侧壁。栅极介电层184A可以包括顺序地形成在字线WL上的阻挡绝缘层、电荷存储层和隧道绝缘层。
在发明构思的示例性实施例中，根据图1A至图1D示出的示例性实施例的IC装置100可以包括图3B中示出的替代栅极介电层184的栅极介电层184B。栅极介电层184B可以形成在字线WL与沟道区180之间，而不在字线WL与绝缘层176之间。栅极介电层184B可以包括以下述顺序依次形成在字线WL上的阻挡绝缘层、电荷存储层和隧道绝缘层。栅极介电层184B可以仅覆盖字线WL的侧壁，而不覆盖字线WL的下表面和上表面。
图3A的栅极介电层184A和图3B的栅极介电层184B中的每个的阻挡绝缘层、电荷存储层和隧道绝缘层的详细结构分别可以与上述参照图1A至图1D描述的栅极介电层184的阻挡绝缘层、电荷存储层和隧道绝缘层的详细结构相同。
应用于根据发明构思的IC装置的栅极介电层的结构和形状不仅限于图1C、图1D图3A和图3B中示出的栅极介电层184、184A和184B，而且可以在发明构思的范围内以各种形式修改或变化。
在发明构思的示例性实施例中，栅极介电层184、184A和184B可以包括电阻可以通过因电流穿过邻近的电极而产生的热被改变的材料，例如，相变材料。相变材料可以包括锗(Ge)、镓(Ga)、锑(Sb)、碲(Te)和硒(Se)中的至少一种。相变材料还可以包括从N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy和La中选择的至少一种杂质。例如，栅极介电层184、184A和184B可以包括GeBiTe、InSb、GeSb、GeSbTe、InSbTe、GaSb、GeSbTeN、GeSnSbTe、GeBiSbTe或GeInSbTe。GeSbTe(锗-锑-碲或GST)是来自硫属化物玻璃族的相变材料，其可以具有由诸如以Ge1Sb4Te7、Ge2Sb2Te5或Ge1Sb2Te4为例的化学式表示的组分。
在发明构思的示例性实施例中，栅极介电层184、184A和184B可以包括利用通过电流的自旋转移来改变其电阻的薄膜结构。例如，栅极介电层184、184A和184B可以包括铁磁材料或反铁磁材料。
在发明构思的示例性实施例中，栅极介电层184、184A和184B可以包括钙钛矿化合物或过渡金属氧化物。例如，栅极介电层184、184A和184B可以包括氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr,Ca)MnO3)、氧化锶钛、氧化钡锶钛、氧化锶锆、氧化钡锆或氧化钡锶锆。
在发明构思的示例性实施例中，还可以在栅极介电层184与至少一条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和至少一条串选择线SSL中的至少一者之间形成金属阻挡层。
返回参照图1A至图1D，覆盖共源线CSL的侧壁的绝缘间隔件192可以形成在字线切割区WLC中。绝缘间隔件192可以将至少一条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn、至少一条串选择线SSL和共源线CSL彼此电绝缘。
在发明构思的示例性实施例中，共源线CSL可以由诸如以钨、铜、铝等为例的金属；诸如以氮化钛或氮化钽等为例的导电金属氮化物；诸如以钛、钽等为例的过渡金属；诸如以硅化镍、硅化钛、硅化钨、硅化钴等为例的金属硅化物；或者它们的组合形成。然而，共源线CSL的材料不限于以上所列的示例。
在发明构思的示例性实施例中，例如，绝缘间隔件192可以由例如氧化硅、氮化硅、氮氧化硅、低介电材料形成。低介电材料可以具有比氧化硅的介电常数小的介电常数(例如，k<3.9)。例如，绝缘间隔件192可以由SiO2、Si3N4、SiON、SiCOH、SiOCN、SiCN或它们的组合来形成。在发明构思的示例性实施例中，绝缘间隔件192可以具有约4至6的介电常数，但不限于此。
地选择线GSL、一些邻近于地选择线GSL的沟道区180和一些栅极介电层184可以构成图2中示出的地选择晶体管GST。多条字线WL1、WL2、……、WLn-1、WLn、一些邻近于多条字线WL1、WL2、……、WLn-1、WLn的沟道区180和一些栅极介电层184可以构成图2中示出的多个存储器单元晶体管MC1、MC2、……、MCn-1、MCn。串选择线SSL、一些邻近于串选择线SSL的沟道区180和一些栅极介电层184可以构成图2中示出的串选择晶体管SST。
多个位线接触焊盘186可以形成在多个沟道区180上。多个位线接触焊盘186可以分别直接接触相应的沟道区180的上表面。多个位线接触焊盘186可以用作漏区。
在发明构思的示例性实施例中，例如，多个位线接触焊盘186可以由掺杂杂质的多晶硅、金属、导电金属氮化物或它们的组合形成。用于形成多个位线接触焊盘186的金属的示例为钨、镍、钴、钽等，但不限于此。
多条位线BL可以形成在多个位线接触焊盘186上。如图1C中所示，多条位线BL可以分别直接接触多个位线接触焊盘186的上表面。多条位线BL可以沿与基底102的主表面102M平行的方向(X方向)延伸。多个存储器单元串MS的串选择晶体管SST的多个漏区可以通过多个位线接触焊盘186连接到多条位线BL。
如图1C中所示，形成为穿透至少一个地选择线GSL、多条字线WL和至少一个串选择线SSL的多个沟道区180可以经由位线接触焊盘186连接到多条位线BL。在发明构思的示例性实施例中，例如，多条位线BL可以由掺杂杂质的多晶硅、金属、导电金属氮化物或它们的组合来形成。用于形成多条位线BL的金属的示例为钨、镍、钴、钽等，但不限于此。
如图1D中所示，多个虚设接触焊盘186D可以分别形成在多个虚设沟道区180D上。除了多个虚设接触焊盘186D可以不连接到位线BL之外，多个虚设接触焊盘186D可以具有与多个位线接触焊盘186的结构基本相同的结构。
图1A中示出了多个位线接触焊盘186和多个虚设接触焊盘186D的平面布局。如图1A中所示，多个位线接触焊盘186和多个虚设接触焊盘186D可以被布置为形成六边形阵列。
多个沟道区180和多个虚设沟道区180D可以分别布置在多个位线接触焊盘186和多个虚设接触焊盘186D下面，以分别具有与多个位线接触焊盘186和多个虚设接触焊盘186D的平面布置相同的平面布置的结构。虽然图1示出了多个位线接触焊盘186和多个虚设接触焊盘186D作为六边形阵列的布置，但是发明构思不限于图1A的示例性实施例。例如，多个位线接触焊盘186、多个虚设接触焊盘186D、位于多个位线接触焊盘186下面的多个沟道区180和位于多个虚设接触焊盘186D下面的多个虚设沟道区180D可以以阵列矩阵布置。
在每个字线切割区WLC中的共源线CSL的第一高度H11可以小于字线切割区WLC的总高度。如在此所使用的，字线切割区WLC的总高度可被定义为从基底102的主表面102M到位线BL的底的竖直距离。所述竖直距离指在与基底102的主表面102M垂直的方向上的距离。
在发明构思的示例性实施例中，在字线切割区WLC中的共源线CSL的第一高度H11可以小于多个沟道区180的第二高度H12和多个虚设沟道区180D的第三高度H13。如图1C和图1D中所示，共源线CSL的上表面的第一水平LV11可以比多个位线接触焊盘186的下表面的第二水平LV12和多个虚设接触焊盘186D的下表面的第三水平LV13低，并且可以比串选择线SSL中距离基底102最远的一个的上表面的第四水平LV14高。然而，共源线CSL的第一高度H11和共源线CSL的上表面的第一水平LV11不限于图1C和图1D中示出的情况。例如，共源线CSL的上表面的第一水平LV11及其第一高度H11可以在共源线CSL的上表面的第一水平LV11比多个沟道区180的上表面的水平低的范围内自由地选择。由于多个位线接触焊盘186位于多个沟道区180上以接触多个沟道区180，所以多个沟道区180的上表面的水平为多个位线接触焊盘186的下表面的第二水平LV12。即，第一水平LV11可以在第一水平LV11低于第二水平LV12的范围内自由地选择。
字线切割区掩埋绝缘层194可以在字线切割区WLC中形成在共源线CSL和绝缘间隔件192上。在发明构思的示例性实施例中，字线切割区掩埋绝缘层194可以在字线切割区WLC中接触共源线CSL和绝缘间隔件192的上表面。
图4A至图4C是示出参照图1A至图1D描述的IC装置100的字线切割区掩埋绝缘层194的各种示例性结构的剖视图。
在发明构思的示例性实施例中，字线切割区掩埋绝缘层194可以包括如图4A示出的单层。字线切割区掩埋绝缘层194可以在字线切割区WLC中覆盖在共源线CSL和绝缘间隔件192的上表面。例如，字线切割区掩埋绝缘层194可以由，例如，氧化硅、氮化硅、氮氧化硅或低介电材料来形成。低介电材料可以具有比氧化硅的介电常数小的介电常数(例如，k<3.9)，例如，可以包括掺氟氧化硅(F-SiO2，k＝3.6-3.8)、掺碳氧化硅(SiCOH、k＝2.7-3.0)或多孔的掺碳氧化硅(P-SiCOH，k＝2.4或以下)。例如，字线切割区掩埋绝缘层194可以由SiO2、Si3N4、SiON、SiOCN、SiCOH或SiCN来形成。在发明构思的示例性实施例中，字线切割区掩埋绝缘层194可以具有约4至约6的介电常数。然而，发明构思不限于此。
字线切割区掩埋绝缘层194可以在字线切割区WLC中沿与共源线CSL平行的Y方向延伸。
在发明构思的示例性实施例中，字线切割区掩埋绝缘层194可以包括多层结构，例如，由不同材料形成的第一绝缘层194A和第二绝缘层194B。
第一绝缘层194A可以沿与共源线CSL平行的Y方向延伸，同时，在字线切割区WLC中覆盖第二绝缘层194B的相对侧壁。第二绝缘层194B可以在字线切割区WLC中沿与共源线CSL平行的Y方向延伸。
在发明构思的示例性实施例中，第一绝缘层194A可以由氮化硅或氮氧化硅形成，第二绝缘层194B可以由氧化硅形成。在发明构思的示例性实施例中，第一绝缘层194A和第二绝缘层194B可以包括不同材料的层，例如，从SiO2、Si3N4、SiON、SiOCN、SiCOH和SiCN中选择的材料。然而，用于形成第一绝缘层194A和第二绝缘层194B的材料不限于以上所列的材料。
在发明构思的示例性实施例中，字线切割区掩埋绝缘层194可以包括双层，所述双层包括由不同材料形成的第三绝缘层194C和第四绝缘层194D。
第三绝缘层194C可以沿与共源线CSL平行的Y方向延伸，同时，在字线切割区WLC中覆盖第四绝缘层194D的侧壁和下表面两者。第四绝缘层194D可以在由第三绝缘层194C限定的空间中沿与共源线CSL平行的Y方向延伸。第四绝缘层194D可以利用在第四绝缘层194D和共源线CSL之间的第三绝缘层194C而与共源线CSL分离。
在发明构思的示例性实施例中，第三绝缘层194C可以由氮化硅或氮氧化硅形成。第四绝缘层194D可以由氧化硅形成。在发明构思的示例性实施例中，第三绝缘层194C和第四绝缘层194D可以由不同的材料形成，例如，从SiO2、Si3N4、SiON、SiOCN、SiCOH和SiCN中选择的材料。然而，用于形成第三绝缘层194C和第四绝缘层194D的材料不限于以上所列的材料。
参照图4A至图4C描述了包括如单层或如双层的字线切割区掩埋绝缘层194的实施例。然而，发明构思不限于此。例如，字线切割区掩埋绝缘层194可以包括包含不同材料的多于两层绝缘层的多层结构，例如，三层或四层。
字线切割区掩埋绝缘层194在与多条位线BL的延伸方向平行的X方向上的宽度可以大于共源线CSL的宽度。
返回参照图1A至图1D，多个共源通路接触件198(参照图1D)可以在字线切割区WLC中分别形成在共源线CSL上。
多个共源通路接触件198可以在共源线接线片区CSL TAB中分别接触共源线CSL。多个共源通路接触件198可以沿远离基底102的方向穿过字线切割区掩埋绝缘层194、第一上绝缘层195和第二上绝缘层196。因此，多个共源通路接触件198可以从字线切割区WLC中的内部空间突出。从基底102至共源通路接触件198的上表面的距离可以大于从基底102至位线接触焊盘186的上表面的距离和从基底102至位线BL的上表面的距离。
共源线CSL可以具有在字线切割区WLC中沿与基底102的主表面102M平行的方向延伸的线形形状，同时，多个共源通路接触件198可以具有在垂直于基底102的方向(Z方向)上在共源线CSL的上表面上的一些局部区域中延伸的塞的形状。
多个共源通路接触件198均可以在共源线接线片区CSL TAB的字线切割区WLC中被字线切割区掩埋绝缘层194围绕。
在发明构思的示例性实施例中，多个共源通路接触件198可以由例如，金属、金属硅化物、掺杂杂质的半导体或它们的组合形成。例如，多个共源通路接触件198可以包括诸如钨、镍、钴、钛、钽等的金属；诸如硅化钨、硅化镍、硅化钴、硅化钛、硅化钽等的金属硅化物；掺杂杂质的多晶硅；或它们的组合。然而，发明构思不限于此。
第一上绝缘层195可以具有分别用多条位线BL填充的多个线形形状的开口。第二上绝缘层196可延伸以覆盖多条位线BL。多个共源通路接触件198可以通过穿过第二上绝缘层196形成的多个通路接触孔198H(见图10I)延伸。
参照图1A至图1D描述的IC装置100在存储器单元阵列区12中在多条位线BL上可以具有减少的布线层的数量。具体地，形成在多条位线BL上的布线层的数量可被减少至仅一层。因此，可简化IC装置100的制造工艺。因为可减少在存储器单元阵列区12中的金属布线层的数量，可减小由金属布线引起的在IC装置上的物理应力，所以必然地防止了基底102的翘曲。产生的物理应力会在半导体基底中导致位错缺陷，并且会导致晶圆翘曲或者甚至晶圆破裂。由于包括部分地填充存储器单元阵列区12的字线切割区WLC的共源线CSL，所以可减少字线切割区WLC中的金属的体积。因此，可以减小IC装置100上的物理应力，从而可以防止IC装置100由物理应力引起的变形以及随之发生的不利的缺陷的产生。
图5A和图5B是示出根据发明构思的示例性实施例的IC装置200的视图。具体地，图5A是IC装置200的与沿图1A的线C-C’截取的区域对应的区域的结构的示意性剖视图。图5B是IC装置200的与沿图1A的线D-D’截取的区域对应的区域的结构的示意性剖视图。
除了IC装置200可以包括具有比图1A至图1D中示出的共源线CSL的第一高度H11(参照图1C和图1D)小的第一高度H21的共源线CLS2以及具有比字线切割区掩埋绝缘层194的高度大的高度294H的字线切割区掩埋绝缘层294之外，图5A和图5B中示出的IC装置200可以具有与图1A至图1D的IC装置100的结构基本相同的结构。
在发明构思的示例性实施例中，IC装置200的共源线CSL2的第一高度H21可以比字线切割区WLC的被定义为从基底102的主表面102M至位线BL的下表面的竖直距离的总高度的三分之二(2/3)小。字线切割区掩埋绝缘层294的高度294H可以比字线切割区WLC的总高度的三分之一(1/3)大。在发明构思的示例性实施例中，IC装置200中的共源线CSL2的第一高度H21可以比字线切割区WLC的总高度的一半(1/2)小，字线切割区掩埋绝缘层294的高度294H可以比字线切割区WLC的总高度的一半(1/2)大。然而，共源线CSL2的第一高度H21和字线切割区掩埋绝缘层294的高度294H不限于上面的描述。
字线切割区WLC中的共源线CSL2的第一高度H21可以比多个沟道区180的第二高度H12和多个虚设沟道区180D的第三高度H13小。共源线CSL2的上表面的第一水平LV21可以比多个位线接触焊盘186的下表面的第二水平LV12和多个虚设接触焊盘186D的下表面的第三水平LV13低，并且比串选择线SSL中最靠近基底102的一个的下表面的第五水平LV25低。由于多个位线接触焊盘186位于多个沟道区180上以接触多个沟道区180，所以多个沟道区180的上表面的水平为多个位线接触焊盘186的下表面的第二水平LV12。由于多个虚设接触焊盘186D位于多个虚设沟道区180D上以接触多个虚设沟道区180D，所以多个虚设沟道区180D的上表面的水平为多个虚设接触焊盘186D的下表面的第三水平LV13。即，共源线CSL2的上表面的第一水平LV21可以比多个沟道区180的上表面的第二水平LV12和多个虚设沟道区180D的上表面的第三水平LV13低。字线切割区掩埋绝缘层294可以具有面对一对串选择线SSL的侧壁。
在图5A和图5B中示出的IC装置200中，形成在存储器单元阵列区12的字线切割区WLC中的共源线CSL2的高度可以比字线切割区WLC的总高度的一半(1/2)小，从而可以显著地减小字线切割区WLC中的金属的体积，其结果是也可以显著地减小IC装置200上的物理应力。
图6A和图6B是示出根据发明构思的示例性实施例的IC装置300的视图。具体地说，图6A是IC装置300的与沿图1A的线C-C’截取的区域对应的区域的结构的示意性剖视图。图6B是IC装置300的与沿图1A的线D-D’截取的区域对应的区域的结构的示意性剖视图。
除了IC装置300还可以包括设置在第二上绝缘层196上的第一上布线层310以及设置在多个共源通路接触件198与第二上绝缘层196上以连接到多个共源通路接触件198的第二上布线层320之外，图6A和图6B中示出的IC装置300可以具有与图1A至图1D的IC装置100的结构基本相同的结构。
第一上布线层310和第二上布线层320可以在基底102上处于同一水平处。第一上布线层310可以形成在多个沟道区180上并且覆盖位线BL，第二上布线层320可以形成在多个虚设沟道区180D上并且可以接触多个共源通路接触件198。第二上绝缘层196可以在存储器单元阵列MCA中置于第一上布线层310与位线BL之间。
在发明构思的示例性实施例中，第二上布线层320可以仅形成在共源线接线片区CSL TAB中。在发明构思的示例性实施例中，第一上布线层310和第二上布线层320可以彼此分离。
在发明构思的示例性实施例中，第一上布线层310和第二上布线层320可以互连为单体。例如，第一上布线层310和第二上布线层320一起可以形成具有网状平面结构的一个金属布线层。
图7是根据发明构思的示例性实施例的IC装置400的主要区域的平面布局图。
参照图7，IC装置400可以包括存储器单元阵列区412、第一外围电路区414、第二外围电路区416和键合焊盘区418。
存储器单元阵列区412可以包括多个存储器单元阵列MCA和共源线接线片区CSLTAB，其具有与图1A和图2所示的构造相同的构造。
存储器单元阵列区412可以具有与参照图1A至图1D描述的存储器单元阵列区12的构造基本相同的构造。
第一外围电路区414和第二外围电路区416可以包括控制单元，控制单元用于控制将数据输入到存储器单元阵列区412或者将数据从存储器单元阵列区412输出。用于驱动包括在存储器单元阵列区412中的垂直存储器单元的外围电路可以设置在第一外围电路区414和第二外围电路区416中。
第一外围电路区414可以与存储器单元阵列区412竖直叠置，因此可以减小包括IC装置400的芯片的平面面积。
在发明构思的示例性实施例中，设置在第一外围电路区414中的外围电路可以是处理数据的电路，其以高速将数据输入到存储器单元阵列区412或者将数据从存储器单元阵列区412输出。例如，设置在第一外围电路区414中的外围电路可以是页缓冲器、锁存电路、缓存电路、列解码器、感测放大器、数据输入/输出(I/O)电路等。
第二外围电路区416可以设置在存储器单元阵列区412的一侧上的区域中而不与存储器单元阵列区412和/或第一外围电路区414叠置。例如，形成在第二外围电路区416中的外围电路可以是行解码器。在发明构思的示例性实施例中，与图7所示不同，第二外围电路区416可以设置在存储器单元阵列区412的下面。
键合焊盘区418可以形成在存储器单元阵列区412的另一侧上。例如，键合焊盘区418可以是其中形成有互连线的区域，互连线连接到存储器单元阵列区412的垂直存储器单元的字线。
图8A至图8C是示出根据发明构思的示例性实施例的IC装置500的示意图。图8A至图8C的IC装置500可以具有与图7的IC装置400的平面布局相同的平面布局。具体地，图8A是IC装置500的与图1A的区域“1B”对应的区域中的主要元件的示意性透视图。图8B是IC装置500的与沿图1A的线C-C’截取的区域对应的部分的示意性剖视图。图8C是IC装置500的与沿图1A的线D-D’截取的区域对应的部分的示意性剖视图。
在图8A至图8C的IC装置500中，存储器单元阵列区412可以具有与图1A至图1D示出的IC装置100的存储器单元阵列区12的结构基本相同的结构。在图8A至图8C中，与图1A至图1D中的附图标记同样的附图标记表示同样的元件，因此将省略其详细描述。
参照图8A至图8C，IC装置500包括形成在基底402上的第一水平处的第一外围电路区414和形成在基底402上的第二水平处的存储器单元阵列区412，其中，第二水平高于第一水平。
此处使用的术语“水平”意思是在竖直方向(图8A至图8C的Z方向)上距基底402的高度。在基底402上的第一水平比第二水平距基底402更靠近基底402。
在发明构思的示例性实施例中，基底402可以具有在X方向和Y方向上延伸的主表面402M。基底402的细节可以与参照图1A至图1D描述的基底102的细节基本相同。
在基底402中，用于外围电路的有源层AC可以被装置隔离层104限定。第一外围电路区414的多个晶体管TR可以形成在基底402的有源层AC上。多个晶体管TR均可以包括栅极G、栅极介电层GD和源区/漏区SD。栅极G的相对侧壁可以被绝缘间隔件106覆盖，蚀刻停止层108可以形成在栅极G和绝缘间隔件106上。例如，蚀刻停止层108可以包括绝缘材料，诸如氮化硅或氮氧化硅。
多层层间绝缘层112A、112B、112C和112D可以顺序地堆叠在蚀刻停止层108上。例如，多层层间绝缘层112A、112B、112C和112D可包括氧化硅、氮化硅或氮氧化硅。
第一外围电路区414可以包括电连接到多个晶体管TR的多层布线结构114。多层布线结构114可以通过多层层间绝缘层112A、112B、112C和112D来绝缘。
多层布线结构114可以包括可以顺序地堆叠在基底402上并且可以电连接到彼此的第一接触件116A、第一布线层118A、第二接触件116B、第二布线层118B、第三接触件116C和第三布线层118C。在发明构思的示例性实施例中，第一布线层118A、第二布线层118B和第三布线层118C可以由诸如以金属、导电金属氮化物、金属硅化物或它们的组合为例的导电材料来形成。例如，第一布线层118A、第二布线层118B和第三布线层118C可以包括导电材料，诸如钨、钼、钛、钴、钽、镍、硅化钨、硅化钛、硅化钴、硅化钽或硅化镍。
虽然图8B和图8C中的多层布线结构114为包括第一布线层118A、第二布线层118B和第三布线层118C的三层布线结构，但是发明构思不限于此。例如，多层布线结构114可以是根据第一外围电路区414的布局以及栅极G的类型和布置而包括两层或四层或者更多层的多层布线结构。
覆盖多个层间绝缘层112A、112B、112C和112D的半导体层420可以形成在第一外围电路区414上。存储器单元阵列区412可以形成在半导体层420上。存储器单元阵列区412可以具有与参照图1A至图1D描述的IC装置100的存储器单元阵列区12的结构基本相同的结构。
半导体层420可以由例如Si、Ge或它们的组合形成。半导体层420可以由例如掺杂杂质的半导体或未掺杂的本征半导体形成。掺杂杂质的半导体可以是掺杂n型杂质的半导体或者掺杂p型杂质的半导体。半导体层420可以具有例如单晶结构、非晶结构或多晶结构。
多个共源区472可以形成在半导体层420中。多个共源区472的详细结构与参照图1A至图1D描述的多个共源区172的详细结构基本相同。
多个共源区472可以通过掺杂杂质而形成在半导体层420中。如图8B和图8C中所示，多个共源区472的深度可以与半导体层420的厚度基本相同。因此，多个共源区472的底表面可以在第一外围电路区414中接触多个层间绝缘层112A、112B、112C和112D中的最上面的层间绝缘层。在发明构思的示例性实施例中，多个共源区472可以是高度地掺杂有例如n型杂质的杂质区。例如，n型杂质可以包括磷、砷、锑或铋。多个共源区472可以具有与半导体层420的导电类型不同的导电类型。例如，多个共源区472可以具有p型导电性，而半导体层420可以具有n型导电性，反之亦然。
在IC装置500中，存储器单元阵列区412和第一外围电路区414可以经由沿竖直方向(Z方向)延伸的至少一个连接塞彼此电连接。至少一个连接塞可以形成为穿透第一外围电路区414的多层层间绝缘层112A、112B、112C和112D中的至少一些以及半导体层420。通过至少一个连接塞形成在存储器单元阵列区412中的布线结构可以与形成在第一外围电路区414中的布线结构电连接。
图8A至图8C中示出的IC装置500可以具有多层装置结构，其中具有不同功能的第一水平半导体装置和第二水平半导体装置可以堆叠在彼此上，以在与基底402的主表面402M垂直的方向上叠置。因此，在存储器单元阵列区412中多个共源线CSL和多个沟道区180上的多层布线结构可以具有较少数量的层。这可以防止在存储器单元阵列区412中的多层布线结构的布线图案的密度的过度增加，并且简化IC装置的制造工艺。由于减少了多层布线结构的层的数量，所以也可以减少由金属布线引起的物理应力，因此防止基底402的翘曲。
图9A和图9B是示出根据发明构思的示例性实施例的IC装置600的剖视图。在图9A和图9B中，与图1A至图1D中的附图标记同样的附图标记表示同样的元件，因此将省略其详细描述。
除了在IC装置600中的多个存储器单元阵列MCA可以包括具有不同阈值电压的第一串选择晶体管SST0和第二串选择晶体管SST1之外，图9A和图9B中示出的IC装置600可以具有与图1至图1D中示出的IC装置100的结构基本相同的结构。为实现具有不同阈值电压的第一串选择晶体管SST0和第二串选择晶体管SST1，多个沟道区680可以包括多个掺杂的沟道区682，多个掺杂的沟道区682以比多个沟道区680中的其它区域的掺杂浓度高的掺杂浓度来被局部地掺杂。类似地，在共源线接线片区CSL TAB中，多个虚设沟道区680D可以包括多个虚设掺杂的沟道区682D，多个虚设掺杂的沟道区682D以比多个虚设沟道区680D中的其它区域的掺杂浓度高的掺杂浓度来被局部掺杂。由于这种结构，具有不同阈值电压的第一串选择晶体管SST0和第二串选择晶体管SST1可以形成在共源线接线片区CSL TAB中。形成在共源线接线片区CSL TAB中的第一串选择晶体管SST0和第二串选择晶体管SST1可以不起晶体管的作用。
在图9A和图9B中示出的IC装置600中，位于基底102上的多个共源区172与位于基底102上方的多条位线BL之间的多条地选择线GSL和多条字线WL可以用作多个地选择晶体管GST和多个存储器单元晶体管MC1、MC2、……、MCn-1、MCn(参照图2)的栅电极。第一串选择线SSL0和第二串选择线SSL1可以用作第一串选择晶体管SST0和第二串选择晶体管SST1的栅电极。
第一串选择线SSL0和第二串选择线SSL1可以控制多条位线BL与多个存储器单元串MS之间的电连接。地选择线GSL可以控制多个存储器单元串MS与多条共源线CSL之间的电连接。
被多个存储器单元串MS共享的第一串选择线SSL0和第二串选择线SSL1可以分别连接到第一串选择晶体管SST0中的至少一个和第二串选择晶体管SST1中的至少一个。一个存储器单元串MS的第一串选择晶体管SST0和另一相邻的存储器单元串MS的第二串选择晶体管SST1可被一条第一串选择线SSL0或一条第二串选择线SSL1控制。被第一串选择线SSL0或第二串选择线SSL1控制的第一串选择晶体管SST0和第二串选择晶体管SST1可以具有不同的阈值电压，并且可以根据施加到第一串选择线SSL0或第二串选择线SSL1的电压来执行不同的操作。因此，多个存储器单元串MS中的一个可以根据施加到第一串选择线SSL0和第二串选择线SSL1的电压电连接到位线BL。以这种方式，可选择性地控制从多个存储器单元串MS中选择的一个存储器单元串MS与位线BL之间的电连接。
为了用第一串选择线SSL0和第二串选择线SSL1来实现具有不同阈值电压的第一串选择晶体管SST0和第二串选择晶体管SST1，从多个沟道区680中选择的一些沟道区680和从多个虚设沟道区680D中选择的一些虚设沟道区680D可以用杂质离子来局部(即，仅邻近于第二串选择线SSL1的区域)掺杂，以形成掺杂的沟道区682和虚设掺杂的沟道区682D。从多个沟道区680中选择的一些沟道区680和从多个虚设沟道区680D中选择的一些虚设沟道区680D可以用杂质离子来局部(即，仅邻近于第一串选择线SSL0的区域)掺杂，以形成掺杂的沟道区682和虚设掺杂的沟道区682D。掺杂在掺杂的沟道区682和虚设掺杂的沟道区682D中的杂质离子可以是n型杂质或p型杂质。
在发明构思的示例性实施例中，在多个沟道区680和多个虚设沟道区680D中的除了掺杂的沟道区682和虚设掺杂的沟道区682D之外的其它区域可以由未掺杂的本征半导体来形成，例如，未掺杂的多晶硅。因此，当多个沟道区680和多个虚设沟道区680D分别不包括掺杂的沟道区682和虚设掺杂的沟道区682D时，第一串选择晶体管SST0和第二串选择晶体管SST1可以具有基本相同的阈值电压。
如上所述，沟道区680和虚设沟道区680D的邻近于第一串选择线SSL0的区域可以具有与邻近于第二串选择线SSL1的区域不同的杂质浓度。因此，可以用第一串选择线SSL0和第二串选择线SSL1以及多个穿透第一串选择线SSL0和第二串选择线SSL1的沟道区680来实现具有不同阈值电压的第一串选择晶体管SST0和第二串选择晶体管SST1。
为实现第一串选择晶体管SST0的第一阈值电压比第二串选择晶体管SST1的第二阈值电压高的构造，掺杂的沟道区682可以通过用p型杂质掺杂未掺杂的沟道区680来形成。可选地，多个沟道区680和多个虚设沟道区680D的除了掺杂的沟道区682和虚设掺杂的沟道区682D之外的其它区域可以由n型杂质掺杂的半导体形成，掺杂的沟道区682和虚设掺杂的沟道区682D可以由p型杂质掺杂的半导体形成。在这种情况下，多个沟道区680和多个虚设沟道区680D可以包括与第一串选择线SSL0或第二串选择线SSL1邻近的掺杂的沟道区682和虚设掺杂的沟道区682D，其中，相反导电类型的沟道可以分别形成在掺杂的沟道区682或虚设掺杂的沟道区682D的邻近的两个中。第一串选择晶体管SST0和第二串选择晶体管SST1的分别形成在沟道区680和虚设沟道区680D中的沟道区可以具有相反的导电类型，第一串选择晶体管SST0和第二串选择晶体管SST1可以具有进一步增加的阈值电压的差异。
为实现第一串选择晶体管SST0的阈值电压比第二串选择晶体管SST1的阈值电压低的构造，掺杂的沟道区682可以通过用n型杂质掺杂沟道区680来形成。
在发明构思的示例性实施例中，第一串选择线SSL0和第二串选择线SSL1中的每条的厚度可以与多条字线WL中的每条的厚度相同。在发明构思的示例性实施例中，第一串选择线SSL0和第二串选择线SSL1的厚度可以大于多条字线WL的厚度。
图10A至图10J是顺序地示出根据发明构思的示例性实施例的制造IC装置的方法的剖视图。在当前的示例性实施例中，作为示例描述了制造图1A至图1D中示出的IC装置100的方法。根据制造工艺，图10A至图10J示意性地示出了根据制造工艺的IC装置100沿着线C-C’和线D-D’截取的区域中的主要元件。
参照图10A，在基底102上形成用于限定有源层AC的装置隔离层之后，在基底102上逐个交替地堆叠多层绝缘层176和多层预备栅极层PL。
例如，可由氧化硅、氮化硅或氮氧化硅形成多层绝缘层176。可以由例如氮化硅、碳化硅或多晶硅形成包括与绝缘层176的材料不同的材料的多层预备栅极层PL。多层预备栅极层PL中的每层可以是在后续工艺中用于形成至少一条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和至少一条串选择线SSL的预备层或牺牲层。
参照图10B，在形成穿透多个绝缘层176和多个预备栅极层PL并且在与基底102的主表面102M的延伸方向(X方向)垂直的方向上(Z方向)延伸的多个沟道孔180H之后，可以在多个沟道孔180H中的每个中形成栅极介电层184、沟道区180、虚设沟道区180D和掩埋绝缘层182。在形成多个沟道孔180H的工艺中，可以在多层绝缘层176的顶层上形成第一掩模图案，然后可以将第一掩模图案用作蚀刻掩模来各向异性地蚀刻多层绝缘层176和多层预备栅极层PL直到暴露基底102的主表面102M。第一掩模图案可以是光致抗蚀剂图案，可以通过光刻工艺来形成。
栅极介电层184可以覆盖多个沟道孔180H中的每个的内侧壁。栅极介电层184可以包括顺序地形成在多个沟道孔180H中的每个的侧壁上的阻挡绝缘层、电荷存储层和隧道绝缘层。在发明构思的示例性实施例中，例如，可以通过原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺等来形成隧道绝缘层、电荷存储层和阻挡绝缘层。
沟道区180和虚设沟道区180D可以接触基底102的在沟道孔180H的底部被暴露的区域，沟道区180的外表面可以接触栅极介电层184。在发明构思的示例性实施例中，可以由掺杂杂质的多晶硅来形成沟道区180和虚设沟道区180D。例如，可以通过化学气相沉积(CVD)工艺、低压CVD(LPCVD)工艺或原子层沉积(ALD)工艺来形成沟道区180和虚设沟道区180D。然而，发明构思不限于此。
可以利用诸如以氧化硅、氮化硅或氮氧化硅为例的绝缘材料通过例如CVD工艺、LPCVD工艺或ALD工艺来形成掩埋绝缘层182。掩埋绝缘层182可以包括气隙。
在形成覆盖沟道区180、虚设沟道区180D、掩埋绝缘层182和栅极介电层184的上表面的绝缘层185以及在绝缘层185中形成暴露沟道区180、虚设沟道区180D和掩埋绝缘层182的上表面的多个接触孔185H之后，在多个接触孔185H中形成多个位线接触焊盘186和多个虚设接触焊盘186D。在形成多个接触孔185H的工艺中，可以在绝缘层185上形成可以具有与第一掩模图案的图案相同的图案的第二掩模图案，然后可以将第二掩模图案用作蚀刻掩模来各向异性地蚀刻绝缘层185，直到暴露多个沟道区180和多个虚设沟道区180D的上表面。
可以由例如氮化硅、氧化硅或氮氧化硅来形成绝缘层185。可以由例如掺杂杂质的多晶硅、金属、导电金属氮化物或它们的组合来形成多个位线接触焊盘186和多个虚设接触焊盘186D。用于形成多个位线接触焊盘186的金属的示例为钨、镍、钴、钛、钽等。然而，发明构思不限于此。
参照图10C，形成穿透多层绝缘层176和多层预备栅极层PL(见图10B)并暴露基底102的多个字线切割区WLC。在形成多个字线切割区WLC的工艺中，可以在绝缘层185、多个位线接触焊盘186和多个虚设接触焊盘186D上形成第三掩模图案，然后可以将第三掩模图案用作蚀刻掩模来各向异性地蚀刻绝缘层185、多层绝缘层176和多层预备栅极层PL，直到暴露基底102的主表面102M。
通过将杂质离子通过多个字线切割区WLC注入到基底102中来形成多个共源区172，用多条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和多条串选择线SSL来替代多层预备栅极层PL(见图10C)。
当由多晶硅形成多层预备栅极层PL时，可以对多层预备栅极层PL执行硅化工艺，以用多条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和多条串选择线SSL来替代多层预备栅极层PL。在这种情况下，例如，均可以由硅化钨、硅化钽、硅化钴或硅化镍来形成多条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和多条串选择线SSL。
在发明构思的示例性实施例中，在选择性地去除通过多个字线切割区WLC被暴露的多层预备栅极层PL(见图10B和图10C)以形成多个空的空间之后，可以通过将导电材料掩埋在形成于多层绝缘层176之间的多个空的空间中来形成多条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和多条串选择线SSL。可以通过湿蚀刻工艺选择性地去除多层预备栅极层PL。在这种情况下，可以通过使用诸如以钨、钽、钴或镍为例的金属材料来形成多条地选择线GSL、多条字线WL1、WL2、……、WLn-1、WLn和多条串选择线SSL。然而，发明构思不限于此。
参照图10D，可以在多个字线切割区WLC中的每个中形成绝缘间隔件192和预备共源线PCSL。
例如，可以由氧化硅、氮化硅、氮氧化硅或低介电材料来形成绝缘间隔件192。例如，可以由SiO2、Si3N4、SiON、SiCOH、SiOCN、SiCN或它们的组合来形成绝缘间隔件192。
可以由导电材料形成预备共源线PCSL。例如，可以由诸如钨、铜或铝等的金属；诸如氮化钛、氮化钽等的金属氮化物；诸如钛、钽等的过渡金属；或者它们的组合来形成预备共源线PCSL。
在发明构思的示例性实施例中，可以在共源区172和预备共源线PCSL之间设置用于降低接触电阻的金属硅化物层。例如，可以由硅化钴、硅化钨、硅化镍等来形成金属硅化物层。然而，发明构思不限于此。
在发明构思的示例性实施例中，为在多个字线切割区WLC的每个中形成绝缘间隔件192，在形成覆盖多个字线切割区WLC的内侧壁的绝缘层之后，可以将绝缘层回蚀刻，以暴露在字线切割区WLC的底部处的基底102，从而形成绝缘间隔件192作为绝缘层的保留在多个字线切割区WLC中的每个的内侧壁上的一部分。
为形成预备共源线PCSL，在将导电材料沉积在多个字线切割区WLC的内侧和绝缘层185上以填充在多个字线切割区WLC中被绝缘间隔件192限定的空间之后，可以通过化学机械抛光CMP或回蚀刻去除多个字线切割区WLC的外侧上的导电材料以暴露绝缘层185的上表面，从而仅将导电材料留在多个字线切割区WLC的内部。
参照图10E，可以通过蚀刻工艺从多个字线切割区WLC部分地去除预备共源线PCSL，以在多个字线切割区WLC的上部中形成多个凹空间RS，从而在字线切割区WLC中使多个共源线CSL仅部分地将多个字线切割区WLC填充到某一高水平。
可以通过在多个字线切割区WLC中的多个凹空间RS暴露多条共源线CSL的上表面。
在发明构思的示例性实施例中，可以由金属形成预备共源线PCSL。在这种情况下，通过从多个字线切割区WLC的内部部分地去除预备共源线PCSL，可以与去除的预备共源线PCSL的量一样多地去除多个字线切割区WLC中的金属的体积。这可以减小IC装置上的因金属引起的物理应力，从而可以防止IC装置由物理应力引起的变形以及随之发生的不利的缺陷的产生。
在发明构思的示例性实施例中，可以由钨(W)形成预备共源线PCSL。在这种情况下，会在形成预备共源线PCSL的工艺期间产生诸如氟化氢(HF)的副产气体。在形成预备共源线PCSL之后，副产气体会残留在多个字线切割区WLC中。当在多个字线切割区WLC中残留含氟(F)气体时，含氟(F)气体会在多个字线切割区WLC中局部地集中，从而损坏由W构成的预备共源线PCSL和/或栅极介电层184，使得会在共源线CSL与字线WL之间发生诸如电短路的缺陷。
在根据发明构思的示例性实施例的制造IC装置的方法中，可以通过多个凹空间RS将残留在多个字线切割区WLC中的副产气体从多个凹空间RS排出。在发明构思的示例性实施例中，为排放残留在多个字线切割区WLC中的诸如氟化氢(HF)的副产气体，可以使用热处理工艺或抽真空工艺。例如，可以在氮气气氛下在高于室温的温度下(例如，在约600℃下)执行热处理工艺。在发明构思的示例性实施例中，可以与形成预备共源线PCSL的工艺原位地执行热处理工艺。
在发明构思的示例性实施例中，在从多个字线切割区WLC部分地去除预备共源线PCSL期间，也可以同时去除在字线切割区WLC的上部被暴露的绝缘间隔件192，因此如图10E所示地在多个凹空间RS的上方区域中暴露绝缘层185的侧壁。
在发明构思的示例性实施例中，在从多个字线切割区WLC的内部部分地去除预备共源线PCSL期间，可以保留在字线切割区WLC的上部中被暴露的绝缘间隔件192的至少一部分，从而覆盖多个字线切割区WLC的侧壁。
参照图10F，可以形成填充多个凹空间RS(见图10E)的多个字线切割区掩埋绝缘层194。
可以形成多个字线切割区掩埋绝缘层194以具有图4A至图4C所示的字线切割区掩埋绝缘层194的任一结构。
在发明构思的示例性实施例中，为形成如图4A中示出的具有单层结构的字线切割区掩埋绝缘层194，在将绝缘材料沉积在基底102上以填充多个凹空间RS之后，可以通过CMP或回蚀刻部分地去除已沉积的绝缘层，以使其仅保留在多个凹空间RS内，从而暴露绝缘层185的上表面。
例如，绝缘材料可以是SiO2、Si3N4、SiON、SiCOH、SiOCN或SiCN。
在发明构思的示例性实施例中，为将字线切割区掩埋绝缘层194形成为如图4B中示出的包括由不同材料形成的第一绝缘层194A和第二绝缘层194B的双层，在多个凹空间RS中形成用于形成第一绝缘层194A的预备绝缘层之后，可以部分地回蚀刻预备绝缘层以仅留下预备绝缘层的覆盖多个凹空间RS的内侧壁的部分作为第一绝缘层194A的。随后，可以用第二绝缘层194B填充多个凹空间RS的其它区域。
例如，可以由SiO2、Si3N4、SiON、SiCOH、SiOCN或SiCN来形成预备绝缘层。
在发明构思的示例性实施例中，为将字线切割区掩埋绝缘层194形成为如图4C中示出包括由不同材料形成的第三绝缘层194C和第四绝缘层194D的双层，在形成共形地覆盖多个凹空间RS的内壁的绝缘衬层之后，可以在绝缘层上形成掩埋绝缘层以填充多个凹空间RS的其它区域。随后，可以去除保留在多个凹空间RS外部的绝缘衬层和掩埋绝缘层的不必要的部分，以使绝缘衬层和掩埋绝缘层仅留在多个凹空间RS内。保留在多个凹空间RS内的绝缘衬层和掩埋绝缘层可以分别形成第三绝缘层194C和第四绝缘层194D。
可以由从SiO2、Si3N4、SiON、SiCOH、SiOCN和SiCN中选择的不同材料来形成绝缘衬层和掩埋绝缘层。
参照图10G，可以形成连接到从多个沟道区180中选择的一些沟道区的多条位线BL。
可以不在虚设沟道区180D上形成多条位线BL。
为形成多条位线BL，在基底102上形成覆盖多个位线接触焊盘186、多个虚设接触焊盘186D、多个字线切割区掩埋绝缘层194和绝缘层185的第一上绝缘层195之后，可以部分地去除第一上绝缘层195以具有暴露多个沟道区180的多个线形开口。随后，可以利用镶嵌工艺来形成填充多个线形开口的多条位线BL。可以使多条位线BL直接接触从多个沟道区180中选择的一些沟道区180。在镶嵌工艺中，例如利用第四掩模图案首先光刻地限定多条位线BL的图案，以在第一上绝缘层195中形成多个线形开口，然后沉积金属以填充所得的线形开口，然后通过CMP去除多余的金属。
在发明构思的示例性实施例中，例如，可以由氧化硅层、氮化硅层、氮氧化硅层或它们的组合来形成第一上绝缘层195。
参照图10H，可以在基底102上形成覆盖多条位线BL和第一上绝缘层195的第二上绝缘层196。
在发明构思的示例性实施例中，例如，可以由氧化硅层、氮化硅层、氮氧化硅层或它们的组合来形成第二上绝缘层196。
参照图10I，在共源线接线片区CSL TAB中，可以部分地去除第二上绝缘层196、第一上绝缘层195和多个字线切割区掩埋绝缘层194以形成暴露多条共源线CSL的多个通路接触孔198H。
可以在不与多条位线BL重叠的区域中形成多个通路接触孔198H。
参照图10J，在共源线接线片区CSL TAB中，可以形成填充多个通路接触孔198H的多个共源通路接触件198。
可以利用镶嵌工艺形成多个共源通路接触件198。在镶嵌工艺中，例如利用第五掩模图案首先光刻地限定多个共源通路接触件198的图案，以形成通过第二上绝缘层196、第一上绝缘层195和字线切割区掩埋绝缘层194的多个通路接触孔198H，然后沉积金属以填充多个通路接触孔198H，然后通过CMP去除多于的金属。例如，可以由金属、金属硅化物、掺杂有杂质的半导体或它们的组合来形成多个共源通路接触件198。例如，多个共源通路接触件198可以包括诸如钨、镍、钴、钛、钽等的金属；诸如硅化钨、硅化镍、硅化钴、硅化钛、硅化钽等的金属硅化物；掺杂有杂质的多晶硅；或它们的组合。然而，发明构思不限于此。
虽然以上参照图10A至图10J描述了制造IC装置100的方法，但是在发明构思的范围内，还可以制造具有除了在上面参照图10至图10J的制造工艺中描述的修改或变化之外的结构的IC装置。例如，为制造在图5A和图5B中示出为示例性实施例的IC装置200，当在形成参照图10E描述的多条共源线CSL的工艺中从多个字线切割区WLC的内部部分地去除预备共源线PCSL(见图10D)时，可以通过增加被去除的预备共源线PCSL的量来形成具有比图10E中示出的多个凹空间RS深的深度的多个深凹空间。
可以以如参照图10F所述的类似方法形成填充多个深凹空间的字线切割区掩埋绝缘层294(见图5A和图5B)，可以通过执行参照图10G至图10J描述的工艺来形成通过字线切割区掩埋绝缘层294连接到多条共源线CSL的多个共源通路接触件298(见图5B)。
在制造图5A和图5B中示出的IC装置200的步骤中，通过增加被去除的预备共源线PCSL的量以在多个字线切割区WLC中形成具有相对深的深度的多个深凹空间，可以进一步减小在多个字线切割区WLC中的金属层的体积，其结果是也可以进一步减小在IC装置200中由金属造成的物理应力。因此，可以防止IC装置由物理应力引起的变形以及随之发生的不利的缺陷的产生。
在由钨(W)形成预备共源线PCSL的情况下，通过增加被去除的预备共源线PCSL的量以在多个字线切割区WLC中形成具有相对深的深度的多个深凹空间，可以更容易且有效地执行如参照图10E描述的去除含F副产气体的工艺。因此，可以进一步有效地防止由在多个字线切割区中局部集中的含F气体引起的外围构成元件的损坏、或者诸如在共源线CSL与字线WL之间的电短路的缺陷。
为制造在图6A和图6B中示出为示例性实施例的IC装置300，在通过执行参照图10A至图10J描述的工艺来形成多个共源通路接触件198之后，可以在共源通路接触件198和第二上绝缘层196上形成连接到共源通路接触件198的第二上布线层320并可在第二上绝缘层196上形成第一上布线层310。
在发明构思的示例性实施例中，为制造图8A至图8C中示出的IC装置500，可以执行下面的工艺。首先，可以在基底402上的区域中形成第一外围电路区414。作为形成第一外围电路区414的示例性方法，首先，可以在基底402中形成沟槽402T。然后，可以用诸如氧化硅的绝缘材料掩埋沟槽402T，以形成限定有源层AC的装置隔离层104。随后，可以对基底402执行多个离子注入工艺，以形成用于外围电路的p阱和n阱。用于外围电路的p阱可以是用于形成NMOS晶体管的区域，用于外围电路的n阱可以是用于形成PMOS晶体管的区域。
可以在基底402上形成用于外围电路的栅极介电层GD。随后，可以在栅极介电层GD上形成用于外围电路的栅极G。例如，可以由掺杂的多晶硅、金属或它们的组合来形成栅极G。可以在栅极G的侧壁上形成绝缘间隔件106，可以在基底402中在栅极G的两侧上形成源区/漏区SD。可以通过在基底402中注入n型杂质来形成用于形成NMOS晶体管的源区/漏区SD。可以通过在基底402中注入p型杂质来形成用于形成PMOS晶体管的源区/漏区SD。源区/漏区SD可以具有轻掺杂漏极(LDD)结构。因此，可以形成均包括栅极介电层GD、栅极G和源区/漏区SD的多个晶体管。
可以在多个晶体管TR和绝缘间隔件106上形成蚀刻停止层108。例如，蚀刻停止层108可以包括从氮化硅、氮氧化硅和它们的组合中选择的绝缘材料。
可以在蚀刻停止层108上形成包括第一接触件116A、第一布线层118A、第二接触件116B、第二布线层118B、第三接触件116C和第三布线层118C的多层布线结构114以及使多层布线结构114中的层之间彼此绝缘的层间绝缘层112A、112B、112C和112D。在发明构思的示例性实施例中，多层布线结构114的第三布线层118C可以是最上面的布线层。
虽然在基底402的一个区域中形成了第一外围电路区414，但是也可以在基底402的另一区域中形成参照图7描述的第二外围电路区416的至少一部分。
可以在覆盖第三布线层118C(作为多层布线结构114的最上面的布线层)的层间绝缘层112D上形成半导体层420。
可以执行如上面参照图10A至图10J描述的相似的工艺，从而形成在图8A至图8C中示出为示例性实施例的IC装置500。
为了制造在图9A和图9B中示出为示例性实施例的IC装置600，在执行在多个沟道孔180H(参照图10B)中的每个中形成栅极介电层184、沟道区180、虚设沟道区180D和掩埋绝缘层182的工艺之后，在形成覆盖这些已形成的层或区域的上表面的绝缘层185之前，在暴露多个沟道区180的上部和多个虚设沟道区180D的上部的状态下，可以形成暴露从多个沟道区180中选择的一些沟道区180和从多个虚设沟道区180D中选择的一些虚设沟道区180D的第六掩模图案，并且可以执行将期望的类型的杂质离子选择性地注入到通过用作离子注入掩模的第六掩模图案而暴露的一些沟道区180和一些虚设沟道区180D中的工艺。可以根据需要执行一次或多次离子注入工艺，从而形成在多个沟道区680中的多个掺杂的沟道区682和在多个虚设沟道区680D中的多个虚设掺杂的沟道区682D(参照图9A和图9B)。
在根据以上描述的发明构思的实施例的制造IC装置的方法中，可以减少形成在多条位线BL上的布线层的数量。具体地，可以在多条位线BL上仅形成一层布线层，从而可以简化垂直存储器装置的制造工艺。
以上描述了根据发明构思的实施例的制造IC装置的示例性方法。然而，本领域普通技术人员将理解的是，在发明构思的范围内，可以制造具有除了在图1A至图9B中示出为示例的IC装置100、IC装置200、IC装置300、IC装置400、IC装置500和IC装置600的修改或变化之外的结构的IC装置。
图11是使用根据发明构思的示例性实施例的IC装置的非易失性存储器装置900的示意性框图。
参照图11，非易失性存储器装置900的NAND单元阵列910可以与核心电路单元920结合在一起。例如，NAND单元阵列910可以包括以上参照图1A至图9B描述的IC装置100、IC装置200、IC装置300、IC装置400、IC装置500和IC装置600中的至少一种。核心电路单元920可以包括控制逻辑922、行解码器924、列解码器932、感测放大器934和页缓冲器936。
控制逻辑922可以与行解码器924、列解码器932和页缓冲器936通信。行解码器924可以通过多条串选择线SSL、多条字线WL和多条地选择线GSL与NAND单元阵列910通信。列解码器932可以通过多条位线BL与NAND单元阵列910通信。当从NAND单元阵列910输出信号时，感测放大器934可以连接到列解码器932，并且当信号发送到NAND单元阵列910时，感测放大器934可以不连接到列解码器932。
控制逻辑922可以将行地址信号发送到行解码器924，行解码器924可以解码行地址信号并且通过多条串选择线SSL、多条字线WL和多条地选择线GSL将已解码的行地址信号发送到NAND单元阵列910。控制逻辑922可以将列地址信号发送到列解码器932或页缓冲器936，列解码器932可以解码列地址信号并且通过多条位线BL将已解码的列地址信号发送到NAND单元阵列910。NAND单元阵列910的输出信号可以经由列解码器932被发送到感测放大器934，并且可以被感测放大器934放大，已放大的输出信号可以经由页缓冲器936被发送到控制逻辑922。
图12是使用根据发明构思的示例性实施例的IC装置的移动系统1200的框图。
参照图12，移动系统1200可以包括应用处理器1210、连接单元1220、易失性存储器装置1230、非易失性存储系统1240、用户接口1250和电源1260。
移动系统1200可以是任意的移动系统，诸如，以移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携式游戏终端或导航系统为例。
应用处理器1210可以执行提供例如网络浏览器、游戏或视频的应用。在发明构思的示例性实施例中，应用处理器1210可以包括单核或多核。例如，应用处理器1210可以包括诸如双核、四核或六核的多核。另外，应用处理器1210还可以包括位于其内部或外部的缓存存储器。
连接单元1220可以通过有线或无线与外部装置通信。例如，连接单元1220可以执行以太网通信、近场通信(NFC)、射频识别(RFID)通信、移动通信、存储卡通信或通用串行总线(USB)通信。例如，连接单元1220可以包括基带芯片组，并且可以支持诸如GSM、GPRS、WCDMA和HSxPA等的通信。
易失性存储器装置1230可以存储被应用处理器1210处理的数据，或者可以作为工作存储器来操作。例如，易失性存储器装置1230可以用动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据率(DDR)同步DRAM(DDR SDRAM)、低功耗DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、Rambus DRAM(RDRAM)或者与其类似的存储器来实现。
非易失性存储系统1240可以包括存储器控制器1241和非易失性存储器装置1243，并且可以存储用于启动移动系统1200的启动映像。例如，非易失性存储器装置1243可以用电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或与其类似的存储器来实现。非易失性存储器装置1243可以包括以上参照图1A至图9B描述的IC装置100、IC装置200、IC装置300、IC装置400、IC装置500和IC装置600中的任一种。
用户接口1250可以包括诸如以键区或触摸屏为例的一个或更多个输入装置以及/或者诸如以扬声器或显示装置为例的一个或更多个输出装置。
电源可以提供移动系统1200的操作电压。移动系统1200还可以包括相机图像处理器(CIS)和诸如以存储卡、固态驱动器(SSD)、硬盘驱动器(HDD)或CD-ROM为例的存储器装置。
移动系统1200可以通过使用各种类型的封装来安装。例如，移动系统1200可以通过使用诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装件(PDIP)、窝夫尔组件封装(Die in Waffle Pack，DWP)、晶圆形式芯片(Die in Wafer Form，DWF)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制方形扁平封装件(MQFP)、薄方形扁平封装(TQFP)、小外形IC(SOIC)、窄间距小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制备封装件(WFP)以及晶圆级加工的堆叠式封装(WSP)的封装来安装。
尽管已经参照发明构思的特定的实施例具体地示出并描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中作出形式和细节上的各种变化。

Claims (25)

1.一种集成电路装置，所述集成电路装置包括：
多条字线，与基底的主表面平行地在基底上延伸，并且在垂直于所述主表面的第一方向上彼此分离；
沟道区，在基底上在第一区域中延伸通过所述多条字线；
位线接触焊盘，位于沟道区上，并且接触沟道区的上表面；
位线，在第一区域中接触位线接触焊盘，并且沿与基底的主表面平行的第二方向在位线接触焊盘上延伸；
共源线，在第一区域和与第一区域分离的第二区域中部分地填充字线切割区，字线切割区掩埋绝缘层在第一区域中插置在共源线与位线之间，所述字线切割区在所述多条字线的一侧上沿第三方向延伸，所述第三方向与基底的主表面方向平行并且与第二方向相交，所述共源线距基底的顶表面的高度低于沟道区距基底的顶表面的高度；
共源通路接触件，在字线切割区中在第二区域中接触共源线的上表面并且从共源线的上表面沿远离基底的方向延伸。
2.如权利要求1所述的集成电路装置，其中，共源线具有在字线切割区中沿第三方向延伸的线形形状，
共源通路接触件具有在共源线的上表面上的局部区域中沿第一方向延伸的塞的形状。
3.如权利要求1所述的集成电路装置，其中，共源通路接触件从字线切割区的内部向外突出。
4.如权利要求1所述的集成电路装置，其中，从基底到共源通路接触件的上表面的距离大于从基底到位线接触焊盘的上表面的距离。
5.如权利要求1所述的集成电路装置，其中，从基底到共源通路接触件的上表面的距离大于从基底到位线的上表面的距离。
6.如权利要求1所述的集成电路装置，其中，字线切割区掩埋绝缘层在字线切割区中在第二区域中覆盖共源线，
所述共源通路接触件在字线切割区中被字线切割区掩埋绝缘层围绕。
7.如权利要求1所述的集成电路装置，其中，所述集成电路装置还包括：绝缘间隔件，位于共源线与所述多条字线之间，
其中，字线切割区掩埋绝缘层在字线切割区中覆盖共源线和绝缘间隔件，
字线切割区掩埋绝缘层在第二方向上的宽度大于共源线在第二方向上的宽度。
8.如权利要求1所述的集成电路装置，其中，所述集成电路装置还包括：
虚设沟道区，在第二区域中沿第一方向延伸通过所述多条字线，
虚设接触焊盘，位于虚设沟道区上并且接触虚设沟道区的上表面。
9.如权利要求1所述的集成电路装置，其中，共源线的高度小于字线切割区的总高度的三分之二。
10.如权利要求1所述的集成电路装置，其中，所述集成电路装置还包括：
绝缘间隔件，位于共源线与所述多条字线之间，
其中，字线切割区掩埋绝缘层在字线切割区中覆盖共源线和绝缘间隔件，
其中，字线切割区掩埋绝缘层包括包含不同材料的至少两层绝缘层的多层结构。
11.一种集成电路装置，所述集成电路装置包括：
外围电路，位于基底上；
半导体层，位于外围电路上；
存储器单元阵列区，位于半导体层上，并且沿竖直方向与外围电路叠置，存储器单元阵列区包括多个存储器单元阵列和位于所述多个存储器单元阵列中的相邻的两个存储器单元阵列之间的共源线接线片区；
多条字线，在半导体层上延伸，平行于基底的主表面，并且包括在多个存储器单元阵列中的每个中且在与基底的主表面垂直的第一方向上彼此分离；
多个沟道区，沿第一方向在半导体层上延伸，穿过多条字线；
多个位线接触焊盘，位于所述多个沟道区上，以接触所述多个沟道区；
多条位线，沿与基底的主表面平行的第二方向在与共源线接线片区分离的区域中延伸，并且接触所述多个位线接触焊盘；
共源线，在存储器单元阵列和共源线接线片区中部分地填充字线切割区，字线切割区掩埋绝缘层在存储器单元阵列中插置在共源线与位线之间，所述字线切割区在所述多条字线的一侧上沿第三方向延伸，所述第三方向与基底的主表面方向平行并且与第二方向相交，所述共源线距基底的顶表面的高度低于所述多个沟道区距基底的顶表面的高度；
至少一个共源通路接触件，在共源线接线片区中接触共源线的上表面，并且沿远离基底的方向从共源线的上表面延伸。
12.如权利要求11所述的集成电路装置，其中，所述集成电路装置还包括一对串选择线，所述一对串选择线在所述多条字线上与所述多条字线平行地延伸，
所述多个沟道区延伸通过所述多条字线和所述一对串选择线，
所述多个沟道区均包括在与所述一对串选择线中的一个面对的区域中的掺杂的沟道区，所述掺杂的沟道区以比所述多个沟道区中的每个的其它区域的掺杂密度高的掺杂密度来局部掺杂。
13.如权利要求12所述的集成电路装置，其中，共源线具有面对所述一对串选择线的侧壁。
14.如权利要求12所述的集成电路装置，其中，共源线的上表面的水平比所述一对串选择线中的最靠近基底的一个的下表面的水平低。
15.如权利要求12所述的集成电路装置，其中，字线切割区掩埋绝缘层在字线切割区中在共源线接线片区中覆盖共源线，
字线切割区掩埋绝缘层具有面对所述一对串选择线的侧壁。
16.如权利要求11所述的集成电路装置，其中，所述集成电路装置还包括：
绝缘间隔件，在字线切割区中覆盖共源线的两侧壁，
其中，字线切割区掩埋绝缘层在字线切割区中覆盖共源线和绝缘间隔件，
其中，字线切割区掩埋绝缘层在第二方向上的宽度大于共源线在第二方向上的宽度。
17.如权利要求11所述的集成电路装置，其中，字线切割区掩埋绝缘层在字线切割区中在共源线接线片区中覆盖共源线，
所述至少一个共源通路接触件在字线切割区中被字线切割区掩埋绝缘层围绕。
18.如权利要求11所述的集成电路装置，其中，从基底到共源通路接触件的上表面的距离大于从基底到所述多条位线中的一个的上表面的距离。
19.如权利要求11所述的集成电路装置，其中，所述集成电路装置还包括：
多个虚设沟道区，沿第一方向延伸，在共源线接线片区穿透所述多条字线；以及
多个虚设接触焊盘，形成在所述多个虚设沟道区上，以接触所述多个虚设沟道区的上表面。
20.如权利要求11所述的集成电路装置，其中，所述集成电路装置还包括：
上绝缘层，延伸以覆盖所述多条位线并且具有至少一个接触孔，所述至少一个共源通路接触件穿透所述至少一个接触孔；
第一上布线层，覆盖所述多条位线，上绝缘层置于第一布线层和所述多条位线之间；
第二上布线层，在共源线接线片区中形成在与第一上布线层的水平相同的水平处，并且连接到所述至少一个共源通路接触件。
21.一种制造集成电路装置的方法，所述方法包括：
在基底上形成多个绝缘层和多个预备栅极层逐个交替地堆叠的结构；
形成多个穿透所述结构的沟道孔；
在基底上在第一区域中在从所述多个沟道孔中选择的多个第一沟道孔中形成多个沟道区，在基底上在与第一区域分隔开的第二区域中在从所述多个沟道孔中选择的多个第二沟道孔中形成多个虚设沟道区；
形成字线切割区，所述字线切割区暴露所述多个预备栅极层，并且穿透所述结构以在与基底的主表面平行的方向上以线形形状延伸，以穿过第一区域和第二区域；
用多个导电层替代通过字线切割区暴露的所述多个预备栅极层；
形成覆盖字线切割区的内侧壁的绝缘间隔件；
形成仅填充字线切割区的下部的共源线，在字线切割区的上部中留有凹空间，其中，所述共源线距基底的顶表面的高度低于所述多个沟道区距基底的顶表面的高度；
在凹空间中形成字线切割区掩埋绝缘层，以在凹空间中覆盖共源线；
在第二区域中形成穿透字线切割区掩埋绝缘层的通路接触孔；
在通路接触孔中形成共源通路接触件，以接触共源线。
22.如权利要求21所述的方法，其中，所述方法还包括，在形成所述多个沟道区和所述多个虚设沟道区的步骤之后，且在形成字线切割区的步骤之前，在所述多个沟道区上形成多个位线接触焊盘以接触所述多个沟道区，并且在所述多个虚设沟道区上形成多个虚设接触焊盘以接触所述多个虚设沟道区。
23.如权利要求22所述 的方法，其中，所述方法还包括，在形成字线切割区掩埋绝缘层的步骤之后且在形成通路接触孔的步骤之前，形成接触所述多个位线接触焊盘的多条位线，
将共源通路接触件形成为从共源线的上表面延伸到比所述多条位线的上表面的水平高的水平。
24.如权利要求21所述的方法，其中，形成共源线的步骤还包括：
在字线切割区中形成填充由绝缘间隔件限定的空间的预备共源线；以及
部分地去除预备共源线，从而形成具有上表面处于比所述多个沟道区的上表面的水平低的水平处的共源线。
25.如权利要求24所述的方法，其中，所述方法还包括，在形成共源线之后，通过凹空间去除残留在字线切割区中的副产气体。
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