CN102479538A - 存储装置 - Google Patents

存储装置 Download PDF

Info

Publication number
CN102479538A
CN102479538A CN2011103534435A CN201110353443A CN102479538A CN 102479538 A CN102479538 A CN 102479538A CN 2011103534435 A CN2011103534435 A CN 2011103534435A CN 201110353443 A CN201110353443 A CN 201110353443A CN 102479538 A CN102479538 A CN 102479538A
Authority
CN
China
Prior art keywords
contact electrode
bit line
node contact
lower electrode
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011103534435A
Other languages
English (en)
Other versions
CN102479538B (zh
Inventor
宫田幸児
大塚渉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN102479538A publication Critical patent/CN102479538A/zh
Application granted granted Critical
Publication of CN102479538B publication Critical patent/CN102479538B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及存储装置。该存储装置包括晶体管阵列和多个存储元件，晶体管阵列包括：基板；多个平行的字线；多个平行的第一位线；位接触电极；节点接触电极，其设置在中间夹有位接触电极的两个相邻字线之中各字线的与位接触电极相反的一侧，且连接到扩散层，多个存储元件具有：下部电极，其连接到节点接触电极并相对各存储元件设置，下部电极的设置位置为，在与基板的表面平行的平面内，在靠近位接触电极的方向上从节点接触电极正上方偏移；存储层；多个平行的第二位线，其中，各第二位线叠加在与第一位线两侧处的节点接触电极相连接的下部电极上。本发明能够实现更高密度和更大容量的存储装置。

Description

存储装置
相关申请的交叉参考
本申请包含与2010年11月19日向日本专利局提交的日本在先专利申请JP 2010-259379的公开内容相关的主题，将该在先申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及存储装置，该存储装置包括能够通过改变电阻变化层的电特性来存储信息的存储元件。
背景技术
对于基于最小设计规则(minimum design rule)F来形成最高密度的晶体管阵列的方法，已知的有DRAM(动态随机存取存储器)的存储单元(例如，参照非专利文献1(Y.K.Park等24人在“2007 Symposium on VLSITechnology Digest of Technical Papers”发表的“Fully Integrated 56nm DRAMTechnology for 1 Gb DRAM”，第190-191页)和非专利文献2(ChanghyunCho等13人在“2005 Symposium on VLSI Technology Digest of TechnicalPapers”发表的“A 6F2 DRAM Technology in 60nm era for Gigabit Densities”，第36-37页))。在相关技术的结构中，一个晶体管可形成为具有6F2的面积，从而可获得最小单元面积的平面晶体管。
另一方面，近年来，通过将所谓的双极性电阻变化型存储元件(其通过电流的方向来记录低电阻状态和高电阻状态)与晶体管阵列进行组合来形成1T1R型(即，一个晶体管具有一个存储元件)非易失性存储器的方法得到积极发展。然而，对于电阻变化型存储元件的情形，在不做变化的情况下应用非专利文献1和非专利文献2中披露的现有技术的DRAM晶体管阵列未必容易。原因在于，DRAM的各列存在有一条位线(BL)。在DRAM中，整个存储阵列的公共的平板电极电位固定到Vc/2，而BL的电位运行于Vc或GND，由此记录逻辑值。即，在DRAM中，+Vc/2的电位差足以保证存储阵列的操作。另一方面，在电阻变化型存储元件中，需要至少约2V的写入电压，且向使用第二位线(BL2)取代平板电极的存储阵列提供+Vc或-Vc电压，以将与DRAM的位线相对应的第一位线(BL1)和第二位线(BL2)的电位互补地改变成Vc或GND。如上所述，电阻变化型存储元件在单元结构和操作上显著不同于相关技术的DRAM，从而不可能通过简单地应用现有技术的DRAM的晶体管阵列来实现更高的密度和更大的容量。
发明内容
鉴于上述原因，期望提供一种能够实现更高密度和更大容量的存储装置。
本发明实施例的存储装置包括：晶体管阵列，其具有多个晶体管；及多个存储元件，对于所述多个晶体管中的每个晶体管设有一个所述存储元件。所述晶体管阵列包括：基板，所述多个晶体管的扩散层处于所述基板的表面上；多个平行的字线，其处于所述基板上；多个平行的第一位线，其在与所述字线垂直的方向上设置；位接触电极，其设置在相邻的两个所述字线之间，并连接所述第一位线和所述扩散层；及节点接触电极，其设置在中间夹有所述位接触电极的两个相邻所述字线之中各字线的与所述位接触电极相反的一侧，所述节点接触电极连接到所述扩散层。所述多个存储元件具有：下部电极，其连接到所述节点接触电极，并相对各所述多个存储元件设置，所述下部电极的设置位置为，在与所述基板的所述表面平行的平面内，在靠近所述位接触电极的方向上从所述节点接触电极正上方偏移；存储层，其设置在所述下部电极上，且其电阻值由于电压施加而可逆地变化；及多个平行的第二位线，其在所述存储层上在与所述第一位线的延伸方向相同的方向上延伸，其中，各所述第二位线叠加在与所述第一位线两侧处的所述节点接触电极相连接的所述下部电极上。
本发明另一实施例的存储装置包括：晶体管阵列，其具有多个晶体管；及多个存储元件，对于所述多个晶体管中的每个晶体管设有一个所述存储元件。所述晶体管阵列包括：基板，所述多个晶体管的扩散层处于所述基板的表面上；多个平行的字线，其处于所述基板上；多个平行的第一位线，其在与所述字线垂直的方向上设置；位接触电极，其设置在相邻的两个所述字线之间，并连接所述第一位线和所述扩散层；及节点接触电极，其设置在中间夹有所述位接触电极的两个相邻所述字线之中各字线的与所述位接触电极相反的一侧，所述节点接触电极连接到所述扩散层。所述多个存储元件具有：下部电极，其连接到所述节点接触电极，并相对各所述多个存储元件设置；存储层，其设置在所述下部电极上，且其电阻值由于电压施加而可逆地变化；及多个平行的第二位线，其在所述存储层上在与所述第一位线的延伸方向相同的方向上延伸，其中，各所述第二位线叠加在与处于相邻的两个所述第一位线之间的所述节点接触电极相连接的所述下部电极上。
本发明又一实施例的存储装置包括：晶体管阵列，其具有多个晶体管；及多个存储元件，对于所述多个晶体管中的每个晶体管设有一个所述存储元件。所述晶体管阵列包括：基板，所述多个晶体管的扩散层处于所述基板的表面上；多个平行的字线，其处于所述基板上；多个平行的第一位线，其在与所述字线垂直的方向上设置；位接触电极，其设置在相邻的两个所述字线之间，并连接所述第一位线和所述扩散层；及节点接触电极，其设置在中间夹有所述位接触电极的两个相邻所述字线之中各字线的与所述位接触电极相反的一侧，所述节点接触电极连接到所述扩散层。所述多个存储元件具有：下部电极，其连接到所述节点接触电极，并相对各所述多个存储元件设置；存储层，其设置在所述下部电极上，且其电阻值由于电压施加而可逆地变化；及多个平行的第二位线，其在所述存储层上在与所述第一位线的延伸方向相同的方向上延伸，其中，各所述第二位线叠加在与处于三个相邻所述第一位线之中两端的第一位线之间的所述节点接触电极相连接的所述下部电极上。
在本发明实施例的存储装置中，通过将第一位线和第二位线两者的电位互补地改变成Vc或GND，向存储元件的下部电极与第二位线之间施加电压+Vc或-Vc。由此，存储层的电阻值变低(低电阻状态；写入状态)或变高(高电阻状态；擦除状态)。
注意，写入操作和擦除操作与低电阻和高电阻之间的对应关系取决于定义，在本说明书中，低电阻状态定义为写入状态，而高电阻状态定义为擦除状态。
根据本发明的一个实施例的存储装置，由于下部电极的设置位置为，在与基板表面平行的平面内在靠近位接触电极的方向上从节点接触电极正上方偏移，所以在不改变晶体管阵列的高密度布置结构的情况下使第二位线之间的距离变宽。因而，能够实现更高的密度和更大的容量。
根据本发明的另一实施例的存储装置，由于各第二位线叠加在与处于两个相邻第一位线之间的节点接触电极相连接的下部电极上，所以在不改变晶体管阵列的高密度布置结构的情况下使第二位线之间的距离变宽。因而，能够实现更高的密度和更大的容量。
根据本发明的又一实施例的存储装置，由于各第二位线叠加在与三个相邻第一位线之中两端的第一位线之间的节点接触电极相连接的下部电极上，所以在不改变晶体管阵列的高密度布置结构的情况下使第二位线之间的距离变宽。因而，能够实现更高的密度和更大的容量。
附图说明
图1是表示本发明第一实施例的存储装置的结构的平面图。
图2A和图2B是表示图1所示的存储装置的结构在IIA方向和IIB方向上所视的侧视图。
图3是表示图2A和图2B所示的存储层的示例的剖面图。
图4是图1所示的存储装置的等效电路图。
图5是表示本发明参考示例的存储装置的结构的平面图。
图6A和图6B是表示图5所示的存储装置的结构在VIA方向和VIB方向上所视的侧视图。
图7A和图7B是说明图5所示的参考示例的问题的平面图。
图8A和图8B是说明下部电极的偏移方向的平面图。
图9A和图9B是表示变形例1的存储装置的结构的侧视图。
图10A和图10B是表示变形例2的存储装置的结构的侧视图。
图11是表示本发明第二实施例的存储装置的结构的平面图。
图12是说明下部电极的偏移方向的平面图。
图13是表示本发明第三实施例的存储装置的结构的平面图。
图14是图13所示的存储装置的等效电路图。
图15是表示本发明第四实施例的存储装置的结构的平面图。
图16是说明下部电极的偏移方向的平面图。
图17是表示本发明第五实施例的存储装置的结构的平面图。
图18是图17所示的存储装置的等效电路图。
图19是表示本发明第六实施例的存储装置的结构的平面图。
图20是说明下部电极的偏移方向的平面图。
图21是表示本发明第七实施例的存储元件的结构的剖面图。
图22是表示本发明第八实施例的存储元件的结构的剖面图。
具体实施方式
在下文中，将参照附图详细说明本发明的实施例。以下述顺序进行说明。
1.第一实施例(下部电极在位接触电极方向上偏移且各第二位线叠加在第一位线两侧处的下部电极上的示例)
2.变形例1(节点接触电极、连接插头和下部电极稍微偏移的示例)
3.变形例2(节点接触电极的直径增大的示例)
4.第二实施例(下部电极在位接触电极方向上移位并成直线地布置的示例)
5.第三实施例(各第二位线叠加在与处于相邻的两个第一位线之间的节点接触电极连接的下部电极上的示例)
6.第四实施例(下部电极偏移并成直线地布置的示例)
7.第五实施例(各第二位线叠加在与处于相邻的三个第一位线中两端的第一位线之间的节点接触电极相连接的下部电极上的示例)
8.第六实施例(下部电极偏移并布置成两条线的示例)
9.第七实施例(PCM的示例)
10.第八实施例(ReRAM的示例)
1.第一实施例
图1表示本发明第一实施例的存储装置的平面结构，图2A和图2B表示图1所示的存储装置在IIA方向和IIB方向上所视的结构。存储装置1在包括多个晶体管的晶体管阵列10上具有多个存储元件20。
例如，晶体管阵列10在基板11上具有多个平行的字线WL和多个平行的第一位线1BL。基板11例如包括硅(Si)基板，晶体管的扩散层(有源区域)11A设置在基板11的表面上。扩散层11A通过元件隔离层11B彼此隔离。字线WL兼用作晶体管的栅极，例如在基板11上沿图1的横向设置。字线WL的上表面和侧表面由绝缘层12A覆盖。例如，第一位线1BL沿垂直于字线WL的方向设置，即，沿图1的纵向设置。第一位线1BL的上表面和侧表面由绝缘层12B覆盖。注意，字线WL和第一位线1BL的宽度等于最小设计规则(光刻工艺加工限制)F，第一位线1BL的间距是最小设计规则F的三倍(3F)，字线WL的间距是最小设计规则F的两倍(2F)。
位接触电极BC设置在相邻的两个字线WL之间。位接触电极BC连接第一位线1BL和扩散层11A，并兼用作晶体管的源极和漏极中的一者。连接插头13设置在位接触电极BC和扩散层11A之间。
对于中间夹有位接触电极BC的两个相邻字线WL中的各个字线WL，节点接触电极NC设置在该字线WL的与位接触电极BC相反的一侧。节点接触电极NC连接稍后所述的下部电极21和扩散层11A，并兼用作晶体管的源极和漏极中的另一者。连接插头14设置在节点接触电极NC和扩散层11A之间。
相邻的两个晶体管共用位接触电极BC，每个晶体管设有一个节点接触电极NC。因此，如图1中的虚线所示，一个晶体管具有包含半个位接触电极BC和一个节点接触电极NC的平行四边形区域。每个晶体管的面积为6F2，从而以极高的密度布置晶体管。
晶体管阵列10的多个晶体管中的每个晶体管设置有一个存储元件20，例如，每个存储元件20具有通过从晶体管阵列10一侧起顺序布置下部电极21、存储层22和第二位线2BL而获得的结构。
对于晶体管阵列10的多个晶体管中的每个晶体管，设置一个下部电极21，下部电极21经由连接层23连接到节点接触电极NC。下部电极21包括用于半导体工艺的布线材料，例如，W(钨)、WN(氮化钨)、TiN(氮化钛)和TaN(氮化钽)。
图3表示存储层22的示例。存储层22的电阻值由于电压施加而可逆地变化，例如，存储层22具有通过从下部电极21一侧起依次顺序堆叠电阻变化层22A和离子源层22B而获得的结构。
离子源层22B包含碲(Te)、硫(S)和硒(Se)中的至少一种硫族元素，以作为被负离子化的离子导电材料。而且，离子源层22B还包含锆(Zr)和/或铜(Cu)，以作为能被正离子化的金属元素，且还包含铝(Al)和/或锗(Ge)，以作为在擦除时形成氧化物的元素。具体地，离子源层22B例如包含ZrTeAl、ZrTeAlGe、CuZrTeAl、CuTeGe或CuSiGe等组成的离子源层材料。注意，离子源层22B也可包含除上述元素之外的元素，例如，硅(Si)。
作为电导屏障的电阻变化层22A具有稳定信息保持特性的功能，其包括电阻值大于离子源层22B的电阻值的材料。对于电阻变化层22A的组成材料，例如，优选地，使用包含诸如Gd(钆)等稀土元素、Al、Mg(镁)、Ta、Si(硅)和Cu中至少一种元素的氧化物或氮化物。
图1、图2A和图2B所示的第二位线2BL用作对应于下部电极21的上部电极，第二位线2BL设置成在与第一位线BL的延伸方向相同的方向上延伸的多条平行的线状电极。与下部电极21相类似，第二位线2BL包括已知的用于半导体工艺的布线材料。
图4表示存储装置1的等效电路图。两个晶体管通过它们之间的位接触电极BC连接到第一位线1BL。字线WL连接到晶体管的栅极，位接触电极BC连接到晶体管的源极和漏极中的一者，存储层22和第二位线2BL经由节点接触电极NC和下部电极21连接到晶体管的源极和漏极中的另一者(见图1、图2A和图2B)。
如图1、图2A和图2B所示，在与基板11的表面平行的平面内，下部电极21的设置位置为在靠近位接触电极BC的方向上从节点接触电极NC的正上方偏移。各第二位线2BL叠加到与第一位线1BL两侧的节点接触电极NC相连接的下部电极21。由此，在存储装置1中，能够实现更高的密度和更大的容量。
图5、图6A和图6B表示下部电极21不偏移而直接设置在节点接触电极NC上的情况。节点接触电极NC不布置成格子图案(lattice pattern)。原因在于，仅在考虑晶体管的布置的情况下在原来不具有第二位线2BL的DRAM中高密度地形成晶体管阵列10，从而在不考虑第二位线2BL的情况下布置节点接触电极NC。因此，如果各第二位线2BL布置成叠加到与第一位线1BL两侧的节点接触电极NC相连接的下部电极21，则第二位线2BL的形状扭曲。另外，相邻的第二位线2BL之间的距离在部分处变得比最小设计规则F窄，从而难以实现。
由于这个原因，可以想到，如图7B所示，将相邻的第二位线2BL之间的距离比最小设计规则F窄的部分加宽至最小设计规则F。然而，在这种情况下，每个晶体管的面积变得大于6F2，从而导致存储装置的附加值降低及成本增加。
另一方面，在本实施例中，如图8B中的箭头A1所示，在与基板11的表面平行的平面内，下部电极在靠近位接触电极BC的方向上从节点接触电极NC的正上方偏移。由此，下部电极21布置成在第一位线1BL附近形成线，从而简化了第二位线2BL的形状。因此，第二位线2BL能够设置成使得每个晶体管具有6F2的面积。期望地，下部电极21的偏移量能够使第二位线2BL在不干扰相邻单元的范围内叠加在下部电极21的整个上表面上。
而且，在存储装置1中，下部电极21与存储层22、第二位线2BL之间的接触部分用作存储元件20，第二位线2BL相对下部电极21没有边界。因此，存在如下问题：器件尺寸由于光刻时的未对准(misalignment)的量而容易变化。然而，图8B所示的第二位线2BL的宽度是最小设计规则F的两倍(2F)，相邻的第二位线2BL之间的距离等于最小设计规则F。因此，相邻的第二位线2BL之间的距离变大，第二位线2BL相对下部电极21设有余量。因此，即使当在光刻时在下部电极21和第二位线2BL之间出现未对准，器件尺寸也几乎不受到影响，能够稳定地批量生产存储装置。
图1、图2A和图2B所示的连接层23设置在节点接触电极NC的上表面与下部电极21的下表面之间，其形状能够吸收节点接触电极NC和下部电极21之间的偏移量。通过增加连接层23，能够在简单结构和制造工艺中以期望的量偏移下部电极21，能够可靠实现下部电极21和节点接触电极NC之间的电连接。
例如，可通过下述方式制造存储装置1。
首先，如图1、图2A和图2B所示，在硅制成的基板11上形成晶体管阵列10，晶体管阵列10包括字线WL、绝缘层12、连接插头13、连接插头14、第一位线1BL、位接触电极BC和节点接触电极NC。
接着，如图2A和图2B所示，在节点接触电极NC上形成连接层23，例如通过氮化钛(TiN)在接触层23上形成下部电极21。于此，如图1、图2A、图2B和图8B所示，在与基板11的表面平行的平面内，下部电极21的设置位置为在靠近位接触电极BC的方向上从节点接触电极NC的正上方偏移。
接下来，例如，通过溅镀(sputtering)形成厚度为1.0nm的钆(Gd)膜。接着，通过使用氧等离子体对钆(Gd)膜进行氧化，来形成由氧化钆(GdOx)制成的电阻变化层材料膜(未图示)。
接着，例如，通过溅镀形成厚度为60nm的由CuZrTeAl制成的离子源层材料膜(未图示)。
在形成电阻变化层材料膜和离子源层材料膜之后，在离子源层材料膜上沉积例如由钨(W)制成的第二位线材料膜。接着，通过等离子刻蚀(plasma etching)等图案化由电阻变化层材料膜、离子源层材料膜和第二位线材料膜形成的层叠膜，由此，形成第二位线2BL以及包括电阻变化层22A和离子源层22B的存储层22。除等离子刻蚀之外，离子研磨(ion milling)、RIE(反应离子刻蚀)等已知方法也可用于图案化。接着，对层叠膜进行热处理。以此方式，完成了图1、图2A和图2B所示的存储装置1。
在存储装置1中，例如，第一位线1BL和第二位线2BL两者的电位互补地变化成Vc或GND，向存储元件20的下部电极21与第二位线2BL之间施加来自电源(脉冲施加构件，未图示)的电压+Vc或-Vc，存储层22的电特性(例如电阻值)发生变化，由此进行信息的写入、擦除和读取。下文将具体说明它们的操作。
首先，向存储元件20施加正电压，使得例如第二位线2BL处于正电位，而下部电极21一侧处于负电位。由此，在存储层22中，例如，从离子源层22B离子导出Cu和/或Zr的阳离子，阳离子在下部电极21侧与电子结合并沉积，于是在下部电极21与电阻变化层22A之间的界面上形成具有降低至金属状态的低电阻的Zr和/或Cu导电路径(丝)。或者，在电阻变化层22A中形成导电路径。由此，电阻变化层22A的电阻值变小，从而从作为初始状态的高电阻状态转变成低电阻状态。
接着，即使移除正电压以消除施加在存储元件20的电压，仍保持低电阻状态。即，信息已被写入。在本实施例用于仅进行一次写入的存储装置(即，所谓的PROM(可编程只读存储器))的情况下，仅通过上述记录过程就完成了记录。
另一方面，对于能够擦除的存储装置(即，RAM(随机存取存储器)、EEPROM(电可擦除可编程只读存储器)等)的应用，需要擦除过程。在擦除过程中，向存储元件20施加负电压，使得例如第二位线2BL处于负电位，而下部电极21一侧处于正电位。由此，电阻变化层22A内已形成的导电路径的Zr和/或Cu受到氧化及离子化，扩散在离子源层22B中，或与Te等结合，形成Cu2Te、CuTe等化合物。接着，Zr和/或Cu导电路径消失或减少，从而电阻值变高。或者，离子源层22B中存在的添加元素Al、Ge等进一步在阳极上形成氧化物膜，从而上述层转变成高电阻状态。
接着，即使移除负电压以消除施加到存储元件20的电压，仍保持高电阻值状态。由此，能够擦除写入信息。通过重复上述过程，可重复地进行存储元件20的信息写入和写入信息的擦除。
另外，例如，在高电阻值状态对应于信息“0”以及低电阻值状态对应于信息“1”的情况下，信息可在信息记录过程中通过施加正电压从“0”变成“1”，并可在信息擦除过程中通过施加负电压从“1”变成“0”。
为了解调记录数据，初始电阻值与记录后的电阻值的比越大越好。注意，当电阻变化层的电阻值太大时，难以进行写入，即难以降低电阻，写入阈值电压太大，因而，期望初始电阻值等于或小于1GΩ。当电阻变化层22A包括稀土元素的氧化物时，能够通过该层的厚度或氧含量来控制该层的电阻值。
写入操作和擦除操作与低电阻和高电阻之间的对应关系取决于定义，在本说明书中，低电阻状态定义为写入状态，而高电阻状态定义为擦除状态。
如上所述，在本实施例中，由于在与基板11的表面平行的平面内，下部电极21的设置位置为在靠近位接触电极BC的方向上从节点接触电极NC正上方偏移，所以第二位线2BL之间的距离能够在不改变晶体管阵列10的高密度布置结构的情况下变宽。因此，降低了晶体管和存储元件20的尺寸，能够在有限的面积内设置多个位，由此，能够实现高容量存储装置1。另外，能够降低每个位的成本。而且，能够实现随机存取，并能够提高存储装置1的性能。
2.变形例1
在上述实施例中，示出了如下情形：在节点接触电极NC和下部电极21之间设置连接层23，连接层23的形状能够吸收节点接触电极NC与下部电极21之间的偏移量。然而，如图9A和图9B所示，连接插头14、节点接触电极NC和下部电极21可从连接插头14起朝下部电极21一侧顺序偏移并堆叠。
3.变形例2
另外，如图10A和图10B所示，节点接触电极NC的直径可大于连接插头14的直径。节点接触电极NC的直径设置成使其能够与连接插头14的上表面和下部电极21的下表面接触。
4.第二实施例
图11表示本发明第二实施例的存储装置1A的平面结构。除下部电极21在与第一位线1BL平行的方向上成直线地布置之外，存储装置1A与第一实施例具有相同的结构、功能和优点，并可以相似的方式制造。
如图12中的箭头A2所示，在与基板11的表面平行的平面内，下部电极21的设置位置为：在靠近位接触电极BC的方向上从节点接触电极NC的正上方偏移，并进一步在与字线WL平行的方向上偏移半个最小设计规则F(F/2)。下部电极21的偏移方向A2与字线WL平行，并每隔一列变为反向。在这个结构中，下部电极21以一定的余量处于第二位线2BL的下方。因此，即使在图案化第二位线2BL时出现未对准，仍不影响器件特性。注意，图12所示的第二位线2BL的宽度是最小设计规则F的两倍(2F)，且相邻的第二位线2BL之间的距离等于最小设计规则F，然而，如果第二位线2BL的宽度在可补偿叠加偏移的范围内变窄，则相邻的第二位线2BL之间的距离可变宽，可降低加工失败的出现频率。例如，如图11所示，第二位线2BL的宽度可设置成最小设计规则F的1.5倍(1.5F)，相邻的第二位线2BL之间的距离可设置成最小设计规则F的1.5倍(1.5F)。
第三至第六实施例
在上述第一和第二实施例中，说明了第一位线1BL和第二位线2BL一对一关系的情况。在下文中，第三至第六实施例涉及第一位线1BL和第二位线2BL之间的对应关系变化的示例。
5.第三实施例
图13表示本发明第三实施例的存储装置1B的平面结构，图14表示存储装置1B的等效电路图。在存储装置1B中，相邻的两个第一位线1BL相关的下部电极21共用一个第二位线2BL。换句话说，第一位线1BL的右侧相关的下部电极21与该第一位线1BL的左侧相关的下部电极21设置在不同第二位线2BL的下方。除此之外，存储装置1B与第一实施例具有相同的结构、功能和优点，并可以相似的方式制造。
在本实施例中，各第二位线2BL叠加在如下下部电极21上，即，这些下部电极21与处于相邻的两个第一位线1BL之间的节点接触电极NC相连接。换句话说，与相邻的两个第一位线1BL中的左边第一位线1BL的右侧处的节点接触电极NC相连接的下部电极21和与右边第一位线1BL的左侧处的节点接触电极NC相连接的下部电极21设置在相同第二位线2BL的下方。由此，在不偏移下部电极21的位置的情况下，简化了第二位线2BL的形状。因此，第二位线2BL能够设置成使得每个晶体管的面积为6F2。
存储装置1B的操作与第一实施例的操作相同。
6.第四实施例
图15表示本发明第四实施例的存储装置1C的平面结构。在存储装置1C中，与处于相邻的两个第一位线1BL之间的节点接触电极NC相连接的下部电极21在与第一位线1BL平行的方向上成直线地布置。除此之外，存储装置1C与第三实施例具有相同的结构、功能和优点，并可以相似的方式制造。
如图16中的箭头A3所示，在与基板11的表面平行的平面内，下部电极21的设置位置在与字线WL平行的方向偏移半个最小设计规则F(F/2)。下部电极21的偏移方向A3与字线WL平行，并每隔一列变为反向。在该结构中，下部电极21以一定余量处于第二位线2BL的下方。于是，即使在图案化第二位线2BL时出现未对准，仍不影响器件特性。注意，图16所示的第二位线2BL的宽度是最小设计规则F的两倍(2F)，相邻的第二位线2BL之间的距离等于最小设计规则F，然而，如果第二位线2BL的宽度在可补偿未对准的范围内变窄，则相邻的第二位线2BL之间的距离可变宽，可降低加工失败的出现频率。例如，如图15所示，第二位线2BL的宽度可设置成最小设计规则F的1.5倍(1.5F)，相邻的第二位线2BL之间的距离可设置成最小设计规则F的1.5倍(1.5F)。
下部电极21、节点接触电极NC和连接插头14的结构与第一实施例或变形例1和2的结构相同。
7.第五实施例
图17表示本发明第五实施例的存储装置1D的平面结构，图18表示存储装置1D的等效电路图。除向每两个第一位线1BL相关的下部电极21设置一个第二位线2BL之外，存储装置1D与第一实施例具有相同的结构、功能和优点，并可以相似的方式制造。
在本实施例中，各第二位线2BL叠加在如下下部电极21上，即，这些下部电极21与处于三个相邻的第一位线1BL之中两端的第一位线1BL之间的节点接触电极NC相连接。换句话说，对于三个相邻的第一位线1BL，与中间第一位线1BL两侧处的节点接触电极NC相连接的下部电极21、与左边第一位线1BL右侧处的节点接触电极NC相连接的下部电极21、以及与右边第一位线1BL左侧处的节点接触电极NC相连接的下部电极21设置在相同的第二位线2BL下方。由此，在不偏移下部电极21的位置的情况下简化了第二位线2BL的形状。因此，第二位线2BL可设置成使得每个晶体管的面积为6F2。另外，第二位线2BL的宽度变宽，加工变得容易，从而可降低加工失败的发生频率。
在存储装置1D中，当仅向任意一个存储元件20施加电压时，需要使附近的第一位线1BL的电位与第二位线2BL的电位相等，使得电压没有施加到其它存储元件20。在下文中，将说明各个情况。注意，下文提到的第一位线1BL和第二位线2BL之外的其它线设定成地(GND)电位。
首先，当与左边第一位线1BL相连接的存储元件20的电阻变低时，第二位线2BL和中间第一位线1BL设置成+V，此时，对应的字线WL被激活。当电阻变高时，左边第一位线1BL设置成+V，此时，对应的字线WL被激活。
接下来，当与中间第一位线1BL的左侧相连接的存储元件20的电阻变低时，第二位线2BL和右边第一位线1BL设置成+V，此时，对应的字线WL被激活。当电阻变高时，中间第一位线1BL设置成+V，此时，对应的字线WL被激活。
当与中间第一位线1BL的右侧相连接的存储元件20的电阻变低时，第二位线2BL和左边第一位线1BL设置成+V，此时，对应的字线WL被激活。当电阻变高时，中间第一位线1BL设置成+V，此时，对应的字线WL被激活。
当与右边第一位线1BL相连接的存储元件20的电阻变低时，第二位线2BL和中间第一位线1BL设置成+V，此时，对应的字线WL被激活。当电阻变高时，右边第一位线1BL设置成+V，此时，对应的字线WL被激活。
即，在本实施例中，通过将其它存储元件20(其与所选择的存储元件20共用字线WL和第二位线2BL)的下部电极21相关的第一位线1BL设定成与所共用的第二位线2BL具有相同的电位，来改变所选择的存储元件20的电阻值。除此之外，本实施例的存储装置1D的驱动方法与第一实施例的驱动方法相同。
8.第六实施例
图19表示本发明第六实施例的存储装置1E的平面结构。在存储装置1E中，与处于三个相邻第一位线1BL之中两端的第一位线1BL之间的节点接触电极NC相连接的下部电极21在与第一位线1BL平行的方向上成两直线地布置。除此之外，存储装置1E与第五实施例具有相同的结构、功能和优点，并可以相似的方式制造。
如图20中的箭头A3所示，在与基板11的表面平行的平面内，下部电极21的设置位置在与字线WL平行的方向上偏移。下部电极21的偏移方向A3与字线WL平行，并每隔一列变为反向。在该结构中，下部电极21以一定余量处于第二位线2BL的下方。因此，即使在图案化第二位线2BL时出现未对准，仍不影响器件特性。另外，相邻的第二位线2BL之间的距离变宽，从而可降低加工失败的发生频率。注意，图20所示的第二位线2BL的宽度是最小设计规则F的四倍(4F)，相邻第二位线2BL之间的距离是最小设计规则F的两倍(2F)。
下部电极21、节点接触电极NC和连接插头14的结构与第一实施例或变形例1和2的结构相同。
9.第七实施例
图21表示本发明第七实施例的存储装置1的存储元件20A的结构。除存储元件20A包括相变存储器(Phase Change Memory，PCM)之外，存储装置1与第一实施例具有相同的结构、功能和优点，并可以相似的方式制造。因而，使用相同的附图标记说明对应的元件。
存储元件20A是在下部电极21和第二位线2BL之间具有由GeSbTe合金(例如，Ge2Sb3Te5)制成的存储层24的PCM。在存储层24中，通过电流施加，在晶体状态和非晶体状态(非晶态)之间产生相变，电阻值随着相变可逆地变化。
在存储装置1中，第一位线1BL和第二位线2BL两者的电位互补地变成Vc或GND，向存储元件20的下部电极21与第二位线2BL之间施加来自电源(脉冲施加构件，未图示)的电压+Vc或-Vc，存储层24从具有高电阻的非晶体状态变化成具有低电阻的晶体状态(或从具有低电阻的晶体状态变化成具有高电阻的非晶体状态)。通过重复上述过程，可重复地进行存储元件20A的信息写入和写入信息的擦除。
10.第八实施例
图22表示本发明第八实施例的存储装置1的存储元件20B的结构。除存储元件20B包括电阻随机存取存储器(Resistive Random AccessMemory，ReRAM)之外，存储装置1与第一实施例具有相同的结构、功能和优点，并可以相似的方式制造。因而，使用相同的附图标记说明对应的元件。
存储元件20B是在下部电极21和第二位线2BL之间具有由氧化物(例如，NiO、TiO2、PrCaMnO3等)制成的存储层25的ReRAM，存储元件20B的电阻值由于向氧化物施加电压而可逆地变化。
在存储装置1中，第一位线1BL和第二位线2BL两者的电位互补地变成Vc或GND，向存储元件20B的下部电极21与第二位线2BL之间施加来自电源(脉冲施加构件，未图示)的电压+Vc或-Vc，存储层25从高电阻状态变化成低电阻状态(或从低电阻状态变化成高电阻状态)。通过重复上述过程，可重复地进行存储元件20B的信息写入和写入信息的擦除。
如上所述，参照实施例说明了本发明，然而，本发明不限于上述实施例，而可作出各类变形。
例如，不限于上述实施例中说明的各个层的材料、或沉积方法和沉积条件，也可使用其它材料或其它沉积方法。例如，在第一实施例中，可将例如钛(Ti)、铪(Hf)、钒(V)、铌(Nb)、钽(Ta)、铬(Cr)、钼(Mo)或钨(W)等其它过渡金属元素添加到离子源层22B。另外，除铜(Cu)、银(Ag)或锌(Zn)之外，也可添加镍(Ni)等。
另外，例如，在实施例中，通过具体列举说明了存储元件20、20A、20B和存储装置1、1A-1E的结构，然而，不必设置所有的层，或者可进一步设置其它层。
本领域技术人员应当理解，依据设计要求和其它因素，可以在本发明所附的权利要求及其等同物的范围内进行各种修改、组合、次组合及改变。

Claims (16)

1.一种存储装置，其包括：
晶体管阵列，其具有多个晶体管；及
多个存储元件，对于所述多个晶体管中的每个晶体管设有一个所述存储元件，
所述晶体管阵列包括：
基板，所述多个晶体管的扩散层处于所述基板的表面上，
多个平行的字线，其处于所述基板上，
多个平行的第一位线，其在与所述字线垂直的方向上设置，
位接触电极，其设置在相邻的两个所述字线之间，并连接所述第一位线和所述扩散层，
节点接触电极，其设置在中间夹有所述位接触电极的两个相邻所述字线之中各字线的与所述位接触电极相反的一侧，所述节点接触电极连接到所述扩散层，
所述多个存储元件具有：
下部电极，其连接到所述节点接触电极，并相对各所述多个存储元件设置，所述下部电极的设置位置为，在与所述基板的所述表面平行的平面内，在靠近所述位接触电极的方向上从所述节点接触电极正上方偏移，
存储层，其设置在所述下部电极上，且其电阻值由于电压施加而可逆地变化，
多个平行的第二位线，其在所述存储层上在与所述第一位线的延伸方向相同的方向上延伸，
其中，各所述第二位线叠加在与所述第一位线两侧处的所述节点接触电极相连接的所述下部电极上。
2.如权利要求1所述的存储装置，其中，与所述第一位线的两侧处的所述节点接触电极相连接的所述下部电极在与所述第一位线平行的方向上成直线地布置。
3.如权利要求1或2所述的存储装置，其中，在所述节点接触电极与所述下部电极之间设置有连接层，所述连接层的形状能吸收所述节点接触电极与所述下部电极之间的偏移量。
4.如权利要求1或2所述的存储装置，其中，在所述节点接触电极与所述扩散层之间设置有连接插头，所述节点接触电极的直径大于所述连接插头的直径。
5.如权利要求1或2所述的存储装置，其中，在所述节点接触电极与所述扩散层之间设置有连接插头，所述连接插头、所述节点接触电极和所述下部电极从所述连接插头起朝向所述下部电极顺序偏移并堆叠。
6.一种存储装置，其包括：
晶体管阵列，其具有多个晶体管；及
多个存储元件，对于所述多个晶体管中的每个晶体管设有一个所述存储元件，
所述晶体管阵列包括：
基板，所述多个晶体管的扩散层处于所述基板的表面上，
多个平行的字线，其处于所述基板上，
多个平行的第一位线，其在与所述字线垂直的方向上设置，
位接触电极，其设置在相邻的两个所述字线之间，并连接所述第一位线和所述扩散层，
节点接触电极，其设置在中间夹有所述位接触电极的两个相邻所述字线之中各字线的与所述位接触电极相反的一侧，所述节点接触电极连接到所述扩散层，
所述多个存储元件具有：
下部电极，其连接到所述节点接触电极，并相对各所述多个存储元件设置，
存储层，其设置在所述下部电极上，且其电阻值由于电压施加而可逆地变化，
多个平行的第二位线，其在所述存储层上在与所述第一位线的延伸方向相同的方向上延伸，
其中，各所述第二位线叠加在与处于相邻的两个所述第一位线之间的所述节点接触电极相连接的所述下部电极上。
7.如权利要求6所述的存储装置，其中，与处于相邻的两个所述第一位线之间的所述节点接触电极相连接的所述下部电极的设置在如下位置并在与所述第一位线平行的方向上成直线地布置，所述位置为，在与所述基板的所述表面平行的平面内在与所述字线平行的方向上偏移。
8.如权利要求7所述的存储装置，其中，在所述节点接触电极与所述下部电极之间设置有连接层，所述连接层的形状能吸收所述节点接触电极与所述下部电极之间的偏移量。
9.如权利要求7所述的存储装置，其中，在所述节点接触电极与所述扩散层之间设置有连接插头，所述节点接触电极的直径大于所述连接插头的直径。
10.如权利要求7所述的存储装置，其中，在所述节点接触电极与所述扩散层之间设置有连接插头，所述连接插头、所述节点接触电极和所述下部电极从所述连接插头起朝向所述下部电极顺序偏移并堆叠。
11.一种存储装置，其包括：
晶体管阵列，其具有多个晶体管；及
多个存储元件，对于所述多个晶体管中的每个晶体管设有一个所述存储元件，
所述晶体管阵列包括：
基板，所述多个晶体管的扩散层处于所述基板的表面上，
多个平行的字线，其处于所述基板上，
多个平行的第一位线，其在与所述字线垂直的方向上设置，
位接触电极，其设置在相邻的两个所述字线之间，并连接所述第一位线和所述扩散层，
节点接触电极，其设置在中间夹有所述位接触电极的两个相邻所述字线之中各字线的与所述位接触电极相反的一侧，所述节点接触电极连接到所述扩散层，
所述多个存储元件具有：
下部电极，其连接到所述节点接触电极，并相对各所述多个存储元件设置，
存储层，其设置在所述下部电极上，且其电阻值由于电压施加而可逆地变化，
多个平行的第二位线，其在所述存储层上在与所述第一位线的延伸方向相同的方向上延伸，
其中，各所述第二位线叠加在与处于三个相邻所述第一位线之中两端的第一位线之间的所述节点接触电极相连接的所述下部电极上。
12.如权利要求11所述的存储装置，其中，与处于三个相邻所述第一位线之中两端的第一位线之间的所述节点接触电极相连接的所述下部电极设置在如下位置，并在与所述第一位线平行的方向上成两直线地布置，所述位置为，在与所述基板的所述表面平行的平面内在与所述字线平行的方向上偏移。
13.如权利要求11或12所述的存储装置，其中，通过将与所选择的所述存储元件共用所述字线和所述第二位线的其它存储元件的所述下部电极相关的所述第一位线设定成与所共用的所述第二位线具有相同的电位，来改变所选择的存储元件的电阻值。
14.如权利要求13所述的存储装置，其中，在所述节点接触电极与所述下部电极之间设置有连接层，所述连接层的形状能吸收所述节点接触电极与所述下部电极之间的偏移量。
15.如权利要求13所述的存储装置，其中，在所述节点接触电极与所述扩散层之间设置有连接插头，所述节点接触电极的直径大于所述连接插头的直径。
16.如权利要求13所述的存储装置，其中，在所述节点接触电极与所述扩散层之间设置有连接插头，所述连接插头、所述节点接触电极和所述下部电极从所述连接插头起朝向所述下部电极顺序偏移并堆叠。
CN201110353443.5A 2010-11-19 2011-11-09 存储装置 Expired - Fee Related CN102479538B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010259379A JP5621541B2 (ja) 2010-11-19 2010-11-19 記憶装置
JP2010-259379 2010-11-19

Publications (2)

Publication Number Publication Date
CN102479538A true CN102479538A (zh) 2012-05-30
CN102479538B CN102479538B (zh) 2016-08-03

Family

ID=46064256

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110353443.5A Expired - Fee Related CN102479538B (zh) 2010-11-19 2011-11-09 存储装置

Country Status (5)

Country Link
US (1) US8559210B2 (zh)
JP (1) JP5621541B2 (zh)
KR (1) KR20120054512A (zh)
CN (1) CN102479538B (zh)
TW (1) TWI456741B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5677187B2 (ja) 2011-05-09 2015-02-25 株式会社東芝 半導体記憶装置
JP5831687B2 (ja) * 2011-07-22 2015-12-09 ソニー株式会社 記憶装置およびその製造方法
KR102098244B1 (ko) * 2014-02-04 2020-04-07 삼성전자 주식회사 자기 메모리 소자
JP2016072538A (ja) 2014-09-30 2016-05-09 株式会社東芝 記憶装置及びその製造方法
EP3507805A4 (en) 2016-08-31 2020-06-03 Micron Technology, Inc. DEVICES AND METHOD WITH FERROELECTRIC MEMORY AND FOR OPERATING FERROELECTRIC MEMORY
KR102471157B1 (ko) * 2017-11-09 2022-11-25 삼성전자주식회사 메모리 소자
US20220067259A1 (en) * 2020-08-31 2022-03-03 Taiwan Semiconductor Manufacturing Company Ltd. Structure and method of non-rectangular cell in semiconductor device
US20240023345A1 (en) * 2022-07-18 2024-01-18 Globalfoundries U.S. Inc. Resistive memory element arrays with shared electrode strips

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005076355A1 (ja) * 2004-02-06 2005-08-18 Renesas Technology Corp. 記憶装置
CN101055871A (zh) * 2006-04-13 2007-10-17 尔必达存储器股份有限公司 半导体存储器件
US20100171160A1 (en) * 2009-01-07 2010-07-08 Nec Electronics Corporation Semiconductor memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004040006A (ja) * 2002-07-08 2004-02-05 Sony Corp 磁気メモリ装置およびその製造方法
JP2005064050A (ja) * 2003-08-14 2005-03-10 Toshiba Corp 半導体記憶装置及びそのデータ書き込み方法
US7859896B2 (en) * 2006-02-02 2010-12-28 Renesas Electronics Corporation Semiconductor device
US7858468B2 (en) * 2008-10-30 2010-12-28 Micron Technology, Inc. Memory devices and formation methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005076355A1 (ja) * 2004-02-06 2005-08-18 Renesas Technology Corp. 記憶装置
CN101055871A (zh) * 2006-04-13 2007-10-17 尔必达存储器股份有限公司 半导体存储器件
US20100171160A1 (en) * 2009-01-07 2010-07-08 Nec Electronics Corporation Semiconductor memory

Also Published As

Publication number Publication date
TWI456741B (zh) 2014-10-11
US20120127778A1 (en) 2012-05-24
TW201222793A (en) 2012-06-01
JP2012114118A (ja) 2012-06-14
CN102479538B (zh) 2016-08-03
US8559210B2 (en) 2013-10-15
KR20120054512A (ko) 2012-05-30
JP5621541B2 (ja) 2014-11-12

Similar Documents

Publication Publication Date Title
CN102479538A (zh) 存储装置
US8450709B2 (en) Nonvolatile resistance change device
JP4830275B2 (ja) 記憶素子
EP1908110B1 (en) Nonvolatile memory cell comprising switchable resistor and transistor
US10056432B2 (en) Self-rectifying RRAM cell structure having two resistive switching layers with different bandgaps and RRAM 3D crossbar array architecture
US8415661B2 (en) Methods of self-aligned growth of chalcogenide memory access device
US7692957B2 (en) Phase change memory device with ensured sensing margin and method of manufacturing the same
US20070139987A1 (en) Storage element and storage apparatus
US8445880B2 (en) Phase change memory device having bit-line discharge block and method of fabricating the same
JP2013505581A (ja) 低コンタクト抵抗を有する３次元ポリシリコンダイオードおよびその形成方法
KR102040329B1 (ko) 기억 소자 및 그 제조 방법 및 기억 장치
US9058978B2 (en) Memory device and method of manufacturing the same
US20110233511A1 (en) Nonvolatile memory element and manufacturing method thereof
US9865809B2 (en) Nonvolatile resistance change element
US11127793B2 (en) Manufacturing methods of three-dimensional vertical memory
JP2013162086A (ja) 不揮発性抵抗変化素子
JP5348108B2 (ja) 記憶素子
CN117524273A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160803

Termination date: 20211109

CF01 Termination of patent right due to non-payment of annual fee