TWI642143B - 電阻式隨機存取記憶體裝置及其製造方法 - Google Patents

電阻式隨機存取記憶體裝置及其製造方法 Download PDF

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林昱佑
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Abstract

一種電阻式隨機存取記憶體裝置，包括一第一介電層、一第一導電連接結構、及一電阻式隨機存取記憶體單元。第一介電層配置於一基板上且覆蓋位於基板上的一閘極氧化物結構。第一導電連接結構配置於基板上且穿過第一介電層。電阻式隨機存取記憶體單元配置於第一導電連接結構上。第一介電層包括一第一絕緣層及一停止層。第一絕緣層配置於基板上。停止層配置於第一絕緣層上且接觸於閘極氧化物結構的頂表面。停止層是一氫控制層。

Description

電阻式隨機存取記憶體裝置及其製造方法
本揭露一般是有關於一種電阻式隨機存取記憶體裝置，且特別是有關於一種包括停止層的電阻式隨機存取記憶體裝置。
電阻式隨機存取記憶體(Resistive random-access memory,ReRAM)是一種具有稱作「憶阻器(memristor)」(記憶體電阻的縮寫)之元件的記憶體。電阻式隨機存取記憶體的電阻隨著所施加的不同電壓而改變。電阻式隨機存取記憶體裝置則藉由改變憶阻器之電阻來作用，以儲存資料。
在製造電阻式隨機存取記憶體裝置的期間，可進行迴焊製程(soldering reflow process)，然由於製程過程中的高溫，可能造成電阻式隨機存取記憶體裝置之資料保存上的損失。因此，目前仍須開發一種防止電阻式隨機存取記憶體裝置之資料保存損失的方法，並製造出具有優異結構可靠度的電阻式隨機存取記憶體裝置。
本揭露係有關於一種電阻式隨機存取記憶體裝置及其製造方法。此電阻式隨機存取記憶體裝置具有一停止層，停止層具有 較低的氫含量，使得電阻式隨機存取記憶體裝置在進行高溫製程(例如是迴焊製程)之後能夠具有較低的資料保存損失，並改善電阻式隨機存取記憶體裝置之可靠度。
根據一實施例，本揭露提供一種電阻式隨機存取記憶體。電阻式隨機存取記憶體裝置包括一第一介電層、一第一導電連接結構、及一電阻式隨機存取記憶體單元。第一介電層配置於一基板上且覆蓋位於基板上的一閘極氧化物結構。第一導電連接結構配置於基板上且穿過第一介電層。電阻式隨機存取記憶體單元配置於第一導電連接結構上。第一介電層包括一第一絕緣層及一停止層。第一絕緣層配置於基板上。停止層配置於第一絕緣層上且接觸於閘極氧化物結構的頂表面。停止層是一氫控制層。
根據一實施例，本揭露提供一種電阻式隨機存取記憶體裝置的製造方法。製造方法包括下列步驟。首先，形成一第一介電層於一基板上且覆蓋基板上之閘極氧化物層。第一介電層的形成包括形成一第一絕緣層於基板上，以及形成一停止層於第一絕緣層上且接觸閘極氧化物層之一頂表面，其中停止層是一氫控制層。接著，形成一第一導電連接結構於基板上且穿過第一介電層。此後，形成一電阻式隨機存取記憶體單元於第一導電連接結構上。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧電阻式隨機存取記憶體裝置
100‧‧‧基板
101‧‧‧初步結構
110‧‧‧井
112‧‧‧輕微摻雜汲極
120‧‧‧閘極氧化物結構
120a‧‧‧頂表面
122‧‧‧氧化物層
124‧‧‧閘極材料層
126‧‧‧間隙物
130‧‧‧場氧化物層
200‧‧‧第一介電層
210‧‧‧第一絕緣層
220‧‧‧停止層
230‧‧‧第二絕緣層
240‧‧‧第三絕緣層
250‧‧‧電阻式隨機存取記憶體單元
252‧‧‧第二開口
254‧‧‧底電極
256‧‧‧電阻轉換層
258‧‧‧頂電極
260‧‧‧第一導電連接結構
260S‧‧‧裂縫
262‧‧‧第一開口
300‧‧‧第二介電層
360‧‧‧第二導電連接結構
400‧‧‧第三介電層
460‧‧‧第三導電連接結構
500‧‧‧隔離層
2541‧‧‧第一底部電極層
2542‧‧‧第二底部電極層
2601‧‧‧第一導電連接層
2602‧‧‧第二導電連接層
B‧‧‧方塊
M1‧‧‧第一金屬層
M2‧‧‧第二金屬層
M3‧‧‧第三金屬層
R1、R2、T1、T2‧‧‧線
第1圖繪示根據本揭露之一實施例的電阻式隨機存取記憶體裝置的剖面圖。
第2至12圖繪示根據本揭露一實施例之製造電阻式隨機存取記憶體裝置的剖面圖。
第13A圖繪示根據本揭露之一比較例的電阻式隨機存取記憶體裝置的資料保存能力的示意圖。
第13B圖繪示根據本揭露之一實施例的電阻式隨機存取記憶體裝置的資料保存能力的示意圖。
本揭露之實施例係用於說明一種電阻式隨機存取式記憶體裝置及其製造方法。此種電阻式隨機存取式記憶體裝置及其製造方法提供一種具有停止層的電阻式隨機存取記憶體裝置，停止層具有較低的氫(hydrogen)含量，使得電阻式隨機存取記憶體裝置在受到高溫製程(例如迴焊製程)之後能夠具有較低的資料保存損失，並改善電阻式隨機存取記憶體裝置之可靠度。
以下係參照所附圖式敘述本揭露提出之其中多個實施態樣，以描述相關構型與製造方法。相關的結構細節例如相關層別和空間配置等內容如下面實施例內容所述。然而，本揭露並非僅限於所述態樣，本揭露並非顯示出所有可能的實施例。實施例中相同或類似的標號係用以標示相同或類似之部分。再者，未於本揭露提出的其他 實施態樣也可能可以應用。相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構加以變化與修飾，以符合實際應用所需。而圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
再者，說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞，以修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。
第1圖繪示根據本揭露之一實施例的電阻式隨機存取記憶體裝置的剖面圖。
請參照第1圖，電阻式隨機存取記憶體裝置10包括一第一介電層200(例如是層間介電質(inter-layer dielectric(ILD))、一導電連接結構260、及一電阻式隨機存取記憶體單元250。第一介電層200配置於基板100上。第一導電連接結構260配置於基板100上且穿過第一介電層200。電阻式隨機存取記憶體單元250配置於第一導電連接結構260上。
在一些實施例中，基板100可由含矽氧化物或其他適合用於基板的材料所形成。井110可形成於基板100中。井110可以是一P型摻雜井或一N型摻雜井，且可以是一源極或一汲極。閘極氧化物結構120可形成於基板100上。閘極氧化物結構120可包括一氧化物層122 及一閘極材料層124。閘極材料層124可由多晶矽所形成。間隙物(spacer)126可形成於閘極氧化物結構120的側壁上。場氧化物層130可形成於基板100上。
在一實施例中，第一介電層200可包括一第一絕緣層210及一停止層220。第一絕緣層210配置於基板100上。停止層220配置於第一絕緣層210上且接觸於閘極氧化物結構120的一頂表面120a。其中，停止層220是一氫控制層，亦即是氫的比例小於7%的一少氫層、厚度小於400埃(angstrom)的一減薄層、或氫的比例小於7%且厚度小於400埃的一減氫層。停止層220的氫含量可藉由降低施加於停止層220之氫的量所控制，或藉由降低停止層220之厚度所控制。
在本揭露中，氫的比例皆以成分百分比(composition percentage)表示，且氫的比例可以藉由薄層分析法(thin film analysis)所量測，其中薄層分析法可以是拉賽福背向散射法(Rutherford Backscattering Spectrometer,RBS)、低能X-射線發射光譜法(low energy electron induced X-ray emission Spectrometry,LEXES)、X-射線光電子光譜法(X-ray photoelectron spectroscopy,XPS)、歐傑電子能譜法(Auger Electron Spectroscopy,AES)、二次離子質譜法(Secondary-Ion Mass Spectrometer,SIMS)、傅立葉紅外光譜(Fourier transform infrared spectrometer,FTIR)和拉曼光譜(Raman Spectroscopy)等等。
在一些實施例中，第一絕緣層210可由未摻雜的矽玻璃(Undoped Silicate Glass，USG)所形成。第一絕緣層210的厚度可以是100埃。
在一些實施例中，停止層220可形成為一少氫層，氫的比例是小於7%(例如是0%、2%、4%或6%)。停止層220(例如是少氫層)亦可以不含有氫。停止層220(例如是少氫層)的厚度範圍可以是400埃至1000埃。在一實施例中，停止層220(例如是少氫層)的厚度可以是450埃。
在一些實施例中，停止層220可形成為一減薄層，厚度的範圍是25埃至400埃，且氫的比例的範圍是7%至30%。在減少停止層220的厚度之後，停止層220的氫含量亦可降低。
在一些實施例中，停止層220可形成為一減氫層，氫的比例小於7%(例如是0%、2%、4%或6%)。停止層220(例如是減氫層)可以是不含有氫。停止層220(例如是減氫層)的厚度範圍可以是100埃至350埃。
在一些實施例中，當停止層220是形成為少氫層或減氫層時，停止層220可包括選自於由多晶矽(poly-silicon)、非晶矽(amorphous silicon)、氮氧化矽(silicon oxynitride,SiON)、硬氧化矽(robust silicon oxide)、氮化矽(silicon nitride,SiN)、及高介電材料(high-k material)所組成之群阻的一材料。高介電材料可以是氧化鉿(hafnium oxide,HfO2)、氧化鋁(Aluminum oxide,Al2O3)、或氧化鉭(Tantalum oxide,Ta2O5)。硬氧化矽可以是硬度較高的氧化物，例如 是熱氧化物(thermal oxide)或四乙氧基矽烷(tetraethoxysilane，TEOS)。
在一些實施例中，當停止層220是形成為減薄層時，停止層220可包括氮化矽(SiN)。
由於停止層220可形成為一氫控制層，亦即是形成為少氫層、減薄層或減氫層，本揭露中停止層220之氫含量係小於比較例中氫的比例等於或大於7%且厚度大於400埃的停止層。停止層可用於在接觸蝕刻(例如是形成導電連接結構之蝕刻)的期間防止源極/汲極表面上的凹陷問題(recess issue)。然而，若停止層具有較高的氫含量(例如是氫的比例等於或大於7%且厚度大於400埃)，在受到高溫製程(例如是迴焊製程)之後，電阻式隨機存取記憶體裝置的資料保存能力恐遭受不良影響。本揭露之電阻式隨機存取記憶體裝置具備改良過的停止層220，藉由形成一少氫層(例如是氫的比例小於7%之少氫層、厚度小於400埃之減薄層、或氫的比例小於7%且厚度小於400埃之減氫層)，使停止層220的氫含量降低。如此一來，停止層220中較低的氫含量可明顯降低電阻式隨機存取記憶體裝置於高溫製程(例如是迴焊製程)之後之資料保存上的損失，並可改善電阻式隨機存取記憶體裝置的可靠度。
在一些實施例中，第一導電連接結構260可包括選自於鎢(W)及氮化鈦(TiN)所組成之群組的一材料。
在一些實施例中，電阻式隨機存取記憶體單元250可包括一底電極254、一電阻轉換層256、及一頂電極258。底電極254配置 於第一導電連接結構260上。電阻轉換層256配置於底電極254上。頂電極258配置於電阻轉換層256上。如同第12圖中所繪示。
在一些實施例中，底電極254可包括選自於由氮化鈦(TiN)、鎢(W)、鉭(Ta)、鉿(Hf)所組成之群組之材料。電阻轉換層256可包括選自於由氮化鈦(TiN)、氧化鎢(WOX)、氧化鉭(Ta2O5)、氧化鉿(HfO2)、及二氧化矽(SiO2)所組成之群組的材料。電阻轉換層256的材料並不限定於此，而可以是任何其他適於作為電阻式隨機存取記憶體裝置之電阻轉換層的材料。底電極254及第一導電連接結構260可包括相同的材料。
在一些實施例中，底電極254可形成於第一介電層200之頂表面之上且接觸第一導電連接結構260。
在一些實施例中，底電極254可形成於第一介電層200之頂表面之下且接觸第一導電連接結構260。
在一些實施例中，底電極254及頂電極256可以是單層結構或多層結構。例如，底電極254可以是由鎢(W)及氮化鈦(TiN)所形成的雙層結構。或者，底電極254可以是由鉿(Hf)所形成的單層結構。頂電極256可以是由氮化鈦(TiN)及鈦(Ti)所形成的雙層結構。
在一些實施例中，第一介電層200可包括第二絕緣層230及第三絕緣層240。第二絕緣層230配置於停止層220上。第三絕緣層240配置於第二絕緣層230上。第二絕緣層230可由磷摻雜的矽玻璃(phosphosilicate glass(PSG)所形成，且厚度可為5500埃。第三絕緣層240可由四乙氧基矽烷(TEOS)所形成，且厚度可為2000埃。
在一些實施例中，電阻式隨機存取記憶體裝置10可包括一第一金屬層M1、一第二介電層300(例如是金屬間介電質層(inter-metal dielectric layer,IMD layer)、一第二導電連接結構360、一第二金屬層M2、一第三介電層400(例如是金屬間介電質層(IMD layer)、一第三導電連接結構460、一第三金屬層M3、及一隔離層500。
第一金屬層M1配置於第一介電層200之上。一第二介電層300配置於第一介電層200上且覆蓋第一金屬層M1。第二導電連接結構360配置於第一金屬層M1上且穿過第二介電層300。第二金屬層M2配置於第二導電連接結構360上。第三介電層400(例如是金屬間介電質層(IMD layer)配置於第二介電層300上且覆蓋第二金屬層M2。第三導電連接結構460配置於第二金屬層M2上且穿過第三介電層400。第三金屬層M3配置於第三導電連接結構460上。隔離層500配置於第三介電層400上且覆蓋第三金屬層M3。
在一些實施例中，第一金屬層M1、第二金屬層M2及第三金屬層M3的材料可以是任何的金屬材料，例如是鋁(Al)、銅(Cu)。第二導電連接結構360及第三導電連接結構460可包括選自於由鎢(W)及氮化鈦(TiN)所組成之群組的一材料。第二介電層300及第三介電層400可包括選自於由未摻雜的矽玻璃(USG)、磷摻雜的矽玻璃(PSG)及四乙氧基矽烷(TEOS)所組成之群組之一材料。隔離層500可由氮化物所形成，可為一保護層(passivation layer)。
在本實施例中，電阻式隨機存取記憶體裝置包括3層介電層及3層金屬層，然本介電層及金屬層的數量並不限於此。在一些 實施例中，介電層的數量可大於或小於3，金屬層的數量亦可大於或小於3。
第2至13圖繪示根據本揭露一實施例之製造電阻式隨機存取記憶體裝置的剖面圖。
請參照第2圖，提供一初步結構101。初步結構101可藉由習知的金氧半導體製程(CMOS process)中之前端製程(front-end process)所形成。初步結構101可包括一基板100、形成於基板100中的一井110、形成於基板100中的一輕微摻雜汲極112、及形成於基板100上的閘極氧化物結構120。閘極氧化物結構120可包括一氧化物層122及一閘極材料層124。閘極材料層124可由多晶矽所形成。間隙物(spacer)(未繪示)可形成於閘極氧化物結構120的側壁上。場氧化物層(未繪示)可形成於基板100上。
請參照第3圖，可藉由一沉積製程(例如是電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition，PECVD)、化學氣相沉積(Chemical Vapor Deposition，CVD))在基板100上形成一第一介電層200(例如是層間介電質(ILD))。第一介電層200之形成可包括藉由一沉積製程依序在基板100之上形成第一絕緣層210、停止層220、第二絕緣層230、第三絕緣層240。停止層220可配置於第一絕緣層210上且接觸於閘極氧化物結構120的頂表面120a。其中，停止層220是一氫控制層，亦即是氫的比例小於7%的一少氫層、厚度小於400埃的一減薄層、或氫的比例小於7%且厚度小於400埃的一減氫層。
在一些實施例中，第一絕緣層210可由未摻雜的矽玻璃所形成。第一絕緣層210的厚度可以是100埃。
在一些實施例中，停止層220可形成為一少氫層，少氫層的氫的比例是小於7%(例如是0%、2%、4%或6%)。停止層220(例如是少氫層)亦可以不含有氫。停止層220(例如是少氫層)的厚度範圍可以是400埃至1000埃。在一實施例中，停止層220的厚度可以是450埃。
在一些實施例中，停止層220可形成為一減薄層，厚度的範圍是25埃至400埃，且氫的比例的範圍是7%至30%。在減少停止層220的厚度之後，停止層220的氫含量亦可降低。
在一些實施例中，停止層220可形成為一減氫層，氫的比例小於7%(例如是0%、2%、4%或6%)。停止層220(例如是減氫層)可以是不含有氫。停止層220(例如是減氫層)的厚度範圍可以是25埃至400埃。
在一些實施例中，當停止層220是形成為少氫層或減氫層時，停止層220可包括選自於由多晶矽(poly-silicon)、非晶矽(amorphous silicon)、氮氧化矽(silicon oxynitride,SiON)、硬氧化矽(robust silicon oxide)、氮化矽(silicon nitride,SiN)、及高介電材料(high-k material)所組成之群阻的一材料。高介電材料可以是氧化鉿(hafnium oxide,HfO2)、氧化鋁(Aluminum oxide,Al2O3)、或氧化鉭(Tantalum oxide,Ta2O5)。硬氧化矽可以是硬度較高的氧化物，例如 是熱氧化物(thermal oxide)或四乙氧基矽烷(tetraethoxysilane，TEOS)。
在一些實施例中，當停止層220是形成為減薄層時，停止層220可包括氮化矽(SiN)。
在一些實施例中，第一導電連接結構260可包括選自於由鈦及氮化鈦所組成之群組的一材料。
在一些實施例中，第二絕緣層230可由磷摻雜的矽玻璃(phosphosilicate glass,PSG)所形成，且厚度可為5500埃。第三絕緣層240可由四乙氧基矽烷(TEOS)所形成，且厚度可為2000埃。
請參照第4圖，藉由一蝕刻製程穿過第一絕緣層210形成一第一開口262於井110之上。第一開口262可並非是藉由單一的蝕刻製程而一次形成。亦即，可進行一第一蝕刻製程並停止於停止層220上，接著可進行一第二蝕刻製程以暴露井110。由於停止層220，可防止蝕刻過程中井110(源極/汲極)之表面上的凹陷問題。
請參照第5圖，形成第一導電連接層2601及第二導電連接層2602於第一介電層200上及第一開口262中。在一實施例中，第一導電連接層2601的材料可以是鈦(Ti)或氮化鈦(TiN)。第二導電連接層2602的材料可以是鎢(W)。
請參照第5及6圖，第6圖繪示第5圖中方塊B的放大圖。第7至12圖繪示根據根據第6圖之後續步驟。
請參照第7圖，藉由化學機械研磨步驟移除一部分的第一導電連接層2601及第二導電連接層2602。亦即，位於第一開口262 之上之第一導電連接層2601及第二導電連接層2602的部分係被完全移除。接著，形成穿過第一介電層200的第一導電連接結構260。
請參照第8圖，藉由一蝕刻製程(例如是回蝕刻製程(etching back process))移除一部分的第一導電連接層2601及第二導電連接層2602，並形成一第二開口252及一裂縫260S。
請參照第9圖，藉由例如是一沉積製程形成一第一底部電極層2541及一第二底部電極層2542於第一介電層200上及第二開口252與裂縫260S中。在一實施例中，第一底部電極層2541的材料可以是鈦(Ti)或氮化鈦(TiN)。第二底部電極層2542的材料可以是鎢(W)。
請參照第10圖，可藉由化學機械研磨製程移除一部分的第一底電極層2541及第二底電極層2542。亦即，位於第二開口252之上之第一底電極層2541及第二底電極層2542的部分是被完全地移除。接著，即形成位於第一導電連接結構260上的底電極254。
請參照第11圖，接著藉由對於底電極254進行氧化製程而形成一電阻轉換層256。在一些實施例中，氧化製程是藉由電漿氧化製程所進行。
請參照第12圖，形成一頂電極258於電阻轉換層256上。頂電極258可覆蓋電阻轉換層256及一部分的第一介電層200。在一些實施例中，頂電極258可由金屬所形成。在一些實施例中，頂電極258可選自於氮化鈦(TiN)、鈦(Ti)、鋁(Al)、銥(Ir)、鉑(Pt)及鎳(Ni)。如此一來，可形成包括底電極254、電阻轉換層256及頂電極258之電阻式隨機存取記憶體單元250於第一導電連接結構260上。
在形成電阻式隨機存取記憶體單元250之後，可形成第一金屬層M1於第一介電層200、第一導電連接結構260及電阻式隨機存取記憶體單元250之上。第二介電層300(例如是金屬間介電質層(IMD layer))可形成於第一介電層200上且覆蓋第一金屬層M1。第二導電連接結構360可形成於第一金屬層M1上且穿過第二介電層300。第二金屬層M2可形成於第二導電連接結構360上。第三介電層400(例如是金屬間介電質層(IMD layer))可形成於第二介電層300上且覆蓋第二金屬層M2。第三導電連接結構460可形成於第二金屬層M2上且穿過第三介電層400。第三金屬層M3可形成於第三導電連接結構460上。一隔離層500可形成於第三介電層400上且覆蓋第三金屬層M3。如此一來，即形成根據本揭露之一實施例的電阻式隨機存取記憶體裝置10，如第1圖所示。
在一些實施例中，第一金屬層M1、第二金屬層M2及第三金屬層M3的材料可以是任何的金屬材料，例如是鋁(Al)、銅(Cu)。第二導電連接結構360及第三導電連接結構460可包括選自於鎢(W)及氮化鈦(TiN)的一材料。第二介電層300及第三介電層400可包括選自於由未摻雜的矽玻璃(USG)、磷摻雜的矽玻璃(PSG)及四乙氧基矽烷(TEOS)所組成之群組之一材料。隔離層500可由氮化物所形成，可為一保護層(passivation layer)。
第13A圖繪示根據本揭露之一比較例的電阻式隨機存取記憶體裝置的資料保存能力的示意圖。第13B圖繪示根據本揭露之一實施例的電阻式隨機存取記憶體裝置的資料保存能力的示意圖。
在第13A圖中，比較例之電阻式隨機存取記憶體裝置具有氫的比例大於7%且厚度大於400埃的停止層。線R1代表重置狀態(reset state)(亦即是高電阻)中電阻式隨機存取記憶體裝置的電阻分布情形。線T1代表比較例之電阻式隨機存取記憶體裝置受到200℃加熱1小時後的電阻分布情形。
在第13B圖中，根據本揭露一實施例之電阻式隨機存取記憶體裝置具有氫含量小於比較例(例如是氫的比例小於7%)的停止層。線R2代表重置狀態(亦即是高電阻)中電阻式隨機存取記憶體裝置的電阻分布情形。線T2代表根據本揭露一實施例之電阻式隨機存取記憶體裝置受到200℃加熱1小時後的電阻分布情形。
請參照第13A及13B圖，根據本揭露一實施例之電阻式隨機存取記憶體裝置的資料保存能力是優於比較例之電阻式隨機存取記憶體裝置的資料保存能力。例如，就1百萬位元中50%之機率而言，線T1由線R1位移一距離D1，線T2由線R2位移一距離D2。距離D1大於距離D2。亦即，將停止層置換為氫含量較低(例如是氫的比例小於7%)的改良過的停止層之後，即使受到一高溫製程(例如是受到200℃加熱1小時)，電阻式隨機存取記憶體由高電阻之重置狀態的電阻的位移量明顯減少，受到高溫製程的資料損失係降低，並大幅改善資料保存能力。
根據上文所述，根據本揭露一實施例之電阻式隨機存取記憶體裝置10包括一停止層220，且停止層220的氫含量相較於氫的比例大於7%且厚度大於400埃之比較例的停止層係減少。因此，本揭露 之電阻式隨機存取記憶體裝置不但能夠避免在形成接觸連接結構之蝕刻製程期間所造成的源極/汲極表面上凹陷的問題，且在高溫製程之後的資料保留的損失係明顯的降低，電阻式隨機存取記憶體裝置的資料保存能力受到提升，且電阻式隨機存取記憶體裝置的可靠度受到改善。
其他實施例，例如元件的已知構件有不同的設置與排列等，亦可能可以應用，係視應用時之實際需求與條件而可作適當的調整或變化。因此，說明書與圖式中所示之結構僅作說明之用，並非用以限制本揭露欲保護之範圍。另外，相關技藝者當知，實施例中構成部件的形狀和位置亦並不限於圖示所繪之態樣，亦是根據實際應用時之需求和/或製造步驟在不悖離本揭露之精神的情況下而可作相應調整。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種電阻式隨機存取記憶體裝置，包括：一第一介電層，配置於一基板上且覆蓋位於該基板上的一閘極氧化物結構，且該第一介電層包括：一第一絕緣層，配置於該基板上；以及一停止層，配置於該第一絕緣層上且接觸該閘極氧化物結構之一頂表面，其中該停止層是一氫控制層；一第一導電連接結構配置於該基板上且穿過該第一介電層；以及一電阻式隨機存取記憶體單元，配置於該第一導電連接結構上。
  2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體裝置，其中該停止層是氫的比例小於7%的一少氫層。
  3. 如申請專利範圍第2項所述之電阻式隨機存取記憶體裝置，其中該少氫層的厚度是在400埃至1000埃的範圍中。
  4. 如申請專利範圍第1項所述之電阻式隨機存取記憶體裝置，其中該停止層是厚度小於400埃的一減薄層。
  5. 如申請專利範圍第1項所述之電阻式隨機存取記憶體裝置，其中該停止層是氫的比例小於7%且厚度小於400埃的一減氫層。
  6. 如申請專利範圍第1項所述之電阻式隨機存取記憶體裝置，其中該停止層包括選自於由多晶矽、非晶矽、氮氧化矽 (SiON)、硬氧化矽(robust SiO2)、氮化矽(SiN)、及一高介電材料所組成之群組的一材料。
  7. 一種電阻式隨機存取記憶體裝置的製造方法，包括：形成一第一介電層於一基板上，該第一介電層覆蓋位於該基板上的一閘極氧化物結構，其中該第一介電層的形成包括：形成一第一絕緣層於該基板上；以及形成一停止層於該第一絕緣層上，該停止層接觸該閘極氧化物結構之一頂表面，其中該停止層是一氫控制層；形成一第一導電連接結構於該基板上且穿過該第一介電層；以及形成一電阻式隨機存取記憶體單元於該第一導電連接結構上。
  8. 如申請專利範圍第7項所述之電阻式隨機存取記憶體裝置的製造方法，其中該停止層是氫的比例小於7%的一少氫層。
  9. 如申請專利範圍第7項所述之電阻式隨機存取記憶體裝置的製造方法，其中該停止層是厚度小於400埃的一減薄層。
  10. 如申請專利範圍第7所述之電阻式隨機存取記憶體裝置的製造方法，其中該停止層是氫的比例小於7%且厚度小於400埃的一減氫層。
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