WO2018120170A1 - 隧穿场效应晶体管的制作方法及隧穿场效应晶体管 - Google Patents

隧穿场效应晶体管的制作方法及隧穿场效应晶体管 Download PDF

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WO2018120170A1
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substrate
region
forming
spindle structure
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蔡皓程
徐挽杰
张臣雄
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华为技术有限公司
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to the field of semiconductor technologies, and in particular, to a method for fabricating a tunneling field effect transistor and a tunneling field effect transistor fabricated by the fabrication method.
  • Subthreshold Swing limited by carrier Boltzmann thermal distribution as the gate length of the Metal-Oxide-Semiconductor Field Effect Transistor (MOSFET) shrinks below 45 nm , SS)) can seriously affect the switching rate of the metal-oxide-semiconductor field effect transistor at the corresponding gate voltage, causing the leakage current of the metal-oxide-semiconductor field effect transistor to increase exponentially with the decrease of the power supply voltage, resulting in The static losses of metal-oxide-semiconductor field effect transistors increase exponentially.
  • MOSFET Metal-Oxide-Semiconductor Field Effect Transistor
  • Tunneling Field Effect Transistor As a potential replacement for MOSFETs, works with a tunneling mechanism. From the working principle, since the turn-on current of TFET has no exponential dependence on temperature, its sub-negative current is not limited by the carrier heat distribution, and a relatively small SS can be realized, thereby reducing the tunneling field effect transistor.
  • the operating voltage reduces the turn-off current of the tunneling field effect transistor and reduces the static power consumption of the tunneling field effect transistor.
  • tunneling field effect transistor is still in the research stage. Therefore, the tunneling field effect transistor and its fabrication method are called technical problems to be solved by those skilled in the art.
  • an embodiment of the present invention provides a method for fabricating a tunneling field effect transistor, including:
  • first doped region Forming a first doped region in a portion of the substrate corresponding to the first exposed region, the first doped region being a drain region;
  • the method for fabricating a tunneling field effect transistor provided by the embodiment of the present invention first defines a source region by using a spindle structure, and then forms a first spacer wall and a second spacer wall on both sides of the spindle structure, thereby utilizing the spindle structure and the first
  • the spacer wall and the second spacer wall serve as a mask to form a drain region; then the spindle structure is removed, a source region is formed at the spindle structure, and finally a gate structure is formed at the first spacer wall, thereby making the fabrication side
  • the method is not limited by the photolithography process when forming the source and drain regions.
  • the second spacer is a silicon oxide layer, and the second spacer has a density greater than a density of the first oxide layer.
  • a doping concentration of the source region is greater than a doping concentration of the drain region to increase an on current of a tunneling field effect transistor.
  • the forming process of the first oxide layer is an oxidation process; the thickness of the first oxide layer ranges from 10 nm to 100 nm, including The endpoint value is such that the first oxide layer is too thin to be broken, while avoiding the first oxide layer being too thick to facilitate subsequent removal.
  • forming the first spacer on the sidewall of the spindle structure includes:
  • first cover layer Forming a first cover layer on a side of the spindle structure facing away from the substrate, the first cover layer completely covering the surface of the spindle structure, the sidewall of the spindle structure, and the surface of the substrate;
  • the cover layer is anisotropically etched to remove the first cover layer of the surface of the spindle structure and the surface of the substrate, and the first cover layer of the sidewall of the spindle structure is retained to form a first spacer.
  • forming the second spacer on a side of the first spacer facing away from the spindle structure includes:
  • forming a first doped region in a portion of the substrate corresponding to the first exposed region includes:
  • first doped layer Forming a first doped layer on a surface of the substrate corresponding to the first exposed region until a surface of the first doped layer facing away from the substrate is at a predetermined region corresponding to the substrate The surface is flush to form a first doped region.
  • forming a first doped region in a surface of the substrate corresponding to the first bare region includes: the spindle structure and sidewalls of the spindle structure
  • the first spacer and the second spacer are masks, and the portion of the substrate corresponding to the first exposed region is ion-doped, and the first doping is formed in the surface of the substrate corresponding to the first exposed region region.
  • the first spacer and the first oxide layer covered by the first spacer are removed, and a gate structure is formed on the surface of the substrate,
  • the gate structure does not overlap the drain region and at least partially overlaps the source region includes:
  • a gate structure is formed in the fourth recess.
  • the second spacer and the fifth cover layer are silicon oxide layers
  • the second spacer The density is greater than the density of the first oxide layer
  • the density of the second spacer is greater than the density of the fifth cover layer to ensure the first oxide layer and the fifth cover layer when The second spacer is not removed, such that the subsequently formed gate structure does not overlap the drain region.
  • an embodiment of the present invention provides a method for fabricating another tunneling field effect transistor, including:
  • the predetermined region is used to form a drain region
  • the second doping The region is different from the doping type of the first doped region, and the second doped region is a drain region;
  • the method for fabricating the tunneling field effect transistor provided by the embodiment of the present invention first defines a drain region by using a spindle structure, and then forms a first spacer wall on both sides of the spindle structure, thereby using the spindle structure and the first spacer wall as a mask. Forming a first doped region; then removing the spindle structure, exposing the predetermined region, and forming a third spacer on a side of the first spacer facing the predetermined region to form a second exposed region, at the second bare A second doped region is formed at the region, and finally a gate structure is formed at the first spacer, so that the fabrication method is not limited by the photolithography process when forming the first doped region and the second doped region.
  • the second spacer is a silicon oxide layer, and the second spacer has a density greater than a density of the first oxide layer.
  • a doping concentration of the source region is greater than a doping concentration of the drain region to increase an on current of a tunneling field effect transistor.
  • the forming process of the first oxide layer is an oxidation process; the thickness of the first oxide layer ranges from 10 nm to 100 nm, including The endpoint value is such that the first oxide layer is too thin to be broken, while avoiding the first oxide layer being too thick to facilitate subsequent removal.
  • forming the first spacer on the sidewall of the spindle structure includes:
  • first cover layer Forming a first cover layer on a side of the spindle structure facing away from the substrate, the first cover layer being completely Covering the surface of the spindle structure, the sidewall of the spindle structure, and the surface of the substrate; performing an isotropic etching on the first cover layer to remove the first cover of the surface of the spindle structure and the surface of the substrate a layer retaining a first cover layer of the sidewall of the spindle structure to form a first spacer.
  • forming the first doped region in the portion of the substrate corresponding to the first exposed region includes:
  • the surface of the substrate corresponding to the first exposed area is lower than the surface of the substrate corresponding to the predetermined area;
  • first doped layer Forming a first doped layer on a surface of the substrate corresponding to the first exposed region until a surface of the first doped layer facing away from the substrate is at a predetermined region corresponding to the substrate The surface is flush to form a first doped region.
  • the forming the first doped region in the surface of the substrate corresponding to the first bare region comprises: the spindle structure and the sidewall of the spindle structure A spacer is a mask, and a portion of the substrate corresponding to the first exposed region is ion-doped, and a first doped region is formed in a surface of the substrate corresponding to the first exposed region.
  • the spindle structure is removed, and exposing the preset area includes:
  • the polysilicon layer is removed, and the predetermined area is exposed to form a first recess.
  • a third spacer is formed on a side of the first spacer facing the first recess, and is removed from the first spacer and the first spacer
  • the first oxide layer covered by the three gap walls, forming a second exposed area on the surface of the substrate comprises:
  • the first oxide layer not covered by the first spacer and the third spacer is removed.
  • the first spacer and the first oxide layer covered by the first spacer are removed, and a gate structure is formed on the surface of the substrate,
  • the gate structure does not overlap the drain region and at least partially overlaps the source region includes:
  • a gate structure is formed in the fourth recess.
  • the third spacer and the fifth cover layer are silicon oxide layers
  • the third spacer The density of the first oxide layer is greater than the density of the first spacer layer, and the density of the third spacer layer is greater than the density of the fifth cladding layer to ensure the first oxide layer and the fifth cladding layer
  • the third spacer is not removed, such that the subsequently formed gate structure does not overlap the drain region.
  • the present invention also provides a method for fabricating a tunneling field effect transistor, including:
  • the predetermined area including a first preset area and a second preset area, wherein the first preset area is used for Forming a drain region, the second predetermined region being used to form a source region;
  • the spindle structure and the first oxide layer covered by the spindle structure are removed, the predetermined region is exposed, and a second exposed region is formed on the surface of the substrate.
  • the doping concentration of the source region is equal to or greater than a doping concentration of the drain region.
  • the forming process of the first oxide layer is an oxidation process; the thickness of the first oxide layer ranges from 10 nm to 100 nm, including an endpoint value.
  • forming the first spacer on the sidewall of the spindle structure includes:
  • first cover layer Forming a first cover layer on a side of the spindle structure facing away from the substrate, the first cover layer completely covering the surface of the spindle structure, the sidewall of the spindle structure, and the surface of the substrate;
  • the cover layer is anisotropically etched to remove the first cover layer of the surface of the spindle structure and the surface of the substrate, and the first cover layer of the sidewall of the spindle structure is retained to form a first spacer.
  • forming the second spacer on a side of the first spacer facing away from the spindle structure includes:
  • the second spacer is located on a side of the first spacer facing away from the drain region, where the substrate corresponds to the first exposed region
  • Forming the first doped region includes:
  • the first and second spacers of the main shaft structure and the side wall of the main shaft structure are used as a mask
  • Forming the first doped region in the surface of the substrate corresponding to the first exposed region includes:
  • first doped layer Forming a first doped layer on a surface of the substrate corresponding to the first exposed region until a surface of the first doped layer facing away from the substrate is at a predetermined region corresponding to the substrate The surface is flush to form a first doped region.
  • the first spacer wall and the second spacer wall of the main shaft structure and the side wall of the main shaft structure are used as a mask
  • Forming the first doped region in the surface of the substrate corresponding to the first exposed region includes:
  • the first spacer and the first oxide layer covered by the first spacer are removed, and a gate structure is formed on the surface of the substrate,
  • the gate structure does not overlap the drain region and at least partially overlaps the source region includes:
  • a fifth cover layer on a side of the second doped region facing away from the substrate, the fifth cover layer further covering the third cover layer surface, the first spacer wall surface, the second spacer wall, and the third layer Gap surface;
  • a gate structure is formed in the fourth recess.
  • the second spacer when the second spacer is a silicon dioxide layer, the second spacer has a density greater than the first Densification of the oxide layer and the fifth cap layer, so that when the first oxide layer and the fifth cap layer are ensured, the second spacer is not removed, so that the subsequently formed gate structure and The drain regions do not overlap.
  • a density of the third spacer is greater than a density of the first oxide layer and the fifth cladding layer to ensure the first oxide layer And the fifth gap layer is not removed, so that the subsequently formed gate structure does not overlap the drain region.
  • the embodiment of the present invention further provides a tunneling field effect transistor, which is fabricated by using any one of the above manufacturing methods, and includes:
  • the gate structure Located in the surface of the substrate, oppositely disposed source and drain regions, wherein the gate structure does not overlap the drain region and at least partially overlaps the source region.
  • FIG. 1 is a flow chart of a method for fabricating a tunneling field effect transistor according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view showing the steps of a method for fabricating a tunneling field effect transistor according to an embodiment of the present invention
  • FIG. 19 is a flowchart of a method for fabricating a tunneling field effect transistor according to another embodiment of the present invention.
  • FIG. 20 is a cross-sectional view showing the steps of a method for fabricating a tunneling field effect transistor according to another embodiment of the present invention.
  • FIG. 36 is a flowchart of a method for fabricating a tunneling field effect transistor according to still another embodiment of the present invention.
  • 37-55 are cross-sectional views showing the steps of a method of fabricating a tunneling field effect transistor according to an embodiment of the present invention.
  • the embodiment of the invention provides a method for fabricating a tunneling field effect transistor. As shown in FIG. 1 , the manufacturing method includes:
  • a substrate 11 As shown in FIG. 2, a substrate 11 is provided, and a surface of the substrate 11 is formed with a first oxide layer 12.
  • the substrate 11 is a silicon substrate on an insulating substrate, and includes a silicon substrate 111 and a first insulating structure 112 on both sides of the silicon substrate 111, the first insulating structure The surface of 112 is lower than the surface of the silicon substrate 111.
  • the silicon substrate 111 may be an intrinsic semiconductor substrate or a low doped semiconductor substrate; when the silicon substrate 111 is low
  • the silicon substrate 111 may be a low-doped semiconductor substrate, or may be formed by ion doping in an intrinsic semiconductor, which is not limited by the present invention. Depending on the situation.
  • the doping type of the silicon substrate 111 may be N-type doping or P-type doping, which is not limited by the present invention, as the case may be. set.
  • a method of fabricating a tunneling field effect transistor according to an embodiment of the present invention will be described by taking a silicon substrate 111 in which the silicon substrate 111 is a P-type doping as an example.
  • the process of forming the first oxide layer 12 on the substrate 11 is preferably an oxidation process to increase the density of the first oxide layer 12 for protecting the silicon substrate.
  • Material 111 When the formation process of the first oxide layer 12 is an oxidation process, since the first insulation structure 112 cannot be oxidized, the first oxide layer 12 is formed only on the exposed surface of the silicon substrate 111.
  • the thickness of the first oxide layer 12 ranges from 10 nanometers to 100 nanometers, including the endpoint value, to prevent the first oxide layer 12 from being broken through. At the same time, avoiding the first oxide layer 12 being too thick is not convenient for subsequent removal.
  • a predetermined structure is formed on a side of the first oxide layer 12 facing away from the substrate 11, and the predetermined area is used to form a source region.
  • forming the spindle structure 13 on the surface of the first oxide layer 12 includes: forming a polysilicon layer 131 on a side of the first oxide layer 12 facing away from the substrate 11; and facing the polysilicon layer 131 away from the polysilicon layer Forming a first mask 132 on one side of the layer 131; etching the first mask 132 and the polysilicon layer 131 to retain the polysilicon layer 131 and the first mask 132 at the predetermined region Forming a spindle structure 13.
  • the spindle structure 13 may cover only the preset area, and may also extend to cover the first insulating structure 112.
  • the present invention does not limit this, as the case may be. And set.
  • the first mask 132 may be a silicon oxide layer, a silicon nitride layer, or a silicon oxynitride layer, or a silicon oxide layer or a silicon nitride layer.
  • the laminated structure of at least two layers in the silicon oxynitride layer is not limited in the present invention, and is specifically determined as the case may be.
  • a first spacer 14 is formed on the sidewall of the spindle structure 13.
  • forming the first spacer 14 on the sidewall of the spindle structure 13 includes:
  • first cover layer Forming a first cover layer on a side of the spindle structure 13 facing away from the substrate, the first cover layer completely covering the surface of the spindle structure 13, the sidewall of the spindle structure 13 and the surface of the substrate 11;
  • the first cover layer is anisotropically etched to remove the surface of the spindle structure 13 and the first cover layer of the surface of the substrate 11, and the first cover layer of the sidewall of the spindle structure 13 is retained to form a first Clearance wall 14.
  • the first cover layer may be a silicon dioxide layer, or may be a silicon oxynitride layer or a silicon nitride layer, which is not limited by the present invention, as the case may be. And set.
  • a method for fabricating a tunneling field effect transistor according to an embodiment of the present invention will be described by taking the first cladding layer as a silicon oxynitride layer as an example.
  • forming the second spacer 151 on a side of the first spacer 14 facing away from the spindle structure 13 includes:
  • a second cover layer 15 is formed on a side of the spindle structure 13 facing away from the substrate 11, and the second cover layer 15 completely covers the surface of the spindle structure 13, the first spacer 14 The surface and the surface of the substrate 11.
  • the second cover layer 15 is preferably a silicon dioxide layer;
  • the second cover layer 15 is anisotropically etched to remove the surface of the spindle structure 13 and the second cover layer 15 of the surface of the substrate 11, leaving the first spacer 14
  • the second cover layer 151 is formed away from the second cover layer 15 on the side of the spindle structure 13.
  • the second cover layer 15 and the first oxide layer 12 are the same material, when the second cover layer 15 on the surface of the substrate 11 is removed, it is preferred.
  • the first oxide layer 12 exposed on the surface of the substrate 11 is removed together.
  • the second cover layer 15 and the first oxide layer 12 may be removed in the same process, or may be removed in different processes. The invention is not limited thereto, and is determined by the circumstances.
  • a first doping region 17 is formed on a portion of the substrate 11 corresponding to the first bare region.
  • forming the first doped region 17 at a portion of the substrate 11 corresponding to the first exposed region includes: a first sidewall of the spindle structure 13 and the spindle structure 13
  • the spacer 14 and the second spacer 151 are masks, and a first doped region 17 is formed in a surface of the substrate 11 corresponding to the first bare region, and a lower surface of the first doped region 17 and the first
  • the upper surface of an insulating structure 112 is flush.
  • the first spacer 14 and the second spacer 151 of the sidewall structure 13 and the sidewall of the spindle structure 13 are used as a mask.
  • Forming the first doped region 17 in the surface of the first exposed region of the substrate 11 includes: using the main structure 13 and the first spacer 14 and the second spacer 151 of the sidewall of the main shaft structure 13 as a mask, Etching the first exposed region of the substrate 11 to remove a portion of the substrate 11 corresponding to the first exposed region such that a surface of the substrate 11 corresponding to the first exposed region is lower than
  • the substrate 11 corresponds to a surface at the predetermined region; a first doped layer is formed on a surface of the substrate 11 corresponding to the first exposed region until the first doped layer faces away from the base Surface and side of material 11
  • the substrate 11 is flush with the surface at the predetermined area to form the first doped region 17.
  • the substrate 11 includes a silicon substrate 111 and a first insulating structure 112 on both sides of the silicon substrate 111, the first structure of the spindle structure 13 and the sidewall of the spindle structure 13 The spacer 14 and the second spacer 151 are masks, and the first exposed region of the substrate 11 is etched until the surface of the substrate 11 corresponding to the first exposed region and the first insulation The surface of structure 112 is flush.
  • the first spacer 14 and the second spacer 151 of the sidewall of the main shaft structure 13 and the main shaft structure 13 are used as a mask, and the substrate 11 corresponds to the first bare Forming the first doped region 17 in the surface of the region includes: the first spacer 14 and the second spacer 151 of the sidewall structure 13 and the sidewall of the spindle structure 13 as a mask, corresponding to the substrate 11 A portion of the first exposed region is ion doped, and a first doped region 17 is formed in a surface of the substrate 11 corresponding to the first exposed region.
  • the spindle structure 13 and the first oxide layer 12 covered by the spindle structure 13 are removed, and the predetermined region is exposed to form a second surface on the surface of the substrate 11.
  • the bare areas include:
  • a third cover layer 18 is formed on a side of the spindle structure 13 facing away from the substrate 11, and the third cover layer 18 completely covers the surface of the substrate 11 and the first doped region. 17 a surface, a surface of the spindle structure 13 and surfaces of the first spacer 14 and the second spacer 151.
  • the third cover layer 18 is preferably a silicon dioxide layer, and the formation process may be FCVD (Fluid chemical vapor deposition), SOG (Spin on glass), spin coater. High-density plasma chemical vapor deposition (HDPCVD) or high-aspect-ratio process (HARP), which is not limited by the present invention, as the case may be. set.
  • the third cap layer 18 is planarized until the surface of the polysilicon layer 131 in the spindle structure 13 is exposed.
  • the planarization of the third cap layer 18 may be performed by using an etching process, a chemical mechanical polishing process, or an etching process and a chemical mechanical polishing process.
  • the invention is not limited thereto, as the case may be. And set.
  • the polysilicon layer 131 in the spindle structure 13 is removed, and the portion of the first oxide layer 12 corresponding to the predetermined region is exposed to form a first recess 133; optionally, implemented in the present invention.
  • the polysilicon layer 131 in the spindle structure 13 is removed by using an ammonia-containing solution (such as TMAN), but the invention is not limited thereto, as the case may be.
  • the first oxide layer 12 exposed by the first recess 133 is removed to form a second exposed region.
  • S18 forming a second doped region 21, a doping of the second doped region 21 and the first doped region 17, in a surface of the substrate 11 corresponding to the second exposed region, as shown in FIG.
  • the first doped region 17 is a drain region
  • the second doped region 21 is a source region.
  • a doping concentration of the source region is greater than a doping concentration of the drain region to increase an on current of the tunneling field effect transistor and reduce a leakage current of the tunneling field effect transistor.
  • forming the second doped region 21 in the surface of the substrate 11 corresponding to the second exposed region may be performed directly on the portion of the substrate 11 corresponding to the second exposed region.
  • the ion doping is formed, and the second exposed area corresponding to the surface of the substrate 11 may also be used first.
  • the etch is performed to deposit a second doped layer to form a second doped region, which is not limited by the present invention, as the case may be.
  • a lower surface of the second doped region 21 is flush with an upper surface of the first insulating structure 112, and an upper surface of the second doped region 21 is The upper surface of the first doped region 17 is flush, that is, in a direction perpendicular to the surface of the substrate 11, the depth of the first doped region 17 is the same as the depth of the second doped region 21.
  • the silicon substrate is a P-type silicon substrate
  • the second doped region 21 is P-type doped
  • the first A doped region 17 is N-type doped
  • the silicon substrate may be an N-type silicon substrate
  • the second doped region 21 is N-type doped
  • the first doped region 17 is P-type doped, which is not limited by the present invention, as the case may be.
  • the first doped region 17 when the second doped region 21 is P-type doped and the first doped region 17 is N-doped, the first doped region 17 For SiGe, the second doped region 21 is SiP or SiC; when the second doped region 21 is N-type doped, and the first doped region 17 is P-doped, the first The doped region 17 is SiP or SiC, and the second doped region 21 is SiGe, which is not limited in the present invention.
  • the first doped region 17 and the Other dopant ions may also be used for the second doped region 21, as the case may be.
  • the first spacer 14 is removed and the first a first oxide layer 12 covered by the spacers 14 forms a gate structure 25 on the surface of the substrate 11.
  • the gate structure 25 does not overlap the drain region and at least partially overlaps the source region.
  • a fifth cover layer 22 is formed on a side of the second doped region 21 facing away from the substrate 11, and the fifth cover layer 22 also covers the surface of the third cover layer 18, first The surface of the spacer 14 and the surface of the second spacer 151. It can be seen that in the embodiment of the invention, the width of the first spacer 14 directly affects the width of the gate structure 25 of the tunneling field effect transistor.
  • the fifth cover layer 22 is planarized until the surface of the first spacer 14 and the second spacer 151 are exposed; alternatively, the planarization process may be etching.
  • the invention can be used for chemical mechanical polishing, and can also be used for etching and chemical mechanical polishing.
  • the present invention is not limited thereto, and is specific.
  • the first spacer 14 is removed to form a third recess 23, and the third recess 23 exposes a portion of the first oxide layer 12; optionally, in the embodiment of the present invention, When the first spacer 14 is silicon nitride, it is preferably removed using phosphoric acid.
  • the first oxide layer 12 exposed by the third recess 23 is removed while a portion of the fifth cover layer 22 is removed to form a fourth recess 24, and the fourth recess 24 is
  • the source regions are at least partially overlapped.
  • the first oxide layer 12 is removed by using hydrofluoric acid, and a portion of the fifth cladding layer 22 is removed to increase the fourth recess.
  • the overlap region of the trench 24 with the source region increases the overlap region of the subsequently formed gate structure 25 and the source region.
  • the width of the first spacer 14 only constitutes a part of the width of the gate structure 25, and the area where the fifth cover layer 22 is etched together determines the The width of the gate structure 25 is not limited by the present invention. In other embodiments of the present invention, the width of the gate structure 25 can also be obtained only by setting the width of the first spacer 14 . That is the first room
  • the width of the gap wall 14 is the width of the gate structure 25, which is not limited by the present invention, as the case may be.
  • the density of the second spacer 151 is greater than the first oxide layer 12 and the fifth The density of the cover layer 22 is such that the second spacer 151 is not removed when the first oxide layer 12 and the fifth cladding layer are secured, so that the subsequently formed gate structure 25 and the drain The areas do not overlap.
  • a gate structure 25 is formed in the fourth recess 24.
  • the gate structure 25 at least partially overlaps the source region, the gate structure 25 and the drain region do not overlap, and the gate structure 25 and The non-overlapping area of the drain region is determined by the width of the second spacer 151.
  • the method for fabricating the tunneling field effect transistor provided by the embodiment of the present invention further includes forming a subsequent metal wiring process such as a gate electrode, a source and a drain after forming the gate structure 25, The invention will not be described in detail herein.
  • the embodiment of the present invention provides another method for fabricating a tunneling field effect transistor. Unlike the above embodiment, in the embodiment of the present invention, the preset region is used to form a drain region. Specifically, as shown in FIG. 19, the manufacturing method includes:
  • a substrate 11 is provided, and a surface of the substrate 11 is formed with a first oxide layer 12.
  • the substrate 11 is a silicon substrate on an insulating substrate, and includes a silicon substrate 111 and a first insulating structure 112 on both sides of the silicon substrate 111, the first insulating structure 112 table
  • the surface of the silicon substrate 111 may be lower than the surface of the silicon substrate 111.
  • the silicon substrate 111 may be an intrinsic semiconductor substrate or a low-doped semiconductor substrate; when the silicon substrate 111 is lowly doped
  • the silicon substrate 111 may be a low-doped semiconductor substrate, or may be formed by ion doping in an intrinsic semiconductor, which is not limited by the present invention, as the case may be. set.
  • the doping type of the silicon substrate 111 may be N-type doping or P-type doping, which is not limited by the present invention, as the case may be. set.
  • a method of fabricating a tunneling field effect transistor according to an embodiment of the present invention will be described by taking a silicon substrate in which the silicon substrate 111 is N-doped as an example.
  • the process of forming the first oxide layer 12 on the substrate 11 is preferably an oxidation process to increase the density of the first oxide layer 12 for protecting the silicon substrate.
  • Material 111 When the formation process of the first oxide layer 12 is an oxidation process, since the first insulation structure 112 cannot be oxidized, the first oxide layer 12 is formed only on the exposed surface of the silicon substrate 111.
  • the thickness of the first oxide layer 12 ranges from 10 nanometers to 100 nanometers, including the endpoint value, to prevent the first oxide layer 12 from being broken through. At the same time, avoiding the first oxide layer 12 being too thick is not convenient for subsequent removal.
  • a predetermined structure is formed on a side of the first oxide layer 12 facing away from the substrate 11, and the predetermined region is used to form a drain region.
  • forming the spindle structure 13 on the surface of the first oxide layer 12 includes: forming a polysilicon layer 131 on a side of the first oxide layer 12 facing away from the substrate 11; and facing the polysilicon layer 131 away from the polysilicon layer Forming a first mask 132 on one side of the layer 131; etching the first mask 132 and the polysilicon layer 131 to retain the polysilicon layer 131 and the first mask layer located at the predetermined region 132, forming a spindle structure 13.
  • the spindle structure 13 may cover only the preset area, and may also extend to cover the first insulating structure 112.
  • the present invention does not limit this, as the case may be. And set.
  • forming the first spacer 14 on the sidewall of the spindle structure 13 includes:
  • first cover layer Forming a first cover layer on a side of the spindle structure 13 facing away from the substrate, the first cover layer completely covering the surface of the spindle structure 13, the sidewall of the spindle structure 13 and the surface of the substrate 11;
  • the first cover layer is anisotropically etched to remove the surface of the spindle structure 13 and the first cover layer of the surface of the substrate 11, and the first cover layer of the sidewall of the spindle structure 13 is retained to form a first Clearance wall 14.
  • S25 forming a first doped region 17 at a portion of the substrate corresponding to the first exposed region, using the spindle structure 13 and the first spacer 14 as a mask, as shown in FIG.
  • the first doped region 17 is a source region.
  • the lower surface of the first doped region 17 is flush with the upper surface of the first insulating structure 112.
  • the first spacer wall 14 of the sidewall of the spindle structure 13 and the first spacer 14 of the main shaft structure 13 are used as a mask, and the substrate 11 corresponds to the first bare Forming the first doped region 17 in the surface of the region includes: engraving the first exposed region of the substrate 11 with the main structure 13 and the first spacer 14 of the sidewall of the main spindle structure 13 as a mask Etching, removing a portion of the substrate 11 corresponding to the first exposed region such that the substrate 11 corresponds to a surface at the first exposed region is lower than a surface of the substrate 11 corresponding to the predetermined region; a first doped layer is formed on a surface of the substrate 11 corresponding to the first exposed region, until A surface of the first doped layer facing away from the substrate 11 is flush with a surface at a predetermined region of the substrate 11 to form a first doped region 17 .
  • a doped region 17 includes: ion-doping the portion of the substrate 11 corresponding to the first exposed region by using the main spindle structure 13 and the first spacer 14 of the sidewall of the main spindle structure 13 as a mask.
  • the substrate 11 forms a first doped region 17 in a surface corresponding to the first exposed region.
  • removing the spindle structure 13 and exposing the predetermined area to form the first recess 133 includes:
  • a third cover layer 18 is formed on a side of the spindle structure 13 facing away from the substrate 11, and the third cover layer 18 completely covers the surface of the substrate 11 and the first doped region. 17 a surface, a surface of the spindle structure 13 and a surface of the first spacer 14 .
  • the third cap layer 18 is planarized until the surface of the polysilicon layer 131 in the spindle structure 13 is exposed.
  • the planarization of the third cap layer 18 may be performed by using an etching process, a chemical mechanical polishing process, or an etching process and a chemical mechanical polishing process.
  • the invention is not limited thereto, as the case may be. And set.
  • the polysilicon layer 131 in the spindle structure 13 is removed, and the portion of the first oxide layer 12 corresponding to the predetermined region is exposed to form a first recess 133; optionally, implemented in the present invention.
  • the polysilicon layer 131 in the spindle structure 13 is removed by using an ammonia-containing solution (such as TMAN).
  • TMAN ammonia-containing solution
  • the present invention is not limited thereto, and may be determined as the case may be.
  • a third spacer 191 is formed on a side of the first spacer 14 facing the first recess 133, and is removed from the first spacer 14 and
  • the first oxide layer 12 covered by the three gap walls 191, forming a second exposed region on the surface of the substrate comprises:
  • a fourth cover layer 19 is formed on the inner surface of the first recess 133, the fourth cover layer 19 completely covering the surface of the substrate 11, the surface of the first spacer 14 and the The surface of the third cover layer 18; preferably, the fourth cover layer 19 is a silicon dioxide layer.
  • the fourth cap layer 19 is anisotropically etched until the fourth cap layer 19 and the first oxide layer 12 at the bottom of the first recess 133 are removed, leaving only the first The fourth cover layer 19 on the side wall of the recess 133 forms a third spacer 191 and a second recess 192. It should be noted that, in the embodiment of the present invention, when the fourth cover layer 19 is a silicon dioxide layer, during the isotropic etching of the fourth cover layer 19, the second concave The portion of the first oxide layer 12 exposed by the trench 192 is also removed together to form a second exposed region on the surface of the substrate.
  • S28 forming a second doped region 21, a doping type of the second doped region 21 and the first doped region 17, in a surface corresponding to the second exposed region of the substrate, as shown in FIG. Different, the second doped region 21 is a drain region;
  • the first spacer 14 and the first oxide layer 12 covered by the first spacer 14 are removed, and a gate structure 25 is formed on the surface of the substrate 11.
  • the gate structure 25 does not overlap the drain region and at least partially overlaps the source region, including:
  • a fifth cover layer 22 is formed on a side of the second doped region 21 facing away from the substrate 11, and the fifth cover layer 22 also covers the surface of the third cover layer 18, first The surface of the spacer 14 and the surface of the third spacer 191.
  • the fifth cap layer 22 is planarized until the surface of the first spacer 14 and the third spacer 191 are exposed; alternatively, the planarization process may be etching.
  • the invention can be used for chemical mechanical polishing, and can also be used for etching and chemical mechanical polishing.
  • the present invention is not limited thereto, and is specific.
  • the first spacer 14 is removed to form a third recess 23, and the third recess 23 exposes a portion of the first oxide layer 12; optionally, in the embodiment of the present invention, When the first spacer 14 is silicon nitride, it is preferably removed using phosphoric acid.
  • the first oxide layer 12 exposed by the third recess 23 is removed while a portion of the fifth cover layer 22 is removed to form a fourth recess 24, and the fourth recess 24 is
  • the source regions are at least partially overlapped.
  • the first oxide layer 12 is removed by using hydrofluoric acid, and a portion of the fifth cladding layer 22 is removed to increase the fourth recess.
  • the overlap region of the trench 24 with the source region increases the overlap region of the subsequently formed gate structure 25 and the source region.
  • the third spacer 191 when the third spacer 191 is a silicon dioxide layer, the density of the third spacer 191 is greater than the first oxide layer 12 and the fifth The density of the cover layer 22 is such that the third spacer 191 is not removed when the first oxide layer 12 and the fifth cladding layer are secured, so that the subsequently formed gate structure 25 and the drain The areas do not overlap.
  • a gate structure 25 is formed in the fourth recess 24.
  • an N-type tunneling field effect transistor or a P-type tunneling field effect transistor is fabricated by using the method of fabricating the tunneling field effect transistor as an example.
  • the fabrication method provided by the embodiment of the present invention may simultaneously fabricate a plurality of P-type tunneling field effect transistors, or simultaneously fabricate a plurality of N-type tunneling field effect transistors, or simultaneously fabricate at least one
  • the P-type tunneling field effect transistor and the at least one N-type tunneling field effect transistor are not limited in the present invention, as the case may be.
  • the process steps are substantially the same as those for fabricating a single P-type tunneling field effect transistor, and a plurality of N-type tunneling field effects are produced by the fabrication method.
  • the process steps are substantially the same as those in the process of fabricating a single N-type tunneling field effect transistor, and the present invention will not repeat the description.
  • the method for fabricating the tunneling field effect transistor includes:
  • the substrate 11 includes a silicon substrate 111 and a first insulating structure 112 on both sides of the silicon substrate 111, the silicon substrate 111 includes a P-type silicon substrate 113 and an N-type silicon substrate 114.
  • the process of forming the first oxide layer 12 on the substrate 11 is preferably an oxidation process to increase the density of the first oxide layer 12 for protecting the silicon substrate.
  • Material 111 When the formation process of the first oxide layer 12 is an oxidation process, since the first insulation structure 112 cannot be oxidized, the first oxide layer 12 is formed only on the exposed surface of the silicon substrate 111.
  • the thickness of the first oxide layer 12 ranges from 10 nanometers to 100 nanometers, including the endpoint value, to prevent the first oxide layer 12 from being broken through. At the same time, avoiding the first oxide layer 12 being too thick is not convenient for subsequent removal.
  • a spindle structure 13 is formed on a side of the first oxide layer 12 facing away from the substrate 11, and the preset area includes a first preset area and a second preset area.
  • the first preset area is used to form a drain area
  • the second preset area is used to form a source area.
  • the first predetermined area corresponds to the P-type silicon substrate
  • the second predetermined area corresponds to the N-type silicon substrate as an example, and the manufacturing method provided by the embodiment of the present invention is described, but the present invention does not Limited, depending on the situation.
  • forming the spindle structure 13 on the surface of the first oxide layer 12 includes: forming a polysilicon layer 131 on a side of the first oxide layer 12 facing away from the substrate 11; Forming a first mask 132 on a side of the polysilicon layer 131 away from the polysilicon layer 131; etching the first mask 132 and the polysilicon layer 131 to retain polysilicon located at the predetermined region Layer 131 and first mask 132 form a spindle structure 13.
  • the spindle structure 13 may cover only the preset area, and may also extend to cover the first insulating structure 112.
  • the present invention does not limit this, as the case may be. And set.
  • a first spacer 14 is formed on the side wall of the spindle structure 13.
  • a first space is formed on a sidewall of the spindle structure 13
  • the gap wall 14 includes:
  • first cover layer Forming a first cover layer on a side of the spindle structure 13 facing away from the substrate, the first cover layer completely covering the surface of the spindle structure 13, the sidewall of the spindle structure 13 and the surface of the substrate 11;
  • the first cover layer is anisotropically etched to remove the surface of the spindle structure 13 and the first cover layer of the surface of the substrate 11, and the first cover layer of the sidewall of the spindle structure 13 is retained to form a first Clearance wall 14.
  • a second spacer 151 is formed on a side of the first spacer 14 facing away from the spindle structure 13.
  • forming the second spacer 151 on a side of the first spacer 14 facing away from the spindle structure 13 includes:
  • a second cover layer on a side of the spindle structure 13 facing away from the substrate 11 Forming a second cover layer on a side of the spindle structure 13 facing away from the substrate 11 , the second cover layer completely covering the surface of the spindle structure 13 , the surface of the first spacer 14 and the surface of the substrate 11 Performing isotropic etching on the second cover layer to remove the surface of the main spindle structure 13 and the second cover layer of the surface of the substrate 11, leaving the first spacer 14 away from the spindle structure 13
  • the second cover layer on the side forms a second spacer 151.
  • the second spacer 151 located on a side of the spindle structure 13 facing away from the drain region is removed, and the portion of the substrate 11 corresponding to the first bare region is removed.
  • Forming the first doped region 17 includes:
  • a second mask 16 is formed on a side of the spindle structure 13 facing away from the substrate 11, the second mask 16 covering the spindle structure 13 and being oriented toward the spindle structure 13. a first spacer and a second spacer on one side of the drain region, the second spacer of the spindle structure 13 facing away from the drain region is exposed; optionally, the second mask 16 is preferably a photoresist mask Membrane plate.
  • the second spacer 151 on the side of the spindle structure 13 facing away from the drain region is removed; and the second mask 16 is removed.
  • the second spacer 151 located on the side of the spindle structure 13 facing away from the drain region is preferably a wet etching process, and the etching solution used may be hydrofluoric.
  • the acid or a mixed solution of different ratios of hydrofluoric acid and water may also be dry etched, and the etching material may be CF 3 or CF 4 , which is not limited by the present invention, as the case may be. set.
  • the first spacer 14 and the second spacer 151 of the sidewall structure 13 and the sidewall of the spindle structure 13 are used as a mask, and the substrate 11 corresponds to the surface of the first bare region.
  • a first doped region 17 is formed. The lower surface of the first doped region 17 is flush with the upper surface of the first insulating structure 112.
  • the first spacer 14 and the second spacer 151 of the sidewall structure 13 and the sidewall of the spindle structure 13 are used as a mask.
  • Forming the first doped region 17 in the surface of the substrate 11 corresponding to the first exposed region includes:
  • the first exposed region of the substrate 11 is etched by using the spindle structure 13 and the first spacer 14 and the second spacer 151 of the sidewall of the spindle structure 13 as a mask to remove the substrate Corresponding to the portion at the first exposed area, such that the surface of the substrate corresponding to the first exposed area is lower than the surface of the substrate corresponding to the predetermined area;
  • the first spacer 14 and the second spacer 151 of the sidewall of the main shaft structure 13 and the main shaft structure 13 are used as a mask, and the substrate 11 corresponds to the first bare Forming the first doped region 17 in the surface of the region includes:
  • the substrate 11 forms a first doped region 17 in a surface corresponding to the first bare region.
  • the first doped region 17 is formed on a portion of the substrate 11 corresponding to the first exposed region: the P-type silicon substrate 113 corresponds to the first A portion of the bare region forms a drain region 171 while a source region 172 is formed at a portion of the first exposed region corresponding to the N-type silicon substrate 114.
  • the spindle structure 13 and the first oxide layer 12 covered by the spindle structure 13 are removed, and the predetermined region is exposed to form a second surface on the surface of the substrate 11.
  • the bare areas include:
  • a third cover layer 18 is formed on the side of the spindle structure 13 facing away from the substrate 11, and the third cover layer 18 completely covers the surface of the substrate 11, the first doping. a surface of the region 17, a surface of the main spindle structure 13 and a surface of the first spacer 14 and the second spacer 151; the third cover layer 18 is further planarized until the polysilicon layer 131 in the spindle structure 13 is exposed s surface.
  • the polysilicon layer 131 in the spindle structure 13 is removed, and a portion of the first oxide layer 12 corresponding to the predetermined region is exposed to form a first recess 133.
  • a fourth cover layer 19 is formed on the inner surface of the first recess 133, and the fourth cover layer 19 completely covers the surface of the substrate 11, the surface of the first spacer 14 and the second a surface of the spacer 151 and a surface of the third cover layer 18;
  • the fourth cap layer 19 is anisotropically etched until the fourth cap layer 19 and the first oxide layer 12 at the bottom of the first recess 133 are removed, leaving only the first A fourth cover layer 19 on the sidewall of the recess forms a third spacer 191 and a second recess 192.
  • a third mask 20 is formed on a side of the third cover layer 18 facing away from the substrate 11, and the third mask 20 covers the second recess located corresponding to the first predetermined area.
  • the slot 192 faces away from the third cover layer 18 and the first spacer 14 on the side of the drain region 171 and the second recess 192 corresponding to the second predetermined region and the third spacer 191 of the inner sidewall thereof, and the exposure corresponds to the A third spacer 191 of the inner sidewall of the second recess 192 of the P-type silicon substrate.
  • the third spacer 191 on the inner sidewall of the second recess 192 corresponding to the first predetermined region and the first oxide layer 12 on the bottom thereof are removed by using the third mask 20 as a mask. Exposing the first predetermined area to form a second exposed area corresponding to the first preset area; and then removing the third mask 20 to form a second exposed area corresponding to the second preset area.
  • the second doped region formed in the surface of the P-type silicon substrate is a source region of the P-type tunneling field effect transistor, and is formed in the surface of the N-type silicon substrate.
  • the second doped region is a drain region of the N-type tunneling field effect transistor.
  • the source and drain regions of the tunneling field effect transistor have the same doping concentration, but the invention is not limited thereto. In other embodiments of the invention, the source of the tunneling field effect transistor may also be made.
  • the doping concentration is greater than the doping concentration of the drain region.
  • the first spacer 14 and the first oxide layer 12 covered by the first spacer 14 are removed, and a gate structure 25 is formed on the surface of the substrate 11.
  • the gate structure 25 does not overlap the drain region and at least partially overlaps the source region, including:
  • a fifth cover layer 22 is formed on a side of the second doped region 21 facing away from the substrate 11, and the fifth cover layer 22 further covers the surface of the third cover layer 18, first a surface of the spacer 14 , a surface of the second spacer 151 and the third spacer 191; planarizing the fifth cover 22 until the surface of the first spacer 14 , the surface of the second spacer 151 , and the first The surface of the three gap walls 191.
  • the width of the first spacer 14 directly affects the width of the gate structure 25 of the tunneling field effect transistor.
  • the first spacer 14 is removed to form a third recess 23, the third recess 23 exposes a portion of the first oxide layer 12;
  • the first oxide layer 12 exposed by the third recess 23 is removed while a portion of the fifth cover layer 22 is removed to form a fourth recess 24, and the fourth recess 24 is The source regions at least partially overlap;
  • the first oxide layer 12 is removed by using hydrofluoric acid, and at the same time A portion of the fifth cover layer 22 is removed to increase an overlap region of the fourth recess 24 with the source region, thereby increasing an overlap region of the subsequently formed gate structure 25 and the source region.
  • the width of the first spacer 14 only constitutes a part of the width of the gate structure 25, and the area where the fifth cover layer 22 is etched together determines the The width of the gate structure 25 is not limited by the present invention. In other embodiments of the present invention, the width of the gate structure 25 can also be obtained only by setting the width of the first spacer 14 . That is, the width of the first spacer 14 is the width of the gate structure 25, which is not limited by the present invention, as the case may be.
  • the density of the second spacer 151 is greater than the first oxide layer 12 and the fifth The density of the cover layer 22 is such that the second spacer 151 is not removed when the first oxide layer 12 and the fifth cladding layer are secured, so that the subsequently formed gate structure 25 and the drain The areas do not overlap.
  • the third spacer 191 is a silicon dioxide layer
  • the density of the third spacer 191 is greater than the densities of the first oxide layer 12 and the fifth cladding layer 22 to When the first oxide layer 12 and the fifth cap layer are secured, the third spacer 191 is not removed, so that the subsequently formed gate structure 25 does not overlap the drain region.
  • a gate structure 25 is formed in the fourth recess 24.
  • the fabrication method provided by the embodiment of the present invention can simultaneously fabricate an N-type tunneling field effect transistor and a P-type tunneling field effect transistor.
  • an embodiment of the present invention further provides a tunneling field effect transistor, the tunneling field effect transistor comprising: a substrate: a gate structure on a surface of the substrate; and a relative arrangement in the surface of the substrate a source region and a drain region, wherein the gate structure does not overlap the drain region and at least partially overlaps the source region.
  • the tunneling field effect transistor provided in the embodiment of the present invention may be a planar semiconductor device, a fin semiconductor device, or a semiconductor device on an insulating substrate, and the present invention does not Limited, depending on the situation.
  • the embodiments of the present invention provide a method for fabricating a tunneling field effect transistor and a specific structure of a tunneling field effect transistor fabricated by the fabrication method. Moreover, the method for fabricating the tunneling field effect transistor provided by the embodiment of the present invention first defines a source region by using a spindle structure, and then forms a first spacer wall and a second spacer wall on both sides of the spindle structure, thereby utilizing the spindle structure and The first spacer wall and the second spacer wall serve as a mask to form a drain region; then the spindle structure is removed, a source region is formed at the spindle structure, and finally a gate structure is formed at the first spacer wall, thereby making the fabrication method in the formation source
  • the regions and drain regions are not limited by the lithography process.
  • the second spacer may be used to strictly control a non-overlapping region between the gate diode and the drain region to reduce the tunneling.
  • a leakage current of the field effect transistor and an overlap region of the gate structure and the source region is used to increase an on current of the tunneling field effect transistor.

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Abstract

一种隧穿场效应晶体管的制作方法及隧穿场效应晶体管，该制作方法先利用主轴结构（13）定义源区（21），再在主轴结构（13）两侧形成第一间隙壁（14）和第二间隙壁（151），从而利用所述主轴结构（13）和第一间隙壁（14）、第二间隙壁（151）作为掩膜，形成漏区（17）；然后去除主轴结构（13），在主轴结构（13）处形成源区（21），最后在第一间隙壁（14）处形成栅极结构（25），从而使得该制作方法在形成源区（21）和漏区（17）时，不受光刻工艺的限制。此外，所述隧穿场效应晶体管的制作方法，可以利用所述第二间隙壁（151）严格控制所述栅极结构（25）与所述漏区（17）之间不重叠区域，以降低所述隧穿场效应晶体管的漏电流，并利用所述栅极结构（25）与所述源区（21）的重叠区域，来增加所述隧穿场效应晶体管的开启电流。

Description

隧穿场效应晶体管的制作方法及隧穿场效应晶体管 技术领域
本发明涉及半导体技术领域，尤其涉及一种隧穿场效应晶体管的制作方法以及利用该制作方法制作的隧穿场效应晶体管。
背景技术
随着金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)的栅长缩小到45nm以下，受载流子玻尔兹曼热分布限制的亚阈值摆幅(Subthreshold Swing，SS))会严重影响金属-氧化物-半导体场效应晶体管在相应栅电压下的开关速率，导致金属-氧化物-半导体场效应晶体管的漏电流随着电源电压的降低呈指数增长，从而导致金属-氧化物-半导体场效应晶体管的静态损耗呈指数增长。
而隧穿场效应晶体管(Tunneling Field Effect Transistor，TFET)作为MOSFET的潜在替代者，其工作原理是带带隧穿机制。从工作原理上来看，由于TFET的开启电流与温度没有指数依赖关系，因此，其亚阂值电流不受载流子热分布的限制，可以实现比较小的SS，从而可以降低隧穿场效应晶体管的工作电压，减小隧穿场效应晶体管的关断电流，降低隧穿场效应晶体管的静态功耗。
但是，目前隧穿场效应晶体管还处于研究阶段，因此，隧穿场效应晶体管及其制作方法称为本领域人员亟待解决的技术问题。
发明内容
为解决上述问题，第一方面，本发明实施例提供了一种隧穿场效应晶体管的制作方法，包括：
提供基材，所述基材表面形成有第一氧化层；
在所述第一氧化层背离所述基材一侧预设区域形成主轴结构，所述预设区域用于形成源区；
在所述主轴结构侧壁上形成第一间隙壁；
在所述第一间隙壁背离所述主轴结构一侧形成第二间隙壁；
去除未被所述主轴结构、所述第一间隙壁和第二间隙壁覆盖的第一氧化层，形成第一裸露区域；
在所述基材对应所述第一裸露区域的部分形成第一掺杂区域，所述第一掺杂区域为漏区；
去除所述主轴结构以及被所述主轴结构覆盖的第一氧化层，曝露所述预设区域，在所述基材表面形成第二裸露区域；
在所述基材对应第二裸露区域的表面内形成第二掺杂区域，所述第二掺杂区域与所述第一掺杂区域的掺杂类型不同，所述第二掺杂区域为源区；
去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交叠。
本发明实施例所提供的隧穿场效应晶体管的制作方法，先利用主轴结构定义源区，再在主轴结构两侧形成第一间隙壁和第二间隙壁，从而利用所述主轴结构和第一间隙壁、第二间隙壁作为掩膜，形成漏区；然后去除主轴结构，在主轴结构处形成源区，最后在第一间隙壁处形成栅极结构，从而使得该制作方 法在形成源区和漏区时，不受光刻工艺的限制。
可选的，所述第二间隙壁为氧化硅层，且所述第二间隙壁的致密度大于所述第一氧化层的致密度。
结合第一方面，在本发明的第一种可能的实现方式中，所述源区的掺杂浓度大于所述漏区的掺杂浓度，以增大隧穿场效应晶体管的开启电流。
结合第一方面，在本发明的第二种可能的实现方式中，所述第一氧化层的形成工艺为氧化工艺；所述第一氧化层的厚度取值范围为10纳米-100纳米，包括端点值，以避免所述第一氧化层过薄被击穿，同时避免所述第一氧化层过厚不便于后续的去除。
结合第一方面，在本发明的第三种可能的实现方式中，在所述主轴结构侧壁上形成第一间隙壁包括：
在所述主轴结构背离所述基材一侧形成第一覆盖层，所述第一覆盖层完全覆盖所述主轴结构表面、所述主轴结构侧壁和所述基材表面；对所述第一覆盖层进行等向性刻蚀，去除所述主轴结构表面和所述基材表面的第一覆盖层，保留所述主轴结构侧壁的第一覆盖层，形成第一间隙壁。
结合第一方面，在本发明的第四种可能的实现方式中，在所述第一间隙壁背离所述主轴结构一侧形成第二间隙壁包括：
在所述主轴结构背离所述基材一侧形成第二覆盖层，所述第二覆盖层完全覆盖所述主轴结构表面，所述第一间隙壁表面和所述基材表面；
对所述第二覆盖层进行等向性刻蚀，去除所述主轴结构表面和所述基材表面的第二覆盖层，保留所述第一间隙壁背离所述主轴结构一侧的第二覆盖层，形成第二间隙壁。
结合第一方面，在本发明的第五种可能的实现方式中，在所述基材对应所述第一裸露区域的部分形成第一掺杂区域包括：
以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，对所述基材的第一裸露区域进行刻蚀，去除所述基材对应所述第一裸露区域处的部分，使得所述基材对应所述第一裸露区域处的表面低于所述基材对应所述预设区域处的表面；
在所述基材对应所述第一裸露区域处的表面形成第一掺杂层，直至所述第一掺杂层背离所述基材一侧的表面与所述基材对应预设区域处的表面平齐，形成第一掺杂区域。
结合第一方面，在本发明第六种可能的实现方式，在所述基材对应第一裸露区域的表面内形成第一掺杂区域包括：以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，对所述基材对应第一裸露区域的部分进行离子掺杂，在所述基材对应所述第一裸露区域的表面内形成第一掺杂区域。
结合第一方面，在第七种可能的实现方式中，去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交叠包括：
在所述第一掺杂区域背离所述基材一侧形成第五覆盖层，所述第五覆盖层还覆盖所述第四覆盖层表面、第一间隙壁表面和第二间隙壁表面；
对所述第五覆盖层进行平坦化，直至曝露出所述第一间隙壁表面和第二间隙壁表面；
去除所述第一间隙壁，形成第三凹槽，所述第三凹槽曝露部分所述第一氧化层；
去除所述第三凹槽曝露的所述第一氧化层，同时去除部分所述第五覆盖层，形成第四凹槽，所述第四凹槽与所述源区至少部分重叠；
在所述第四凹槽内形成栅极结构。
结合第一方面第七种可能的实现方式中，在第八种可能的实现方式中当所述第二间隙壁和所述第五覆盖层为氧化硅层时，所述第二间隙壁的致密度大于所述第一氧化层的致密度，所述第二间隙壁的致密度大于所述第五覆盖层的致密度，以在保证所述第一氧化层和所述第五覆盖层时，不会去除所述第二间隙壁，从而使得后续形成的栅极结构与所述漏区不交叠。
第二方面，本发明实施例提供了另一种隧穿场效应晶体管的制作方法，包括：
提供基材，所述基材表面形成有第一氧化层；
在所述第一氧化层背离所述基材一侧预设区域形成主轴结构，所述预设区域用于形成漏区；
在所述主轴结构侧壁上形成第一间隙壁；
去除未被所述主轴结构、所述第一间隙壁覆盖的第一氧化层，形成第一裸露区域；
在所述基材对应所述第一裸露区域的部分形成第一掺杂区域，所述第一掺杂区域为源区；
去除所述主轴结构，曝露所述预设区域，形成第一凹槽；
在所述第一间隙壁朝向所述第一凹槽的一侧形成第三间隙壁，并去除未被所述第一间隙壁和第三间隙壁覆盖的第一氧化层，在所述基材表面形成第二裸露区域；
在所述基材对应第二裸露区域的表面内形成第二掺杂区域，所述第二掺杂 区域与所述第一掺杂区域的掺杂类型不同，所述第二掺杂区域为漏区；
去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交叠。
本发明实施例所提供的隧穿场效应晶体管的制作方法，先利用主轴结构定义漏区，再在主轴结构两侧形成第一间隙壁，从而利用所述主轴结构和第一间隙壁作为掩膜，形成第一掺杂区域；然后去除主轴结构，曝露预设区域，再在所述第一间隙壁朝向所述预设区域一侧形成第三间隙壁，形成第二裸露区域，在第二裸露区域处形成第二掺杂区域，最后在第一间隙壁处形成栅极结构，从而使得该制作方法在形成第一掺杂区域和第二掺杂区域时，不受光刻工艺的限制。
可选的，所述第二间隙壁为氧化硅层，且所述第二间隙壁的致密度大于所述第一氧化层的致密度。
结合第二方面，在本发明的第一种可能的实现方式中，所述源区的掺杂浓度大于所述漏区的掺杂浓度，以增大隧穿场效应晶体管的开启电流。
结合第二方面，在本发明的第二种可能的实现方式中，所述第一氧化层的形成工艺为氧化工艺；所述第一氧化层的厚度取值范围为10纳米-100纳米，包括端点值，以避免所述第一氧化层过薄被击穿，同时避免所述第一氧化层过厚不便于后续的去除。
结合第二方面，在本发明的第三种可能的实现方式中，在所述主轴结构侧壁上形成第一间隙壁包括：
在所述主轴结构背离所述基材一侧形成第一覆盖层，所述第一覆盖层完全 覆盖所述主轴结构表面、所述主轴结构侧壁和所述基材表面；对所述第一覆盖层进行等向性刻蚀，去除所述主轴结构表面和所述基材表面的第一覆盖层，保留所述主轴结构侧壁的第一覆盖层，形成第一间隙壁。
结合第二方面，在本发明的第四种可能的实现方式中，在所述基材对应所述第一裸露区域的部分形成第一掺杂区域包括：
以所述主轴结构以及所述主轴结构侧壁的第一间隙壁为掩膜，对所述基材的第一裸露区域进行刻蚀，去除所述基材对应所述第一裸露区域处的部分，使得所述基材对应所述第一裸露区域处的表面低于所述基材对应所述预设区域处的表面；
在所述基材对应所述第一裸露区域处的表面形成第一掺杂层，直至所述第一掺杂层背离所述基材一侧的表面与所述基材对应预设区域处的表面平齐，形成第一掺杂区域。
结合第二方面，在第五种可能的实现方式中，在所述基材对应第一裸露区域的表面内形成第一掺杂区域包括：以所述主轴结构以及所述主轴结构侧壁的第一间隙壁为掩膜，对所述基材对应第一裸露区域的部分进行离子掺杂，在所述基材对应所述第一裸露区域的表面内形成第一掺杂区域。
结合第二方面，在第六种可能的实现方式中，去除所述主轴结构，曝露所述预设区域包括：
在所述第一掺杂区域表面形成第三覆盖层，所述第三覆盖层所述第一掺杂区域、所述第一间隙壁和所述主轴结构；
对所述第三覆盖层进行平坦化，直至曝露所述主轴结构中的多晶硅层表面；
去除所述多晶硅层，曝露所述预设区域，形成第一凹槽。
结合第二方面，在第七种可能的实现方式中，在所述第一间隙壁朝向所述第一凹槽的一侧形成第三间隙壁，并去除未被所述第一间隙壁和第三间隙壁覆盖的第一氧化层，在所述基材表面形成第二裸露区域包括：
在所述第一间隙壁朝向所述第一凹槽的一侧形成第四覆盖层，所述第四覆盖层完全覆盖所述基材、所述第一间隙壁和所述第一掺杂区域；
对所述第四覆盖层进行等向性刻蚀，去除所述基材、所述第一间隙壁和所述第一掺杂区域上方的第四覆盖层，仅保留所述第一间隙壁朝向所述第一凹槽的一侧的第四覆盖层，形成第三间隙壁；
去除未被所述第一间隙壁和第三间隙壁覆盖的第一氧化层。
结合第二方面，在第八种可能的实现方式中，去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交叠包括：
在所述第二掺杂区域背离所述基材一侧形成第五覆盖层，所述第五覆盖层还覆盖所述第四覆盖层表面、第一间隙壁表面和第三间隙壁表面；
对所述第五覆盖层进行平坦化，直至曝露出所述第一间隙壁表面和第三间隙壁表面；
去除所述第一间隙壁，形成第三凹槽，所述第三凹槽曝露部分所述第一氧化层；
去除所述第三凹槽曝露的所述第一氧化层，同时去除部分所述第五覆盖层，形成第四凹槽，所述第四凹槽与所述源区至少部分重叠；
在所述第四凹槽内形成栅极结构。
结合第二方面的第八种可能的实现方式中，在第九种可能的实现方式中，当所述第三间隙壁和所述第五覆盖层为氧化硅层时，所述第三间隙壁的致密度大于所述第一氧化层的致密度，所述第三间隙壁的致密度大于所述第五覆盖层的致密度，以在保证所述第一氧化层和所述第五覆盖层时，不会去除所述第三间隙壁，从而使得后续形成的栅极结构与所述漏区不交叠。
第三方面，本发明还提供了隧穿场效应晶体管的制作方法，包括：
提供基材，所述基材表面形成有第一氧化层；
在所述第一氧化层背离所述基材一侧预设区域形成主轴结构，所述预设区域包括第一预设区域和第二预设区域，其中，所述第一预设区域用于形成漏区，所述第二预设区域用于形成源区；
在所述主轴结构侧壁上形成第一间隙壁；
在所述第一间隙壁背离所述主轴结构一侧形成第二间隙壁；
去除未被所述主轴结构、所述第一间隙壁和第二间隙壁覆盖的第一氧化层，形成第一裸露区域；
去除位于所述第一间隙壁背离所述漏区一侧的第二间隙壁，在所述基材对应所述第一裸露区域的部分形成第一掺杂区域；
去除所述主轴结构以及被所述主轴结构覆盖的第一氧化层，曝露所述预设区域，在所述基材表面形成第二裸露区域。
在所述基材对应第二裸露区域的表面内形成第二掺杂区域，其中，所述第二掺杂区域与所述第一掺杂区域的掺杂类型不同；
去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交 叠。
结合第三方面，在第一种可能的实现方式中，所述源区的掺杂浓度等于或大于所述漏区的掺杂浓度。
结合第三方面，在第二种可能的实现方式中，所述第一氧化层的形成工艺为氧化工艺；所述第一氧化层的厚度取值范围为10纳米-100纳米，包括端点值。
结合第三方面，在第三种可能的实现方式中，在所述主轴结构侧壁上形成第一间隙壁包括：
在所述主轴结构背离所述基材一侧形成第一覆盖层，所述第一覆盖层完全覆盖所述主轴结构表面、所述主轴结构侧壁和所述基材表面；对所述第一覆盖层进行等向性刻蚀，去除所述主轴结构表面和所述基材表面的第一覆盖层，保留所述主轴结构侧壁的第一覆盖层，形成第一间隙壁。
结合第三方面，在第四种可能的实现方式中，在所述第一间隙壁背离所述主轴结构一侧形成第二间隙壁包括：
在所述主轴结构背离所述基材一侧形成第二覆盖层，所述第二覆盖层完全覆盖所述主轴结构表面，所述第一间隙壁表面和所述基材表面；
对所述第二覆盖层进行等向性刻蚀，去除所述主轴结构表面和所述基材表面的第二覆盖层，保留所述第一间隙壁背离所述主轴结构一侧的第二覆盖层，形成第二间隙壁。
结合第三方面，在第五种可能的实现方式中，去除位于所述第一间隙壁背离所述漏区一侧的第二间隙壁，在所述基材对应所述第一裸露区域的部分形成第一掺杂区域包括：
在所述主轴结构背离所述基材一侧形成第二掩膜版，所述第二掩膜版覆盖所述主轴结构以及位于所述主轴结构朝向漏区一侧的第一间隙壁和第二间隙壁，裸露所述主轴结构背离漏区一侧的第二间隙壁；
以所述第二掩膜版为掩膜，去除位于所述主轴结构背离所述漏区一侧的第二间隙壁；
去除所述第二掩膜版；
以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，在所述基材对应第一裸露区域的表面内形成第一掺杂区域。
结合第三方面第五种可能的实现方式，在第六种可能的实现方式中，以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，在所述基材对应第一裸露区域的表面内形成第一掺杂区域包括：
以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，对所述基材的第一裸露区域进行刻蚀，去除所述基材对应所述第一裸露区域处的部分，使得所述基材对应所述第一裸露区域处的表面低于所述基材对应所述预设区域处的表面；
在所述基材对应所述第一裸露区域处的表面形成第一掺杂层，直至所述第一掺杂层背离所述基材一侧的表面与所述基材对应预设区域处的表面平齐，形成第一掺杂区域。
结合第三方面第五种可能的实现方式，在第七种可能的实现方式中，以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，在所述基材对应第一裸露区域的表面内形成第一掺杂区域包括：
以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩 膜，对所述基材对应第一裸露区域的部分进行离子掺杂，在所述基材对应所述第一裸露区域的表面内形成第一掺杂区域。
结合第三方面，在第八种可能的实现方式中，去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交叠包括：
在所述第二掺杂区域背离所述基材一侧形成第五覆盖层，所述第五覆盖层还覆盖所述第三覆盖层表面、第一间隙壁表面、第二间隙壁和第三间隙壁表面；
对所述第五覆盖层进行平坦化，直至曝露出所述第一间隙壁表面、第二间隙壁表面和第三间隙壁表面；
去除所述第一间隙壁，形成第三凹槽，所述第三凹槽曝露部分所述第一氧化层；
去除所述第三凹槽曝露的所述第一氧化层，同时去除部分所述第五覆盖层，形成第四凹槽，所述第四凹槽与所述源区至少部分重叠；
在所述第四凹槽内形成栅极结构。
结合第三方面第八种可能的实现方式，在第九种可能的实现方式中，当所述第二间隙壁为二氧化硅层时，所述第二间隙壁的致密度大于所述第一氧化层和所述第五覆盖层的致密度，以在保证所述第一氧化层和所述第五覆盖层时，不会去除所述第二间隙壁，从而使得后续形成的栅极结构与所述漏区不交叠。
当所述第三间隙壁为二氧化硅层时，所述第三间隙壁的致密度大于所述第一氧化层和所述第五覆盖层的致密度，以在保证所述第一氧化层和所述第五覆盖层时，不会去除所述第三间隙壁，从而使得后续形成的栅极结构与所述漏区不交叠。
第四方面，本发明实施例还提供了一种隧穿场效应晶体管，该隧穿场效应晶体管利用上述任一种制作方法制作，包括：
基材：
位于所述基材表面的栅极结构；
位于所述基材表面内，相对设置的源区和漏区，其中，所述栅极结构与所述漏区不交叠，且与所述源区至少部分交叠。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一个实施例所提供的隧穿场效应晶体管的制作方法的流程图；
图2-图18为本发明一个实施例所提供的隧穿场效应晶体管的制作方法中各步骤的结构剖视图；
图19为本发明另一个实施例所提供的隧穿场效应晶体管的制作方法的流程图；
图20-图35为本发明另一个实施例所提供的隧穿场效应晶体管的制作方法中各步骤的结构剖视图；
图36为本发明又一个实施例所提供的隧穿场效应晶体管的制作方法的流程图；
图37-图55为本发明一个实施例所提供的隧穿场效应晶体管的制作方法中各步骤的结构剖视图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种隧穿场效应晶体管的制作方法，如图1所示，该制作方法包括：
S11：如图2所示，提供基材11，所述基材11表面形成有第一氧化层12。
在本发明实施例中，所述基材11为绝缘衬底上的硅基材，包括硅基材111和位于所述硅基材111两侧的第一绝缘结构112，所述第一绝缘结构112的表面低于所述硅基材111的表面，可选的，硅基材111可以为本征半导体基材，也可以为低掺杂的半导体基材；当所述硅基材111为低掺杂的半导体基材时，所述硅基材111可以本身为低掺杂的半导体基材，也可以通过在本征半导体中进行离子掺杂形成，本发明对此并不做限定，具体视情况而定。
需要说明的是，在本发明实施例中，所述硅基材111的掺杂类型可以为N型掺杂，也可以为P型掺杂，本发明对此并不做限定，具体视情况而定。下面以所述硅基材111为P型掺杂的硅基材为例，对本发明实施例所提供的隧穿场效应晶体管的制作方法进行说明。
具体的，在本发明的一个实施例中，在基材11上形成第一氧化层12的工艺优选为氧化工艺，以提高所述第一氧化层12的致密度，用于保护所述硅基材111。当所述第一氧化层12的形成工艺为氧化工艺时，由于所述第一绝缘结构112不能被氧化，故所述第一氧化层12只形成于所述硅基材111裸露表面。
需要说明的是，在本发明实施例中，所述第一氧化层12的厚度取值范围为10纳米-100纳米，包括端点值，以避免所述第一氧化层12过薄被击穿，同时避免所述第一氧化层12过厚不便于后续的去除。
S12：如图3所示，在所述第一氧化层12背离所述基材11一侧预设区域形成主轴结构13，所述预设区域用于形成源区。
可选的，在所述第一氧化层12表面形成主轴结构13包括：在所述第一氧化层12背离所述基材11一侧形成多晶硅层131；在所述多晶硅层131背离所述多晶硅层131一侧形成第一掩膜版132；对所述第一掩膜版132和所述多晶硅层131进行刻蚀，保留位于所述预设区域处的多晶硅层131和第一掩膜版132，形成主轴结构13。
需要说明的是，在本发明实施例中，所述主轴结构13可以只覆盖所述预设区域，还可以外延至覆盖部分第一绝缘结构112，本发明对此并不做限定，具体视情况而定。
可选的，在本发明实施例中，所述第一掩膜版132可以为氧化硅层，也可以为氮化硅层，还可以为氮氧化硅层，或氧化硅层、氮化硅层和氮氧化硅层中至少两层的层叠结构，本发明对此并不做限定，具体视情况而定。
S13：如图4所示，在所述主轴结构13侧壁上形成第一间隙壁14。
具体的，在本发明一个实施例中，在所述主轴结构13侧壁上形成第一间隙壁14包括：
在所述主轴结构13背离所述基材一侧形成第一覆盖层，所述第一覆盖层完全覆盖所述主轴结构13表面、所述主轴结构13侧壁和所述基材11表面；对所述第一覆盖层进行等向性刻蚀，去除所述主轴结构13表面和所述基材11表面的第一覆盖层，保留所述主轴结构13侧壁的第一覆盖层，形成第一间隙壁14。
需要说明的是，在本发明实施例中，所述第一覆盖层可以为二氧化硅层，也可以为氮氧化硅层或氮化硅层，本发明对此并不做限定，具体视情况而定。下面以所述第一覆盖层为氮氧化硅层为例，对本发明实施例所提供的隧穿场效应晶体管的制作方法进行说明。
S14：在所述第一间隙壁14背离所述主轴结构13一侧形成第二间隙壁151。
具体的，在本发明的一个实施例中，在所述第一间隙壁14背离所述主轴结构13一侧形成第二间隙壁151包括：
如图5所示，在所述主轴结构13背离所述基材11一侧形成第二覆盖层15，所述第二覆盖层15完全覆盖所述主轴结构13表面，所述第一间隙壁14表面和所述基材11表面。其中，所述第二覆盖层15优选为二氧化硅层；
如图6所示，对所述第二覆盖层15进行等向性刻蚀，去除所述主轴结构13表面和所述基材11表面的第二覆盖层15，保留所述第一间隙壁14背离所述主轴结构13一侧的第二覆盖层15，形成第二间隙壁151。
S15：如图7所示，去除未被所述主轴结构13、所述第一间隙壁14和第 二间隙壁151覆盖的第一氧化层12，形成第一裸露区域。
需要说明的是，在本发明实施例中，当所述第二覆盖层15与所述第一氧化层12为相同材料时，在去除所述基材11表面的第二覆盖层15时，优选连同所述基材11表面裸露的第一氧化层12一并去除。当所述第二覆盖层15与所述第一氧化层12为不同材料时，所述第二覆盖层15与所述第一氧化层12可以在同一工艺中去除，也可以在不同工艺中去除，本发明对此并不做限定，具体视情况而定。
S16：如图8所示，在所述基材11对应所述第一裸露区域的部分形成第一掺杂区域17。
在本发明的一个实施例中，在所述基材11对应所述第一裸露区域的部分形成第一掺杂区域17包括：以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14和第二间隙壁151为掩膜，在所述基材11对应第一裸露区域的表面内形成第一掺杂区域17，所述第一掺杂区域17的下表面与所述第一绝缘结构112的上表面平齐。
在上述实施例的基础上，在本发明的一个实施例中，以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14和第二间隙壁151为掩膜，在所述基材11对应第一裸露区域的表面内形成第一掺杂区域17包括：以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14和第二间隙壁151为掩膜，对所述基材11的第一裸露区域进行刻蚀，去除所述基材11对应所述第一裸露区域处的部分，使得所述基材11对应所述第一裸露区域处的表面低于所述基材11对应所述预设区域处的表面；在所述基材11对应所述第一裸露区域处的表面形成第一掺杂层，直至所述第一掺杂层背离所述基材11一侧的表面与所 述基材11对应预设区域处的表面平齐，形成第一掺杂区域17。
可选的，当所述基材11包括硅基材111和位于所述硅基材111两侧的第一绝缘结构112时，以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14和第二间隙壁151为掩膜，对所述基材11的第一裸露区域进行刻蚀时直至所述基材11对应所述第一裸露区域处的表面与所述第一绝缘结构112的表面平齐为止。
在本发明的另一个实施例中，以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14和第二间隙壁151为掩膜，在所述基材11对应第一裸露区域的表面内形成第一掺杂区域17包括：以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14和第二间隙壁151为掩膜，对所述基材11对应第一裸露区域的部分进行离子掺杂，在所述基材11对应所述第一裸露区域的表面内形成第一掺杂区域17。
S17：去除所述主轴结构13以及被所述主轴结构13覆盖的第一氧化层12，曝露所述预设区域，在所述基材11表面形成第二裸露区域。
具体的，在本发明的一个实施例中，去除所述主轴结构13以及被所述主轴结构13覆盖的第一氧化层12，曝露所述预设区域，在所述基材11表面形成第二裸露区域包括：
如图9所示，在所述主轴结构13背离所述基材11一侧形成第三覆盖层18，所述第三覆盖层18完全覆盖所述基材11表面、所述第一掺杂区域17表面、所述主轴结构13表面和所述第一间隙壁14与第二间隙壁151表面。其中，所述第三覆盖层18优选为二氧化硅层，其形成工艺可以为FCVD(Fluid chemical vapor deposition，流体化学气相沉积)、SOG(Spin on glass，旋涂工 艺)、HDPCVD(High-density plasma chemical vapor deposition，高密度等离子体化学气相沉积)或HARP(High-aspect-ratio process，高深宽比工艺)，本发明对此并不做限定，具体视情况而定。
如图10所示，对所述第三覆盖层18平坦化，直至暴露出所述主轴结构13中多晶硅层131的表面。其中，对所述第三覆盖层18进行平坦化可以采用蚀刻工艺，也可以采用化学机械研磨工艺，还可以蚀刻工艺和化学机械研磨工艺交互并用，本发明对此并不做限定，具体视情况而定。
如图11所示，去除所述主轴结构13中的多晶硅层131，曝露所述第一氧化层12对应所述预设区域的部分，形成第一凹槽133；可选的，在本发明实施例中，利用含氨溶液(如TMAN)去除所述主轴结构13中的多晶硅层131，但本发明对此并不做限定，具体视情况而定。
如图12所示，去除所述第一凹槽133曝露的所述第一氧化层12，形成第二裸露区域。
S18：如图13所示，在所述基材11对应第二裸露区域的表面内形成第二掺杂区域21，所述第二掺杂区域21与所述第一掺杂区域17的掺杂类型不同。在本发明实施例中，所述第一掺杂区域17为漏区，所述第二掺杂区域21为源区。
可选的，所述源区的掺杂浓度大于所述漏区的掺杂浓度，以增大所述隧穿场效应晶体管的开启电流，降低所述隧穿场效应晶体管的漏电流。
需要说明的是，在本发明实施例中，在所述基材11对应第二裸露区域的表面内形成第二掺杂区域21可以采用直接对所述基材11对应第二裸露区域的地方进行离子掺杂形成，也可以采用先对所述基材11表面对应第二裸露区域 的地方进行刻蚀，再沉积第二掺杂层，形成第二掺杂区域，本发明对此并不做限定，具体视情况而定。
可选的，在本发明实施例中，所述第二掺杂区域21的下表面与所述第一绝缘结构112的上表面平齐，所述第二掺杂区域21的上表面与所述第一掺杂区域17的上表面平齐，即在垂直于所述基材11表面的方向上，所述第一掺杂区域17的深度和所述第二掺杂区域21的深度相同。
需要说明的是，在本发明实施例中，由于所述硅基材为P型硅基材，故在本发明实施例中，所述第二掺杂区域21为P型掺杂，所述第一掺杂区域17为N型掺杂；在本发明的其他实施例中，也可以所述硅基材为N型硅基材，所述第二掺杂区域21为N型掺杂，所述第一掺杂区域17为P型掺杂，本发明对此并不做限定，具体视情况而定。
具体的，在本发明的一个实施例中，当所述第二掺杂区域21为P型掺杂，所述第一掺杂区域17为N型掺杂时，所述第一掺杂区域17为SiGe，所述第二掺杂区域21为SiP或SiC；当所述第二掺杂区域21为N型掺杂，所述第一掺杂区域17为P型掺杂时，所述第一掺杂区域17为SiP或SiC，所述第二掺杂区域21为SiGe，本发明对此并不做限定，当然，在本发明的其他实施例中，所述第一掺杂区域17和所述第二掺杂区域21还可以采用其他掺杂离子，具体视情况而定。
S19：去除所述第一间隙壁14和被所述第一间隙壁14覆盖的第一氧化层12，在所述基材11表面形成栅极结构25，所述栅极结构25与所述漏区不交叠且与所述源区至少部分交叠。
具体的，在本发明一个实施例中，去除所述第一间隙壁14和被所述第一 间隙壁14覆盖的第一氧化层12，在所述基材11表面形成栅极结构25，所述栅极结构25与所述漏区不交叠且与所述源区至少部分交叠包括：
如图14所示，在所述第二掺杂区域21背离所述基材11一侧形成第五覆盖层22，所述第五覆盖层22还覆盖所述第三覆盖层18表面、第一间隙壁14表面和第二间隙壁151表面。由此可见，在本发明实施例中，所述第一间隙壁14的宽度直接影响着所述隧穿场效应晶体管的栅极结构25的宽度。
如图15所述，对所述第五覆盖层22进行平坦化，直至曝露出所述第一间隙壁14表面和第二间隙壁151表面；可选的，所述平坦化工艺可以为蚀刻，与可以为化学机械研磨，还可以蚀刻和化学机械研磨交互使用，本发明对此并不做限定，具体视情况而定。
如图16所示，去除所述第一间隙壁14，形成第三凹槽23，所述第三凹槽23曝露部分所述第一氧化层12；可选的，在本发明实施例中，当所述第一间隙壁14为氮化硅时，优选采用磷酸对其进行去除。
如图17所示，去除所述第三凹槽23曝露的所述第一氧化层12，同时去除部分所述第五覆盖层22，形成第四凹槽24，所述第四凹槽24与所述源区至少部分重叠；可选的，在本发明实施例中，采用氢氟酸去除所述第一氧化层12，同时去除部分所述第五覆盖层22，以增加所述第四凹槽24与所述源区的重叠区域，从而增加后续形成的栅极结构25与源区的重叠区域。需要说明的是，在本发明实施例中，所述第一间隙壁14的宽度仅构成所述栅极结构25宽度的一部分，与所述第五覆盖层22被刻蚀的区域共同决定所述栅极结构25的宽度，但本发明对此并不做限定，在本发明的其他实施例中，还可以仅通过设置所述第一间隙壁14的宽度，获得所述栅极结构25的宽度，即所述第一间 隙壁14的宽度即为所述栅极结构25的宽度，本发明对此并不做限定，具体视情况而定。
需要说明的是，在本发明实施例中，当所述第二间隙壁151为二氧化硅层时，所述第二间隙壁151的致密度大于所述第一氧化层12和所述第五覆盖层22的致密度，以在保证所述第一氧化层12和所述第五覆盖层时，不会去除所述第二间隙壁151，从而使得后续形成的栅极结构25与所述漏区不交叠。
如图18所示，在所述第四凹槽24内形成栅极结构25。
由此可见，在本发明实施例中，所述栅极结构25与所述源区至少部分交叠，所述栅极结构25与所述漏区不交叠，且所述栅极结构25与所述漏区的不交叠区域由第二间隙壁151的宽度决定。
需要说明的是，在本发明实施例中，所述栅极结构25与所述漏区的不交叠面积越大，所述隧穿场效应晶体管的漏电流越小；所述栅极结构25与所述源区的交叠面积越大，所述隧穿场效应晶体管的电子迁移率越大。
还需要说明的是，本发明实施例所提供的隧穿场效应晶体管的制作方法，在形成栅极结构25之后，还包括形成栅极电极、源极和漏极等后续金属连线制程，本发明对此不再详细赘述。
本发明实施例提供了另一种隧穿场效应晶体管的制作方法，与上述实施例不同，在本发明实施例中，所述预设区域用于形成漏区。具体的，如图19所示，该制作方法包括：
S21：如图20所示，提供基材11，所述基材11表面形成有第一氧化层12。
在本发明实施例中，所述基材11为绝缘衬底上的硅基材，包括硅基材111和位于所述硅基材111两侧的第一绝缘结构112，所述第一绝缘结构112的表 面低于所述硅基材111的表面，可选的，硅基材111可以为本征半导体基材，也可以为低掺杂的半导体基材；当所述硅基材111为低掺杂的半导体基材时，所述硅基材111可以本身为低掺杂的半导体基材，也可以通过在本征半导体中进行离子掺杂形成，本发明对此并不做限定，具体视情况而定。
需要说明的是，在本发明实施例中，所述硅基材111的掺杂类型可以为N型掺杂，也可以为P型掺杂，本发明对此并不做限定，具体视情况而定。下面以所述硅基材111为N型掺杂的硅基材为例，对本发明实施例所提供的隧穿场效应晶体管的制作方法进行说明。
具体的，在本发明的一个实施例中，在基材11上形成第一氧化层12的工艺优选为氧化工艺，以提高所述第一氧化层12的致密度，用于保护所述硅基材111。当所述第一氧化层12的形成工艺为氧化工艺时，由于所述第一绝缘结构112不能被氧化，故所述第一氧化层12只形成于所述硅基材111裸露表面。
需要说明的是，在本发明实施例中，所述第一氧化层12的厚度取值范围为10纳米-100纳米，包括端点值，以避免所述第一氧化层12过薄被击穿，同时避免所述第一氧化层12过厚不便于后续的去除。
S22：如图21所示，在所述第一氧化层12背离所述基材11一侧预设区域形成主轴结构13，所述预设区域用于形成漏区。
可选的，在所述第一氧化层12表面形成主轴结构13包括：在所述第一氧化层12背离所述基材11一侧形成多晶硅层131；在所述多晶硅层131背离所述多晶硅层131一侧形成第一掩膜版132；对所述第一掩膜版132和所述多晶硅层131进行刻蚀，保留位于所述预设区域处的多晶硅层131和第一掩膜版 132，形成主轴结构13。
需要说明的是，在本发明实施例中，所述主轴结构13可以只覆盖所述预设区域，还可以外延至覆盖部分第一绝缘结构112，本发明对此并不做限定，具体视情况而定。
S23：如图22所示，在所述主轴结构13侧壁上形成第一间隙壁14；
具体的，在本发明一个实施例中，在所述主轴结构13侧壁上形成第一间隙壁14包括：
在所述主轴结构13背离所述基材一侧形成第一覆盖层，所述第一覆盖层完全覆盖所述主轴结构13表面、所述主轴结构13侧壁和所述基材11表面；对所述第一覆盖层进行等向性刻蚀，去除所述主轴结构13表面和所述基材11表面的第一覆盖层，保留所述主轴结构13侧壁的第一覆盖层，形成第一间隙壁14。
S24：如图23所示，去除未被所述主轴结构、所述第一间隙壁覆盖的第一氧化层，形成第一裸露区域；
S25：如图24所示，以所述主轴结构13和所述第一间隙壁14为掩膜，在所述基材对应所述第一裸露区域的部分形成第一掺杂区域17，所述第一掺杂区域17为源区。可选的，所述第一掺杂区域17的下表面与所述第一绝缘结构112的上表面平齐
上述实施例的基础上，在本发明的一个实施例中，以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14为掩膜，在所述基材11对应第一裸露区域的表面内形成第一掺杂区域17包括：以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14为掩膜，对所述基材11的第一裸露区域进行刻蚀，去除所述基材11对应所述第一裸露区域处的部分，使得所述基材11对应 所述第一裸露区域处的表面低于所述基材11对应所述预设区域处的表面；在所述基材11对应所述第一裸露区域处的表面形成第一掺杂层，直至所述第一掺杂层背离所述基材11一侧的表面与所述基材11对应预设区域处的表面平齐，形成第一掺杂区域17。
在本发明的另一个实施例中，以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14为掩膜，在所述基材11对应第一裸露区域的表面内形成第一掺杂区域17包括：以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14为掩膜，对所述基材11对应第一裸露区域的部分进行离子掺杂，在所述基材11对应所述第一裸露区域的表面内形成第一掺杂区域17。
S26：去除所述主轴结构13，曝露所述预设区域，形成第一凹槽133；
具体的，在本发明的一个实施例中，去除所述主轴结构13，曝露所述预设区域，形成第一凹槽133包括：
如图25所示，在所述主轴结构13背离所述基材11一侧形成第三覆盖层18，所述第三覆盖层18完全覆盖所述基材11表面、所述第一掺杂区域17表面、所述主轴结构13表面和所述第一间隙壁14表面。
如图26所示，对所述第三覆盖层18平坦化，直至暴露出所述主轴结构13中多晶硅层131的表面。其中，对所述第三覆盖层18进行平坦化可以采用蚀刻工艺，也可以采用化学机械研磨工艺，还可以蚀刻工艺和化学机械研磨工艺交互并用，本发明对此并不做限定，具体视情况而定。
如图27所示，去除所述主轴结构13中的多晶硅层131，曝露所述第一氧化层12对应所述预设区域的部分，形成第一凹槽133；可选的，在本发明实施例中，利用含氨溶液(如TMAN)去除所述主轴结构13中的多晶硅层131， 但本发明对此并不做限定，具体视情况而定。
S27：在所述第一间隙壁14朝向所述第一凹槽133的一侧形成第三间隙壁191，并去除未被所述第一间隙壁14和第三间隙壁191覆盖的第一氧化层12，在所述基材表面形成第二裸露区域；
具体的，在本发明一个实施例中，在所述第一间隙壁14朝向所述第一凹槽133的一侧形成第三间隙壁191，并去除未被所述第一间隙壁14和第三间隙壁191覆盖的第一氧化层12，在所述基材表面形成第二裸露区域包括：
如图28所示，在所述第一凹槽133内表面形成第四覆盖层19，所述第四覆盖层19完全覆盖所述基材11表面、所述第一间隙壁14表面以及所述第三覆盖层18表面；优选的，所述第四覆盖层19为二氧化硅层。
如图29所示，对所述第四覆盖层19进行等向性刻蚀，直至去除所述第一凹槽133底部的第四覆盖层19和第一氧化层12，仅保留所述第一凹槽133侧壁上的第四覆盖层19，形成第三间隙壁191和第二凹槽192。需要说明的是，在本发明实施例中，当所述第四覆盖层19为二氧化硅层时，在对所述第四覆盖层19进行等向性刻蚀过程中，所述第二凹槽192曝露的第一氧化层12部分也会被一同去除，在所述基材表面形成第二裸露区域。
S28：如图30所示，在所述基材对应第二裸露区域的表面内形成第二掺杂区域21，所述第二掺杂区域21与所述第一掺杂区域17的掺杂类型不同，所述第二掺杂区域21为漏区；
S29：去除所述第一间隙壁14和被所述第一间隙壁14覆盖的第一氧化层12，在所述基材表面形成栅极结构25，所述栅极结构25与所述漏区不交叠且与所述源区至少部分交叠。
具体的，在本发明一个实施例中，去除所述第一间隙壁14和被所述第一间隙壁14覆盖的第一氧化层12，在所述基材11表面形成栅极结构25，所述栅极结构25与所述漏区不交叠且与所述源区至少部分交叠包括：
如图31所示，在所述第二掺杂区域21背离所述基材11一侧形成第五覆盖层22，所述第五覆盖层22还覆盖所述第三覆盖层18表面、第一间隙壁14表面和第三间隙壁191表面。
如图32所述，对所述第五覆盖层22进行平坦化，直至曝露出所述第一间隙壁14表面和第三间隙壁191表面；可选的，所述平坦化工艺可以为蚀刻，与可以为化学机械研磨，还可以蚀刻和化学机械研磨交互使用，本发明对此并不做限定，具体视情况而定。
如图33所示，去除所述第一间隙壁14，形成第三凹槽23，所述第三凹槽23曝露部分所述第一氧化层12；可选的，在本发明实施例中，当所述第一间隙壁14为氮化硅时，优选采用磷酸对其进行去除。
如图34所示，去除所述第三凹槽23曝露的所述第一氧化层12，同时去除部分所述第五覆盖层22，形成第四凹槽24，所述第四凹槽24与所述源区至少部分重叠；可选的，在本发明实施例中，采用氢氟酸去除所述第一氧化层12，同时去除部分所述第五覆盖层22，以增加所述第四凹槽24与所述源区的重叠区域，从而增加后续形成的栅极结构25与源区的重叠区域。
需要说明的是，在本发明实施例中，当所述第三间隙壁191为二氧化硅层时，所述第三间隙壁191的致密度大于所述第一氧化层12和所述第五覆盖层22的致密度，以在保证所述第一氧化层12和所述第五覆盖层时，不会去除所述第三间隙壁191，从而使得后续形成的栅极结构25与所述漏区不交叠。
如图35所示，在所述第四凹槽24内形成栅极结构25。
需要说明的是，在上述实施例中，是以利用所述隧穿场效应晶体管的制作方法制作N型隧穿场效应晶体管或P型隧穿场效应晶体管为例进行说明的。在本发明的其他实施例中，本发明实施例所提供的制作方法还可以同时制作多个P型隧穿场效应晶体管，或同时制作多个N型隧穿场效应晶体管，或同时制作至少一个P型隧穿场效应晶体管和至少一个N型隧穿场效应晶体管，本发明对此并不做限定，具体视情况而定。
由于在利用该制作方法制作多个P型隧穿场效应晶体管时，其工艺步骤与制作单个P型隧穿场效应晶体管的工艺步骤基本相同，利用该制作方法制作多个N型隧穿场效应晶体管时，其工艺步骤与制作单个N型隧穿场效应晶体管的工艺步骤基本相同，本发明对此不再重复说明。
下面以利用该制作方法同时制作一个P型隧穿场效应晶体管和一个N型隧穿场效应晶体管为例，对上述制作方法进行说明。需要说明的是，在下述实施例中，仅对其与上述实施例不同的部分进行说明，相同部分不再重复赘述。
具体的，在本发明实施例中，如图36所示，该隧穿场效应晶体管的制作方法包括：
S31：如图37所示，提供基材11，所述基材11表面形成有第一氧化层12。
具体的，在本发明一个实施例中，在本发明实施例中，所述基材11包括硅基材111和位于所述硅基材111两侧的第一绝缘结构112，所述硅基材111包括P型硅基材113和N型硅基材114。
具体的，在本发明的一个实施例中，在基材11上形成第一氧化层12的工艺优选为氧化工艺，以提高所述第一氧化层12的致密度，用于保护所述硅基 材111。当所述第一氧化层12的形成工艺为氧化工艺时，由于所述第一绝缘结构112不能被氧化，故所述第一氧化层12只形成于所述硅基材111裸露表面。
需要说明的是，在本发明实施例中，所述第一氧化层12的厚度取值范围为10纳米-100纳米，包括端点值，以避免所述第一氧化层12过薄被击穿，同时避免所述第一氧化层12过厚不便于后续的去除。
S32：如图38所示，在所述第一氧化层12背离所述基材11一侧预设区域形成主轴结构13，所述预设区域包括第一预设区域和第二预设区域，其中，所述第一预设区域用于形成漏区，所述第二预设区域用于形成源区。
下面以所述第一预设区域对应P型硅基材，第二预设区域对应N型硅基材为例，对本发明实施例所提供的制作方法进行说明，但本发明对此并不做限定，具体视情况而定。
可选的，在本发明的一个实施例中，在所述第一氧化层12表面形成主轴结构13包括：在所述第一氧化层12背离所述基材11一侧形成多晶硅层131；在所述多晶硅层131背离所述多晶硅层131一侧形成第一掩膜版132；对所述第一掩膜版132和所述多晶硅层131进行刻蚀，保留位于所述预设区域处的多晶硅层131和第一掩膜版132，形成主轴结构13。
需要说明的是，在本发明实施例中，所述主轴结构13可以只覆盖所述预设区域，还可以外延至覆盖部分第一绝缘结构112，本发明对此并不做限定，具体视情况而定。
S33：如图39所示，在所述主轴结构13侧壁上形成第一间隙壁14。
具体的，在本发明一个实施例中，在所述主轴结构13侧壁上形成第一间 隙壁14包括：
在所述主轴结构13背离所述基材一侧形成第一覆盖层，所述第一覆盖层完全覆盖所述主轴结构13表面、所述主轴结构13侧壁和所述基材11表面；对所述第一覆盖层进行等向性刻蚀，去除所述主轴结构13表面和所述基材11表面的第一覆盖层，保留所述主轴结构13侧壁的第一覆盖层，形成第一间隙壁14。
S34：如图40所示，在所述第一间隙壁14背离所述主轴结构13一侧形成第二间隙壁151。
具体的，在本发明的一个实施例中，在所述第一间隙壁14背离所述主轴结构13一侧形成第二间隙壁151包括：
在所述主轴结构13背离所述基材11一侧形成第二覆盖层，所述第二覆盖层完全覆盖所述主轴结构13表面，所述第一间隙壁14表面和所述基材11表面；对所述第二覆盖层进行等向性刻蚀，去除所述主轴结构13表面和所述基材11表面的第二覆盖层，保留所述第一间隙壁14背离所述主轴结构13一侧的第二覆盖层，形成第二间隙壁151。
S35：如图41所示，去除未被所述主轴结构13、所述第一间隙壁14和第二间隙壁151覆盖的第一氧化层12，形成第一裸露区域。
S36：去除位于所述主轴结构13背离所述漏区一侧的第二间隙壁151，并在所述基材11对应所述第一裸露区域的部分形成第一掺杂区域17。
可选的，在本发明的一个实施例中，去除位于所述主轴结构13背离所述漏区一侧的第二间隙壁151，并在所述基材11对应所述第一裸露区域的部分形成第一掺杂区域17包括：
如图42所示，在所述主轴结构13背离所述基材11一侧形成第二掩膜版16，所述第二掩膜版16覆盖所述主轴结构13以及位于所述主轴结构13朝向漏区一侧的第一间隙壁和第二间隙壁，裸露所述主轴结构13背离漏区一侧的第二间隙壁；可选的，所述第二掩膜版16优选为光刻胶掩膜版。
如图43所示，以所述第二掩膜版16为掩膜，去除位于所述主轴结构13背离所述漏区一侧的第二间隙壁151；去除所述第二掩膜版16。
需要说明的是，在本发明实施例中，去除位于所述主轴结构13背离所述漏区一侧的第二间隙壁151优选采用湿法刻蚀工艺，其采用的刻蚀液可以为氢氟酸或是不同比例氢氟酸和水的混合溶液，也可以采用干法刻蚀，其采用的刻蚀物质可以为CF3或是CF4，本发明对此并不做限定，具体视情况而定。
如图44所示，以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14和第二间隙壁151为掩膜，在所述基材11对应第一裸露区域的表面内形成第一掺杂区域17。所述第一掺杂区域17的下表面与所述第一绝缘结构112的上表面平齐。
在上述实施例的基础上，在本发明的一个实施例中，以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14和第二间隙壁151为掩膜，在所述基材11对应第一裸露区域的表面内形成第一掺杂区域17包括：
以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14和第二间隙壁151为掩膜，对所述基材11的第一裸露区域进行刻蚀，去除所述基材对应所述第一裸露区域处的部分，使得所述基材对应所述第一裸露区域处的表面低于所述基材对应所述预设区域处的表面；
在所述基材11对应所述第一裸露区域处的表面形成第一掺杂层，直至所 述第一掺杂层背离所述基材11一侧的表面与所述基材对应预设区域处的表面平齐，形成第一掺杂区域17。
在本发明的另一个实施例中，以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14和第二间隙壁151为掩膜，在所述基材11对应第一裸露区域的表面内形成第一掺杂区域17包括：
以所述主轴结构13以及所述主轴结构13侧壁的第一间隙壁14和第二间隙壁151为掩膜，对所述基材11对应第一裸露区域的部分进行离子掺杂，在所述基材11对应所述第一裸露区域的表面内形成第一掺杂区域17。
具体的，在本发明的一个实施例中，在所述基材11对应所述第一裸露区域的部分形成第一掺杂区域17为：在所述P型硅基材113对应所述第一裸露区域的部分形成漏区171，同时在N型硅基材114对应的第一裸露区域的部分形成源区172。
S37：去除所述主轴结构13以及被所述主轴结构13覆盖的第一氧化层12，曝露所述预设区域，在所述基材11表面形成第二裸露区域。
具体的，在本发明的一个实施例中，去除所述主轴结构13以及被所述主轴结构13覆盖的第一氧化层12，曝露所述预设区域，在所述基材11表面形成第二裸露区域包括：
如图45所示，先在所述主轴结构13背离所述基材11一侧形成第三覆盖层18，所述第三覆盖层18完全覆盖所述基材11表面、所述第一掺杂区域17表面、所述主轴结构13表面和所述第一间隙壁14与第二间隙壁151表面；再对所述第三覆盖层18平坦化，直至暴露出所述主轴结构13中多晶硅层131的表面。
如图46所示，去除所述主轴结构13中的多晶硅层131，曝露所述第一氧化层12对应所述预设区域的部分，形成第一凹槽133。
如图47所示，在所述第一凹槽133内表面形成第四覆盖层19，所述第四覆盖层19完全覆盖所述基材11表面、所述第一间隙壁14表面、第二间隙壁151表面以及所述第三覆盖层18表面；
如图48所示，对所述第四覆盖层19进行等向性刻蚀，直至去除所述第一凹槽133底部的第四覆盖层19和第一氧化层12，仅保留所述第一凹槽侧壁上的第四覆盖层19，形成第三间隙壁191和第二凹槽192。
如图49所示，在所述第三覆盖层18背离所述基材11一侧形成第三掩膜版20，所述第三掩膜版20覆盖位于对应第一预设区域的第二凹槽192背离所述漏区171一侧的第三覆盖层18和第一间隙壁14以及对应第二预设区域的第二凹槽192及其内侧壁的第三间隙壁191，暴露对应所述P型硅基材的第二凹槽192内侧壁的第三间隙壁191。
如图50所示，以所述第三掩膜版20为掩膜，去除对应第一预设区域的第二凹槽192内侧壁上的第三间隙壁191及其底部的第一氧化层12，曝露所述第一预设区域，形成对应所述第一预设区域的第二裸露区域；然后再去除所述第三掩膜版20，形成对应第二预设区域的第二裸露区域。
S38：如图51所示，在所述基材对应第二裸露区域的表面内形成第二掺杂区域21，其中，所述第二掺杂区域与所述第一掺杂区域的掺杂类型不同。需要说明的是，在本发明实施例中，形成于所述P型硅基材表面内的第二掺杂区域为P型隧穿场效应晶体管的源区，形成于N型硅基材表面内的第二掺杂区域为N型隧穿场效应晶体管的漏区。还需要说明的是，在本发明实施例中， 所述隧穿场效应晶体管的源区和漏区的掺杂浓度相同，但本发明对此并不做限定，在本发明的其他实施例中，还可以使得所述隧穿场效应晶体管的源区掺杂浓度大于漏区掺杂浓度。
S39：去除所述第一间隙壁14和被所述第一间隙壁14覆盖的第一氧化层12，在所述基材11表面形成栅极结构25，所述栅极结构25与所述漏区不交叠且与所述源区至少部分交叠。
具体的，在本发明一个实施例中，去除所述第一间隙壁14和被所述第一间隙壁14覆盖的第一氧化层12，在所述基材11表面形成栅极结构25，所述栅极结构25与所述漏区不交叠且与所述源区至少部分交叠包括：
如图52所示，在所述第二掺杂区域21背离所述基材11一侧形成第五覆盖层22，所述第五覆盖层22还覆盖所述第三覆盖层18表面、第一间隙壁14表面、第二间隙壁151和第三间隙壁191表面；对所述第五覆盖层22进行平坦化，直至曝露出所述第一间隙壁14表面、第二间隙壁151表面和第三间隙壁191表面。
由此可见，在本发明实施例中，所述第一间隙壁14的宽度直接影响着所述隧穿场效应晶体管的栅极结构25的宽度。
如图53所示，去除所述第一间隙壁14，形成第三凹槽23，所述第三凹槽23曝露部分所述第一氧化层12；
如图54所示，去除所述第三凹槽23曝露的所述第一氧化层12，同时去除部分所述第五覆盖层22，形成第四凹槽24，所述第四凹槽24与所述源区至少部分重叠；
可选的，在本发明实施例中，采用氢氟酸去除所述第一氧化层12，同时 去除部分所述第五覆盖层22，以增加所述第四凹槽24与所述源区的重叠区域，从而增加后续形成的栅极结构25与源区的重叠区域。需要说明的是，在本发明实施例中，所述第一间隙壁14的宽度仅构成所述栅极结构25宽度的一部分，与所述第五覆盖层22被刻蚀的区域共同决定所述栅极结构25的宽度，但本发明对此并不做限定，在本发明的其他实施例中，还可以仅通过设置所述第一间隙壁14的宽度，获得所述栅极结构25的宽度，即所述第一间隙壁14的宽度即为所述栅极结构25的宽度，本发明对此并不做限定，具体视情况而定。
需要说明的是，在本发明实施例中，当所述第二间隙壁151为二氧化硅层时，所述第二间隙壁151的致密度大于所述第一氧化层12和所述第五覆盖层22的致密度，以在保证所述第一氧化层12和所述第五覆盖层时，不会去除所述第二间隙壁151，从而使得后续形成的栅极结构25与所述漏区不交叠。
同理，当所述第三间隙壁191为二氧化硅层时，所述第三间隙壁191的致密度大于所述第一氧化层12和所述第五覆盖层22的致密度，以在保证所述第一氧化层12和所述第五覆盖层时，不会去除所述第三间隙壁191，从而使得后续形成的栅极结构25与所述漏区不交叠。
如图55所示，在所述第四凹槽24内形成栅极结构25。
由此可见，本发明实施例所提供的制作方法还可以同时制作N型隧穿场效应晶体管和P型隧穿场效应晶体管。
相应的，本发明实施例还提供了一种隧穿场效应晶体管，该隧穿场效应晶体管包括：基材：位于所述基材表面的栅极结构；位于所述基材表面内，相对设置的源区和漏区，其中，所述栅极结构与所述漏区不交叠，且与所述源区至少部分交叠。
需要说明的是，在本发明实施例所提供的隧穿场效应晶体管可以是平面半导体器件，也可以是鳍式半导体器件，还可以是绝缘衬底上的半导体器件，本发明对此并不做限定，具体视情况而定。
由上所述可知，本发明实施例提供了一种隧穿场效应晶体管的制作方法以及利用该制作方法制作的隧穿场效应晶体管的具体结构。而且，本发明实施例所提供的隧穿场效应晶体管的制作方法，先利用主轴结构定义源区，再在主轴结构两侧形成第一间隙壁和第二间隙壁，从而利用所述主轴结构和第一间隙壁、第二间隙壁作为掩膜，形成漏区；然后去除主轴结构，在主轴结构处形成源区，最后在第一间隙壁处形成栅极结构，从而使得该制作方法在形成源区和漏区时，不受光刻工艺的限制。此外，本发明实施例所提供的隧穿场效应晶体管的制作方法，可以利用所述第二间隙壁严格控制所述栅极二极管与所述漏区之间不重叠区域，以降低所述隧穿场效应晶体管的漏电流，并利用所述栅极结构与所述源区的重叠区域，来增加所述隧穿场效应晶体管的开启电流。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而 是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (30)

  1. 一种隧穿场效应晶体管的制作方法，其特征在于，包括：
    提供基材，所述基材表面形成有第一氧化层；
    在所述第一氧化层背离所述基材一侧预设区域形成主轴结构，所述预设区域用于形成源区；
    在所述主轴结构侧壁上形成第一间隙壁；
    在所述第一间隙壁背离所述主轴结构一侧形成第二间隙壁；
    去除未被所述主轴结构、所述第一间隙壁和第二间隙壁覆盖的第一氧化层，形成第一裸露区域；
    在所述基材对应所述第一裸露区域的部分形成第一掺杂区域，所述第一掺杂区域为漏区；
    去除所述主轴结构以及被所述主轴结构覆盖的第一氧化层，曝露所述预设区域，在所述基材表面形成第二裸露区域；
    在所述基材对应第二裸露区域的表面内形成第二掺杂区域，所述第二掺杂区域与所述第一掺杂区域的掺杂类型不同，所述第二掺杂区域为源区；
    去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交叠。
  2. 根据权利要求1所述的制作方法，其特征在于，所述源区的掺杂浓度大于所述漏区的掺杂浓度。
  3. 根据权利要求1所述的制作方法，其特征在于，所述第一氧化层的形成工艺为氧化工艺；所述第一氧化层的厚度取值范围为10纳米-100纳米，包括端点值。
  4. 根据权利要求1所述的制作方法，其特征在于，在所述主轴结构侧壁上形成第一间隙壁包括：
    在所述主轴结构背离所述基材一侧形成第一覆盖层，所述第一覆盖层完全覆盖所述主轴结构表面、所述主轴结构侧壁和所述基材表面；对所述第一覆盖层进行等向性刻蚀，去除所述主轴结构表面和所述基材表面的第一覆盖层，保留所述主轴结构侧壁的第一覆盖层，形成第一间隙壁。
  5. 根据权利要求1所述的制作方法，其特征在于，在所述第一间隙壁背离所述主轴结构一侧形成第二间隙壁包括：
    在所述主轴结构背离所述基材一侧形成第二覆盖层，所述第二覆盖层完全覆盖所述主轴结构表面，所述第一间隙壁表面和所述基材表面；
    对所述第二覆盖层进行等向性刻蚀，去除所述主轴结构表面和所述基材表面的第二覆盖层，保留所述第一间隙壁背离所述主轴结构一侧的第二覆盖层，形成第二间隙壁。
  6. 根据权利要求1所述的制作方法，其特征在于，在所述基材对应所述第一裸露区域的部分形成第一掺杂区域包括：
    以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，对所述基材的第一裸露区域进行刻蚀，去除所述基材对应所述第一裸露区域处的部分，使得所述基材对应所述第一裸露区域处的表面低于所述基材对应所述预设区域处的表面；
    在所述基材对应所述第一裸露区域处的表面形成第一掺杂层，直至所述第一掺杂层背离所述基材一侧的表面与所述基材对应预设区域处的表面平齐，形成第一掺杂区域。
  7. 根据权利要求1所述的制作方法，其特征在于，在所述基材对应第一裸露区域的表面内形成第一掺杂区域包括：以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，对所述基材对应第一裸露区域的部分进行离子掺杂，在所述基材对应所述第一裸露区域的表面内形成第一掺杂区域。
  8. 根据权利要求1所述的制作方法，其特征在于，去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交叠包括：
    在所述第一掺杂区域背离所述基材一侧形成第五覆盖层，所述第五覆盖层还覆盖所述第四覆盖层表面、第一间隙壁表面和第二间隙壁表面；
    对所述第五覆盖层进行平坦化，直至曝露出所述第一间隙壁表面和第二间隙壁表面；
    去除所述第一间隙壁，形成第三凹槽，所述第三凹槽曝露部分所述第一氧化层；
    去除所述第三凹槽曝露的所述第一氧化层，同时去除部分所述第五覆盖层，形成第四凹槽，所述第四凹槽与所述源区至少部分重叠；
    在所述第四凹槽内形成栅极结构。
  9. 根据权利要求8所述的制作方法，其特征在于，当所述第二间隙壁和所述第五覆盖层为氧化硅层时，所述第二间隙壁的致密度大于所述第一氧化层的致密度；所述第二间隙壁的致密度大于所述第五覆盖层的致密度。
  10. 一种隧穿场效应晶体管的制作方法，其特征在于，包括：
    提供基材，所述基材表面形成有第一氧化层；
    在所述第一氧化层背离所述基材一侧预设区域形成主轴结构，所述预设区域用于形成漏区；
    在所述主轴结构侧壁上形成第一间隙壁；
    去除未被所述主轴结构、所述第一间隙壁覆盖的第一氧化层，形成第一裸露区域；
    在所述基材对应所述第一裸露区域的部分形成第一掺杂区域，所述第一掺杂区域为源区；
    去除所述主轴结构，曝露所述预设区域，形成第一凹槽；
    在所述第一间隙壁朝向所述第一凹槽的一侧形成第三间隙壁，并去除未被所述第一间隙壁和第三间隙壁覆盖的第一氧化层，在所述基材表面形成第二裸露区域；
    在所述基材对应第二裸露区域的表面内形成第二掺杂区域，所述第二掺杂区域与所述第一掺杂区域的掺杂类型不同，所述第二掺杂区域为漏区；
    去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交叠。
  11. 根据权利要求10所述的制作方法，其特征在于，所述源区的掺杂浓度大于所述漏区的掺杂浓度。
  12. 根据权利要求10所述的制作方法，其特征在于，所述第一氧化层的形成工艺为氧化工艺；所述第一氧化层的厚度取值范围为10纳米-100纳米，包括端点值。
  13. 根据权利要求10所述的制作方法，其特征在于，在所述主轴结构侧壁上形成第一间隙壁包括：
    在所述主轴结构背离所述基材一侧形成第一覆盖层，所述第一覆盖层完全覆盖所述主轴结构表面、所述主轴结构侧壁和所述基材表面；对所述第一覆盖层进行等向性刻蚀，去除所述主轴结构表面和所述基材表面的第一覆盖层，保留所述主轴结构侧壁的第一覆盖层，形成第一间隙壁。
  14. 根据权利要求10所述的制作方法，其特征在于，在所述基材对应所述第一裸露区域的部分形成第一掺杂区域包括：
    以所述主轴结构以及所述主轴结构侧壁的第一间隙壁为掩膜，对所述基材的第一裸露区域进行刻蚀，去除所述基材对应所述第一裸露区域处的部分，使得所述基材对应所述第一裸露区域处的表面低于所述基材对应所述预设区域处的表面；
    在所述基材对应所述第一裸露区域处的表面形成第一掺杂层，直至所述第一掺杂层背离所述基材一侧的表面与所述基材对应预设区域处的表面平齐，形成第一掺杂区域。
  15. 根据权利要求10所述的制作方法，其特征在于，在所述基材对应第一裸露区域的表面内形成第一掺杂区域包括：以所述主轴结构以及所述主轴结构侧壁的第一间隙壁为掩膜，对所述基材对应第一裸露区域的部分进行离子掺杂，在所述基材对应所述第一裸露区域的表面内形成第一掺杂区域。
  16. 根据权利要求10所述的制作方法，其特征在于，去除所述主轴结构，曝露所述预设区域包括：
    在所述第一掺杂区域表面形成第三覆盖层，所述第三覆盖层所述第一掺杂区域、所述第一间隙壁和所述主轴结构；
    对所述第三覆盖层进行平坦化，直至曝露所述主轴结构中的多晶硅层表 面；
    去除所述多晶硅层，曝露所述预设区域，形成第一凹槽。
  17. 根据权利要求10所述的制作方法，其特征在于，在所述第一间隙壁朝向所述第一凹槽的一侧形成第三间隙壁，并去除未被所述第一间隙壁和第三间隙壁覆盖的第一氧化层，在所述基材表面形成第二裸露区域包括：
    在所述第一间隙壁朝向所述第一凹槽的一侧形成第四覆盖层，所述第四覆盖层完全覆盖所述基材、所述第一间隙壁和所述第一掺杂区域；
    对所述第四覆盖层进行等向性刻蚀，去除所述基材、所述第一间隙壁和所述第一掺杂区域上方的第四覆盖层，仅保留所述第一间隙壁朝向所述第一凹槽的一侧的第四覆盖层，形成第三间隙壁；
    去除未被所述第一间隙壁和第三间隙壁覆盖的第一氧化层。
  18. 根据权利要求10所述的制作方法，其特征在于，去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交叠包括：
    在所述第二掺杂区域背离所述基材一侧形成第五覆盖层，所述第五覆盖层还覆盖所述第四覆盖层表面、第一间隙壁表面和第三间隙壁表面；
    对所述第五覆盖层进行平坦化，直至曝露出所述第一间隙壁表面和第三间隙壁表面；
    去除所述第一间隙壁，形成第三凹槽，所述第三凹槽曝露部分所述第一氧化层；
    去除所述第三凹槽曝露的所述第一氧化层，同时去除部分所述第五覆盖层，形成第四凹槽，所述第四凹槽与所述源区至少部分重叠；
    在所述第四凹槽内形成栅极结构。
  19. 根据权利要求18所述的制作方法，其特征在于，当所述第三间隙壁和所述第五覆盖层为氧化硅层时，所述第三间隙壁的致密度大于所述第一氧化层的致密度；所述第三间隙壁的致密度大于所述第五覆盖层的致密度。
  20. 一种隧穿场效应晶体管的制作方法，其特征在于，包括：
    提供基材，所述基材表面形成有第一氧化层；
    在所述第一氧化层背离所述基材一侧预设区域形成主轴结构，所述预设区域包括第一预设区域和第二预设区域，其中，所述第一预设区域用于形成漏区，所述第二预设区域用于形成源区；
    在所述主轴结构侧壁上形成第一间隙壁；
    在所述第一间隙壁背离所述主轴结构一侧形成第二间隙壁；
    去除未被所述主轴结构、所述第一间隙壁和第二间隙壁覆盖的第一氧化层，形成第一裸露区域；
    去除位于所述第一间隙壁背离所述漏区一侧的第二间隙壁，在所述基材对应所述第一裸露区域的部分形成第一掺杂区域；
    去除所述主轴结构以及被所述主轴结构覆盖的第一氧化层，曝露所述预设区域，在所述基材表面形成第二裸露区域；
    在所述基材对应第二裸露区域的表面内形成第二掺杂区域，其中，所述第二掺杂区域与所述第一掺杂区域的掺杂类型不同；
    去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交叠。
  21. 根据权利要求20所述的制作方法，其特征在于，所述源区的掺杂浓度等于或大于所述漏区的掺杂浓度。
  22. 根据权利要求20所述的制作方法，其特征在于，所述第一氧化层的形成工艺为氧化工艺；所述第一氧化层的厚度取值范围为10纳米-100纳米，包括端点值。
  23. 根据权利要求20所述的制作方法，其特征在于，在所述主轴结构侧壁上形成第一间隙壁包括：
    在所述主轴结构背离所述基材一侧形成第一覆盖层，所述第一覆盖层完全覆盖所述主轴结构表面、所述主轴结构侧壁和所述基材表面；对所述第一覆盖层进行等向性刻蚀，去除所述主轴结构表面和所述基材表面的第一覆盖层，保留所述主轴结构侧壁的第一覆盖层，形成第一间隙壁。
  24. 根据权利要求20所述的制作方法，其特征在于，在所述第一间隙壁背离所述主轴结构一侧形成第二间隙壁包括：
    在所述主轴结构背离所述基材一侧形成第二覆盖层，所述第二覆盖层完全覆盖所述主轴结构表面，所述第一间隙壁表面和所述基材表面；
    对所述第二覆盖层进行等向性刻蚀，去除所述主轴结构表面和所述基材表面的第二覆盖层，保留所述第一间隙壁背离所述主轴结构一侧的第二覆盖层，形成第二间隙壁。
  25. 根据权利要求20所述的制作方法，其特征在于，去除位于所述第一间隙壁背离所述漏区一侧的第二间隙壁，在所述基材对应所述第一裸露区域的部分形成第一掺杂区域包括：
    在所述主轴结构背离所述基材一侧形成第二掩膜版，所述第二掩膜版覆盖 所述主轴结构以及位于所述主轴结构朝向漏区一侧的第一间隙壁和第二间隙壁，裸露所述主轴结构背离漏区一侧的第二间隙壁；
    以所述第二掩膜版为掩膜，去除位于所述主轴结构背离所述漏区一侧的第二间隙壁；
    去除所述第二掩膜版；
    以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，在所述基材对应第一裸露区域的表面内形成第一掺杂区域。
  26. 根据权利要求25所述的制作方法，其特征在于，以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，在所述基材对应第一裸露区域的表面内形成第一掺杂区域包括：
    以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，对所述基材的第一裸露区域进行刻蚀，去除所述基材对应所述第一裸露区域处的部分，使得所述基材对应所述第一裸露区域处的表面低于所述基材对应所述预设区域处的表面；
    在所述基材对应所述第一裸露区域处的表面形成第一掺杂层，直至所述第一掺杂层背离所述基材一侧的表面与所述基材对应预设区域处的表面平齐，形成第一掺杂区域。
  27. 根据权利要求25所述的制作方法，其特征在于，以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，在所述基材对应第一裸露区域的表面内形成第一掺杂区域包括：
    以所述主轴结构以及所述主轴结构侧壁的第一间隙壁和第二间隙壁为掩膜，对所述基材对应第一裸露区域的部分进行离子掺杂，在所述基材对应所述 第一裸露区域的表面内形成第一掺杂区域。
  28. 根据权利要求20所述的制作方法，其特征在于，去除所述第一间隙壁和被所述第一间隙壁覆盖的第一氧化层，在所述基材表面形成栅极结构，所述栅极结构与所述漏区不交叠且与所述源区至少部分交叠包括：
    在所述第二掺杂区域背离所述基材一侧形成第五覆盖层，所述第五覆盖层还覆盖所述第三覆盖层表面、第一间隙壁表面、第二间隙壁和第三间隙壁表面；
    对所述第五覆盖层进行平坦化，直至曝露出所述第一间隙壁表面、第二间隙壁表面和第三间隙壁表面；
    去除所述第一间隙壁，形成第三凹槽，所述第三凹槽曝露部分所述第一氧化层；
    去除所述第三凹槽曝露的所述第一氧化层，同时去除部分所述第五覆盖层，形成第四凹槽，所述第四凹槽与所述源区至少部分重叠；
    在所述第四凹槽内形成栅极结构。
  29. 根据权利要求28所述的制作方法，其特征在于，当所述第二间隙壁为二氧化硅层时，所述第二间隙壁的致密度大于所述第一氧化层和所述第五覆盖层的致密度；
    当所述第三间隙壁为二氧化硅层时，所述第三间隙壁的致密度大于所述第一氧化层和所述第五覆盖层的致密度。
  30. 一种隧穿场效应晶体管，其特征在于，包括：
    基材：
    位于所述基材表面的栅极结构；
    位于所述基材表面内，相对设置的源区和漏区，其中，所述栅极结构与所 述漏区不交叠，且与所述源区至少部分交叠。
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