CN100416859C - 形成具有高迁移率的金属/高k值栅叠层的方法 - Google Patents

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Abstract

本发明公开了一种形成具有高迁移率的金属/高k值栅叠层的方法。具体地，本发明提供了一个具有高迁移率和低界面电荷的栅叠层结构以及半导体器件，即包括该结构的金属氧化物半导体场效应晶体管(MOSFET)。在半导体器件中，本发明的栅叠层结构位于衬底和一个覆盖的栅导体之间。本发明还提供了一个制造本发明栅叠层结构的方法，其中是用了一个高温退火步骤(约800℃量级)。用于本发明的高温退火提供了一个栅叠层结构，由电荷泵浦测量，具有界面状态密度约8×1010电荷/cm2或更低，峰值迁移率约250cm2/V-s或更高，以及在约6.0×1012反转电荷/cm2或更高下基本上没有迁移率退化。

Description

形成具有高迁移率的金属/高K值栅叠层的方法
技术领域
本发明涉及半导体结构以及更具体而言涉及栅叠层结构，包括至少包含硅和氧原子的界面层，和一个覆盖的高k栅电介质。术语“高k”在整个本申请中用作表示一种电介质材料，它在真空测量的介电常数大于SiO2。本发明的栅叠层结构在约800℃或以上的温度下退火，相对于传统的栅叠层结构，改善了电子的迁移率并降低了界面电荷密度。此外，本发明还涉及一种形成本发明栅叠层结构的方法。此外，本发明提供了一个半导体器件，即金属氧化物半导体场效应晶体管(MOSFET)，它至少包含本发明的栅叠层结构。
背景技术
在寻求性能改善中，电子电路正变得越来越密集由此器件变得越来越小。例如，金属氧化物半导体场效应晶体管(MOSFET)中的最普通电介质是SiO2。然而随着SiO2的厚度达到
Figure C20051007816400051
出现了基本的问题，例如包括通过栅电介质的泄漏电流，它关系到长期电介质可靠性，以及在制造和厚度控制上的难度。
对上述问题的一个解决方法是使用厚(大于
Figure C20051007816400052
)的薄膜材料，例如二氧化铪(HfO2)，它具有大于SiO2的介电常数。这样，栅电介质的物理厚度可以很大，而相对于SiO2的等效电学厚度可以标定。
在栅叠层中引入高k电介质，例如HfO2，ZrO2，或Al2O3，已经证明能将泄漏电流幅度降低到几个量级。这种泄漏电流的降低使得能够制造低功耗的互补金属氧化物半导体(CMOS)器件。不幸的是，在CMOS器件中使用高k电介质产生了其它问题，包括很难钝化下层的硅，在栅叠层中引入了不希望的电荷，产生了大的带电压漂移，大阈值电压漂移，大电荷陷获和低电子迁移率的器件。
确实，已经报道了比较于传统的多晶硅/SiO2栅叠层，形成在硅衬底上的金属栅电极/高k栅电介质叠层的电子迁移率严重地退化。例如见Callegari等，Int.Conf.SSDM，Sept 16-18，Tokyo，Japan 2003。尽管具有退化的电子迁移率，使用高k栅电介质在下代超大规模集成(VLSI)电路中是需要的，以降低CMOS器件中的泄漏电流。远程光子散射或远程电荷散射已经被建议用来解释nFET的迁移率退化问题了。见M.V.Fischetti等，“含有高k绝缘体的MOS系统中Si反型层的有效电子迁移率：远程光子散射的作用”，J.App.Phys.90，4587(2001)和M.Hiratani等，JJAP Vol.41，p.4521(2002)。
在高k电介质中例如HfO2，一个金属氧化物键在一个外电场下很容易极化，这通过存在于高k材料中的远程光子，导致了沟道流动电荷非常不希望的散射。结果，通过高k材料作为栅绝缘体的存在，基本上降低了MOS器件的驱动电流。几个现存的解决办法集中在降低散射的问题上。在一个已知解决办法中，一层二氧化硅或氮氧化硅层放置在位于硅衬底中的沟道和高k栅电介质之间。使用这些所谓的夹层一些远程光子散射降低了，因为高k栅电介质放置在远离沟道的地方。
尽管现有技术的栅叠层结构(包括一个传统的夹层和高k电介质)已经降低了远程光子散射，它们仍然没有获得和包含SiO2作为栅电介质的MOS器件的电子迁移率。因此，仍然需要提供一个MOS器件叠层，它含有高k栅电介质和一个金属栅，能改善电子迁移率，基本上与传统含SiO2的MOS器件等效。
发明内容
本发明提供一个栅叠层结构，相比较于传统金属/高k栅叠层来说改善了电子迁移率。具体而言，本发明的栅叠层结构包括一个界面层，至少包含Si和O原子并具有大于SiO2的介电常数，和一个覆盖的高k栅电介质，所述栅叠层结构由电荷泵浦测量，具有界面状态密度约8×1010电荷/cm2或更低，峰值迁移率约250cm2/V-s或更高，以及在约6.0×1012反转电荷/cm2或更高下基本上没有迁移率退化。术语“基本上没有迁移率退化”在本发明通篇使用是为了表示在所述反转电荷水平下，迁移率没有掉到本申请的图3中提供的通用曲线下面。在本发明的栅叠层结构中，在约8.0×1012反转电荷/cm2或更高下没有发生迁移率退化。
术语“界面状态密度”表示表示位于Si/界面层界面和/或高k栅电介质/界面层界面的界面状态。术语“峰值迁移率”表示MOSFET沟道中的最大电子/空穴迁移率，以及术语“反转电荷”表示MOSFET沟道中的移动电荷。界面层可以含有N原子，只要N原子的浓度约1E15原子/cm2或更低就行。更典型地，N原子以浓度约1E14-约3E15原子/cm2存在于界面层。在此指出的氮浓度较宽范围之上，峰值迁移率退化便典型地观察到了。该界面层还可以包括来自覆盖的高k电介质材料，例如包括金属，氧化物，硅酸盐或它们的混合物。
除了栅叠层结构，本发明还提供了一个半导体器件，即MOSFET，至少包含本发明的栅叠层结构。具体地，本发明的半导体器件包括一个半导体衬底，一个栅叠层结构包括一个覆盖的高k栅电介质，以及一个界面层至少包含Si和O原子并具有大于SiO2的介电常数，位于所述半导体衬底的一个表面上；以及一个栅导体位于栅叠层结构顶上，其中所述栅叠层结构由电荷泵浦测量，具有界面状态密度约8×1010电荷/cm2或更低，峰值迁移率约250cm2/V-s或更高，以及在约6.0×1012反转电荷/cm2或更高下基本上没有迁移率退化。
本发明的栅叠层结构显示了在约0.8MV/cm2或更高的电子场下，基本上没有峰值迁移率的退化。
在本发明的一些实施例中，一个可选的扩散阻挡层可以存在于不同的栅导体材料之间。本发明的半导体器件可以包括一个自对准MOSFET或一个非自对准MOSFET。
除了上面的，本发明还提供了一个制造有上述性质的本发明栅叠层结构的方法。具体地，从较宽角度来讲，本发明的栅叠层结构由下面的步骤形成，包括：
提供一个叠层，包括一个界面层，至少包含Si和O原子以及一个覆盖的高k栅电介质；以及
在约800℃或更高温度下退火所述叠层，使得提供一个栅叠层结构，由电荷泵浦测量，具有界面状态密度约8×1010电荷/cm2或更低，峰值迁移率约250cm2/V-s或更高，以及在约6.0×1012反转电荷/cm2或更高下基本上没有迁移率退化。
在退火步骤中，再生长夹层并且与覆盖的高k栅电介质发生了某些混杂，导致了形成本发明栅叠层结构的界面层。这样本发明的界面层不同于传统的界面层，因为它经历了在本发明高温退火步骤过程中的再生长和混杂。
上述的方法可以集成进传统自对准MOS或非自对准MOS工艺步骤中，以提供至少一个MOSFET器件。
附图说明
图1是一个图示表示(通过截面图)，示出了位于一个半导体衬底和一个栅导体之间的本发明栅叠层结构。
图2A-2D图示表示(通过截面图)，示出了可以包括本发明栅叠层结构的各种MOSFET器件。
图3示出了在400-1000℃的不同退火温度下，一个W/HfO2栅叠层迁移率的图。
图4示出了栅叠层在400℃的退火温度下的电荷泵浦曲线图。
图5示出了栅叠层在800℃的退火温度下的电荷泵浦曲线图。
图6示出了栅叠层在1000℃的退火温度下的电荷泵浦曲线图。
图7是在不同退火温度T下分开的CV图。
图8示出了在不同退火温度下泄漏降低的条形图；T1是沉积的，T2和T3是在700℃，分别5秒和60秒，T5-T9是在800°-1000℃使用50℃步长持续5秒。
图9是一个W/HfO2/界面层叠层在1000℃退火后的实际TEM。
具体实施方式
现在将更详细地描述本发明，即提供了具有高迁移率和低界面电荷的一个栅叠层结构，一个各含有该结构的半导体器件，以及一个制造栅叠层结构的方法。具体地，将参考下面的讨论和在此提到的附图更详细地描述本发明。注意提供本申请的附图是用于示例目的，这样并没有按照比例画出。
首先参考图1所示的结构10，它包括本发明的栅叠层结构14。具体地，图1所示的结构10包括一个半导体衬底12，位于半导体衬底12表面上的本发明栅叠层结构14，以及位于栅叠层结构14顶上的栅导体20。根据本发明，图1所示的栅叠层结构14包括一个界面层16和一个覆盖的高k栅电介质18。界面层16位于高k栅电介质18和半导体衬底12之间，因此栅导体20位于高k栅电介质18的顶上。在一些实施例中，一个金属扩散阻挡层可以位于不同的栅导体材料之间，在该附图中并未示出。
结构10的半导体衬底12包括任何半导体材料，例如包括Si，SiGe，SiGeC，SiC，GaAs，InAs，InP以及其它III/V或II/VI族化合物半导体。半导体衬底12还可以包括层状半导体例如Si/SiGe，Si/SiC，绝缘体上硅(SOI)，或绝缘体上硅锗(SGOI)。在本发明的一个优选实施例中，半导体衬底12是一个含Si半导体材料。
半导体衬底12可以掺杂，不掺杂或含有掺杂和不掺杂区。半导体衬底12还可以包括第一掺杂(n或p)区和第二掺杂(n或p)区。为了简洁，在本申请的附图中没有具体标出掺杂区。第一掺杂区和第二掺杂区可以相同，或者它们可以含有不同的电导和/或掺杂浓度。这些掺杂区已知为“阱”。一个阱区示于图2A-2D并标为参考号11。
在本发明的该处使用该领域的技术人员所熟知的传统工艺，将沟槽隔离区(未具体示出)典型地形成在半导体衬底12中。沟槽隔离区位于该附图所示区周围，它们用于互相隔离各种器件。例如见图2D。
栅叠层结构14的界面层16包括一个至少包含Si和O原子的层。除了这些原子，界面层16可以包括N原子，以及金属，氧化物，硅酸盐或它们的混合物；后面的成分即金属，氧化物，硅酸盐来自于覆盖的高k电介质18。来自于覆盖的高k电介质18的成分在本申请的退火步骤中引入到界面层16中，这将在下面更详细地描述。
界面层16还表征为具有大于SiO2的介电常数。更典型地，界面层16具有约4.5-约20的介电常数。
注意当界面层16含N原子时，在此存在的N原子浓度应该相对较低。“相对较低”意思是N原子的浓度约1E15原子/cm2或更低。更典型地，界面层16可以含有约1E14-约3E15原子/cm2的N原子浓度。既然界面层16中高含量的N原子将退化栅叠层结构的迁移率，因此需要相对较低的N原子浓度。
存在于界面层16中的金属尤其是Hf的量约1-约80原子百分比，定义为％[金属/(金属+Si)]，更典型为约3-约15原子百分比的量。界面层16中O的含量典型约50-约65原子百分比，O原子更典型为约60-约65原子百分比。依赖于用于制造本发明的栅叠层结构14的材料，界面层16可以包括SiOx，SiaObNc和/或硅酸盐。界面层16中的Si可以均匀通过整个层分布或可以逐渐地分布。本发明的界面层16是一个薄层，它的厚度典型小于
Figure C20051007816400101
更典型地，界面层16具有从约5-约
Figure C20051007816400102
的厚度。
本发明栅叠层结构14的高k栅电介质18包括任何介电常数大于SiO2的介电材料，优选大于7.0。这种高k电介质的实例包括，但并不局限于：二元金属氧化物例如TiO2，Ta2O5，Al2O3，Y2O3，ZrO2，HfO2，Gd2O3，和La2O3；所述二元金属氧化物的硅酸盐和铝酸盐；以及钙钛矿型氧化物。在此也考虑这些高k电介质的组合和/或多层。钙钛矿型氧化物可以为晶体或无定型相。
可以用于本发明作为高k电介质材料18的钙钛矿型氧化物包括，但并不局限于：一种钛酸盐系统材料，即钛酸钡，钛酸锶，钛酸钡锶，钛酸铅，锆钛酸铅，钛酸锆酸镧铅，钛酸锆酸钡和钛酸镧酸钡；一种铌酸盐或钽酸盐系统材料例如铌酸铅镁，铌酸锂，钽酸锂，铌酸钾，钽酸锶铝和铌酸钾钽；一种钨-铜系统材料例如铌酸钡锶，铌酸铅钡，和铌酸钡钛；或者一种层状Bi钙钛矿系统材料例如钽酸锶铋和钛酸铋。
在上述的各种高k电介质中，优先考虑Hf基的高k电介质例如HfO2和硅酸铪。在高k电介质18包括一种硅酸盐的实施例中，Si可以均匀通过整个层分布或可以逐渐地分布。
在本发明的一些实施例中，界面层16和高k电介质18都含有Si，在每个层中逐渐(分级地)分布。
高k电介质18的厚度可以依赖于材料的介电常数和沉积高k电介质的方法变化。典型地，高k电介质18具有约5-约
Figure C20051007816400111
的厚度，更典型为约15-约
Figure C20051007816400112
的厚度。
由于在本发明中制造栅叠层结构14使用的方法，栅叠层结构14具有约8×1010电荷/cm2或更低的界面状态密度。更典型地，本发明的栅叠层结构14具有约5×108电荷/cm2或更低的界面状态密度。界面状态密度使用一个电荷泵浦技术测量，这对该领域的技术人员是熟知的。
本发明栅叠层结构14的另一个特性是它具有峰值迁移率约250cm2/V-s或更高，以及更典型地约260cm2/V-s或更高。峰值迁移率的确定，是结合由分立CV(电容-电压)得出的集中反转电荷和在V漏-源＝30meV的驱动电流决定。
除了具有低界面状态密度和高的峰值迁移率，本发明栅叠层结构14在约6.0×1012反转电荷/cm2或更高下基本上没有迁移率退化。在本发明中反转电荷由例如示于图7的集中CV特性所确定。在约8.0×1012反转电荷/cm2或更高下没有发生迁移率退化。
不像现有技术的栅叠层结构，本发明的栅叠层结构14工作在约0.8MV/cm2或更高的电子场下，没有显示重大的峰值迁移率退化。
图1所示的栅导体20包括一个导电材料，包括但并不局限于：元素金属例如W，Pt，Pd，Ru，Re，Ir，Ta，Mo或它们的组合及多层；前述元素金属的硅化物；前述元素金属的选择包含硅的氮化物；或者掺杂或者未掺杂的多晶硅；以及它们的组合及多层。例如，栅导体20可以包括多晶硅(掺杂或者未掺杂)和一种金属。在本发明的一个实施例中，W用作栅导体20。
在一些实施例中，尤其是当栅导体20包括多晶Si/金属时，一个可选的扩散阻挡层(图1中未示出)在两个栅导体之间使用。可选的金属扩散阻挡层包括任何适合于阻止金属向外扩散进多晶Si栅导体中材料。可以用于本发明的可选金属扩散阻挡层的实例包括，但并不局限于：Ti，TiN，Ta，TaN，WN，TaSiN，及它们的多层。当存在可选的扩散阻挡层时，它典型具有约50-约
Figure C20051007816400121
的厚度。更典型地，可选的金属扩散阻挡层具有约100-约
Figure C20051007816400122
的厚度。
图1所示结构的制造，通过首先在半导体衬底12的一个表面上形成一个包括Si和O原子的夹层。具体地，用于本发明的夹层可以包括SiO2，SiON，或它们包括多层在内的组合。夹层可以通过热方法形成，例如氧化或氮氧化，或者它可以通过一个沉积工艺形成，例如原子层沉积，化学溶液沉积等。作为选择，一个SiON夹层的形成可以通过，首先通过快速热氧化工艺生长一个SiO2层，然后将生长的氧化物层进行等离子体氮化。用于形成夹层的条件是传统条件，可以由该领域的技术人员选择来获得具有约3-约厚度的夹层。
然后，使用一种传统沉积工艺将高k栅电介质18形成在夹层顶上，例如化学气相沉积(CVD)，等离子体增强化学气相沉积(PECVD)，原子层沉积(ALD)，快速热CVD，溅射，蒸发，化学溶液沉积和其它类似沉积工艺。除了上述的传统方法，在共同未决和共同转让美国专利申请系列号10/291334，提交于2002年11月8日，所描述的工艺可以用于在夹层上沉积高k栅电介质18。前述专利申请的整个内容在此引用作为参考。
在一些未示出的实施例中，这些层可以进行图形化步骤，该步骤包括传统的光刻和刻蚀。图形化可以在沉积每层后完成，或者接着沉积多层进行，该多层例如包括夹层，高k栅电介质，可选的金属扩散阻挡层和栅导体。例如图1仅示出了栅导体20作为一个图形化的层。
然后，栅导体20典型地形成在高k栅电介质18顶上，通过使用一个传统沉积工艺，包括但并不局限于：CVD，PECVD，溅射，化学溶液沉积，电镀等。当掺杂的多晶硅用作栅导体20时，掺杂的多晶硅层可以使用一个原位掺杂沉积工艺形成，或者通过首先沉积一层未掺杂的多晶硅层，然后通过离子注入来掺杂未掺杂的多晶硅。
当使用一个可选的金属扩散阻挡层时，首先沉积一个金属栅导体，然后可选的金属扩散阻挡层通过传统沉积工艺形成。接着沉积可选的扩散阻挡层，一个多晶硅栅导体可以形成在金属扩散阻挡层顶上。
根据本发明，至少包含夹层和高k栅电介质的结构然后进行一个高温退火工艺。具体地，用于本发明的退火步骤适合于将夹层转化为本发明的界面层16。具体地，本发明的退火步骤导致了夹层的某种生长以及随之与覆盖的高k栅电介质的混杂。根据本发明，退火步骤在约800℃或更高温度下完成。更典型地，退火步骤在约900-约1100℃的温度下完成，温度范围约950-约1050℃甚至更优。退火步骤在惰性环境中完成，例如包括He，Ne，Ar，N2或它们的混合物。也可以使用一种合成气体环境。优选地，退火在N2下进行。退火可以包括各种倾斜速率，均热循环，冷却速率和各种环境，或者使用相同的环境。在一个优选实施例中，退火在1000℃的N2下进行，然后接着在一种合成气体环境中进行450℃的第二退火。
退火时间可以由该领域的技术人员改变和选择。典型地，在本发明中使用的退火约为15-60分钟的时间周期。如果使用快速热退火，峰值退火或激光退火，可以使用更短的时间。提供的时间周期是用于一个典型的炉内退火。
上述工艺可以集成进任何传统CMOS工艺，例如包括制造自对准MOSFET和非自对准MOSFET的工艺。自对准和非自对准工艺是传统工艺，这样对该领域的技术人员是熟知的。既然这些工艺是熟知的，在此不提供关于每个不同技术的讨论。
图2A-2C示出了使用自对准工艺制造的自对准MOSFET，该工艺中已经集成了上述的工艺步骤了。具体地，图2A示出了一个栅金属自对准MOSFET50，它包括衬底12，含有在其上形成的阱区11，扩展区52以及源/漏区54。衬底12顶上是界面层16，高k电介质18，和金属栅导体20。示出一对绝缘衬垫56和58用于保护层16，18和20的侧墙。结构50还包括硅化物区60，由传统硅化工艺形成。
图2B类似于图2A所示的结构，除了栅导体包括一个金属栅导体20A和一个多晶硅栅导体20B的叠层。示于图2B的是一个多晶Si/栅金属自对准MOSFET62。至于图2C，示出了一个多晶Si/金属扩散/栅金属自对准MOSFET64。该结构类似于图2B中描述的结构，除了它存在金属扩散阻挡层66。
图2D示出了一个非自对准金属栅结构68，包括衬底12，阱区11，源/漏区54，界面层16，高k栅电介质18，金属栅导体20和硅化物接触60。沟槽隔离区70也示于该图中。非自对准结构68使用传统非自对准工艺形成，其中上述的工艺步骤已经集成于此了。
要强调的是在上面的结构中，本发明的栅叠层结构包括退火的夹层16和高k栅电介质18由电荷泵浦测量，具有界面状态密度约8×1010电荷/cm2或更低，峰值迁移率约250cm2/V-s或更高，以及在约6.0×1012反转电荷/cm2或更高下基本上没有迁移率退化。
下面提供的实例是用于示例目的，示出了从本发明的栅叠层结构可以得到的一些优点。
实例1
提供该实例示出了当栅叠层在高温下退火并形成大于SiO2的高介电常数界面层时，在一个金属高k栅叠层中电子迁移率的退化大大降低。W/Hf O2栅叠层通过金属有机物化学气相沉积(MOCVD)在体Si衬底的薄SiO2界面层上形成。NMOS使用非自对准栅工艺制造，如Callegari等，SSDM，Tokyo，Japan 2003，pp.809-809所描述的。然后栅叠层由使用20×5mm2的FET，沟道掺杂约4×1017B/cm2的迁移率测量来表征。反转电荷由一个分立CV方法得出，漏电流在Vds＝30mV下测量。
图3示出了对一个W/HfO2栅叠层，作为增加退火温度函数的一套迁移率曲线。在低退火温度下(低于800℃)，迁移率严重退化。当叠层进行高温退火时，电子峰值迁移率从约100到约260cm2/V-s显著改善。对这些样品也测量了电荷泵浦曲线，以观察迁移率改善是否与界面状态密度的降低有关。对一个在不同温度下退火的栅叠层，电荷泵浦曲线特性示于图4，5和6，它们在本发明的退火温度之外，界面状态密度在约约2×1011电荷/cm2的量级，峰值迁移率约100cm2/V-s。应该强调的是，对Hf O2该相当低值的峰值迁移率，与在大约相同界面状态密度下，一个mpeak约300 cm2/V-s的SiO2监控不一致。这样，当使用高k材料时单单界面状态不能判断强的迁移率退化。一定存在其它现象。
通过提高退火温度，界面状态密度降低到约8×1010电荷/cm2(图5)，与改进峰值迁移率一致。在该实例使用的最高退火温度下(1000℃)，电荷泵浦特性表明界面状态密度降低到约5×1010电荷/cm2(见图6)。此外，没有体陷获的证据。
峰值迁移率提高到约256 cm2/V-s，该值与一个多晶Si控制比较非常符合。反型层厚度通过分立CV(见图7)测量，作为退火温度的函数。随着退火温度Tinv从1.4nm增加到1.95nm。还是从图8中注意，在高退火温度下，根据多晶Si/SiON监控的栅泄漏减小(以倒数)从约幅度的三个量级降到幅度的两个量级。
乍看好像是图3中观察到的迁移率改善可能是由于SiO2界面层的再生长。为了研究这个观点，制备了另一套含有较厚界面层的样品。如前面的样品一样，峰值迁移率随退火温度增加。这里Tinv从约2.0nm增加到了约2.4nm，伴随图8中观察到的类似的泄漏减小行为。注意含有较厚界面层的栅叠层迁移率与以前报道的结果是一致的。相反，当叠层形成在一个较薄的界面层上时，图3的所有迁移率值都偏移到一个更高的水平。这样看起来是伴随退火温度的界面层再生长并不是迁移率改善的唯一原因。因此推测本发明的栅叠层一定经过了某种结构的改变。该猜测可以通过图9的TEM照片证实，它示出了在1000℃退火后的SiO2界面层是约
Figure C20051007816400151
(开始的目标厚度是约
Figure C20051007816400152
)，以及Hf O2的厚度约
Figure C20051007816400161
这些值并不与Tinv约1.95nm一致。此外，从图8注意，泄漏的减小随着温度从幅度的三个量级降低到两个量级伴随着一个阶梯图形。这是栅叠层随退火温度结构发生变化的另一个标志。
实例2
在实例中，照例制备了一个掺杂的硅衬底用于半导体处理。清洗衬底并在液体化学镀液中生长一层薄的氧化物层，该镀液为含有水，过氧化氢和氢氧化铵的混合物并控制在约20-约40℃之间，优选35℃。随后，优选立即将衬底放置于一个真空腔室，并加热到约250-约650℃的温度，优选500℃。一种含Hf的金属有机前体传送到腔室中并通过一个喷头传送到衬底上。腔室环境可以含有一种或更多下列气体：氮气，氦气，氧气，氩气或其它惰性气体，优选N2和氧气。反应室中的总气压控制在约50mT-约5T之间，优选约300mT。着这样，一层包括二氧化铪的薄膜生长在衬底上，厚度在约5-约之间(优选约
Figure C20051007816400163
)，依赖于衬底在腔室中的时间量。
尽管已经参考它的优选实施例具体地示出和描述了本发明，该领域的技术人员将会理解可以在形式和细节上进行前述和其它的改变，而不背离本发明的精神和范围。因此本发明并不局限于描述和示例的确切形式和细节，而是属于附加的权利要求的范围之内。

Claims (32)

1. 一种栅叠层结构，包括：
界面层，至少包含Si和O原子，并且具有的介电常数大于SiO2；以及
覆盖的高k栅电介质，其中所述栅叠层结构由电荷泵浦测量具有界面状态密度8×1010电荷/cm2或更低，峰值迁移率250cm2/V-s或更高，以及在6.0×1012反转电荷/cm2或更高下基本上没有迁移率退化。
2. 根据权利要求1的栅叠层结构，其中所述峰值迁移率在0.8MV/cm2或更高的电子场下基本上没有退化。
3. 根据权利要求1的栅叠层结构，其中所述界面层进一步包括N原子，所述N原子以1E15原子/cm2或更低的浓度存在。
4. 根据权利要求1的栅叠层结构，其中所述界面层进一步包括硅酸盐、金属或氧化物中的至少一种。
5. 根据权利要求1的栅叠层结构，其中所述界面层具有小于20
Figure C2005100781640002C1
的厚度。
6. 根据权利要求1的栅叠层结构，其中所述界面层具有4.5-20的介电常数。
7. 根据权利要求1的栅叠层结构，其中Si通过所述界面层渐变。
8. 根据权利要求1的栅叠层结构，其中所述高k栅电介质包括二元金属氧化物，二元氧化物的硅酸盐，二元金属氧化物的铝酸盐或钙钛矿型氧化物。
9. 根据权利要求1的栅叠层结构，其中所述高k栅电介质包括HfO2或硅酸铪。
10. 根据权利要求1的栅叠层结构，其中所述高k栅电介质包括沿整个电介质渐变的Si原子。
11. 根据权利要求1的栅叠层结构，其中所述高k栅电介质具有5-50
Figure C2005100781640002C2
的厚度。
12. 一种半导体器件，包括：
半导体衬底；
位于所述半导体衬底的一个表面上的栅叠层结构，包括高k栅电介质以及下层界面层，该下层界面层至少包含Si和O原子并且具有的介电常数大于SiO2；以及
位于栅叠层结构顶上的栅导体，其中所述栅叠层结构由电荷泵浦测量，具有界面状态密度8×1010电荷/cm2或更低，峰值迁移率250cm2/V-s或更高，以及在6.0×1012反转电荷/cm2或更高下基本上没有迁移率退化。
13. 根据权利要求12的器件，其中所述峰值迁移率在0.8MV/cm2或更高的电子场下基本上没有退化。
14. 根据权利要求12的器件，其中所述半导体衬底是一种含硅的半导体材料。
15. 根据权利要求12的器件，其中所述界面层进一步包括N原子，所述N原子以1E15原子/cm2或更低的浓度存在。
16. 根据权利要求12的器件，其中所述界面层进一步包括硅酸盐、金属或氧化物中的至少一种。
17. 根据权利要求12的器件，其中所述界面层具有小于20的厚度。
18. 根据权利要求12的器件，其中所述界面层具有4.5-20的介电常数。
19. 根据权利要求12的器件，其中Si通过所述界面层渐变。
20. 根据权利要求12的器件，其中所述高k栅电介质包括二元金属氧化物，二元氧化物的硅酸盐，二元金属氧化物的铝酸盐或钙钛矿型氧化物。
21. 根据权利要求12的器件，其中所述高k栅电介质包括HfO2或硅酸铪。
22. 根据权利要求12的器件，其中所述高k栅电介质包括沿整个电介质渐变的Si原子。
23. 根据权利要求12的器件，其中所述高k栅电介质具有5-50
Figure C2005100781640004C1
的厚度。
24. 根据权利要求12的器件，其中所述栅导体包括导电元素金属或它们的合金、导电元素金属的硅化物、元素金属的氮化物、掺杂的多晶硅、未掺杂的多晶硅、或它们的组合及多层中的至少一种。
25. 根据权利要求24的器件，其中所述栅导体包括W或者包括多晶硅和W的叠层。
26. 根据权利要求24的器件，其中所述元素金属的氮化物含有硅。
27. 一种形成具有增强的迁移率的栅叠层结构的方法，包括：
提供一个叠层，其包括一个界面层以及覆盖的高k栅电介质，该界面层至少包含Si和O原子；以及
在800℃或更高温度下退火所述叠层，使得提供一个栅叠层结构，其由电荷泵浦测量具有界面状态密度8×1010电荷/cm2或更低，峰值迁移率250cm2/V-s或更高，以及在6.0×1012反转电荷/cm2或更高下基本上没有迁移率退化。
28. 根据权利要求27的方法，其中所述退火在一个惰性环境、一种合成气体环境或它们的组合下进行。
29. 根据权利要求27的方法，其中所述温度900-1100℃。
30. 根据权利要求27的方法，其中所述退火包括在N2中在1000℃下第一退火，以及在450℃温度下的合成气体退火。
31. 根据权利要求27的方法，其中所述提供和退火步骤集成进自对准MOSFET工艺中。
32. 根据权利要求27的方法，其中所述提供和退火步骤集成进非自对准MOSFET工艺中。
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