TW201738967A - 半導體裝置的製造方法、高介電常數介電結構及其製造方法 - Google Patents

半導體裝置的製造方法、高介電常數介電結構及其製造方法 Download PDF

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Abstract

半導體裝置及其製造方法如下所述，第一氧化鉿(HfO2)層形成在基底上，鈦層形成在第一氧化鉿層上，第二氧化鉿層形成在鈦層上。將此複合裝置結構熱退火以產生高介電常數介電結構，其具有氧化鉿鈦(HfxTi1-xO2)層插入於第一氧化鉿層與第二氧化鉿層之間。

Description

半導體裝置的製造方法、高介電常數介電結構及其製造方法
本發明實施例係有關於半導體技術，特別有關於半導體裝置、高介電常數介電結構及前述之製造方法。
隨著積體電路的規模發展，裝置應用已採用速度逐漸變快的操作，其將較快的開關(switching)要求放置在金屬氧化物半導體(metal-oxide-semiconductor，MOS)裝置上。具有薄的二氧化矽之閘極介電層的金屬氧化物半導體場效電晶體(MOS field-effect transistors，MOSFETs)可能會展現出無法接受的閘極漏電流。對於閘極介電層而言，希望有高介電常數(k-values)來減少閘極漏電流及增加金屬氧化物半導體裝置的開關速度。過渡金屬氧化物已被使用於基底與高介電常數介電層之間，當外加一電場時，過渡金屬氧化物所產生的膜可能表現出不可靠的臨界電壓(threshold voltage，Vt)。因為常見的氧化矽，其介電常數約為3.9，無法滿足這樣的需求，所以高介電常數介電材料已經逐漸地被使用。
根據一些實施例，提供製造半導體裝置的方法。 製造半導體裝置的方法包含在基底上方形成第一氧化鉿層，在第一氧化鉿層上形成鈦層，以及在鈦層上形成第二氧化鉿層。
根據另一些實施例，提供製造高介電常數介電電結構的方法。製造高介電常數介電結構的方法包含在第一氧化鉿層和第二氧化鉿層之間形成氧化鉿鈦層。
又根據另一些實施例，提供高介電常數介電結構。高介電常數介電結構包含基底，在基底上方的第一氧化鉿層，在第一氧化鉿層上方的氧化鉿鈦層，以及在氧化鉿鈦層上方的第二氧化鉿層。
100、500、600‧‧‧基底
120‧‧‧第一金屬氧化物層
130‧‧‧金屬層
130’‧‧‧高介電常數介電層
140‧‧‧第二金屬氧化物層
150‧‧‧熱退火
200a、200b‧‧‧前驅層板結構
210、210’‧‧‧界面層
300a、300b、390‧‧‧高介電常數介電結構
360‧‧‧黏合層
380‧‧‧閘電極層
580‧‧‧U型閘極結構
590‧‧‧U型層狀高介電常數介電結構
680‧‧‧環形閘極結構
690‧‧‧環型層狀高介電常數介電結構
700‧‧‧形成高介電常數介電結構的方法
710‧‧‧第一步驟
720‧‧‧第二步驟
730‧‧‧第三步驟
740‧‧‧第四步驟
750‧‧‧第五步驟
760‧‧‧第六步驟
810a、810b‧‧‧間隔物
820a、830a‧‧‧源極
820b、830b‧‧‧汲極
為了讓本發明實施例的各個觀點能更明顯易懂，以下配合所示圖式作詳細說明。應該注意，根據工業中的標準範例，各個部件(feature)未必按比例繪製。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。
第1圖是根據一些實施例，代表性地繪示高介電常數介電結構的形成。
第2圖是根據一些實施例，代表性地繪示用來形成高介電常數介電結構的前驅(precursor)結構。
第3A圖是根據一些實施例，代表性地繪示從第2圖的前驅結構所形成的高介電常數介電結構。
第3B圖是根據另一些實施例，代表性地繪示從第2圖的前驅結構所形成高介電常數介電結構。
第4A圖是根據一些實施例，代表性地繪示高介電常數介電結構的剖面視圖，第4B圖是根據一些實施例，代表性地繪 示高介電常數介電結構的四分之三的等角視圖。
第5A圖是根據另一些實施例，代表性地繪示高介電常數介電結構的剖面視圖，第5B圖是根據另一些實施例，代表性地繪示，代表性地繪示高介電常數介電結構的四分之三的等角視圖。
第6A圖是根據另一些實施例，代表性地繪示高介電常數介電結構的剖面視圖，第6B圖是根據另一些實施例，代表性地繪示，代表性地繪示高介電常數介電結構的四分之三的等角視圖。
第7圖是根據一些實施例，代表性地繪示形成高介電常數介電結構的方法。
第8圖是根據一些實施例，代表性地繪示具有包含高介電常數介電結構的閘極介電層之金屬氧化物半導體場效電晶體(MOSFET)。
以下揭露內容提供了許多用於實現在此所提供的標的之不同部件(feature)的不同實施例或範例。以下描述各部件及其排列方式的具體範例，以簡化本發明實施例的說明。當然，這些僅僅是範例，而不在於限制本發明實施例之保護範圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可在各個範例中重複參考標號及/或字母。 此重複是為了簡單和清楚的目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，為了容易描述，在此可以使用例如“在...底下”、“在...下方”、“下”、“在...上方”、“上”等空間相關用語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件之間的關係。除了圖中所示的方位外，空間相關用語可涵蓋裝置在使用或操作中的不同方位。裝置可以採用其他方式定向(旋轉90度或在其他方位上)，並且在此使用的空間相關描述可以同樣地作出相應的解釋。
代表實施例將以有關於特定內容來描述，亦即是關於在金屬氧化物半導體場效電晶體(MOSFET)中的高介電常數閘極介電結構。然而，在此所揭露的部件(feature)可以應用於其它不同的裝置及/或應用，這些裝置及/或應用因使用高介電常數介電結構而可能受益，或可能因修改後而受益。
如在第1圖中代表性地繪示，高介電常數介電結構300a可從前驅層板結構(precursor laminate structure)200a形成，前驅層板結構200a包含位於基底100之上的第一金屬氧化物層120，位於第一金屬氧化物層120之上的金屬層130，以及位於金屬層130之上的第二金屬氧化物層140。在代表性實施例中，基底100可包含矽基底。在其它實施例中，基底100可包含一種或更多種其它合適的元素半導體(例如：金剛石(diamond)或鍺)；合適的化合物半導體(例如：砷化鎵、碳化矽、砷化銦或磷化銦)；或合適的合金半導體(例如：碳化矽鍺、磷化鎵砷或磷化鎵銦)。基底100可更包含其它部件(feature)，例 如各種摻雜區、埋層(buried layer)、磊晶層及/或絕緣區。基底100可是絕緣體上的矽(silicon on insulator，SOI)或是藍寶石上的矽。在一些實施例中，基底100可包含摻雜的磊晶層、梯度的(gradient)半導體層，及/或更包含半導體層在另一不同類型的半導體層之上，例如矽層位在矽鍺層之上。在其它範例中，化合物半導體基底可包含多層矽結構，或者矽基底可包含多層化合物半導體結構。
根據一些不同的代表的實施例，基底100可配置淺溝槽隔離(shallow trench isolations，STIs)結構形成於其中(在圖中未繪示)。如已知的方法，淺溝槽隔離結構一般藉由蝕刻基底以產生凹槽，且以介電材料填充凹槽而形成。淺溝槽隔離結構可用介電材料，例如氧化物材料、高密度電漿(high-density plasma，HDP)氧化物或類似物來填充。
經由將基底100浸沒在含有去離子水及臭氧的溶液中(DiO3溶液)，可在基底100之上形成選擇性的底部氧化物層。DiO3溶液可被超稀釋(ultra-diluted)，其含有臭氧濃度介於約1百萬分之一(part per million，ppm)和約100ppm之間；或是介於約1ppm和約10ppm之間。氧化反應可以在室溫條件下進行(例如：約25℃)，較高或較低的溫度可以擇一使用。形成選擇性的底部氧化層的製程時間可從約10秒到約30秒。
底部氧化物層的厚度可小於約10Å，或者介於約5Å至約7Å之間。藉由調整製程條件，例如時間、溫度及/或類似條件，可修改底部氧化層之厚度。在一給定的製程時間內，底部氧化層的厚度可受製程溫度所影響-較低的溫度傾向 於採用較慢的氧化物形成且隨之產生相對薄的氧化物厚度。高介電常數介電結構300a/300b可隨著選擇性的底部氧化層形成於基底100之上。
在代表的實施例中，高介電常數介電結構300b的厚度可能約90Å或更少；或者約70Å或更少；或者約50Å或更少；或者約30Å或更少；或者約9Å或更少，而且不會產生重大的漏電流。可以理解的是，高介電常數介電結構300b的厚度可大於約9Å或是小於約90Å。
在代表的實施例中，第一金屬氧化物層120(又可稱為第一氧化鉿層)和第二金屬氧化物層140(又可稱為第二氧化鉿層)可包含氧化鉿層(HfO2，介電常數約25)。根據其它實施例，第一金屬氧化物層120和/或第二金屬氧化物層140可替換或是同時地包含一或更多的其它金屬氧化物，例如氧化鑭、氧化鋇、氧化鋯、氧化鉭、氧化鍶、氧化鋁、氧化鈦(TiO2，介電常數約50)或氧化釔。第一金屬氧化物層120和第二金屬氧化物層140可透過任何一種已知的方法進行沉積。例如，在代表的實施例中，第一金屬氧化物層120和第二金屬氧化物層140可透過原子層沉積法(atomic layer deposition，ALD)進行沉積。在其它不同的實施例中，第一金屬氧化物層120和第二金屬氧化物層140可以利用化學氣相沉積法(chemical vapor deposition，CVD)、電漿增強化學氣相沉積法(plasma enhanced CVD，PECVD)、高密度電漿化學氣相沉積法(high-density plasma CVD，HDPCVD)、物理氣相沉積法(physical vapor deposition，PVD)及/或其它類似方法進行沉積。可替換、結合 或接續地使用其它常用的方法，例如低壓化學氣相沉積法(low-pressure chemical vapor depostion，LPCVD)、金屬有機化學氣相沉積法(metal-organic chemical vapor deposition，MOCVD)、電漿增強原子層沉積(plasma enhanced atomic layer deposition，PEALD)及其它類似方法。第一金屬氧化物層120的沉積厚度可介於約3Å到約30Å之間。第二金屬氧化物層140的沉積厚度可介於約3Å到約30Å之間。
在代表的實施例中，金屬層130(又可稱為鈦層)可包含鈦。根據其它實施例，金屬層130可能替換或同時地包含一或更多的其他金屬(例如：鉿、鋯及/或其它類似金屬)。金屬層130可透過任何已知的方法進行沉積，例如，在代表的實施例中，金屬層130可採用原子層沉積法沉積且使用四氯化鉿(HfCl4)、四氯化鈦(TiCl4)或四氯化鋯(ZrCl4)作為前驅物與水汽一起進行沉積。在其它不同的實施例中，金屬層130可能採用CVD、PECVD、HDPCVD、PVD和/或其它類似方法進行沉積。金屬層130的沉積厚度可介於約3Å到約30Å之間。
根據一些實施例，界面層210的使用(如第2圖中代表性地繪示)可經過適當改變以改善後續沉積的品質和第一金屬氧化物層120與基底100的附著。在此實施例中，基底100可進行預先清潔，後續形成界面層210於清潔過的基底100上。在代表的實施例中，界面層210可包含SiO2(介電常數約3.9)。在其它實施例中，界面層210可包含金屬矽酸鹽氧化物的沉積，例如HfSiOx。界面層210可用任何已知的方法沉積，例如，在不同的代表的實施例中，界面層210可採用ALD、 CVD、PECVD、HDPCVD、PVD和/或其它類似方法沉積。
在代表的實施例中，基底100可與第一金屬氧化物層120有物理性地接觸，第一金屬氧化物層120可與金屬層130有物理性地接觸，且金屬層130可與第二金屬氧化物層140有物理性地接觸，以形成前驅層板結構(precursor laminate structure)200a於基底100之上。在另一代表的實施例中，基底100可與界面層210有物理性接觸，界面層210可與第一金屬氧化物層120有物理性接觸，第一金屬氧化物層120可與金屬層130有物理性接觸，且金屬層130可與第二金屬氧化物層140有物理性接觸，以形成前驅層板結構200b於基底100之上，例如，如第2圖中代表地性繪示。
如第1圖所示，前驅層板結構200a可經過熱退火150而產生高介電常數介電結構300a(包含高介電常數介電層130’)。熱退火150可在約300℃到約1000℃之間的溫度，執行約10秒到15分鐘之間的一段時間。如果前驅層板結構200b包含SiO2作為界面層210(在第2圖顯示)，熱退火150可藉由例如，從第一金屬氧化物層120進入界面層210’之金屬的熱擴散，產生金屬矽酸鹽(metal silicate)之界面層210’(在第3圖顯示)。或者，在將前驅層板結構200b熱退火之前，可沉積金屬矽酸鹽材料於基底100之上作為界面層210。
在代表的實施例中，第一金屬氧化物層120(又可稱為第一氧化鉿層)包含氧化鉿(HfO2)，金屬層130(又可稱為鈦層)包含鈦，且第二金屬氧化物層又可稱為第二氧化鉿層140(又可稱為第二氧化鉿層)包含氧化鉿(HfO2)，進行熱退火 150產生高介電常數層板結構300a，其具有高介電常數介電層130’插入於第一金屬氧化物層120和第二金屬氧化物層140之間。在此實施例中，高介電常數介電層130’(又可稱為氧化鉿鈦層)可包含氧化鉿鈦(HfxTi1-xO2)。
在一些實施例中，具有高介電常數介電層130’(又可稱為氧化鉿鈦層)設置於第一金屬氧化物層120(又可稱為第一氧化鉿層)和第二金屬氧化物層140(又可稱為第二氧化鉿層)之間的結構可包含複合的高介電常數介電結構，其介電常數大於預定的值(例如：比約2.5大、比約3.0大、比約3.5大、比約3.9大等等)。根據一些實施例，在維持或改善漏電流表現時，可配置氧化鉿鈦層130’來提供改善後的製程容忍度，以獲得較高的介電常數。
根據代表的一些實施例，包含氧化鉿鈦(HfxTi1-xO2)材料介於氧化鉿(HfO2)層之間的高介電常數介電結構的高度可介於約5Å到約100Å之間。根據另一些代表的實施例，介於氧化鉿(HfO2)層之間的氧化鉿鈦(HfxTi1-xO2)材料可在鈦含量受到調整或適當地選擇的地方形成，以控制奈米電子裝置的臨界電壓(threshold voltage,Vt)。氧化鉿層的相關設置方式之雙面特色提供了抑制漏電流之進一步的好處。根據另一些代表的實施例，插入於第一和第二氧化鉿(HfO2)層之間的氧化鉿鈦(HfxTi1-xO2)材料可適當地修改，以防止或是減少鈦矽酸鹽材料在氧化鉿鈦層的層界面邊界處或附近形成。
根據如第2圖所代表性地繪示的實施例，金屬氧化物矽酸鹽之界面層210可以在預先清潔的基底上形成。界面 層210可包含例如氧化鉿矽酸鹽hafnium oxide silicate)。在其它代表的實施例中，界面層210可包含任何金屬氧化物矽酸鹽材料(例如：以La、Ba、Zr、Ta、Sr、Al、Ti和/或Y為基礎的氧化物矽酸鹽材料)。界面層210可用任何已知的沉積技術沉積。例如，界面層210可用ALD沉積。在其它不同的實施例中，界面層210可用CVD、PECVD、HDPCVD、PVD和/或其它類似方法沉積。此後，第一金屬氧化物層120可沉積在界面層210之上，金屬層130可沉積在第一金屬氧化物層120之上，且第二金屬氧化物層140可沉積在金屬層130之上，產生的複合結構對應至前驅層板結構200b。
根據一代表的實施例，插入於第一和第二氧化鉿層之間的氧化鉿鈦層之阻障高度可以調整，以擴大製程彈性，例如：藉由在形成金屬層130(又可稱為鈦層)的期間控制鈦濃度來調整阻障高度。在代表的實施例中，前驅層板結構200b可經過熱退火而促進高介電常數介電層130’(又可稱為氧化鉿鈦層)於第一氧化鉿層120和第二氧化鉿層140之間形成(例如：透過熱引發的擴散)。第3圖描繪在前驅層板結構200b熱退火後產生的高介電常數介電結構300b。
根據另一些代表的實施例，對高介電常數介電結構300b用氮(或例如氧或氟)氣體/電漿進行的沉積後處理可以使得晶界引發的缺陷(grain-boundary-induced defects)鈍化(passivate)，且進一步改善漏電流現象。可用例如含氮電漿處理高介電常數介電結構300b，此電漿包含氨與氮氣在溫度至少約800℃及壓力在約10Torr至約300Torr的條件下混合。氮化 (或氧化、或氟化)減少位於第二氧化鉿層140的暴露出的表面上的懸空鍵(dangling bonds)數量。隨著這些懸空鍵的減少，第二氧化鉿層140中較少原子會與閘電極的上方覆蓋材料產生反應和形成鍵結，因此減少費米能階釘紮(Fermi-level pinning)，反之如果沒有氮化(或氧化、或氟化)處理則會發生費米能階釘紮。此外，在界面處的氧鍵結短少將會減少，因此更進一步減少費米能階釘紮。
第3B、4A和4B圖是根據平面電晶體的實施例，概括地描繪大抵上整塊的(monolithic)閘電極層380形成於基底100之上，其具有層狀高介電常數介電結構390設置於兩者之間。另外，根據鰭式場效電晶體(fin field-effect transistor，FinFET)的實施例，如第5A圖和第5B圖中代表性地繪示，U型閘極結構580可在U型層狀高介電常數介電結構590和基底500的鰭部份之上形成。或者，根據例如閘極環繞(gate-all-around，GAA)的實施例，如第6A和6B圖中代表性地繪示，環形閘極結構680可在環形層狀高介電常數介電結構690及基底600的圓柱部分之上形成。然而，能理解的是，根據其它不同的實施例，可以替換或是結合地使用其它源/汲極和閘極結構、其他幾何形狀或外形。
如第7圖中代表性地繪示，形成高介電常數介電結構(例如：金屬氧化物半導體場效電晶體(MOSFET)的閘介電層)的方法700包含預先清潔基底100和在基底100之上形成界面層210的第一步驟710，在界面層210之上形成第一金屬氧化物層(又可稱為第一氧化鉿層)的第二步驟720，在第一金 屬氧化物層120(又可稱為第一氧化鉿層)之上形成金屬層130(又可稱為鈦層)的第三步驟730，在金屬層130(又可稱為鈦層)之上形成第二金屬氧化物層140(又可稱為第二氧化鉿層)的第四步驟740，將複合的前驅層板結構200b熱退火，以形成高介電常數介電層130’(又可稱為氧化鉿鈦層)的第五步驟750，以及用含氮、氣或氟的電漿處理高介電常數介電結構300b，將第二金屬氧化物層140(又可稱為第二氧化鉿層)的暴露出的表面緻密化且鈍化的第六步驟760。
閘電極層可在第二金屬氧化物層140之上形成。閘電極層可包含導電材料，例如：多晶矽、金屬(例如：鉭、鈦、鉬、鵭、鉑、鋁、鉿、釕、銅、鈷和/或其它類似金屬)、金屬矽化物(例如：矽化鈦、矽化鈷、矽化鎳、矽化鉭和/或其它類似金屬矽化物)、金屬氮化物(例如：氮化鈦、氮化鉭和/或其它類似金屬氮化物)、金屬碳化物(例如：碳化鈦、碳化鵭和/或其它類似金屬碳化物)、摻雜的多晶矽、其它導電材料、或前述之組合。閘電極層可形成的厚度範圍介於約100Å到約2500Å，或約600Å。針對N型金屬氧化物半導體導體(NMOS)或P型金屬氧化物半導體導體(PMOS)製程，可適當地配置或以其它方法修改而包含一或多個阻隔層和/或功函數金屬可。
可控制用來形成閘電極層的製程，使得氧-鉿-氧化物材料的鍵結(如果第二氧化鉿層140被氧化)或氮-鉿-氧化物材料的鍵結(如果第二氧化鉿層140被氮化)不會被破壞。如果這些鍵結在形成閘電極層的時候被破壞，第二氧化鉿層140的材料可與來自閘電極層的原子形成鍵結。
根據代表的實施例，閘電極層可包含透過PVD形成的多晶矽，以避免其他方法通常伴隨著的嚴苛的還原化環境，其可能會破壞在氮化或氧化製程中形成的鍵結，使得在第二氧化鉿層140的材料大抵上自由地與沉積的閘電極層形成鍵結。PVD沒有嚴苛的還原化環境，大抵上不會破壞這些鍵銡，而且上述討論的鍵結結構會因此維持大致上的完整。
雖然描述如上，但PVD不是唯一可用來形成閘電極層且仍然保留本發明實施例的至少一些優點的方法。如果製程參數的選擇是為了不移除鍵結至第二氧化鉿層140的材料的大部份氧氣或氮氣，可以替換或是結合地使用其它方法，例如CVD或LPCVD，。舉例來說，在CVD的期間，為了避免破壞鍵結，製程溫度可修改成保持在低於約580℃。
閘極堆疊可由閘電極層380(例如，包含鈦、鋁、銅、鉭、鈷，氮、碳、鵭、矽和/或其它類似物)、黏合層360(例如，包含鈦、鋁、銅、鉭、鈷、鎳、鎢、碳、矽和/或其它類似物)、高介電常數介電結構300b及選擇性的底部氧化物層形成。高介電常數介電結構300b和黏合層360可形成層狀高介電常數介電結構390。熱退火製程將元素從閘電極層380’和黏合層360擴散至高介電常數介電結構300b。因此，在代表的實施例中，鈦、鋁、鉭、鈷、銅、碳、氮、矽和/或其它來自閘電極層380和/或黏合層360的類似物於退火後可存在高介電常數介電結構300b。高介電常數介電結構300b的每單位體積的鈦、鋁、鉭、鈷、銅、碳、氮、矽和/或其它類似物的重量(wt/wt)百分比組成一般小於5%(wt/wt)，其分別來自閘電極層380和/ 或黏合層360。退火後，當元素從閘電極層380和/或黏合層360擴散，第一金屬氧化物層120可包含：約0.01%(wt/wt)到約5%(wt/wt)的鈦；約0.01%(wt/wt)到約0.5%(wt/wt)的鋁；約0.01%(wt/wt)到1.0%(wt/wt)的鉭、鈷、銅、碳或氮；和/或約0.01%(wt/wt)到約2.0%(wt/wt)的矽。退火後，當元素從閘電極層380和/或黏合層360擴散，高介電常數介電層130’可包含：約0.05%(wt/wt)到約6%(wt/wt)的鈦；約0.01%(wt/wt)到約0.5%(wt/wt)的鋁；約0.01%(wt/wt)到1.0%(wt/wt)的鉭、鈷、銅、碳或氮；和/或約0.01%(wt/wt)到約2.0%(wt/wt)的矽。退火後，當元素從閘電極層380和/或黏合層360擴散，第二金屬氧化物層140可包含：約0.1%(wt/wt)到約10%(wt/wt)的鈦；約0.2%(wt/wt)到約5.0%(wt/wt)的鋁；約1.0%(wt/wt)到約2.0%(wt/wt)的鉭、鈷、銅、碳或氮；和/或約0.05%(wt/wt)到約5.0%(wt/wt)的矽。
閘極堆疊可能透過在閘電極層上方沉積和圖案化光阻層而形成。沒有被圖案化的光阻層覆蓋的材料可接著被移除(例如：用蝕刻)，直到基底100大致上暴露出來。
可形成間隔物和源/汲極區以大致完成具功能的半導體裝置(例如：金屬氧化物半導體場效電晶體(MOSFET)，如第8圖中代表性地繪示)的製造。間隔物810a和810b可在閘電極層380的側壁上形成。間隔物可藉由毯覆式沉積間隔物層於緊鄰的先前結構上而形成。間隔物層可包含SiN、氮氧化物、SiC、SiON、氧化物材料和/或其它類似材料，而且可藉由常使用的方法，例如CVD、PECVD、濺鍍(sputter)和/或其它已知 的方法形成。將間隔物層圖案化以形成間隔物，例如藉由異向性蝕刻從結構的水平表面移除間隔物層。
在一些實施例中，基底100可有虛設閘極堆疊形成於其上。虛設閘極堆疊可包含被用來對準和形成鄰近於虛設閘極堆疊的源/汲極區之犧牲結構，虛設閘極堆疊在後續的製程步驟中被取代。就此情況而言，虛設閘極堆疊可由任何合適的材料使用任何適合的製程來形成。在一些實施例中，虛設閘極堆疊可與其他元件(例如：其它電晶體)大抵上同時形成於晶圓上。在此實施例中，可能從虛設閘極介電層和虛設閘電極形成虛設閘極堆疊，這些層可用來形成其他元件之有功能的閘極堆疊。
在代表的閘極後(gate-last)製程中，可根據一些實施例形成一或更多的間隔物。間隔物可包含沿著虛設閘極堆疊的側壁之第一閘極間隔物和第二閘極間隔物(統一稱為”間隔物”)。在形成接觸窗穿過後續形成的層間介電膜期間，第二閘極間隔物也可作為接觸蝕刻停止層(contact etch stop layer，CESL)。在移除虛設閘極堆疊的期間，可蝕刻間隔物以形成漏斗狀的開口，藉此容許開口輪廓的閘電極。因此，在一些實施例中，可選擇用來形成間隔物的材料(例如：第一閘極間隔物和第二閘極間隔物)以維持蝕刻選擇性，其會產生期望的漏斗形狀。
在一些實施例中，第一閘極間隔物可由氧化矽形成，且第二閘極間隔物可由氮化矽形成。第一閘極間隔物的形成可以是例如藉由形成氧化矽的共形層(conformal layer)，以 及執行異向性蝕刻以移除鄰近虛設閘極堆疊以外的介電材料。第二閘極間隔物的形成可以是例如藉由沉積氮化矽的共形層。一些實施例可能合併矽化物區域、埋置的應力源(stressor)、填充應力源的凹陷的源/汲極區、突起的源/汲極區、不同材料、不同閘極結構和/或材料、環狀離子佈植(halo implants)、不同的源/汲極摻雜輪廓和/或其它類似物。
源/汲極區可在基底內形成，位於閘極堆疊的相對側。源/汲極區可針對特殊應用而包含任何適當的摻雜輪廓。舉例來說，源/汲極區可包含藉由植入摻雜物(例如：n型摻雜物或p型摻雜物)，使用虛設閘極堆疊作為遮罩而形成的輕摻雜源/汲極區(lightly-doped source/drain，LDD)820a/820b，藉此使得LLD區820a/820b對準虛設閘極堆疊的邊緣。也可形成環狀(halo)和/或袋狀區(pocket region)(未繪示)。源/汲極區可進一步包含藉由植入摻雜物(例如：n型摻雜物或p型摻雜物)，並使用虛設閘極堆疊和閘極間隔物作為遮罩所形成的重摻雜的源/汲極區830a/830b。
在基底為N型基底的實施例中，源/汲極區可藉由植入合適的P型摻雜物，例如硼、鎵、銦和/或其它類似物而形成。這些源/汲極區可使用閘極堆疊和閘極間隔物作為遮罩進行佈植。該注意的是，本發明所屬技術領域中具有通常知識者能理解，很多其它製程、步驟或其它類似物可被用來形成源/汲極區。舉例來說，可使用間隔物和襯層的各種組合來進行多個佈植，以形成源/汲極區，且源/汲極區具有為特定目的而被適當地修改的特定形狀或特點。可採用任何這樣的製程來形 成源/汲極區，且以上敘述並不限定於所提到的步驟。
可根據一些實施例形成第一層間介電(inter-layer dielectric，ILD)層。舉例來說，第一ILD層可由低介電常數介電材料形成，例如磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、SiOxCy、旋塗玻璃(Spin-On-Glass)、旋塗聚合物(Spin-On-Polymers)、矽碳材料(silicon carbon material)、前述之化合物、前述之複合物、前述之組合物或其它類似物，可藉由任何合適的方法，例如旋轉(spinning)、CVD、PECVD或其它類似的方法形成第一ILD層。第一ILD層可包含複數個介電層。位於虛設閘極堆疊上方的第一ILD層可被移除以暴露出虛設閘極堆疊。在一些實施例中，可使用化學機械研磨(chemical mechanical polishing，CMP)製程將第一ILD層的上表面平坦化，使其與虛設閘極堆疊的上表面大致齊平。
在虛設閘極堆疊是多晶矽材料的實施例中，可使用乾式或濕式蝕刻，選擇性地蝕刻虛設閘極堆疊。在使用乾式蝕刻的情況下，製程氣體可包含CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或前述之組合。可以選擇性地使用稀釋用氣體，例如氮氣、氧氣或氬氣。在使用濕式蝕刻的情況下，代表性的蝕刻用化學品可包含NH4OH：H2O2：H2O(APM)、NH2OH、KOH、HNO3：NH4F：H2O和/或其類似物。
厚度約5.0Å的氧化鈦層有相對應約2.2Å的等效氧化物厚度(Equivalent Oxide Thickness,EOT)。厚度約11Å 的氧化鈦層有相對應約1.8Å的EOT。厚度約13Å的氧化鈦層有相對應約1.6Å的EOT。
一些實施例可包含製造半導體裝置的方法，此方法包含形成第一氧化鉿層於基底上，形成鈦層於第一氧化鉿層之上，以及形成第二氧化鉿層於鈦層之上的步驟。此方法可進一步包含形成界面層插入於基底和第一氧化鉿層之間的步驟。界面層的形成可包含在沉積界面材料前，預先清潔基底。界面材料可包含金屬氧化物矽酸鹽。鈦層可配置為與第一氧化鉿層和第二氧化鉿層接觸。此方法可更包含將第一氧化鉿層、鈦層和第二氧化鉿層熱退火，以產生高介電常數介電結構的步驟，其中高介電常數介電結構包含氧化鉿鈦。氧化鉿鈦可對應至插入於第一氧化鉿層和第二氧化鉿層之間，且與第一氧化鉿層和第二氧化鉿層接觸的高介電常數介電層。此方法還可包含用含有氮、氧或氟的其中至少一者之氣體處理高介電常數介電結構的步驟，使得第二氧化鉿層暴露出的表面緻密化。高介電常數介電結構的緻密化處理可包含電漿處理。
另一些實施例可包含製造高介電常數介電結構的方法，此方法包含形成氧化鉿鈦層介於第一氧化鉿層和第二氧化鉿層之間的步驟。第一氧化鉿層或第二氧化鉿層的其中至少一者可藉由氧化鉿(HfO2)的原子層沉積形成。氧化鉿鈦層的形成可包含施加於前驅層板結構的熱處理，此前驅裝置結構含有鈦層介於第一氧化鉿層和第二氧化鉿層之間，且鈦層與第一氧化鉿層和第二氧化鉿層接觸，其中熱處理產生氧化鉿鈦層。前驅裝置結構的高度可介於約5Å到約60Å之間。熱處理可包含 退火製程。
在又另一些實施例中，高介電常數介電結構包含基底，位於基底上的第一氧化鉿層，位於第一氧化鉿層之上的氧化鉿鈦層，以及位於氧化鉿鈦層之上的第二氧化鉿層。高介電常數介電結構可進一步包含界面層插入於基底和第一氧化鉿層之間，且界面層與基底和第一氧化鉿層接觸。界面層可包含金屬氧化物矽酸鹽。氧化鉿鈦層可配置為接觸第一氧化鉿層和第二氧化鉿層。第一氧化鉿層的底面和第二氧化鉿層的頂面之間的高度可介於約5Å到約60Å。在代表的實施例中，第一氧化鉿層的底面和第二氧化鉿層的頂面之間的高度可約為17Å。第一氧化鉿層的底面和第二氧化鉿層的頂面之間的高度可對應至介於約1.6Å到約2.2Å之間的等效氧化物厚度(EOT)。
根據一些實施例，提供製造高介電常數介電結構的方法，其中第一氧化鉿層及第二氧化鉿層中的至少一者利用氧化鉿(HfO2)的原子層沉積法形成。
根據一些實施例，提供製造高介電常數介電結構的方法，其中前驅裝置結構的高度介於約5Å到約60Å之間。
根據一些實施例，提供製造高介電常數介電結構的方法，其中熱處理包含退火。
根據一些實施例，提供高介電常數介電結構，其包含界面層介於基底與第一氧化鉿層之間，且接觸基底及第一氧化鉿層。
根據一些實施例，提供高介電常數介電結構，其中界面層包括金屬氧化矽酸鹽。
以上概述了數個實施例的部件，使得在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的各方面。在本發明所屬技術領域中具有通常知識者應該理解，他們可以容易地使用本發明實施例作為基礎，來設計或修改用於實施與在此所介紹實施例相同的目的及/或達到相同優點的其他製程和結構。在本發明所屬技術領域中具有通常知識者也應該理解，這些等效的構造並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，在此可以做出各種改變、取代或其他選擇。
700‧‧‧形成高介電常數介電結構的方法
710‧‧‧第一步驟
720‧‧‧第二步驟
730‧‧‧第三步驟
740‧‧‧第四步驟
750‧‧‧第五步驟
760‧‧‧第六步驟

Claims (15)

  1. 一種製造半導體裝置的方法，包括：形成一第一氧化鉿層於一基底上；形成一鈦層於該第一氧化鉿層上；以及形成一第二氧化鉿層於該鈦層上。
  2. 如申請專利範圍第1項所述之製造半導體裝置的方法，更包括形成一界面層介於該基底與該第一氧化鉿層之間。
  3. 如申請專利範圍第2項所述之製造半導體裝置的方法，其中形成該界面層包括在沉積一界面材料前，預先清潔該基底。
  4. 如申請專利範圍第3項所述之製造半導體裝置的方法，其中該界面材料包括一金屬氧化矽酸鹽。
  5. 如申請專利範圍第1或2項所述之製造半導體裝置的方法，其中該鈦層與該第一氧化鉿層和該第二氧化鉿層接觸。
  6. 如申請專利範圍第5項所述之製造半導體裝置的方法，更包括將該第一氧化鉿層、該鈦層及該第二氧化鉿層熱退火、以產生一高介電常數介電結構。
  7. 如申請專利範圍第6項所述之製造半導體裝置的方法，其中該高介電常數介電結構包括氧化鉿鈦。
  8. 如申請專利範圍第7項所述之製造半導體裝置的方法，其中該氧化鉿鈦包括一高介電常數介電層介於該第一氧化鉿層與該第二氧化鉿層之間且與該第一氧化鉿層和該第二氧化鉿層接觸。
  9. 如申請專利範圍第8項所述之製造半導體裝置的方法，更包括以含氮、含氧及含氟之氣體中的至少一者處理該高介電 常數介電結構，以緻密化該第二氧化鉿層之一暴露表面。
  10. 如申請專利範圍第9項所述之製造半導體裝置的方法，其中處理該高介電常數介電結構包括一電漿處理。
  11. 一種製造高介電常數介電結構的方法，包括：形成氧化鉿鈦層介於一第一氧化鉿層與一第二氧化鉿層之間。
  12. 如申請專利範圍第11項所述之製造高介電常數介電結構的方法，其中形成該氧化鉿鈦層包括施加一熱處理於一前驅裝置結構，該前驅裝置結構含有一鈦層介於該第一氧化鉿層和該第二氧化鉿層之間，且該鈦層與該第一氧化鉿層及該第二氧化鉿層接觸，該熱處理產生該氧化鉿鈦層。
  13. 一種高介電常數介電結構，包括：一基底；一第一氧化鉿層，位於該基底上；一氧化鉿鈦層，位於該第一氧化鉿層上；以及一第二氧化鉿層，位於該氧化鉿鈦層上。
  14. 如申請專利範圍第13項所述之高介電常數介電結構，其中該氧化鉿鈦層與該第一氧化鉿層及該第二氧化鉿層接觸且該第一氧化鉿層的一底面與該第二氧化鉿層的一頂面之間的一高度介於約5Å到約50Å之間。
  15. 如申請專利範圍第14項所述之高介電常數介電結構，其中該第一氧化鉿層的該底面與該第二氧化鉿層的該頂面之間的該高度相當於介於1.6Å到約2.2Å之間的一等效氧化物厚度。
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