KR20080104958A - 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents

불휘발성 메모리 장치 및 그 제조 방법 Download PDF

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강희수
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Abstract

불휘발성 메모리 장치 및 그 제조 방법이 개시된다. 불휘발성 메모리 장치는 반도체 기판, 터널 산화막 패턴들 및 게이트 구조물을 포함한다. 터널 산화막 패턴들은 제1 방향으로 연장하고 제1 방향과 수직인 제2 방향으로 서로 이격하도록 반도체 기판 상에 형성된다. 게이트 구조물은 제2 방향을 따라 배열되도록 터널 산화막 패턴들 상에 각각 형성되는 플로팅 게이트들, 제2 방향을 따라 배열되도록 플로팅 게이트들 상에 각각 형성되는 제1 도전막 패턴들, 제1 도전막 패턴들 상에 제2 방향으로 연장하도록 형성되는 유전막 패턴 및 유전막 패턴 상에 제2 방향으로 연장하도록 형성되는 컨트롤 게이트를 포함한다. 따라서 불휘발성 메모리 장치에 포함되는 고 유전 물질을 포함하는 유전막 패턴의 등가 산화막 두께 특성을 개선시킬 수 있다. 또한, 유전막 패턴을 통해 흐르는 누설 전류를 줄일 수 있다.

Description

불휘발성 메모리 장치 및 그 제조 방법{Non-volatile memory device and Method of manufacturing the same}
본 발명은 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 인가되는 전원이 제거되더라도 저장된 정보를 유지하는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다.
상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다. 상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소 거(erasing)를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
플로팅 게이트 타입의 불휘발성 메모리 장치에서 플로팅 게이트의 상부면에 선택적으로 유전막이 형성되는 경우, 요구되는 커플링 비율을 얻기 위하여 유전막의 등가 산화막 두께를 낮추는 것이 필요하다. 그러나 등가 산화막 두께를 낮추는 경우 누설 전류가 증가하여 불휘발성 메모리 장치의 신뢰성을 악화시키는 원인이 된다. 따라서 유전막의 등가 산화막 두께를 낮추면서 동시에 누설 전류를 감소시킬 수 있는 새로운 불휘발성 메모리 장치가 절실히 요구되고 있다.
또한, 플로팅 게이트 타입의 불휘발성 메모리 장치에서 플로팅 게이트로써 폴리실리콘 혹은 도핑된 폴리실리콘을 사용하여 왔다. 그러나 이러한 경우 데이터 유지 특성이 열화되어 메모리 장치의 성능을 저하시키는 문제점이 나타났다. 특히, N 타입 폴리실리콘을 플로팅 게이트로 사용하는 경우 데이터 유지 특성이 양호하지 않은 경우가 많으며, 이에 따라 일함수가 상대적으로 큰 P 타입의 폴리실리콘을 플로팅 게이트로 사용하려는 시도가 있었다. 그러나 이 경우, 소거 시 문턱 전압의 열화가 상대적으로 크게 발생하여 실제 디바이스에 적용하기 어려운 문제점이 있다.
본 발명의 일 목적은 작은 등가 산화막 두께, 감소된 누설 전류 및 향상된 데이터 유지 특성을 갖는 불휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 전술한 특성을 갖는 불휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따르면 불휘발성 메모리 장치는 반도체 기판, 터널 산화막 패턴들 및 게이트 구조물을 포함한다. 터널 산화막 패턴들은 제1 방향으로 연장하고 상기 제1 방향과 수직인 제2 방향으로 서로 이격하도록 반도체 기판 상에 형성된다. 게이트 구조물은 플로팅 게이트들, 제1 도전막 패턴들, 유전막 패턴 및 컨트롤 게이트를 포함한다. 플로팅 게이트들은 제2 방향을 따라 배열되도록 터널 산화막 패턴들 상에 각각 형성된다. 제1 도전막 패턴들은 제2 방향을 따라 배열되도록 플로팅 게이트들 상에 각각 형성된다. 유전막 패턴은 제1 도전막 패턴들 상에 제2 방향으로 연장하도록 형성된다. 컨트롤 게이트는 유전막 패턴 상에 제2 방향으로 연장하도록 형성된다.
제1 도전막 패턴들은 전이 금속, 도전성을 갖는 전이 금속 질화물 또는 도전성을 갖는 전이 금속 산화물을 포함할 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
불휘발성 메모리 장치는 유전막 패턴 및 컨트롤 게이트 사이에서 제2 방향으 로 연장하고, 제1 도전막 패턴과 실질적으로 동일한 물질을 포함하는 제2 도전막 패턴을 더 포함할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따르면 불휘발성 메모리 장치의 제조 방법이 제공된다. 구체적으로 반도체 기판 상에 터널 산화막, 플로팅 게이트막 및 제1 도전막을 순차적으로 형성한다. 제1 도전막, 플로팅 게이트막 및 터널 산화막을 제1 방향을 따라 순차적으로 식각하여 제1 방향으로 연장하고 제1 방향과 수직인 제2 방향으로 이격하며 반도체 기판 상에 순차적으로 적층되는 터널 산화막 패턴들, 예비 플로팅 게이트들 및 제1 도전막 패턴들을 형성한다. 터널 산화막 패턴들 사이, 예비 플로팅 게이트들 사이 및 제1 도전막 패턴들 사이에 제1 방향으로 연장하는 소자 분리막 패턴들을 형성한다. 제1 도전막 패턴들 및 소자 분리막 패턴들 상에 유전막 및 컨트롤 게이트막을 형성한다. 컨트롤 게이트막, 유전막, 제1 도전막 패턴들 및 예비 플로팅 게이트들을 제2 방향을 따라 순차적으로 식각하여 제2 방향으로 연장하고 제1 방향으로 서로 이격하는 컨트롤 게이트들과 유전막 패턴들을 형성하고 제1 및 2 방향들로 서로 이격하는 제1 도전막 패턴들과 플로팅 게이트들을 형성한다.
제1 도전막은 전이 금속, 도전성을 갖는 전이 금속 질화물 또는 도전성을 갖는 전이 금속 산화물을 사용하여 형성될 수 있다. 이들은 단독 또는 혼합으로 사용될 수 있다.
유전막 및 컨트롤 게이트막 사이에 제1 도전막과 실질적으로 동일한 물질을 포함하는 제2 도전막을 더 형성할 수 있다. 그 후, 제2 도전막을 상기 제2 방향으 로 식각하여 유전막 패턴과 컨트롤 게이트 사이에서 제2 방향으로 연장하고 제1 방향으로 서로 이격하는 제2 도전막 패턴들을 형성할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치를 제조하는 방법이 제공된다. 구체적으로 반도체 기판 상에 터널 산화막, 플로팅 게이트막, 제1 도전막 및 연마 저지막을 순차적으로 형성한다. 연마 저지막, 제1 도전막, 플로팅 게이트막, 터널 산화막 및 반도체 기판의 상부를 제1 방향을 따라 순차적으로 식각하여 반도체 기판 상에는 제1 방향으로 연장하고 제1 방향과 수직인 제2 방향으로 이격하며 순차적으로 적층되는 터널 산화막 패턴들, 예비 플로팅 게이트들, 제1 도전막 패턴들 및 연마 저지막 패턴들을 형성하고 반도체 기판의 상부에는 제1 방향으로 연장하고 제2 방향으로 이격하는 그루브들을 형성한다. 그루브들을 매립하도록 반도체 기판, 터널 산화막 패턴들, 예비 플로팅 게이트들, 제1 도전막 패턴들 및 연마 저지막 패턴들 상에 소자 분리막을 형성한다. 소자 분리막에 연마 저지막 패턴들이 노출될 때까지 연마 공정을 수행하여 소자 분리막 패턴을 형성한다. 연마 저지막 패턴들을 제거한다. 제1 도전막 패턴들 및 소자 분리막 패턴들 상에 유전막 및 컨트롤 게이트막을 형성한다. 컨트롤 게이트막, 유전막, 제1 도전막 패턴들 및 예비 플로팅 게이트들을 제2 방향을 따라 순차적으로 식각하여 제2 방향으로 연장하고 제1 방향으로 서로 이격하는 컨트롤 게이트들과 유전막 패턴들을 형성하고 제1 및 2 방향들로 서로 이격하는 제1 도전막 패턴들과 플로팅 게이트들을 형성한다.
제1 도전막은 전이 금속, 도전성을 갖는 전이 금속 질화물 또는 도전성을 갖 는 전이 금속 산화물을 사용하여 형성될 수 있다. 이들은 단독 또는 혼합으로 사용될 수 있다.
유전막 및 컨트롤 게이트막 사이에 제1 도전막과 실질적으로 동일한 물질을 포함하는 제2 도전막을 더 형성할 수 있다. 그 후, 제2 도전막을 상기 제2 방향으로 식각하여 유전막 패턴과 컨트롤 게이트 사이에서 제2 방향으로 연장하고 제1 방향으로 서로 이격하는 제2 도전막 패턴들을 형성할 수 있다.
본 발명에 따르면, 불휘발성 메모리 장치에 포함되는 고 유전 물질을 포함하는 유전막 패턴의 등가 산화막 두께 특성을 개선시킬 수 있다. 또한, 유전막 패턴을 통해 흐르는 누설 전류를 줄일 수 있다. 또한 이레이즈 문턱 전압의 열화를 방지할 수 있다.
이하, 본 발명의 실시예들에 따른 수직 채널 트랜지스터 및 이의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되거나 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사 상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 불휘발성 메모리 장치 및 그 제조 방법에 대해서 상세하게 설명하도록 한다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 불휘발성 메모리 장치는 반도체 기판(100), 터널 산화막 패턴(102a)들 및 게이트 구조물(117)을 포함한다. 터널 산화막 패턴(102a)들은 실리콘 산화물과 같은 절연성 물질을 포함할 수 있다. 터널 산화막 패턴(102a)들은 반도체 기판(100) 상에서 제1 방향으로 연장한다. 그리고 터널 산화막 패턴(102a)들은 제1 방향과 실질적으로 수직인 제2 방향으로 서로 이격한다.
게이트 구조물(117)은 플로팅 게이트(104b)들, 제1 도전막 패턴(106b)들, 유 전막 패턴(114a) 및 컨트롤 게이트(116a)를 포함한다. 플로팅 게이트(104b)들은 도핑되지 않은 폴리실리콘 또는 도프트 폴리 실리콘과 같은 도전성 물질을 포함할 수 있다. 예를 들어, 플로팅 게이트(104b)는 비소(As), 인(P), 안티몬(Sb)과 같은 N 타입의 불순물이 도핑된 폴리실리콘 또는 보론(B), 갈륨(Ga)과 같은 P 타입의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 본 발명의 일실시예에서, P 타입의 불순물은 세제곱 센티미터당 1×1021개 이하의 개수가 포함되도록 도핑될 수 있다. 또한, 플로팅 게이트(104b)들은 제2 방향을 따라 터널 산화막 패턴(102a)들 상에 각각 형성될 수 있다.
제1 도전막 패턴(106b)들은 전이 금속, 도전성을 갖는 전이 금속 질화물 또는 도전성을 갖는 전이 금속 산화물을 포함할 수 있다. 여기서 전이 금속은 스칸듐(scandium : Sc), 티타늄(titanium : Ti), 바나듐(vanadium : V), 크롬(chromium : Cr), 망간(manganese : Mn), 철(iron : Fe), 코발트(cobalt : Co), 니켈(nickel : Ni), 구리(copper : Cu), 아연(Zinc : Zn), 이트륨(yttrium : Y), 지르코늄(zirconium : Zr), 니어븀(niobium : Nb), 몰리브덴(molybdenum : Mo), 테크네튬(technetium : Tc), 루데늄(ruthenium : Ru), 로듐(rhodium : Rh), 파라듐(paladium : Pd), 은(silver : Ag), 카드늄(cadmium : Cd), 란탈륨(lanthanum : La), 하프늄(hafnium : Hf), 탈탈륨(tantalum : Ta), 텅스텐(tungsten : W), 레늄(rhenium : Re), 오스뮴(osmium : Os), 이리듐(iridium : Ir), 백금(platinum : Pt), 금(gold : Au) 또는 악티늄(actinium :Ac)일 수 있다. 도전성을 갖는 전이 금 속 질화물은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)등일 수 있다. 그리고 도전성을 갖는 전이 금속 산화물은 루데늄 산화물(RuO2)등일 수 있다. 제1 도전막 패턴(106b)들은 제2 방향을 따라 플로팅 게이트(104b)들 상에 각각 형성된다.
제1 도전막 패턴(106b)은 플로팅 게이트(104b)의 실리콘과 유전막 패턴(114a)의 산소가 결합하는 것을 방지하여 플로팅 게이트(104b)와 유전막 패턴(114a) 사이에 저 유전층이 생성되는 것을 방지할 수 있다. 또한 데이터 유지 특성을 개선할 수 있다.
유전막 패턴(114a)은 제1 도전막 패턴(106b)들 상에 제2 방향으로 연장하도록 형성된다. 유전막 패턴(114a)은 실리콘 산화물의 유전 상수보다 실질적으로 높은 유전 상수를 갖는 유전 물질을 포함할 수 있다.
상기 유전 물질은 금속 산화물일 수 있다. 예를 들어, 상기 유전 물질은 알루미늄 산화물, 란탈륨 산화물, 이트륨 산화물, 탄탈륨 산화물, 바나듐 산화물, 지르코늄 산화물, 하프늄 알루미네이트, 하프늄 실리케이트, 지르코늄 실리케이트 등일 수 있다. 상기 유전 물질에는 4족 원소가 도핑될 수 있다. 그리고 유전막 패턴(114a)은 단일막 또는 복합막 구조를 가질 수 있다.
컨트롤 게이트(116a)는 유전막 패턴(114a) 상에서 제2 방향으로 연장한다. 컨트롤 게이트(116a)는 도프트 폴리 실리콘과 같은 도전성 물질을 포함할 수 있다.
반도체 기판(100)에는 제1 방향으로 연장하는 그루브(10)들이 형성된다. 그 루브(10)들은 제2 방향으로 서로 이격한다. 그리고 그루브(10)를 채우도록 제1 방향으로 연장하는 소자 분리막 패턴(112a)이 형성된다. 소자 분리막 패턴(112a)들은 은 제2 방향으로 서로 이격한다. 그리고 소자 분리막 패턴(112a)은 실리콘 산화물과 같은 절연성 물질을 포함할 수 있다.
도 1에 도시된 바와 같이 소자 분리막 패턴(112a)의 하부는 그루브(10)를 채우고 소자 분리막 패턴(112a)의 상부는 터널 산화막 패턴(102a)들 사이, 컨트롤 게이트(104b)들 사이 및 제1 도전막 패턴(106b)들 사이에 위치한다. 또한, 소자 분리막 패턴(112a)의 상면은 제1 도전막 패턴(106b)의 상면보다 실질적으로 높을 수 있다. 이로 인해, 복수의 플로팅 게이트(104b) 및 플로팅 게이트(104b) 상에 형성된 제1 도전막 패턴(106b)이 제2 방향을 따라 전기적으로 절연되어 배치될 수 있다.
게이트 구조물(117)은 제2 방향으로 연장한다. 그리고 게이트 구조물(117)의 개수는 적어도 둘일 수 있다. 그리고 게이트 구조물(117)들은 제1 방향으로 서로 이격한다.
게이트 구조물(117)들 사이에 위치하는 반도체 기판(100)의 부분들에는 불순물 영역들이 형성된다. 구체적으로 불순물 영역은 소스 영역 또는 드레인 영역으로 사용된다.
도 1에 도시된 바와 같이, 제1 방향으로 연장하는 터널 산화막 패턴들(102a)들은 제2 방향으로 서로 이격한다. 플로팅 게이트(104b)들은 제1 및 2 방향들로 서로 이격한다. 제1 도전막 패턴(106b)들은 제1 및 2 방향들로 서로 이격한다. 제2 방향으로 연장하는 유전막 패턴(114a)들은 제1 방향으로 서로 이격한다. 제2 방향 으로 연장하는 컨트롤 게이트(116a)들은 제1 방향으로 서로 이격한다.
일반적으로 전이 금속은 일함수(work function)가 높다. 따라서 전이 금속을 포함하는 제1 도전막 패턴(106a)을 플로팅 게이트(104b) 및 유전막 패턴(114a) 사이에 형성하는 경우 에너지 장벽의 높이가 높아진다. 결과적으로 유전막 패턴(114a)을 통해 흐르는 누설 전류를 줄일 수 있다. 따라서 요구되는 커플링 비를 얻기 위하여 유전막 패턴(114a)의 등가 산화막 두께(EOT)를 낮추더라도 누설 전류 증가를 방지할 수 있다.
도 2 내지 8은 도 1에 도시된 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 산화막(102), 플로팅 게이트막(104), 제1 도전막(106), 연마 저지막(108) 및 제1 마스크막 패턴(110a)을 형성한다.
터널 산화막(102)은 실리콘 산화물과 같은 절연성 물질을 사용하여 형성할 수 있다. 이 경우 반도체 기판(100)의 표면에 열산화 공정(thermal oxidation process)을 수행하여 터널 산화막(102)을 형성할 수 있다. 플로팅 게이트막(104)은 도핑되지 않은 폴리실리콘 또는 도프트 폴리 실리콘과 같은 도전성 물질을 사용하여 형성할 수 있다. 예를 들어, 플로팅 게이트(104b)는 비소(As), 인(P), 안티몬(Sb)과 같은 N 타입의 불순물이 도핑된 폴리실리콘 또는 보론(B), 갈륨(Ga)과 같은 P 타입의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 도핑된 폴리실리콘은 인시튜(in-situ) 공정을 통해 형성될 수 있다.
제1 도전막(106)은 전이 금속, 도전성을 갖는 전이 금속 질화물 또는 도전성을 갖는 전이 금속 산화물을 포함할 수 있다. 전이 금속은 스칸듐, 티타늄, 바나듐, 크롬, 망간, 철, 코발트, 니켈, 구리, 아연, 이트륨, 지르코늄, 니어븀, 몰리브덴, 테크네튬, 루데늄, 로듐, 파라듐, 은, 카드늄, 란탈륨, 하프늄, 탈탈륨, 텅스텐, 레늄, 오스뮴, 이리듐, 백금, 금 또는 악티늄일 수 있다. 도전성을 갖는 전이 금속 질화물은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등일 수 있다. 그리고 도전성을 갖는 전이 금속 산화물은 루데늄 산화물 등일 수 있다.
제1 마스크막 패턴(110a)은 제1 방향으로 연장하는 형상을 갖는다. 그리고 제1 마스크막 패턴(110a)들은 제1 방향과 실질적으로 수직하는 제2 방향으로 서로 이격한다.
도 3을 참조하면, 제1 마스크막 패턴(110a)을 식각 마스크로 사용하여 연마 저지막(108), 제1 도전막(106), 플로팅 게이트막(104) 및 터널 산화막(102)을 제1 방향을 따라 순차적으로 식각한다.
따라서 연마 저지막(108), 제1 도전막(106), 플로팅 게이트막(104) 및 터널 산화막(102)은 각각 연마 저지막 패턴(108a), 예비 제1 도전막 패턴(106a), 예비 플로팅 게이트(104a) 및 터널 산화막 패턴(102a)으로 변화된다. 또한 반도체 기판(100)의 상부에는 그루브(10)가 형성된다.
상술한 바와 같이 제1 마스크막 패턴(110a)은 제1 방향으로 연장한다. 그리고 제1 마스크막 패턴(110a)들은 제1 방향과 실질적으로 수직인 제2 방향으로 서로 이격한다.
따라서 제1 마스크막 패턴(110a)을 식각 마스크로 사용하여 연마 저지막(108), 제1 도전막(106), 플로팅 게이트막(104), 터널 산화막(102) 및 반도체 기판(100)을 식각하여 형성되는 연마 저지막 패턴(108a), 예비 제1 도전막 패턴(106a), 예비 플로팅 게이트(104a), 터널 산화막 패턴(102a) 및 그루브(10)는 제1 방향으로 연장한다.
그리고 연마 저지막 패턴(108a)들은 서로 제2 방향으로 이격한다. 예비 제1 도전막 패턴(106a)들은 서로 제2 방향으로 이격한다. 예비 플로팅 게이트(104a)은 서로 제2 방향으로 이격한다. 터널 산화막 패턴(102a)들은 제2 방향으로 서로 이격한다. 그루브(10)들은 제2 방향으로 서로 이격한다.
도 4를 참조하면, 반도체 기판(100), 터널 산화막 패턴(102a), 예비 플로팅 게이트(104a), 예비 제1 도전막 패턴(106a), 연마 저지막 패턴(108a) 및 제1 마스크막 패턴(110a) 상에 그루브(10)를 매립하도록 소자 분리막(112)을 형성한다. 소자 분리막(112)은 실리콘 산화물을 화학 증착 기상 공정과 같은 증착 공정을 통해 반도체 기판(100), 터널 산화막 패턴(102a), 예비 플로팅 게이트(104a), 예비 제1 도전막 패턴(106a), 연마 저지막 패턴(108a) 및 제1 마스크막 패턴(110a) 상에 증착하여 형성할 수 있다.
그러나 이와 다르게, 연마 저지막 패턴(108a)으로부터 제1 마스크막 패턴(110a)을 제거한 후 반도체 기판(100), 터널 산화막 패턴(102a), 예비 플로팅 게이트(104a), 예비 제1 도전막 패턴(106a) 및 연마 저지막 패턴(108a) 상에 그루브(10)를 매립하도록 소자 분리막(112)을 형성할 수도 있다.
도 5를 참조하면, 연마 저지막 패턴(108a)이 노출될 때까지 소자 분리막(112)에 화학 기계적 연마 공정 또는 전면 식각 공정과 같은 평탄화 공정을 수행한다. 평탄화 공정에 의해서 소자 분리막(112)의 상부 및 제1 마스크막 패턴(110a)이 제거된다. 따라서 소자 분리막(112)은 소자 분리막 패턴(112a)으로 변화된다. 여기서 연마 저지막 패턴(108a)의 상면과 소자 분리막 패턴(112a)의 상면은 실질적으로 동일한 평면상에 위치할 수 있다.
도 6을 참조하면, 예비 제1 도전막 패턴(106a)으로부터 연마 저지막 패턴(108a)을 제거하여 예비 제1 도전막 패턴(106a)을 노출시킨다. 평탄화 공정이 수행될 때 연마 저지막 패턴(108a)이 예비 제1 도전막 패턴(106a)을 보호하기 때문에 평탄화 공정에 의해서 예비 제1 도전막 패턴(106a)이 손상을 입지 않는다. 여기서 소자 분리막 패턴(112a)의 상면은 예비 제1 도전막 패턴(106a)의 상면보다 실질적으로 높을 수 있다.
도 7을 참조하면, 예비 제1 도전막 패턴(106a) 및 소자 분리막 패턴(112a) 상에 유전막(114), 컨트롤 게이트막(116) 및 제2 마스크막 패턴(118a)을 형성한다. 유전막(114)은 실리콘 산화물의 유전 상수보다 실질적으로 높은 유전 상수를 갖는 유전 물질을 포함할 수 있다.
상기 유전 물질은 금속 산화물일 수 있다. 예를 들어, 상기 유전 물질은 알루미늄 산화물, 란탈륨 산화물, 이트륨 산화물, 탄탈륨 산화물, 세륨 산화물, 바나듐 산화물, 티타늄 산화물, 실리콘 산화물, 지르코늄 산화물, 하프늄 알루미네이트, 하프늄 실리케이트, 지르코늄 실리케이트 등일 수 있다. 상기 유전 물질에는 4 족 원소가 도핑될 수 있다. 그리고 유전막(114)은 단일막 또는 복합막 구조를 가질 수 있다.
유전막(114) 상에 형성되는 컨트롤 게이트막(116)은 도프트 폴리 실리콘과 같은 도전성 물질을 포함할 수 있다. 도프트 폴리 실리콘을 포함하는 예비 플로팅 게이트(104a)에 유전막(114)을 직접적으로 형성하는 경우, 금속을 포함하는 소스를 기화시켜 예비 플로팅 게이트(104a)에 증착한다. 이 때, 소스와 결합된 리간드를 제거하고 금속 산화물을 안정시키기 위해서 산소를 사용한다. 그러나 상기 산소는 예비 플로팅 게이트(104a)에 포함된 도프트 폴리 실리콘과 반응하여 자연 산화막을 발생시키는 문제가 있다.
그러나 본 발명의 실시예에서는 예비 플로팅 게이트(104a)에 형성된 예비 제1 도전막 패턴(106a)상에 유전막(114)이 형성되기 때문에 자연 산화막의 형성을 줄일 수 있다.
컨트롤 게이트막(116) 상에 형성되는 제2 마스크막 패턴(118a)은 제2 방향으로 연장한다. 그리고 제2 마스크막 패턴(118a)들은 제1 방향으로 서로 이격한다. 제2 마스크막 패턴(118a)은 컨트롤 게이트막(116), 유전막(114), 예비 제1 도전막 패턴(106a) 및 예비 플로팅 게이트(104a)들에 대하여 식각 선택비들을 갖는 물질을 포함할 수 있다.
도 8을 참조하면, 제2 마스크막 패턴(118a)을 식각 마스크로 사용하여 컨트롤 게이트막(116), 유전막(114), 예비 제1 도전막 패턴(106a) 및 예비 플로팅 게이트(104a)를 터널 산화막 패턴(102a) 및 소자 분리막 패턴(112a)이 노출될 때까지 제2 방향을 따라 식각한다.
따라서 컨트롤 게이트막(116), 유전막(114), 예비 제1 도전막 패턴(106a) 및 예비 플로팅 게이트(104a)는 각각 컨트롤 게이트(116a), 유전막 패턴(114a), 제1 도전막 패턴(106b) 및 플로팅 게이트(104b)로 변화된다.
이어서, 플로팅 게이트(104b)들의 사이에 위치하는 반도체 기판(100)의 부분들에 불순물을 주입하여 플로팅 게이트(104b)의 양측에 위치하는 불순물 영역(120)들을 형성한다. 불순물 영역(120)은 소스 영역 또는 드레인 영역으로 사용된다. 이어서, 제2 마스크막 패턴(118a)을 제거한다.
따라서 플로팅 게이트(104b)들, 제1 도전막 패턴(106b)들, 유전막 패턴(114a) 및 컨트롤 게이트(116a)를 포함하는 게이트 구조물(117)이 형성된다. 도 8에 도시된 바와 같이 게이트 구조물(117)은 제2 방향으로 연장한다. 그리고 게이트 구조물(117)들은 제2 방향으로 서로 이격한다.
결과적으로 반도체 기판(100), 불순물 영역들(120), 터널 산화막 패턴(102a) 및 게이트 구조물(117)을 포함하는 불휘발성 메모리 장치가 제조된다.
상술한 바와 같이, 제2 마스크막 패턴(118a)은 제2 방향으로 연장한다. 그리고 제2 마스크막 패턴(118a)들은 제1 방향으로 서로 이격한다. 따라서 제2 마스크막 패턴(118a)을 식각 마스크로 사용하여 컨트롤 게이트막(116) 및 유전막(114)을 식각하여 형성되는 컨트롤 게이트(116a) 및 유전막 패턴(114a)은 제2 방향으로 연장한다. 그리고 컨트롤 게이트(116a)들은 제1 방향으로 서로 이격한다. 또한, 유전막 패턴(114a)들은 제1 방향으로 서로 이격한다.
제2 마스크막 패턴(118a)을 식각 마스크로 사용하여 예비 제1 도전막 패턴(106a)을 식각하여 형성되는 제1 도전막 패턴(106a)들은 제1 및 2 방향들로 서로 이격한다. 또한, 제2 마스크막 패턴(118a)을 식각 마스크로 사용하여 예비 플로팅 게이트(104a)을 식각하여 형성되는 플로팅 게이트(104b)들은 제1 및 2 방향들로 서로 이격한다.
실시예 2
도 9는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도이다.
도 9를 참조하면, 본 실시예에 따른 불휘발성 메모리 장치는 게이트 구조물(217)을 제외하고 도 1에 도시한 불휘발성 메모리 장치와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
게이트 구조물(217)은 플로팅 게이트(104b)들, 제1 도전막 패턴(106b)들, 유전막 패턴(114a), 제2 도전막 패턴(215a) 및 컨트롤 게이트(116a)를 포함한다. 플로팅 게이트(104b), 제1 도전막 패턴(106b), 유전막 패턴(114a) 및 컨트롤 게이트(116a)는 도 1에 도시된 바와 실질적으로 동일한바 이에 대한 설명은 생략한다.
제2 도전막 패턴(215a)은 유전막 패턴(114a) 및 컨트롤 게이트(116a) 사이에서 제2 방향으로 연장한다. 제2 도전막 패턴(215a)은 제1 도전막 패턴(106b)과 실질적으로 동일한 물질을 포함한다.
전이 금속은 일함수가 높다. 따라서 전이 금속을 포함하는 제1 도전막 패턴(106a) 및 제2 도전막 패턴(215a)을 플로팅 게이트(104b)와 유전막 패턴(114a) 사이 및 유전막 패턴(114a)과 컨트롤 게이트(116a) 사이에 형성하는 경우 에너지 장벽의 높이가 높아진다. 결과적으로 유전막 패턴(114a)을 통해 흐르는 누설 전류를 줄일 수 있다. 따라서 요구되는 커플링 비를 얻기 위하여 유전막 패턴(114a)의 등가 산화막 두께를 낮추더라도 누설 전류를 줄일 수 있다.
도 10 내지 11은 도 9에 도시된 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 사시도들이다.
도 10을 참조하면, 도 2 내지 6에서 수행한 공정들과 실질적으로 동일한 공정들을 수행한다. 이어서, 예비 제1 도전막 패턴(106a) 및 소자 분리막 패턴(112a) 상에 유전막(114), 제2 도전막(215), 컨트롤 게이트막(116) 및 제2 마스크막 패턴(118a)을 형성한다. 유전막(114), 제2 도전막(215) 및 마스크막 패턴(118a)을 형성하는 공정들은 도 7에서 설명된 공정들과 실질적으로 동일하기 때문에 이에 대한 설명은 생략한다.
제2 도전막(215)은 제1 도전막 패턴(106a)과 실질적으로 동일한 물질을 증착하여 형성한다. 구체적으로 제2 도전막(215)은 전이 금속, 도전성을 갖는 전이 금속 질화물 또는 도전성을 갖는 전이 금속 산화물을 사용하여 형성할 수 있다.
전이 금속은 스칸듐, 티타늄, 바나듐, 크롬, 망간, 철, 코발트, 니켈, 구리, 아연, 이트륨, 지르코늄, 니어븀, 몰리브덴, 테크네튬, 루데늄, 로듐, 파라듐, 은, 카드늄, 란탈륨, 하프늄, 탈탈륨, 텅스텐, 레늄, 오스뮴, 이리듐, 백금, 금 또는 악티늄일 수 있다. 도전성을 갖는 전이 금속 질화물은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등일 수 있다. 그리고 도전성을 갖는 전이 금속 산화물은 루데 늄 산화물 등일 수 있다.
도 11을 참조하면, 제2 마스크막 패턴(118a)을 식각 마스크로 사용하여 컨트롤 게이트막(116), 제2 도전막(215), 유전막(114), 예비 제1 도전막 패턴(106a) 및 예비 플로팅 게이트(104a)를 터널 산화막 패턴(102a) 및 소자 분리막 패턴(112a)이 노출될 때까지 식각한다.
따라서 컨트롤 게이트막(116), 제2 도전막(215), 유전막(114), 예비 제1 도전막 패턴(106a) 및 예비 플로팅 게이트(104a)는 각각 컨트롤 게이트(116a), 제2 도전막 패턴(215a), 유전막 패턴(114a), 제1 도전막 패턴(106b) 및 플로팅 게이트(104b)로 변화된다.
이어서, 플로팅 게이트(104b)들의 사이에 위치하는 반도체 기판(100)의 부분들에 불순물을 주입하여 플로팅 게이트(104b)의 양측에 위치하는 불순물 영역(120)들을 형성한다. 불순물 영역(120)은 소스 영역 또는 드레인 영역으로 사용된다. 이어서, 제2 마스크막 패턴(118a)을 제거한다.
따라서 플로팅 게이트(104b)들, 제1 도전막 패턴(106b)들, 유전막 패턴(114a), 제2 도전막 패턴(215a) 및 컨트롤 게이트(116a)를 포함하는 게이트 구조물(217)이 형성된다. 도 11에 도시된 바와 같이 게이트 구조물(217)은 제2 방향으로 연장한다. 그리고 게이트 구조물(217)들은 제2 방향으로 서로 이격한다.
결과적으로 반도체 기판(100), 불순물 영역들(120), 터널 산화막 패턴(102a) 및 게이트 구조물(217)을 포함하는 불휘발성 메모리 장치가 제조된다.
상술한 바와 같이, 제2 마스크막 패턴(118a)은 제2 방향으로 연장한다. 그리 고 제2 마스크막 패턴(118a)들은 제1 방향으로 서로 이격한다. 따라서 제2 마스크막 패턴(118a)을 식각 마스크로 사용하여 컨트롤 게이트막(116), 제2 도전막(215) 및 유전막(114)을 식각하여 형성되는 컨트롤 게이트(116a), 제2 도전막 패턴(215a) 및 유전막 패턴(114a)은 제2 방향으로 연장한다. 그리고 컨트롤 게이트(116a)들은 제1 방향으로 서로 이격한다. 제2 도전막 패턴(215a)들은 제1 방향으로 서로 이격한다. 또한, 유전막 패턴(114a)들은 제1 방향으로 서로 이격한다.
이하에서는, 본 발명의 일실시예에 따라 제조된 불휘발성 메모리 장치의 데이터 유지 특성 변화에 대해 설명한다.
도 12는 비교예들에 따라 프로그램 및 소거 시의 문턱 전압을 측정한 것을 나타내는 그래프이다. 도 13은 본 발명의 실험예들에 따라 프로그램 및 소거의 문턱 전압을 측정한 것을 나타내는 그래프이다.
비교예
비교예 1은 실리콘 기판 상에 터널 산화막으로써 실리콘 산화물(Si02), 플로팅 게이트로써 N 타입의 폴리실리콘, 유전막으로써 알루미늄 산화물(Al203), 콘트롤 게이트로써 탄탈륨 질화물(TaN) 및 폴리실리콘을 순차적으로 적층한 구조를 갖는다.
비교예 2는 실리콘 기판 상에 터널 산화막으로써 실리콘 산화물(Si02), 플로팅 게이트로써 도핑되지 않은 폴리실리콘, 유전막으로써 알루미늄 산화물(Al203), 콘트롤 게이트로써 탄탈륨 질화물(TaN) 및 폴리실리콘을 순차적으로 적층한 구조를 갖는다.
비교예 3은 실리콘 기판 상에 터널 산화막으로써 실리콘 산화물(Si02), 플로팅 게이트로써 P- 타입의 폴리실리콘, 유전막으로써 알루미늄 산화물(Al203), 콘트롤 게이트로써 탄탈륨 질화물(TaN) 및 폴리실리콘을 순차적으로 적층한 구조를 갖는다.
비교예 4는 실리콘 기판 상에 터널 산화막으로써 실리콘 산화물(Si02), 플로팅 게이트로써 P+ 타입의 폴리실리콘, 유전막으로써 알루미늄 산화물(Al203), 콘트롤 게이트로써 탄탈륨 질화물(TaN) 및 폴리실리콘을 순차적으로 적층한 구조를 갖는다.
비교예 1 내지 4의 불휘발성 메모리 장치에 극성이 다르고 크기가 동일한 전압을 인가하여 프로그램에 필요한 문턱 전압 및 이레이즈(erase)에 필요한 문턱 전압을 측정하였다. N 타입의 폴리실리콘을 플로팅 게이트로 사용한 비교예 1 또는 도핑되지 않은 폴리실리콘을 플로팅 게이트로 사용한 비교예 2에 비해, P 타입의 폴리실리콘을 플로팅 게이트로 사용한 비교예 3 또는 비교예 4의 이레이즈 문턱 전압이 크게 상승하였다. 이를 통해 비교예 3 또는 비교예 4의 이레이즈 문턱 전압 특성이 열화된 것을 확인할 수 있었다.
실험예
실험예 1은 실리콘 기판 상에 터널 산화막으로써 실리콘 산화물(Si02), 플로팅 게이트로써 N 타입의 폴리실리콘 및 탄탈륨 질화물(TaN), 유전막으로써 알루미늄 산화물(Al203), 콘트롤 게이트로써 탄탈륨 질화물(TaN) 및 폴리실리콘을 순차적으로 적층한 구조를 갖는다.
실험예 2는 실리콘 기판 상에 터널 산화막으로써 실리콘 산화물(Si02), 플로팅 게이트로써 도핑되지 않은 폴리실리콘 및 탄탈륨 질화물(TaN), 유전막으로써 알루미늄 산화물(Al203), 콘트롤 게이트로써 탄탈륨 질화물(TaN) 및 폴리실리콘을 순차적으로 적층한 구조를 갖는다.
실험예 3은 실리콘 기판 상에 터널 산화막으로써 실리콘 산화물(Si02), 플로팅 게이트로써 P- 타입의 폴리실리콘 및 탄탈륨 질화물(TaN), 유전막으로써 알루미늄 산화물(Al203), 콘트롤 게이트로써 탄탈륨 질화물(TaN) 및 폴리실리콘을 순차적으로 적층한 구조를 갖는다.
실험예 4는 실리콘 기판 상에 터널 산화막으로써 실리콘 산화물(Si02), 플로팅 게이트로써 P+ 타입의 폴리실리콘 및 탄탈륨 질화물(TaN), 유전막으로써 알루미늄 산화물(Al203), 콘트롤 게이트로써 탄탈륨 질화물(TaN) 및 폴리실리콘을 순차적으로 적층한 구조를 갖는다.
실험예 1 내지 4의 불휘발성 메모리 장치에 비교예 1 내지 4에서와 동일하게, 극성이 다르고 크기가 동일한 전압을 인가하여 프로그램에 필요한 문턱 전압 및 이레이즈에 필요한 문턱 전압을 측정하였다. 실험예 1 내지 4는 약 8V 이상의 프로그램 문턱 전압과 이레이즈 문턱 전압의 차이를 가졌다. 이는 비교예 1 내지 4에 비해 약 4V이상 큰 값이다. 따라서 실험예 1 내지 4의 경우, 비교예 1 내지 4에 비해 작은 전압을 가하여, 원하는 프로그램 문턱 전압과 이레이즈 문턱 전압을 얻기가 용이하다는 것을 의미한다. 또한 실험예 3 및 실험예 4의 경우를 보면, 플로팅 게이트로써 P 타입의 폴리실리콘을 사용하여도 이레이즈 문턱 전압이 크게 상승하지 아니하였다. 이를 통해, 플로팅 게이트로써 P 타입의 폴리실리콘을 사용하여도, 탄탈륨 질화물을 P 타입 폴리실리콘 상에 적층하는 것에 의해 이레이즈 문턱 전압 특성이 열화되지 않는다는 것을 알 수 있었다.
도 14는 도 12 및 13의 비교예들 및 실험예들의 고온 스트레스 특성을 나타내는 그래프이다.
A는 비교예 1, 실험예 1, 실험예 2 및 실험예 4의 불휘발성 메모리 장치를 3.5V의 문턱 전압으로 1회 프로그램 한 다음, 약 200℃로 약 2시간 동안 열처리하고 문턱 전압을 측정하여, 최초의 문턱 전압인 3.5V와의 차이를 계산한 결과이다. 최초 문턱 전압과의 차이가 작을수록 데이터 유지 특성이 좋다고 판단된다.
B는 비교예 1, 실험예 1, 실험예 2 및 실험예 4를 프로그램 및 이레이즈를 1,200회 반복하고 3.5V의 문턱 전압으로 1회 프로그램을 하고 약 200℃로 약 2시간 동안 열처리 한 다음, 문턱 전압을 측정하여, 최초의 문턱 전압인 3.5V와의 차이를 계산한 결과이다.
비교예 1의 경우 프로그램 및 이레이즈를 반복하지 않은 경우는 열처리 전, 후의 문턱 전압의 차이가 0.2V 였으나, 프로그램 및 이레이즈를 1,200회 반복한 경우 열처리 전, 후의 문턱 전압의 차이가 0.5V로 상승하였다. 이는 N 타입의 폴리실리콘만을 플로팅 게이트로써 사용하는 경우, 데이터 유지 특성이 좋지 않다는 것을 보여준다.
실험예 1의 경우, 프로그램 및 이레이즈를 반복하지 않은 경우는 열처리 전, 후의 문턱 전압의 차이가 0.2V 였으나, 프로그램 및 이레이즈를 1,200회 반복한 경우 열처리 전, 후의 문턱 전압의 차이가 0.3V로 상승하였다. N 타입의 폴리실리콘 상에 탄탈륨 질화물을 증착하여 플로팅 게이트로 사용하는 경우 데이터 유지 특성이 개선됨을 알 수 있었다.
실험예 2의 경우 프로그램 및 이레이즈를 반복하지 않은 경우는 열처리 전, 후의 문턱 전압의 차이가 0.1V 였으나, 프로그램 및 이레이즈를 1,200회 반복한 경우 열처리 전, 후의 문턱 전압의 차이가 0.2V로 상승하였다. 도핑되지 않은 폴리실리콘 상에 탄탈륨 질화물을 증착하여 플로팅 게이트로 사용하는 경우, 데이터 유지 특성이 개선됨을 알 수 있었다.
실험예 4의 경우 프로그램 및 이레이즈를 반복하지 않은 경우는 열처리 전, 후의 문턱 전압의 차이가 0.1V 였으나, 프로그램 및 이레이즈를 1,200회 반복한 경우 열처리 전, 후의 문턱 전압의 차이가 0.3V로 상승하였다. 도핑되지 않은 폴리실리콘 상에 탄탈륨 질화물을 증착하여 플로팅 게이트로 사용하는 경우, 데이터 유지 특성이 개선됨을 알 수 있었다.
비교예 1의 고온 스트레스에 의한 문턱 전압 특성의 열화와 실험예 1, 2 및 4의 고온 스트레스에 의한 문턱 전압 특성의 열화를 비교하면, 실험예 1, 2 및 4의 경우에 고온 스트레스에 의해 문턱 전압이 덜 영향을 받는 것을 알 수 있다. 즉 폴리실리콘막 상에 탄탈륨 질화막을 증착한 경우, 폴리실리콘만을 사용한 경우에 비해 데이터 유지 특성이 개선됨을 알 수 있다.
도 15는 본 발명의 실시예들에 따른 플래쉬 메모리를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 15을 참조하면, 메모리 시스템(1000)은 메모리 장치(1010) 및 이에 연결된 메모리 컨트롤러(1020)를 포함한다.
메모리 장치(1010)는 본 발명의 실시예들에 따른 게이트 구조물을 포함하는 플래시 메모리 장치일 수 있다. 이때, 상기 플래시 메모리 장치는 낸드 플래시 메모리 장치 혹은 노아 플래시 메모리 장치일 수 있다.
메모리 컨트롤러(1020)는 메모리 장치(1010)의 동작을 컨트롤하기 위한 입력 신호를 제공한다. 예를 들어, 낸드 플래시 메모리 장치의 경우, 메모리 컨트롤러(1020)는 커맨드(CMD) 및 어드레스(ADD) 신호들을 제공한다. 이와는 달리, 노아 플래시 메모리 장치의 경우에는, 메모리 컨트롤러(1020)는 커맨드(CMD), 어드레스(ADD), 입출력 데이터(DQ) 및 높은 전압(VPP) 신호를 제공한다. 이와 같이, 메모리 컨트롤러(1020)는 각종 컨트롤 신호들을 제공함으로써, 메모리 장치(1010)를 컨트롤할 수 있다.
도 16는 본 발명의 실시예들에 따른 플래쉬 메모리를 포함하는 컴퓨터 시스템을 설명하기 위한 블록도이다.
도 16을 참조하면, 컴퓨터 시스템(1100)은 메모리 장치(1120) 및 이에 연결된 중앙처리장치(Central Processing Unit: CPU)(1110)를 포함한다. 예를 들어, 컴퓨터 시스템(1100)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 메모리 장치(1120)는 CPU(1110)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다.
본 발명에 따르면, 불휘발성 메모리 장치에 포함되는 고 유전 물질을 포함하는 유전막 패턴의 등가 산화막 두께 특성을 개선시킬 수 있다. 또한, 유전막 패턴을 통해 흐르는 누설 전류를 줄일 수 있다. 또한 플로팅 게이트로 폴리실리콘과 전이 금속의 조합막을 사용하여 데이터 유지 특성을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 2 내지 8은 도 1에 도시된 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 9는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도이다.
도 10 내지 11은 도 9에 도시된 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 사시도들이다.
도 12는 비교예들에 따라 프로그램 및 소거 시의 문턱 전압을 측정한 것을 나타내는 그래프이다.
도 13은 본 발명의 실험예들에 따라 프로그램 및 소거의 문턱 전압을 측정한 것을 나타내는 그래프이다.
도 14는 도 12 및 13의 비교예들 및 실험예들의 고온 스트레스 특성을 나타내는 그래프이다.
도 15는 본 발명의 실시예들에 따른 플래쉬 메모리를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 16는 본 발명의 실시예들에 따른 플래쉬 메모리를 포함하는 컴퓨터 시스템을 설명하기 위한 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
102a : 터널 산화막 패턴 104 : 플로팅 게이트막
104a : 예비 플로팅 게이트 패턴 104b : 플로팅 게이트
106 : 제1 도전막 106a : 예비 제1 도전막 패턴
106b : 제1 도전막 패턴 108 : 연마 저지막
108a : 연마 저지막 패턴 110a : 제1 마스크막 패턴
112 : 소자 분리막 112a : 소자 분리막 패턴
114 : 유전막 114a : 유전막 패턴
116 : 컨트롤 게이트막 116a : 컨트롤 게이트
118a : 제2 마스크막 패턴 120 : 불순물 영역

Claims (20)

  1. 반도체 기판;
    제1 방향으로 연장하고 상기 제1 방향과 수직인 제2 방향으로 서로 이격하도록 상기 반도체 기판 상에 형성되는 터널 산화막 패턴들;
    상기 제2 방향을 따라 배열되도록 상기 터널 산화막 패턴들 상에 각각 형성되는 플로팅 게이트들, 상기 제2 방향을 따라 배열되도록 상기 플로팅 게이트들 상에 각각 형성되는 제1 도전막 패턴들, 상기 제1 도전막 패턴들 상에 상기 제2 방향으로 연장하도록 형성되는 유전막 패턴 및 상기 유전막 패턴 상에 상기 제2 방향으로 연장하도록 형성되는 컨트롤 게이트를 포함하는 게이트 구조물을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 도전막 패턴들은 전이 금속, 도전성을 갖는 전이 금속 질화물 및 도전성을 갖는 전이 금속 산화물로 이루어지는 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 전이 금속은 스칸듐, 티타늄, 바나듐, 크롬, 망간, 철, 코발트, 니켈, 구리, 아연, 이트륨, 지르코늄, 니어븀, 몰리브덴, 테크네튬, 루데늄, 로듐, 파라듐, 은, 카드늄, 란탈륨, 하프늄, 탈탈륨, 텅스텐, 레늄, 오스뮴, 이리듐, 백금, 금, 및 악티늄으로 이루어지는 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서, 상기 도전성을 갖는 전이 금속 질화물은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물로 이루어지는 그룹에서 선택된 적어도 하나이고,
    상기 도전성을 갖는 전이 금속 산화물은 루데늄 산화물인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 제1 방향으로 연장되고 상기 플로팅 게이트 및 제1 도전막 패턴을 상기 제2 방향을 따라 전기적으로 이격시키는 소자 분리막 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 반도체 기판에는 상기 제1 방향으로 연장하는 그루브가 형성되고,
    상기 소자 분리막 패턴의 하부는 상기 그루브를 채우고,
    상기 소자 분리막 패턴의 상부는 상기 게이트 구조물들 사이에 위치하는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서, 상기 소자 분리막 패턴의 상면은 상기 제1 도전막 패턴의 상면보다 높은 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 유전막 패턴은 실리콘 산화물의 유전 상수보다 큰 유전 상수를 갖는 금속 산화물을 포함하고,
    상기 플로팅 게이트는 폴리 실리콘 또는 불순물이 도핑된 폴리실리콘을 포함하며
    상기 제1 도전막 패턴은 탄탈륨 질화막을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 유전막 패턴은 알루미늄 산화물, 란탈륨 산화물, 이트륨 산화물, 탄탈륨 산화물, 세륨 산화물, 바나듐 산화물, 티타늄 산화물, 실리콘 산화물, 지르코늄 산화물, 하프늄 알루미네이트, 하프늄 실리케이트, 지르코늄 실리케이트로 이루어지는 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서, 상기 유전막 패턴 및 상기 컨트롤 게이트 사이에서 상기 제2 방향으로 연장하고, 상기 제1 도전막 패턴과 실질적으로 동일한 물질을 포함하는 제2 도전막 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판 상에 터널 산화막, 플로팅 게이트막 및 제1 도전막을 순차적으로 형성하는 단계;
    상기 제1 도전막, 상기 플로팅 게이트막 및 상기 터널 산화막을 제1 방향을 따라 순차적으로 식각하여 상기 제1 방향으로 연장하고 상기 제1 방향과 수직인 제2 방향으로 이격하며 반도체 기판 상에 순차적으로 적층되는 터널 산화막 패턴들, 예비 플로팅 게이트들 및 제1 도전막 패턴들을 형성하는 단계;
    상기 터널 산화막 패턴, 상기 예비 플로팅 게이트 및 상기 제1 도전막 패턴을 상기 제2 방향을 따라 이격시키며 상기 제1 방향으로 연장하는 소자 분리막 패턴들을 형성하는 단계;
    상기 제1 도전막 패턴들 및 상기 소자 분리막 패턴들 상에 유전막 및 컨트롤 게이트막을 형성하는 단계; 및
    상기 컨트롤 게이트막, 상기 유전막, 상기 제1 도전막 패턴들 및 상기 예비 플로팅 게이트들을 상기 제2 방향을 따라 순차적으로 식각하여 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격하는 컨트롤 게이트들과 유전막 패턴들을 형성하고 상기 제1 및 2 방향들로 서로 이격하는 제1 도전막 패턴들과 플로팅 게이트들을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 제1 도전막은 전이 금속, 도전성을 갖는 전이 금속 질화물 및 도전성을 갖는 전이 금속 산화물로 이루어지는 그룹에서 선택된 적어도 하나를 사용하여 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 제 12 항에 있어서, 상기 전이 금속은 스칸듐, 티타늄, 바나듐, 크롬, 망간, 철, 코발트, 니켈, 구리, 아연, 이트륨, 지르코늄, 니어븀, 몰리브덴, 테크네튬, 루데늄, 로듐, 파라듐, 은, 카드늄, 란탈륨, 하프늄, 탈탈륨, 텅스텐, 레늄, 오스뮴, 이리듐, 백금, 금, 및 악티늄으로 이루어지는 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 제 12 항에 있어서, 상기 도전성을 갖는 전이 금속 질화물은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물로 이루어지는 그룹에서 선택된 적어도 하나이고,
    상기 도전성을 갖는 전이 금속 산화물은 루데늄 산화물인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  15. 제 11 항에 있어서, 상기 유전막 패턴은 실리콘 산화물의 유전 상수보다 큰 유전 상수를 갖는 금속 산화물을 포함하고,
    상기 플로팅 게이트는 폴리 실리콘 또는 불순물이 도핑된 폴리실리콘을 포함하며,
    상기 제1 도전막 패턴은 탄탈륨 질화막을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제 11 항에 있어서, 상기 제2 방향으로 인근하는 상기 플로팅 게이트들 사이에 위치하는 상기 반도체 기판의 부분에 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  17. 제 11 항에 있어서, 상기 유전막 및 상기 컨트롤 게이트막 사이에 상기 제1 도전막과 실질적으로 동일한 물질을 포함하는 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막을 상기 제2 방향으로 식각하여 상기 유전막 패턴과 상기 컨트롤 게이트 사이에서 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격하는 제2 도전막 패턴들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  18. 반도체 기판 상에 터널 산화막, 플로팅 게이트막, 제1 도전막 및 연마 저지막을 순차적으로 형성하는 단계;
    상기 연마 저지막, 상기 제1 도전막, 상기 플로팅 게이트막, 상기 터널 산화막 및 상기 반도체 기판의 상부를 제1 방향을 따라 순차적으로 식각하여 상기 반도체 기판 상에는 상기 제1 방향으로 연장하고 상기 제1 방향과 수직인 제2 방향으로 이격하며 순차적으로 적층되는 터널 산화막 패턴들, 예비 플로팅 게이트들, 제1 도전막 패턴들 및 연마 저지막 패턴들을 형성하고 상기 반도체 기판의 상부에는 상기 제1 방향으로 연장하고 상기 제2 방향으로 이격하는 그루브들을 형성하는 단계;
    상기 그루브들을 매립하도록 상기 반도체 기판, 상기 터널 산화막 패턴들, 상기 예비 플로팅 게이트들, 상기 제1 도전막 패턴들 및 상기 연마 저지막 패턴들 상에 소자 분리막을 형성하는 단계;
    상기 소자 분리막에 상기 연마 저지막 패턴들이 노출될 때까지 연마 공정을 수행하여 소자 분리막 패턴을 형성하는 단계;
    상기 연마 저지막 패턴들을 제거하는 단계;
    상기 제1 도전막 패턴들 및 상기 소자 분리막 패턴들 상에 유전막 및 컨트롤 게이트막을 형성하는 단계; 및
    상기 컨트롤 게이트막, 상기 유전막, 상기 제1 도전막 패턴들 및 상기 예비 플로팅 게이트들을 상기 제2 방향을 따라 순차적으로 식각하여 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격하는 컨트롤 게이트들과 유전막 패턴들을 형성하고 상기 제1 및 2 방향들로 서로 이격하는 제1 도전막 패턴들과 플로팅 게이트들을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  19. 제 18 항에 있어서, 상기 제1 도전막은 전이 금속, 도전성을 갖는 전이 금속 질화물 및 도전성을 갖는 전이 금속 산화물로 이루어지는 그룹에서 선택된 적어도 하나를 사용하여 형성되고,
    상기 플로팅 게이트막은 폴리실리콘 또는 불순물이 도핑된 폴리실리콘인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  20. 제 18 항에 있어서, 상기 유전막 및 상기 컨트롤 게이트막 사이에 상기 제1 도전막과 실질적으로 동일한 물질을 포함하는 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막을 상기 제2 방향으로 식각하여 상기 유전막 패턴과 상기 컨 트롤 게이트 사이에서 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격하는 제2 도전막 패턴들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리
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