JP2013168519A

JP2013168519A - 半導体記憶装置及びその製造方法

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Publication number: JP2013168519A
Application number: JP2012031027A
Authority: JP
Inventors: Keiichi Sawa; 敬一澤; Tetsuya Kai; 徹哉甲斐
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-02-15
Filing date: 2012-02-15
Publication date: 2013-08-29

Abstract

【課題】電荷保持特性の劣化の抑制、メモリセルの閾値の安定化を達成する半導体記憶装置及びその製造方法を提供すること。
【解決手段】実施形態に係る半導体記憶装置は、基板と、トンネル膜と、メモリセルと、を備える。基板は、シリコンを含む。トンネル膜は、基板の主面上に設けられる。トンネル膜は、第１絶縁膜と、第２絶縁膜と、前記第１絶縁膜と前記第２絶縁膜とのあいだに設けられた中間部と、を有する。メモリセルは、トンネル膜の上に設けられる。メモリセルは、浮遊ゲート電極と、浮遊ゲートの上に設けられた制御ゲート電極と、を有する。中間部は、シリコン及び炭素を含む。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。

半導体記憶装置として、トンネル絶縁膜間にシリコンの結晶層を設け、このトンネル絶縁膜の上にフローティングゲートを備えた構造がある。この半導体記憶装置では、電荷保持時間を犠牲にすることなくトンネル時間を短くすることができ、高速で書き込み動作及び消去動作が行われる。このような半導体記憶装置においては、電荷保持特性の劣化の抑制、及びメモリセルの閾値のばらつきの抑制が重要である。

特開平１０−２５６４０３号公報

本発明の実施形態は、電荷保持特性の劣化の抑制、及びメモリセルの閾値のばらつきの抑制を図る半導体記憶装置及びその製造方法を提供する。

実施形態に係る半導体記憶装置は、基板と、トンネル膜と、メモリセルと、を備える。
基板は、シリコンを含む。
トンネル膜は、基板の主面上に設けられる。トンネル膜は、第１絶縁膜と、第２絶縁膜と、第１絶縁膜と第２絶縁膜とのあいだに設けられた中間部と、を有する。
メモリセルは、トンネル膜の上に設けられる。メモリセルは、浮遊ゲート電極と、浮遊ゲートの上に設けられた制御ゲート電極と、を有する。
中間部は、シリコン及び炭素を含む。

第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）及び（ｂ）は、バンド構造を例示する図である。（ａ）〜（ｃ）は、第１の実施形態にかかる半導体記憶装置の製造方法を例示する模式的断面図である。（ａ）〜（ｃ）は、第１の実施形態にかかる半導体記憶装置の製造方法を例示する模式的断面図である。（ａ）〜（ｂ）は、第１の実施形態にかかる半導体記憶装置の製造方法を例示する模式的断面図である。（ａ）〜（ｂ）は、第１の実施形態にかかる半導体記憶装置の製造方法を例示する模式的断面図である。第２の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。第３の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）〜（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。（ａ）〜（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。第４の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）〜（ｂ）は、第４の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。（ａ）〜（ｂ）は、第４の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。第５の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）〜（ｂ）は、第５の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。第６の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）〜（ｂ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。第７の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）〜（ｄ）は、第７の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。第８の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）〜（ｄ）は、第８の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。第９の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）〜（ｂ）は、第９の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。（ａ）〜（ｂ）は、第９の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。第１０の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）〜（ｂ）は、第１０の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。（ａ）〜（ｂ）は、第１０の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。第１１の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）〜（ｂ）は、第１１の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。第１２の実施形態に係る半導体記憶装置を例示する模式的断面図である。（ａ）〜（ｂ）は、半導体記憶装置の製造方法を例示する模式的断面図である。

以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図１に表したように、第１の実施形態に係る半導体記憶装置１１０は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。

基板１０は、シリコンを含む。基板１０には、例えばシリコンウェーハやＳＯＩ（Silicon On Insulator）基板が用いられる。

トンネル膜２０は、基板１０の主面１０ａ上に設けられる。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、第１絶縁膜２１と第２絶縁膜２２とのあいだに設けられた中間部２３と、を有する。

第１絶縁膜２１及び第２絶縁膜２２には、例えば酸化シリコン膜が用いられる。
第１絶縁膜２１の厚さは、第２絶縁膜２２の厚さよりも薄い。これにより、第１絶縁膜２１でのリーク電流が抑制される。
トンネル膜２０の厚さは、例えば１０ナノメートル（ｎｍ）程度である。また、中間部２３の厚さは、例えば５ｎｍ以下、好ましくは２ｎｍ以下である。

メモリセル３０は、トンネル膜２０の上に設けられる。メモリセル３０は、フローティングゲート（浮遊ゲート電極）３１と、フローティングゲート３１の上に設けられたコントロールゲート（制御ゲート電極）３２と、を有する。フローティングゲート３１と、コントロールゲート３２と、のあいだには、層間絶縁膜３３が設けられる。

半導体記憶装置１１０においては、トンネル膜２０の上に複数のメモリセル３０が設けられている。複数のメモリセル３０は、主面１０ａに沿って所定の間隔で設けられる。

このような半導体記憶装置１１０において、中間部２３はシリコン及び炭素を含んでいる。半導体記憶装置１１０では、中間部２３はシリコンの結晶層２３Ｌを含む。この結晶層２３Ｌには炭素が添加されている。結晶層２３Ｌには、シリコンの結晶に炭素が添加されたもののほか、炭化シリコンの結晶が含まれていてもよい。

このようなシリコン及び炭素を含む中間部２３を備えた半導体記憶装置１１０では、炭素を含まない中間層を備えた半導体記憶装置に比べて電荷保持特性の劣化の抑制、及びメモリセル３０の閾値のばらつきの抑制が達成される。

図２（ａ）及び（ｂ）は、バンド構造を例示する図である。
図２（ａ）には、本実施形態に係る半導体記憶装置１１０の構造におけるエネルギーバンドが示される。図２（ｂ）には、参考例に係る半導体記憶装置２００の構造におけるエネルギーバンドが示される。図２（ａ）及び（ｂ）のいずれにおいても、破線ＦＬはフェルミ準位を表している。参考例に係る半導体記憶装置２００において、中間部２３０はシリコン層である。中間部２３０であるシリコン層には炭素は添加されていない。

図２（ａ）に表した本実施形態に係る半導体記憶装置１１０では、中間部２３のコンダクションバンドが、図２（ｂ）に表した半導体記憶装置２００の中間部２３０のコンダクションバンドに比べて上昇している。これは、中間部２３に、シリコンよりもバンドギャップの大きな炭素が添加されているためである。

このように、中間部２３のコンダクションバンドが上昇すると、読み込み時相当のトンネル電界においては、リーク電流が抑制される。一方、書き込み時相当の電界では第１絶縁膜２１（例えば、酸化シリコン膜）のＦＮ（Fowler-Nordheim）トンネル電流よりもリーク電流が増大する。さらに、中間部２３のコンダクションバンドの上昇に伴い、電荷保持特性が向上する。

また、中間部２３のコンダクションバンドの上昇に伴い、電子がフローティングゲート３１からセル間領域を介して隣り合うメモリセル３０のフローティングゲート３１へ移動することを抑制する。そのため電子のいわゆる横抜けに起因したメモリセルトランジスタの閾値のばらつきが抑制される。

また、中間部２３のシリコンに炭素が含まれていることで、中間部２３の形成以降の熱工程で、中間部２３のシリコンの微結晶が酸化されることを抑制する。これにより、中間部２３の消失が防止される。

図３（ａ）〜図６（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図３（ａ）に表したように、シリコンの基板１０の主面１０ａに形成された自然酸化膜をＤＨＦ(希フッ酸)でウェットエッチングした後、第１絶縁膜２１になる例えば酸化シリコン膜（ＳｉＯ_２膜）を形成する。第１絶縁膜２１になるＳｉＯ_２膜は、例えば１〜１０torr、７００℃以上の減圧環境にて、酸化ガス（例えば、Ｏ_２）を用いて数ｎｍの厚さで形成される。

次に、図３（ｂ）に表したように、第１絶縁膜２１の上に、中間部２３になるシリコン膜（Ｓｉ膜）を形成する。中間部２３になるＳｉ膜は、１〜１０torr、３５０℃〜６００℃の減圧環境にて、シリコンを含むガス（シリコン系ガス）としてＳｉ_２Ｈ_６、炭素を含むガス（炭素系ガス）としてＣ_２Ｈ_４を同時に流すことで形成される。

次に、図３（ｃ）に表したように、中間部２３の上に、第２絶縁膜２２になるＳｉＯ_２膜を形成する。第２絶縁膜２２になるＳｉＯ_２膜は、１〜１０torrの減圧環境下において、シリコン系ガスとしてＴＤＭＡＳ(テトラジメチルアミノシラン)、酸化系ガスとしてオゾンを用いて成膜される。成膜後、膜質改善のため、７００℃以上の減圧環境下で、窒素（Ｎ_２）ガスを用いてアニールされる。
これにより、第１絶縁膜２１、中間部２３及び第２絶縁膜２２を含むトンネル膜２０が形成される。

次に、図４（ａ）に表したように、トンネル膜２０の上に、フローティングゲート３１になる多結晶シリコン膜を形成する。フローティングゲート３１になる多結晶シリコン膜は、例えば４００℃〜７００℃程度、１〜１０torr程度の減圧環境下で、シリコン系ガスとしてＳｉＨ_４を用いて成膜された後、多結晶化するために７００℃以上の温度でアニールされる。この際のアニールガスとしては、例えばＮ_２が用いられる。

次に、図４（ｂ）に表したように、アクティブエリア（ＡＡ）の素子分離のために、フローティングゲート３１、中間部２３を含むトンネル膜２０及び基板１０の一部を、例えば反応性イオンエッチングやウェットエッチングによって開口する。

次に、図４（ｃ）に表したように、先の工程で形成した開口部に、絶縁膜２４として例えばＰＳＺ（Polysilazane）を埋め込む。ＰＳＺは、２００℃以上の温度でデンシファイ処理（緻密化処理）のためにアニールされる。その後、表面をＣＭＰ（Chemical Mechanical Polishing）等でフローティングゲート３１が露出するまで削る。その後、図５（ａ）に表したように、絶縁膜２４であるＰＳＺのみウェットエッチングする。

次に、図５（ｂ）に表したように、フローティングゲート３１の上に、層間絶縁膜３３になる例えばＳｉＯ_２膜を形成する。層間絶縁膜３３になるＳｉＯ_２膜は、１〜１０torrの減圧環境下において、シリコン系ガスとしてＴＤＭＡＳ、酸化系ガスとしてオゾンを用いて成膜される。成膜後、膜質改善のため、７００℃以上の減圧環境下で、Ｎ_２ガスを用いてアニールされる。

次に、図６（ａ）に表したように、層間絶縁膜３３の上にコントロールゲート３２になる多結晶シリコン膜を形成する。コントロールゲート３２になる多結晶シリコン膜は、例えば４００℃〜７００℃程度、１〜１０torr程度の減圧環境下で、シリコン系ガスとしてＳｉＨ_４を用いて成膜された後、多結晶化させるために７００℃以上の温度でアニールされる。この際のアニールガスとしては、例えばＮ_２が用いられる。

次に、図６（ｂ）に表したように、コントロールゲート３２の分離を行う。なお、図６（ｂ）は、図３（ａ）〜図６（ａ）に表した断面図の方向と直交する方向の断面図を表している。コントロールゲート３２の分離を行なうため、例えば、反応性イオンエッチングやウェットエッチングによって、コントロールゲート３２になる多結晶シリコン膜、層間絶縁膜３３及びフローティングゲート３１を加工する。なお、この際にトンネル膜２０の加工は行なわない。
このような方法によって、半導体記憶装置１１０が完成する。

上記の製造方法において、第１絶縁膜２１及び第２絶縁膜２２の形成でウェットエッチングする場合の薬液は、ＤＨＦ以外の薬液でもよい。第１絶縁膜２１になるＳｉＯ_２膜形成時の酸化ガスは、オゾン、Ｈ_２Ｏ、またはそれ以外のガスでもよい。

中間部２３におけるＳｉ膜の形成時のシリコン系ガスは、ＳｉＨ_４、ＳｉＨ_２Ｃｌ_２、またはこれら以外のガスでもよく、同時に流す炭素系ガスは、ＣＨ_４、またはそれ以外の炭化水素ガスでもよいし、炭素を含むガスでもよい。また、シリコン原料と炭素原料としてＴＤＭＡＳなどシリコン有機ガスを用いてもよい。また、中間部２３の形成でＳｉ膜を形成する際にはシリコン系ガスと炭素系ガスの他にＯ_２、ＮＯ、またはそれ以外のガスを同時に流し、成膜してもよい。

第２絶縁膜２２になるＳｉＯ_２膜形成時のシリコン系ガスは、ＳｉＨ_４、Ｓｉ_２Ｈ_６、またはそれ以外のガスでもよく、酸化系ガスは、Ｏ_２、Ｈ_２Ｏ、またはそれ以外のガスでもよい。第２絶縁膜２２になるＳｉＯ_２成膜後の熱工程におけるガスは、Ｏ_２、Ｈ_２Ｏ、またはそれ以外のガスでもよい。また、第１絶縁膜２１及び第２絶縁膜２２は、ＳｉＮ、ＳｉＯＮ、またはそれ以外の材料でもよい。

フローティングゲート３１の形成で用いるシリコン系ガスは、Ｓｉ_２Ｈ_６、ＳｉＨ_２Ｃｌ_２、またはそれ以外のガスでもよい。また、フローティングゲート３１は、ｎ形またはｐ形半導体でもよく、成膜時においてシリコン系ガスに加えて、不純物添加ガスとしてＰＨ_４、ＢＣｌ_３、またはそれ以外のガスでもよい。フローティングゲート３１の形成でＳｉ層を多結晶化する際のガスは、Ｏ_２、Ｈ_２、またはそれ以外のガスでもよい。

素子分離の絶縁膜２４としては、シリコン系ガスとしてＴＤＭＡＳ、酸化ガスしてオゾンでＳｉＯ_２を形成してもよく、またそれ以外の絶縁膜でもよい。

フローティングゲート３１の上の層間絶縁膜３３の形成におけるＳｉＯ_２膜形成時のシリコン系ガスは、ＳｉＨ_４、Ｓｉ_２Ｈ_６、またはそれ以外のガスでもよく、酸化系ガスは、Ｏ_２、Ｈ_２Ｏ、またはそれ以外のガスでもよい。層間絶縁膜３３になるＳｉＯ_２成膜後の熱工程におけるガスは、Ｏ_２、Ｈ_２Ｏ、またはそれ以外のガスでもよい。また、層間絶縁膜３３は、ＳｉＮ、ＳｉＯＮ、またはそれ以外の材料でもよい。

コントロールゲート３２の形成におけるシリコン系ガスは、Ｓｉ_２Ｈ_６、Ｓｉ_２Ｃｌ_６、またはそれ以外のガスでもよい。また、コントロールゲート３２は、ｎ形またはｐ形半導体でもよく、成膜時においてシリコン系ガスに加えて、不純物添加ガスとしてＰＨ_４、ＢＣｌ_３、またはそれ以外のガスでもよい。Ｓｉ層を多結晶化する際のガスは、Ｏ_２、Ｈ_２、またはそれ以外のガスでもよい。

中間部２３のシリコンに炭素が添加されていることで、中間部２３の成膜後に行う熱工程で、中間部２３のシリコンの酸化が抑制され、Ｓｉ層の消失が抑制される。これにより、メモリセルトランジスタの閾値のばらつきを抑制し、電荷保持特性の安定した半導体記憶装置１１０が製造される。

（第２の実施形態）
図７は、第２の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図７に表したように、第２の実施形態に係る半導体記憶装置１２０は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、中間部２３と、を有する。この半導体記憶装置１２０においては、図１に表した半導体記憶装置１１０と比べて、中間部２３にシリコンの結晶粒２３Ｇが含まれる点で相違する。結晶粒２３Ｇには炭素が添加されている。結晶粒２３Ｇには、シリコンの結晶の塊に炭素が添加されたもののほか、炭化シリコンの結晶の塊が含まれていてもよい。結晶粒２３Ｇの大きさは、例えば５ｎｍ以下、好ましくは２ｎｍ以下である。

このような中間部２３を備えた半導体記憶装置１２０では、半導体記憶装置１１０と同様に電荷保持特性の劣化の抑制、及びメモリセル３０の閾値のばらつきの抑制が達成される。

また、中間部２３に結晶粒２３Ｇが含まれることで、結晶層２３Ｌに比べて中間部２３のコンダクションバンドが上昇する。これは、結晶粒２３Ｇの量子閉じ込め効果及びクーロンブロッケードが３次元的に作用するためである。これにより、半導体記憶装置１２０の電荷保持特性が向上する。

図８（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図８（ａ）に表したように、シリコンの基板１０の主面１０ａに形成された自然酸化膜をＤＨＦでウェットエッチングした後、第１絶縁膜２１になる例えばＳｉＯ_２膜を形成する。第１絶縁膜２１になるＳｉＯ_２膜は、例えば１〜１０torr、７００℃以上の減圧環境にて、酸化ガス（例えば、Ｏ_２）を用いて数ｎｍの厚さで形成される。

次に、図８（ｂ）に表したように、第１絶縁膜２１の上に、中間部２３になるＳｉ膜を形成する。中間部２３になるＳｉ膜は、１〜１０torr、３５０℃〜６００℃の減圧環境にて、シリコン系ガスとしてＳｉ_２Ｈ_６、炭素を含む炭素系ガスとしてＣ_２Ｈ_４を同時に流すことで形成される。これによりＳｉ膜に炭素が添加される。

このＳｉ膜を形成した後、例えば６００℃以上、８００torr以下の微減圧環境下にて、Ｎ_２ガスを使用して加熱することで、Ｓｉ層を多結晶化するとともに粒状にする。Ｓｉ層を粒状にすることで結晶粒２３Ｇが形成される。

次に、図８（ｃ）に表したように、中間部２３の上に、第２絶縁膜２２になる例えばＳｉＯ_２膜を形成する。第２絶縁膜２２になるＳｉＯ_２膜は、１〜１０torrの減圧環境下において、シリコン系ガスとしてＴＤＭＡＳ、酸化系ガスとしてオゾンを用いて成膜される。成膜後、膜質改善のため、７００℃以上の減圧環境下で、窒素（Ｎ_２）ガスを用いてアニールされる。
これにより、第１絶縁膜２１、中間部２３及び第２絶縁膜２２を含むトンネル膜２０が形成される。中間部２３には、結晶粒２３Ｇが含まれる。結晶粒２３Ｇには、シリコン及び炭素が含まれる。結晶粒２３Ｇの大きさは、例えば５ｎｍ以下である。

その後の工程は、図４（ａ）〜図６（ｂ）に表した半導体記憶装置１１０の製造工程と同様である。これにより、半導体記憶装置１２０が完成する。
この製造方法では、中間部２３の結晶粒２３Ｇにシリコン及び炭素が含まれるため、中間部２３の成膜後に行う熱工程で、中間部２３のシリコンの酸化が抑制され、シリコンの結晶粒の消失が抑制される。これにより、メモリセルトランジスタの閾値のばらつきを抑制し、電荷保持特性の安定した半導体記憶装置１２０が製造される。

（第３の実施形態）
図９は、第３の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図９に表したように、第３の実施形態に係る半導体記憶装置１３０は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、中間部２３と、を有する。この半導体記憶装置１３０においては、図１に表した半導体記憶装置１１０と比べて、中間部２３に含まれる炭素の濃度分布が相違する。

半導体記憶装置１３０における中間部２３は、基板１０の主面１０ａの法線方向にみてメモリセル３０と重なる第１領域２３１と、法線方向にみてメモリセル３０と重ならない第２領域２３２と、を有する。そして、第２領域２３２の炭素の濃度は、第１領域２３１の炭素の濃度よりも高い。例えば、第２領域２３２の炭素の平均濃度は、第１領域２３１の炭素の平均濃度よりも高い。

このような中間部２３を備えた半導体記憶装置１３０では、半導体記憶装置１１０と同様に電荷保持特性の劣化の抑制、及びメモリセル３０の閾値のばらつきの抑制が達成される。

また、第２領域２３２の炭素の濃度が、第１領域２３１の炭素の濃度よりも高いことで、隣り合うメモリセル３０の間の誘電率が下がる。このため、フローティングゲート３１と、これに隣接する書き込み対象のメモリセル３０との間の容量が下がり、書き込み動作時において、隣りのメモリセル３０への書き込み時の電界を緩和させ、誤書き込みが抑制される。

図１０（ａ）〜図１１（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図３（ａ）〜図６（ａ）に表した製造工程と同様な工程によって、コントロールゲート３２まで形成する。

次に、図１０（ａ）に表したように、コントロールゲート３２の上にマスクＭを形成する。マスクＭには、例えばＳｉＮが用いられる。ＳｉＮは、８００℃程度、１〜１０torr程度の減圧環境下にて、シリコン系ガスとしてＳｉＨ_２Ｃｌ_２、窒素系ガスとしてＮＨ_３を用いて成膜される。マスクＭの上にはレジストＲを形成し、パターニングしておく。

次に、図１０（ｂ）に表したように、レジストＲを介して例えばウェットエッチングや反応性イオンエッチングでマスクＭ、コントロールゲート３２、層間絶縁膜３３及びフローティングゲート３１を開口する。

その後、レジストＲを除去し、マスクＭを介して上部から炭素を注入する。これにより、図１１（ａ）に表したように、中間部２３の第１領域２３１よりも炭素の濃度の高い第２領域２３２が形成される。炭素を注入した後は、例えばＮ_２ガスでアニールを行う。

次に、図１１（ｂ）に表したように、マスクＭであるＳｉＮを例えばウェットエッチングや反応性イオンエッチングで取り除き、メモリセル３０を形成する。
このような方法によって、半導体記憶装置１３０が完成する。

なお、マスクＭになるＳｉＮを形成するには、シリコン系ガスとして、ＳｉＨ_４、Ｓｉ_２Ｈ_６、またはそれ以外のガスを用いてもよく、窒素系ガスとして、ＮＯ、Ｎ_２Ｏ、またはそれ以外のガスを用いてもよい。また、マスクＭとしてはＳｉＮ以外を用いてもよい。

この製造方法では、中間部２３の炭素の濃度が高い第２領域２３２が、例えばＳｉＯＣ膜になる。これにより、隣り合うメモリセル３０の間の誘電率が下がる。したがって、フローティングゲート３１と、これに隣接する書き込み対象のメモリセル３０との間の容量が下がり、書き込み動作時において、隣りのメモリセル３０への書き込み時の電界を緩和させ、誤書き込みが抑制される。

（第４の実施形態）
図１２、第４の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図１２に表したように、第４の実施形態に係る半導体記憶装置１４０は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、中間部２３と、を有する。この半導体記憶装置１４０においては、図７に表した半導体記憶装置１２０と比べて、中間部２３の結晶粒２３Ｇに含まれる炭素の濃度分布が相違する。

半導体記憶装置１４０における中間部２３は、基板１０の主面１０ａの法線方向にみてメモリセル３０と重なる第１領域２３１と、法線方向にみてメモリセル３０と重ならない第２領域２３２と、を有する。そして、第２領域２３２の炭素の濃度は、第１領域２３１の炭素の濃度よりも高い。例えば、第２領域２３２の炭素の平均濃度は、第１領域２３１の炭素の平均濃度よりも高い。

このような中間部２３を備えた半導体記憶装置１４０では、半導体記憶装置１３０と同様な効果に加え、結晶粒２３Ｇの量子閉じ込め効果によって、半導体記憶装置１４０の電荷保持特性が向上する。
また、中間部２３に結晶粒２３Ｇが含まれることで、結晶層２３Ｌに比べて中間部２３のコンダクションバンドが上昇する。これは、結晶粒２３Ｇの量子閉じ込め効果及びクーロンブロッケードが３次元的に作用するためである。これにより、半導体記憶装置１４０の電荷保持特性が向上する。

図１３（ａ）〜図１４（ｂ）は、第４の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図８（ａ）〜（ｃ）及び図４（ａ）〜図６（ａ）に表した半導体記憶装置１２０の製造工程と同様な工程により、コントロールゲート３２を形成する。

次に、図１３（ａ）に表したように、コントロールゲート３２の上にマスクＭを形成する。マスクＭには、例えばＳｉＮが用いられる。ＳｉＮは、８００℃程度、１〜１０torr程度の減圧環境下にて、シリコン系ガスとしてＳｉＨ_２Ｃｌ_２、窒素系ガスとしてＮＨ_３を用いて成膜される。マスクＭの上にはレジストＲを形成し、パターニングしておく。

次に、図１３（ｂ）に表したように、レジストＲを介して例えばウェットエッチングや反応性イオンエッチングでマスクＭ、コントロールゲート３２、層間絶縁膜３３及びフローティングゲート３１を開口する。

その後、レジストＲを除去し、マスクＭを介して上部から炭素を注入する。これにより、図１４（ａ）に表したように、結晶粒２３Ｇが形成された中間部２３の第１領域２３１よりも炭素の濃度の高い第２領域２３２が形成される。炭素を注入した後は、例えばＮ_２ガスでアニールを行う。

次に、図１４（ｂ）に表したように、マスクＭであるＳｉＮを例えばウェットエッチングや反応性イオンエッチングで取り除き、メモリセル３０を形成する。
このような方法によって、半導体記憶装置１４０が完成する。

この製造方法では、中間部２３の結晶粒２３Ｇにおける炭素の濃度が高い第２領域２３２が、例えばＳｉＯＣになる。これにより、隣り合うメモリセル３０の間の誘電率が下がる。したがって、フローティングゲート３１と、これに隣接する書き込み対象のメモリセル３０との間の容量が下がり、書き込み動作時において、隣りのメモリセル３０への書き込み時の電界を緩和させ、誤書き込みが抑制される。

（第５の実施形態）
図１５は、第５の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図１５に表したように、第５の実施形態に係る半導体記憶装置１５０は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、中間部２３と、を有する。この半導体記憶装置１５０においては、図１に表した半導体記憶装置１１０と比べて、中間部２３に含まれる炭素の濃度分布が相違する。

半導体記憶装置１５０における中間部２３は、基板１０の主面１０ａの法線方向にみてメモリセル３０と重なる第１領域２３１と、法線方向にみてメモリセル３０と重ならない第２領域２３２と、を有する。そして、第２領域２３２の炭素の濃度は、第１領域２３１の炭素の濃度よりも低い。例えば、第２領域２３２の炭素の平均濃度は、第１領域２３１の炭素の平均濃度よりも低い。

このような中間部２３を備えた半導体記憶装置１５０では、半導体記憶装置１１０と同様に電荷保持特性の劣化の抑制、及びメモリセル３０の閾値のばらつきの抑制が達成される。

また、第２領域２３２の炭素の濃度が、第１領域２３１の炭素の濃度よりも低いことで、隣り合うメモリセル３０の間のバリアハイトが高くなる。このため、フローティングゲート３１からトンネル膜２０の中間部２３を介して隣り合うメモリセル３０のフローティングゲート３１への電子の移動を抑制する。これにより、隣り合うメモリセル３０の間の電荷のいわゆる横抜けが抑制され、半導体記憶装置１５０の電荷保持特性が向上する。

図１６（ａ）〜（ｂ）は、第５の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図３（ａ）〜図６（ｂ）に表した製造工程と同様な工程で、メモリセル３０の形成を行う。

次に、図１６（ａ）に表したように、酸化ガスとして酸素を用いてラジカル、イオンによる異方性酸化を行う。これにより、図１６（ｂ）に表したように、中間部２３の結晶層２３Ｌにおけるメモリセル３０の間の領域セル間の領域、すなわち第２領域２３２を酸化し、結晶層２３Ｌに含まれている炭素を除去する。

このときの酸化ガスは、Ｈ_２Ｏ、オゾンでもよく、またそれ以外の酸化ガスでもよい。また、異方性酸化以外として、酸化ガスを注入するようにしてもよく、そのほかの異方性を利用した方法によって酸化種を結晶層２３Ｌに与えてもよい。これにより、第２領域２３２の炭素の平均濃度が、第１領域２３１の炭素の平均濃度よりも低くなる。
このような方法によって、半導体記憶装置１５０が完成する。

この製造方法では、メモリセル３０によるセルフアラインによって第２領域２３２の炭素が除去される。これにより、結晶層２３Ｌの第２領域２３２は、ＳｉＯ_２になる。第２領域２３２がＳｉＯ_２になることで、Ｓｉの場合に比べてバリアハイトが高くなり、隣り合うメモリセル３０の間の電荷のいわゆる横抜けが抑制され、半導体記憶装置１５０の電荷保持特性が向上する。

（第６の実施形態）
図１７は、第６の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図１７に表したように、第６の実施形態に係る半導体記憶装置１６０は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、中間部２３と、を有する。この半導体記憶装置１６０においては、図７に表した半導体記憶装置１２０と比べて、中間部２３の結晶粒２３Ｇに含まれる炭素の濃度分布が相違する。

半導体記憶装置１６０における中間部２３は、基板１０の主面１０ａの法線方向にみてメモリセル３０と重なる第１領域２３１と、法線方向にみてメモリセル３０と重ならない第２領域２３２と、を有する。そして、第２領域２３２の炭素の濃度は、第１領域２３１の炭素の濃度よりも低い。例えば、第２領域２３２の炭素の平均濃度は、第１領域２３１の炭素の平均濃度よりも低い。

このような中間部２３を備えた半導体記憶装置１６０では、半導体記憶装置１３０と同様な効果に加え、結晶粒２３Ｇの量子閉じ込め効果によって、半導体記憶装置１６０の電荷保持特性が向上する。

また、第２領域２３２の炭素の濃度が、第１領域２３１の炭素の濃度よりも低いことで、隣り合うメモリセル３０の間のバリアハイトが高くなる。このため、フローティングゲート３１からトンネル膜２０の中間部２３を介して隣り合うメモリセル３０のフローティングゲート３１への電子の移動を抑制する。これにより、隣り合うメモリセル３０の間の電荷のいわゆる横抜けが抑制され、半導体記憶装置１６０の電荷保持特性が向上する。

図１８（ａ）〜（ｂ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図８（ａ）〜（ｃ）及び図４（ａ）〜図６（ａ）に表した半導体記憶装置１２０の製造工程と同様な工程により、メモリセル３０の形成を行う。

次に、図１８（ａ）に表したように、酸化ガスとして酸素を用いてラジカル、イオンによる異方性酸化を行う。これにより、図１８（ｂ）に表したように、中間部２３の結晶粒２３Ｇにおけるメモリセル３０の間の領域セル間の領域、すなわち第２領域２３２を酸化し、結晶粒２３Ｇに含まれている炭素を除去する。

このときの酸化ガスは、Ｈ_２Ｏ、オゾンでもよく、またそれ以外の酸化ガスでもよい。また、異方性酸化以外として、酸化ガスを注入するようにしてもよく、そのほかの異方性を利用した方法によって酸化種を結晶粒２３Ｇに与えてもよい。これにより、第２領域２３２の炭素の平均濃度が、第１領域２３１の炭素の平均濃度よりも低くなる。
このような方法によって、半導体記憶装置１６０が完成する。

この製造方法では、メモリセル３０によるセルフアラインによって第２領域２３２の炭素が除去される。これにより、結晶粒２３Ｇの第２領域２３２は、ＳｉＯ_２になる。第２領域２３２がＳｉＯ_２になることで、Ｓｉの場合に比べてバリアハイトが高くなり、隣り合うメモリセル３０の間の電荷のいわゆる横抜けが抑制され、半導体記憶装置１６０の電荷保持特性が向上する。

（第７の実施形態）
図１９は、第７の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図１９に表したように、第７の実施形態に係る半導体記憶装置１７０は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、中間部２３と、を有する。この半導体記憶装置１７０においては、図１に表した半導体記憶装置１１０と比べて、中間部２３の構造が相違する。

半導体記憶装置１７０における中間部２３は、少なくともシリコンを含む中央層２３Ａと、少なくとも炭素を含む第１炭素層２３Ｂと、を有する。第１炭素層２３Ｂは、中央層２３Ａと第１絶縁膜２１とのあいだ、及び中央層２３Ａと第２絶縁膜２２とのあいだ、に設けられる。すなわち、第１炭素層２３Ｂは、中間部２３の第１絶縁膜２１側及び第２絶縁膜２２側の界面に設けられる。

このような第１炭素層２３Ｂを備えた半導体記憶装置１７０では、中央層２３Ａに含まれるＳｉ層のコンダクションバンドが上昇する。中間部２３のコンダクションバンドが上昇すると、読み込み時相当のトンネル電界においては、リーク電流が抑制され、書き込み時相当の電界では第１絶縁膜２１のＦＮトンネル電流よりもリーク電流が増大する。さらに、中間部２３のコンダクションバンドの上昇に伴い、電荷保持特性が向上する。

また、中間部２３のコンダクションバンドの上昇に伴い、フローティングゲート３１から電子がセル間領域の基板１０を介して隣接セルのフローティングゲート３１へ移動することを抑制する。そのため電子のいわゆる横抜けによるメモリセルトランジスタの閾値のばらつきが抑制される。

図２０（ａ）〜（ｄ）は、第７の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図２０（ａ）に表したように、シリコンの基板１０の主面に形成された自然酸化膜をＤＨＦでウェットエッチングした後、第１絶縁膜２１になるＳｉＯ_２膜を形成する。第１絶縁膜２１になるＳｉＯ_２膜は、例えば１〜１０torr、７００℃以上の減圧環境にて、酸化ガス（例えば、Ｏ_２）を用いて数ｎｍの厚さで形成される。

次に、図２０（ｂ）に表したように、第１絶縁膜２１の上に、中間部２３になるＳｉ膜を形成する。中間部２３になるＳｉ膜は、１〜１０torr、３５０℃〜６００℃の減圧環境にて、シリコン系ガスとしてＳｉ_２Ｈ_６、炭素系ガスとしてＣ_２Ｈ_４を同時に流すことで形成される。

次に、図２０（ｃ）に表したように、中間部２３の界面に炭素を添加するため、１〜１０torr、３００℃〜９００℃程度の減圧環境下で、炭素系ガスとしてＣ_２Ｈ_４ガスでアニールする。炭素系ガスとして炭化水素ガスを用いてもよい。これにより、中間部２３の界面に第１炭素層２３Ｂが形成される。中間部２３の内側には中央層２３Ａが残される。

次に、図２０（ｄ）に表したように、中間部２３の上に、第２絶縁膜２２になるＳｉＯ_２膜を形成する。第２絶縁膜２２になるＳｉＯ_２膜は、１〜１０torrの減圧環境下において、シリコン系ガスとしてＴＤＭＡＳ、酸化系ガスとしてオゾンを用いて成膜される。成膜後、膜質改善のため、７００℃以上の減圧環境下で、窒素（Ｎ_２）ガスを用いてアニールされる。
これにより、第１絶縁膜２１、中間部２３及び第２絶縁膜２２を含むトンネル膜２０が形成される。

その後の工程は、図４（ａ）〜図６（ｂ）に表した半導体記憶装置１１０の製造工程と同様である。これにより、半導体記憶装置１７０が完成する。

この製造方法では、中間部２３に第１炭素層２３Ｂが設けられていることで、中間部２３の成膜後に行う熱工程で、中間部２３のシリコンの酸化が抑制され、Ｓｉ層の消失が抑制される。これにより、メモリセルトランジスタの閾値のばらつきを抑制し、電荷保持特性の安定した半導体記憶装置１７０が製造される。

（第８の実施形態）
図２１は、第８の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図２１に表したように、第８の実施形態に係る半導体記憶装置１８０は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、中間部２３と、を有する。この半導体記憶装置１８０においては、図１に表した半導体記憶装置１１０と比べて、中間部２３の構造が相違する。

半導体記憶装置１８０における中間部２３は、シリコンの結晶粒２３Ｇを含む。また、中間部２３は、少なくとも炭素を含む第２炭素層２３Ｃを有する。第２炭素層２３Ｃは、結晶粒２３Ｇの周りを囲むように設けられる。

このような第２炭素層２３Ｃを備えた半導体記憶装置１８０では、シリコンの結晶粒２３Ｇ、すなわち中間部２３のコンダクションバンドが上昇し、読み込み時相当のトンネル電界においては、リーク電流が抑制され、書き込み時相当の電界では第１絶縁膜２１のＦＮトンネル電流よりもリーク電流が増大する。さらに、中間部２３のコンダクションバンドの上昇に伴い、電荷保持特性が向上する。

図２２（ａ）〜（ｄ）は、第８の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図２２（ａ）に表したように、シリコンの基板１０の主面に形成された自然酸化膜をＤＨＦでウェットエッチングした後、第１絶縁膜２１になるＳｉＯ_２膜を形成する。第１絶縁膜２１になるＳｉＯ_２膜は、例えば１〜１０torr、７００℃以上の減圧環境にて、酸化ガス（例えば、Ｏ_２）を用いて数ｎｍの厚さで形成される。

次に、図２２（ｂ）に表したように、第１絶縁膜２１の上に、中間部２３になるＳｉ膜を形成する。中間部２３になるＳｉ膜は、１〜１０torr、３５０℃〜６００℃の減圧環境にて、シリコン系ガスとしてＳｉ_２Ｈ_６、炭素を含む炭素系ガスとしてＣ_２Ｈ_４を同時に流すことで形成される。

このＳｉ膜を形成した後、例えば６００℃以上、８００torr程度の微減圧環境下にて、Ｎ_２ガスを使用して加熱することで、Ｓｉ層を多結晶化するとともに粒径状にする。これにより、シリコンの結晶粒２３Ｇが形成される。

次に、図２２（ｃ）に表したように、結晶粒２３Ｇの界面に第２炭素層２３Ｃを形成するため、１〜１０torr、３００℃〜９００℃程度の減圧環境下で、炭素系ガスとしてＣ_２Ｈ_４ガスを用いてアニールする。炭素系ガスとして炭化水素ガスを用いてもよい。これにより、結晶粒２３Ｇの周りを囲むように第２炭素層２３Ｃが形成される。

次に、図２２（ｄ）に表したように、中間部２３の上に、第２絶縁膜２２になるＳｉＯ_２膜を形成する。第２絶縁膜２２になるＳｉＯ_２膜は、１〜１０torrの減圧環境下において、シリコン系ガスとしてＴＤＭＡＳ、酸化系ガスとしてオゾンを用いて成膜される。成膜後、膜質改善のため、７００℃以上の減圧環境下で、窒素（Ｎ_２）ガスを用いてアニールされる。
これにより、第１絶縁膜２１、中間部２３及び第２絶縁膜２２を含むトンネル膜２０が形成される。中間部２３には、結晶粒２３Ｇと、結晶粒２３Ｇの周りを囲む第２炭素層２３Ｃと、が含まれる。

その後の工程は、図４（ａ）〜図６（ｂ）に表した半導体記憶装置１１０の製造工程と同様である。これにより、半導体記憶装置１８０が完成する。
この製造方法では、中間部２３に第２炭素層２３Ｃが設けられていることで、中間部２３の成膜後に行う熱工程で、結晶粒２３Ｇのシリコンの酸化が抑制され、シリコンの消失が抑制される。これにより、メモリセルトランジスタの閾値のばらつきを抑制し、電荷保持特性の安定した半導体記憶装置１８０が製造される。

（第９の実施形態）
図２３は、第９の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図２３に表したように、第９の実施形態に係る半導体記憶装置１９０は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、中間部２３と、を有する。この半導体記憶装置１９０においては、図１９に表した半導体記憶装置１７０と比べて、中間部２３に含まれる炭素の濃度分布が相違する。

半導体記憶装置１９０における中間部２３は、中央層２３Ａと、第１炭素層２３Ｂと、を有する。中間部２３は、基板１０の主面１０ａの法線方向にみてメモリセル３０と重なる第１領域２３１と、法線方向にみてメモリセル３０と重ならない第２領域２３２と、を有する。そして、第２領域２３２の炭素の濃度は、第１領域２３１の炭素の濃度よりも高い。例えば、第２領域２３２の炭素の平均濃度は、第１領域２３１の炭素の平均濃度よりも高い。

このような中間部２３を備えた半導体記憶装置１９０では、半導体記憶装置１７０と同様な効果に加え、隣り合うメモリセル３０の間の誘電率が下がることで、書き込み動作時において、隣りのメモリセル３０への書き込み時の電界が緩和して、誤書き込みの抑制が達成される。

図２４（ａ）〜図２５（ｂ）は、第９の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図２０（ａ）〜（ｄ）及び図４（ａ）〜図６（ｂ）に表した半導体記憶装置１７０の製造工程と同様な工程によって、コントロールゲート３２まで形成する。

次に、図２４（ａ）に表したように、コントロールゲート３２の上にマスクＭを形成する。マスクＭには、例えばＳｉＮが用いられる。ＳｉＮは、８００℃程度、１〜１０torr程度の減圧環境下にて、シリコン系ガスとしてＳｉＨ_２Ｃｌ_２、窒素系ガスとしてＮＨ_３を用いて成膜される。マスクＭの上にはレジストＲを形成し、パターニングしておく。

次に、図２４（ｂ）に表したように、レジストＲを介して例えばウェットエッチングや反応性イオンエッチングでマスクＭ、コントロールゲート３２、層間絶縁膜３３及びフローティングゲート３１を開口する。

その後、レジストＲを除去し、マスクＭを介して上部から炭素を注入する。これにより、図２５（ａ）に表したように、中間部２３の第１領域２３１よりも炭素の濃度の高い第２領域２３２が形成される。炭素を注入した後は、例えばＮ_２ガスでアニールを行う。

次に、図２５（ｂ）に表したように、マスクＭであるＳｉＮを例えばウェットエッチングや反応性イオンエッチングで取り除き、メモリセル３０を形成する。
このような方法によって、半導体記憶装置１９０が完成する。

（第１０の実施形態）
図２６は、第１０の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図２６に表したように、第１０の実施形態に係る半導体記憶装置１１００は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、中間部２３と、を有する。この半導体記憶装置１１００においては、図２１に表した半導体記憶装置１８０と比べて、中間部２３の結晶粒２３Ｇに含まれる炭素の濃度分布が相違する。

半導体記憶装置１１００における中間部２３は、シリコンの結晶粒２３Ｇを含む。また、中間部２３は、少なくとも炭素を含む第２炭素層２３Ｃを有する。第２炭素層２３Ｃは、結晶粒２３Ｇの周りを囲むように設けられる。

半導体記憶装置１１００における中間部２３は、基板１０の主面１０ａの法線方向にみてメモリセル３０と重なる第１領域２３１と、法線方向にみてメモリセル３０と重ならない第２領域２３２と、を有する。そして、第２領域２３２の炭素の濃度は、第１領域２３１の炭素の濃度よりも高い。例えば、第２領域２３２の炭素の平均濃度は、第１領域２３１の炭素の平均濃度よりも高い。

このような中間部２３を備えた半導体記憶装置１１００では、半導体記憶装置１８０と同様な効果に加え、結晶粒２３Ｇの量子閉じ込め効果によって、半導体記憶装置１１００の電荷保持特性が向上する。
また、中間部２３に結晶粒２３Ｇが含まれることで、結晶層２３Ｌに比べて中間部２３のコンダクションバンドが上昇する。これは、結晶粒２３Ｇの量子閉じ込め効果及びクーロンブロッケードが３次元的に作用するためである。これにより、半導体記憶装置１１００の電荷保持特性が向上する。

図２７（ａ）〜図２８（ｂ）は、第１０の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図２２（ａ）〜（ｄ）及び図４（ａ）〜図６（ｂ）に表した半導体記憶装置１８０の製造工程と同様な工程により、コントロールゲート３２まで形成する。

次に、図２７（ａ）に表したように、コントロールゲート３２の上にマスクＭを形成する。マスクＭには、例えばＳｉＮが用いられる。ＳｉＮは、８００℃程度、１〜１０torr程度の減圧環境下にて、シリコン系ガスとしてＳｉＨ_２Ｃｌ_２、窒素系ガスとしてＮＨ_３を用いて成膜される。マスクＭの上にはレジストＲを形成し、パターニングしておく。

次に、図２７（ｂ）に表したように、レジストＲを介して例えばウェットエッチングや反応性イオンエッチングでマスクＭ、コントロールゲート３２、層間絶縁膜３３及びフローティングゲート３１を開口する。

その後、レジストＲを除去し、マスクＭを介して上部から炭素を注入する。これにより、図２８（ａ）に表したように、結晶粒２３Ｇが形成された中間部２３の第１領域２３１よりも炭素の濃度の高い第２領域２３２が形成される。炭素を注入した後は、例えばＮ_２ガスでアニールを行う。

次に、図２８（ｂ）に表したように、マスクＭであるＳｉＮを例えばウェットエッチングや反応性イオンエッチングで取り除き、メモリセル３０を形成する。
このような方法によって、半導体記憶装置１１００が完成する。

（第１１の実施形態）
図２９は、第１１の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図２９に表したように、第５の実施形態に係る半導体記憶装置１１１０は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、中間部２３と、を有する。この半導体記憶装置１１１０においては、図１９に表した半導体記憶装置１７０と比べて、中間部２３に含まれる炭素の濃度分布が相違する。

半導体記憶装置１１１０における中間部２３は、少なくともシリコンを含む中央層２３Ａと、少なくとも炭素を含む第１炭素層２３Ｂと、を有する。第１炭素層２３Ｂは、中央層２３Ａと第１絶縁膜２１とのあいだ、及び中央層２３Ａと第２絶縁膜２２とのあいだ、に設けられる。すなわち、第１炭素層２３Ｂは、中間部２３の第１絶縁膜２１側及び第２絶縁膜２２側の界面に設けられる。

また、半導体記憶装置１１１０における中間部２３は、中央層２３Ａと、第１炭素層２３Ｂと、を有する。中間部２３は、基板１０の主面１０ａの法線方向にみてメモリセル３０と重なる第１領域２３１と、法線方向にみてメモリセル３０と重ならない第２領域２３２と、を有する。そして、第２領域２３２の炭素の濃度は、第１領域２３１の炭素の濃度よりも低い。例えば、第２領域２３２の炭素の平均濃度は、第１領域２３１の炭素の平均濃度よりも低い。

このような中間部２３を備えた半導体記憶装置１１１０では、半導体記憶装置１７０と同様な効果に加え、隣り合うメモリセル３０の間の誘電率が下がることで、書き込み動作時において、隣りのメモリセル３０への書き込み時の電界が緩和して、誤書き込みの抑制が達成される。

図３０（ａ）〜（ｂ）は、第１１の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図２０（ａ）〜（ｄ）及び図４（ａ）〜図６（ｂ）に表した半導体記憶装置１７０製造工程と同様な工程によって、メモリセル３０の形成まで行う。

次に、図３０（ａ）に表したように、酸化ガスとして酸素を用いてラジカル、イオンによる異方性酸化を行う。これにより、図３０（ｂ）に表したように、中間部２３のメモリセル３０の間の領域セル間の領域、すなわち第２領域２３２を酸化し、中間部２３の中央層２３Ａに含まれている炭素を除去する。

このときの酸化ガスは、Ｈ_２Ｏ、オゾンでもよく、またそれ以外の酸化ガスでもよい。また、異方性酸化以外として、酸化ガスを注入するようにしてもよく、そのほかの異方性を利用した方法によって酸化種を中間部２３に与えてもよい。
このような方法によって、半導体記憶装置１１１０が完成する。

この製造方法では、メモリセル３０によるセルフアラインによって第２領域２３２の炭素が除去される。これにより、中間部２３の第２領域２３２は、ＳｉＯ_２になる。第２領域２３２がＳｉＯ_２になることで、Ｓｉの場合に比べてバリアハイトが高くなり、隣り合うメモリセル３０の間の電荷のいわゆる横抜けが抑制され、半導体記憶装置１１１０の電荷保持特性が向上する。

（第１２の実施形態）
図３１は、第１２の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図３１に表したように、第１２の実施形態に係る半導体記憶装置１１２０は、基板１０と、トンネル膜２０と、メモリセル３０と、を備える。トンネル膜２０は、第１絶縁膜２１と、第２絶縁膜２２と、中間部２３と、を有する。この半導体記憶装置１１２０においては、図２１に表した半導体記憶装置１８０と比べて、中間部２３の結晶粒２３Ｇに含まれる炭素の濃度分布が相違する。

半導体記憶装置１１２０における中間部２３は、シリコンの結晶粒２３Ｇを含む。また、中間部２３は、少なくとも炭素を含む第２炭素層２３Ｃを有する。第２炭素層２３Ｃは、結晶粒２３Ｇの周りを囲むように設けられる。

また、半導体記憶装置１１２０における中間部２３は、基板１０の主面１０ａの法線方向にみてメモリセル３０と重なる第１領域２３１と、法線方向にみてメモリセル３０と重ならない第２領域２３２と、を有する。そして、第２領域２３２の炭素の濃度は、第１領域２３１の炭素の濃度よりも低い。例えば、第２領域２３２の炭素の平均濃度は、第１領域２３１の炭素の平均濃度よりも低い。

このような中間部２３を備えた半導体記憶装置１１２０では、半導体記憶装置１８０と同様な効果に加え、結晶粒２３Ｇの量子閉じ込め効果によって、半導体記憶装置１１２０の電荷保持特性が向上する。
また、中間部２３に結晶粒２３Ｇが含まれることで、結晶層２３Ｌに比べて中間部２３のコンダクションバンドが上昇する。これは、結晶粒２３Ｇの量子閉じ込め効果及びクーロンブロッケードが３次元的に作用するためである。これにより、半導体記憶装置１１２０の電荷保持特性が向上する。

図３２（ａ）〜（ｂ）は、半導体記憶装置の製造方法を例示する模式的断面図である。
先ず、図２２（ａ）〜（ｄ）及び図４（ａ）〜図６（ｂ）に表した半導体記憶装置１８０の製造工程と同様な工程により、メモリセル３０の形成まで行う。

次に、図３２（ａ）に表したように、酸化ガスとして酸素を用いてラジカル、イオンによる異方性酸化を行う。これにより、図３２（ｂ）に表したように、中間部２３の結晶粒２３Ｇにおけるメモリセル３０の間の領域セル間の領域、すなわち第２領域２３２を酸化し、結晶粒２３Ｇに含まれている炭素を除去する。

このときの酸化ガスは、Ｈ_２Ｏ、オゾンでもよく、またそれ以外の酸化ガスでもよい。また、異方性酸化以外として、酸化ガスを注入するようにしてもよく、そのほかの異方性を利用した方法によって酸化種を結晶粒２３Ｇに与えてもよい。
このような方法によって、半導体記憶装置１１２０が完成する。

この製造方法では、メモリセル３０によるセルフアラインによって第２領域２３２の炭素が除去される。これにより、結晶粒２３Ｇの第２領域２３２は、ＳｉＯ_２になる。第２領域２３２がＳｉＯ_２になることで、Ｓｉの場合に比べてバリアハイトが高くなり、隣り合うメモリセル３０の間の電荷のいわゆる横抜けが抑制され、半導体記憶装置１１２０の電荷保持特性が向上する。

以上説明したように、実施形態に係る半導体記憶装置及びその製造方法によれば、電荷保持特性の劣化の抑制、及びメモリセルの閾値のばらつきの抑制を図ることができる。

なお、上記に本実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…基板、１０ａ…主面、２０…トンネル膜、２１…第１絶縁膜、２２…第２絶縁膜、２３…中間部、２３Ａ…中央層、２３Ｂ…第１炭素層、２３Ｃ…第２炭素層、２３Ｇ…結晶粒、２３Ｌ…結晶層、２４…絶縁膜、３０…メモリセル、３１…フローティングゲート、３２…コントロールゲート、３３…層間絶縁膜、１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０，１９０，１１００，１１１０，１１２０…半導体記憶装置、２３０…中間部、２３１…第１領域、２３２…第２領域

Claims

シリコンを含む基板と、
前記基板の主面上に設けられ、第１絶縁膜と、第２絶縁膜と、前記第１絶縁膜と前記第２絶縁膜とのあいだに設けられた中間部と、を有するトンネル膜と、
前記トンネル膜の上に設けられ、浮遊ゲート電極と、前記浮遊ゲートの上に設けられた制御ゲート電極と、を有するメモリセルと、
を備え、
前記中間部は、シリコンの結晶粒及び炭素を含み、前記主面の法線方向にみて前記メモリセルと重なる第１領域と、前記法線方向にみて前記メモリセルと重ならない第２領域と、を有し、
前記第２領域の前記炭素の濃度は、前記第１領域の前記炭素の濃度よりも低く、
前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さよりも薄い半導体記憶装置。
シリコンを含む基板と、
前記基板の主面上に設けられ、第１絶縁膜と、第２絶縁膜と、前記第１絶縁膜と前記第２絶縁膜とのあいだに設けられた中間部と、を有するトンネル膜と、
前記トンネル膜の上に設けられ、浮遊ゲート電極と、制御ゲート電極と、を有するメモリセルと、
を備え、
前記中間部は、シリコン及び炭素を含む半導体記憶装置。
前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さよりも薄い請求項２記載の半導体記憶装置。
前記中間部は、前記シリコンの結晶粒を含む請求項２または３に記載の半導体記憶装置。
前記中間部は、前記シリコンを含む中央層と、前記炭素を含む第１炭素層を有し、
前記第１炭素層は、前記中央層と前記第１絶縁膜とのあいだ、及び前記中央層と前記第２絶縁膜とのあいだ、に設けられた請求項２または３に記載の半導体記憶装置。
前記中間部は、前記炭素を含む第２炭素層を有す、
前記第２炭素層は、前記結晶粒の周りを囲むように設けられた請求項４記載の半導体記憶装置。
前記中間部は、前記主面の法線方向にみて前記メモリセルと重なる第１領域と、前記法線方向にみて前記メモリセルと重ならない第２領域と、を有し、
前記第２領域の前記炭素の濃度は、前記第１領域の前記炭素の濃度よりも高い請求項２〜６のいずれか１つに記載の半導体記憶装置。
前記中間部は、前記主面の法線方向にみて前記メモリセルと重なる第１領域と、前記法線方向にみて前記メモリセルと重ならない第２領域と、を有し、
前記第２領域の前記炭素の濃度は、前記第１領域の前記炭素の濃度よりも低い請求項２〜６のいずれか１つに記載の半導体記憶装置。
前記中間部の厚さは、５ナノメートル以下である請求項２〜８のいずれか１つに記載の半導体記憶装置。
シリコンを含む基板の主面上に、トンネル膜を形成する工程と、
前記トンネル膜の上にメモリセルと形成する工程と、
を備え、
前記トンネル膜を形成する工程では、前記主面上に第１絶縁膜と、シリコン及び炭素を含む中間部と、第２絶縁膜と、を形成し、
前記メモリセルを形成する工程では、前記トンネル膜の上に、浮遊ゲート電極を形成し、前記浮遊ゲート電極の上に制御ゲート電極を形成する半導体記憶装置の製造方法。