TWI269303B - Semiconductor device having a byte-erasable EEPROM memory - Google Patents

Description

1269303 ⑴ 玟、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、會施方一及圖夏簡單·明) 技術領域 本發明係關於一種半導體裝置，此者具有由各記憶體胞 體^列與縱行之矩陣所組成的位元組-可擦拭式記 憶體。 先前技術 現有兩種主要型態的電子可擦拭式非揮發性記憶體。位 元組-可檫拭式EEPROM記憶體可用於續持性資料儲存。為 此目的，該記憶體可按逐位元組方式予以程式化及擦拭。 程式規劃及擦拭時間極為快速，並且可靠度要求很高。這 可藉设計一種會對於擾動敏感的強固性胞體所達到。因此 ，胞體大小將會相當地大。 目前最常見的非揮發性記憶體是快閃記憶體。可利用 快閃EEPROM來儲存續持性數碼，並通常可按逐位元組予 以程式化，而依逐一區塊或逐一區段方式進行拭除。由 於是按照區段或區塊拭除，擾動情況會相對地鬆緩。同 時，可靠性要求（按照程式/擦拭動作次數來說）也不需嚴 苛。這可供製作出遠較位元組-可擦拭式EEpR〇M胞體為 小的胞體。 多數常見的位元組-可擦拭式EEPR〇M胞體是以fl〇t〇x 原理為基礎。FL0T0X胞體是由具一浮動閘極及一控制閘 極之雙閘極結構所組成，此二者係由一介電層所分開。該 浮動閘極位於相對為厚之閘極氧化物（2〇 — 4〇奈米）上，其中 會以較薄的氧化物層（一般會是7 — 1〇奈米）來製作一随穿透 1269303 ⑺ 發明說擁鑛 一 - .. _。在該隧穿氧化物之下會是高η-型摻質注入範圍。將高 度正電壓（10_ 15伏特）施加至該注入範圍，而將控制閘極 接地即可執行程式規劃。電子會因Fowler-Nordheim 1¾穿效應而被從該浮動閘極射出至該注入範圍内。將高正 電壓施加於該控制閘極並接地該注入範圍就會擦拭胞體。 電子會因FN隧穿效應而被注入該浮動閘極内。 利用FN隧穿效應以寫入/擦拭會很有效率，且不需耗用許 多電力。這使得FLOTOX型式的位元組-可擦拭式EEpR〇M 非常適合可攜式應用與（無接觸式）智慧卡。然缺點是此FN 隧穿效應會要求相當高的電壓。 可藉由*電壓電晶體，在胞體的來源端及竭極端兩者上 分開遂穿透窗的方式，來獲得FL〇T〇x型式EEPROM的可靠 性。在來源端上的高電壓電晶體也會被用來作為讀取電晶 體。在竭極端上的高電壓電晶體則是被用來隔離該注入範 圍，使其不會接觸到未選取胞體的高位元線路電位。 在1C製程裡，也強烈期望減少非揮發性胞體的大小。由 於這些記憶體的可靠性限制，該隧穿氧化物厚度無法薄於7 到8奈米。因此，所需以程式設計並擦除的電壓會逐代地或 多或少維持固疋。而當晶片上所有其他的維度變得愈來愈 小時，就會變得愈來愈難維持這些電壓。特別是，Fl〇T〇X 型式位元組-可擦拭式EEPROM非常不易縮小比例，因為此 裝置是由兩個高電壓電晶體串接於一注入範圍所組成。此 外，在此裝置運作上，會於胞體的位元線路（竭極）上利用到 南電壓。這也會限制胞體維度’因為在記憶體陣列中必須 -7 - 1269303 (3) 襲,¾¾¾. ：--^^ 要壓制高電壓附流。 現代1C處理的另一趨勢是，將兩種型態的非揮發性裝置 ’即如快閃EEPROM和位元組-可擦拭式EEPROM，合併於 單一晶片上。但通常是用不同製程方式來製造快閃及位元 組-可擦拭式EEPROM。合併這兩種製程並非易事，且會導 致增加製程複雜度與成本。 一種消除位元組-可擦拭式EEPROM胞體大小與將其和 快閃EEPROM加以合併的方法，就是嘗試著從一快閃 EEPR0M胞體開始製作位元組_可擦拭式eeprom。一般的 快閃EEPROM會是ΕΤ0Χ型態。這會是由單一浮動閘極胞體 所組成。可藉由對該竭極施加一中電壓（4 _ 6伏特），並且 對該控制閘極施加一高電壓（8 _ 12伏特），利用在胞體竭極 端進行通道熱電子注入作業來程式規劃。而擦除則是藉由 對該來源端施加一高電壓（1〇_ 15伏特）並接地該控制閘極 ，或者是藉由對該來源端施加一中電壓（4 _ 6伏特）並對該 控制閘極施加一負電壓（_6_ -1〇伏特）。擦除是利用FN隧穿 效應所達成。程式设计作業會極為快速（1 〇 _ i⑼微秒），但 頗為耗電（亦即每一胞體非常高（〇1 _ 〇 5毫安培）的竭極電 流）。檫拭作業則為緩慢（數秒），但電流極低（每胞體為奈 米安培）。 然按於如下因素，ET0X胞體對位元組_可擦拭式 EEPROM應用來說並不具吸引力： -在程式設計作業過程中非常耗電； -竭極接點會被依通道熱電子注入作業所最佳化。這 1269303

會使得在該陣列内其他胞體的程式設計作業過程中，這此 胞體將會對於竭極擾動非常敏感。 一擦除門檻值電壓必須顯著地高於1伏特，方能避免 使得胞體因過度擦除而成為竭盡狀態。這會導致裝置失效 。因此，應按遠高於此1伏特（通常會是>25伏特）的控制閘 極電壓來讀取各胞體。該FL〇T〇x胞體會被擦除至一負門 檻值，這是因為在此係藉一竭極端選取閘極來將各胞體隔 離於該陣列。從而，可按極低控制閘極電壓來讀取這些2 體。 一 WO 00/75944 A1中描述一種替代性孓電晶體快閃胞體， 經最佳化以適於低電壓及低功率嵌入式快閃應用。一胞體 係由一堆疊閘極電晶體所組成，其上具一浮動閘極及一控 制閘極，而一隔離電晶體則位於來源端。該胞體可藉從該 浮動閘極到該堆疊閘極電晶體之通道的Fn隧穿效應而為程 式化及擦拭。竭極和來源接點可為軟緩以利壓制擾動，並 可將短型隧穿效應最佳化。這可提供製作出相當短的堆疊 閘極及隔離電晶體。由於出現隔離電晶體，該胞體會被擦 拭至負的門檻值電壓。從而可按低電壓完成讀出作業，即 類似於一FL〇T〇X EEPROM。如此，一2-電晶體快閃胞體 可理想適用在位元組-可擦拭式EEPr〇m。 可從GB 2 321 73 8 A文中得知一種具有記憶體胞體矩陣 之位元組-可擦栻式EEPROM，各胞體含有一選取電晶體及 一浮動閘極電晶體。該記憶體胞體係經耦接於多條位元線 路及一共用控制線路。其中，會將程式規劃電晶體耦接於 1269303 (5) 丨發明說画. 擦栻線路與一橫列之記憶體胞體的共用控制線路間。 發明内容

本發明目的在於提供一種具位元組-可擦拭式EEpR〇M 半導體裝置，此者具有經縮減之晶片大小以及經提高之密 度’且適用於低功率應用。 根據本發明，可藉一如申請專利範圍第丨項所述之半導體 裝置而達到此目的，其中該記憶體胞體各者含有一選擇閘 極以及，知7與其串接方式，具一浮動閘極及一控制閘極 之記憶體電晶體，該選擇電晶體進一步連接到位元組·可擦 拭式EEPROM記憶體的來源線路，此來源線路係由複數個 記憶體胞體所共用，而該記憶體電晶體會進一步被連接到 該位元組-可擦拭式EEPR0M記憶體的位元線路，其中記憶 體胞體縱行會位在由各n-型井所區隔之個別严型井内。 本發明係按將一 2-電晶體快閃胞體亦運用於位元組·可 擦拭式EEPRO應用之構想為根據。因此之故，可令將快閃 及位元組-可擦拭式EEPR0M的組合置於一晶片上，而無須 ，製程調適處理。在此，會按一種三井結構下處理快閃及 EEPROM兩者；亦即，會在-種藉掩蓋式_井而隔離於環 境之隔離p型井d-pWell)内處理各非揮發性胞體。這會在= 式化及擦拭處理的過程中運用到負電壓。為要壓制擾動該 3己憶體胞體會被分成多個位元組縱行，各者位於一 内並且由nWell所區隔。如此，該根據本發明之半導體穿 可具極高密度及極高效能。 ^ 相對於標準FLOTOX記憶體胞體，其中位元線路會與接 -10- 1269303 麵繼 取電晶體端相接觸’該位元線路會根據本發明被連接到記 憶體電晶體。這會產生出不同的寫入運作’即如後文所詳 述此外，由於该第二電晶體並不需要切換經—高電壓， 因此可在随穿氧化物上，而不是在會使得記憶體胞體變成 龐大的特殊高電壓氧化物上’進行處理。而又進一步，根 據本發明之位元組-可擦拭式EEPR〇M會適於與快閃 EEPROM組合在同一晶片上。 後載申請專利範圍獨立項中包含本發明之較佳具體實施 例。為令泫記憶體胞體可逐一位元組（或字組）地擦拭，而不 致在非選定字組内產生主要閘極擾動，會將整個控制閘極 線路劃分成行於單一個位元組上之局部控制閘極線路。由 於切換元件必須切換經高電壓，因此該等必須為高電壓 (HV)裝置。而根據需處理的電壓而定，電晶體體積或為 極大··電壓愈高，體積就愈大。因此，最好是儘可能地將 該等電壓保持低度為宜。 在已知的FLOTOX型式之位元組-可擦拭式eepr〇m記憶 體裡’會採用ΗV nMOS切換元件。根據本發明，該等切換 元件可為HV-nM〇S或HV-pM〇S或甚為HV-CMOS切換元件 。而採用彼等任一者都會具有優點及缺點。所有可能的評 估結果顯不出會袁好是採用Η V - p Μ 0 S切換元件，原因是· - 這會佔用最少空間，因為可將HV-pMOS元件放置於 被用來逐一縱行地區隔i-pWell之高電壓η型井區域内。 -ρ Μ Ο S元件在後偏極處會具有比起η Μ 0 S元件為較低 的門檻值電壓。因此，相較於nMOS元件，對PM0S元件切 -11- 1269303 ⑺ 發明說囑 換經一控制閘極電位的閘極電壓可為較低。 '在讀取作業過程中，必須將一正控制閘極電壓(亦 M伏特）切換經該選擇裝置。如為一fiV-nMOS電晶體， 則會需要於該電晶體閑極施加較高電壓（亦即〉2伏特），以 :換經該控制閑極電塵。此數值會高於目前的⑴製程的 應電廢（低於U伏特）。這會意味著在讀取過財，必 她立元組選擇裝置的間極幫浦提昇電壓以致需消耗電 對pMOS電晶體，該間極可予接地以切換經— 極電壓i。 ] 該ίΓΓ疋件定址’亦即單一位元組定址’會最好是利用 …刀、兀件會連接於上之位元組選擇線路而達成。 根據如申請專利範圍第5項之較佳具體實施例，是养 整個位元線路針對各區段而分割成各局部位^線路;夢 利用區段選擇閘極線路以^址該等區段的方式來定義各^ 段。此，，可避免掉在非選定區段内的程式擾動，並可減 取過程中的位元線路電容量，而令該記憶體更為快 根據本發明之半導體裝置確可適用於將位元 式哪幽合併再—㈣ΕΕΡ_於單m 2 專利範圍第6項所定義者。 ^ 5" 最好’是以經掩蓋η型井來隔離該ρ型井為宜。將寫入 讀出及擦拭作業施用於根據本發明之半導體裝置的較佳方 式，可如申請專利範圍第8至10項所定義。 土 圖式簡單說明 -12- !2693〇3 ⑻ 發明說劈纘頁 現將參照於後載圖式以說明本發明，其中 圖1係一已知快閃EEPROM之電路圖； 圖2‘一位元組-可擦栻式EEPROM之電路圖，運用於一 根據本發明之半導體裝置中； 圖3仏5貝出作業過程中的圖2位元組-可擦拭式eepr〇m ; 圖4係寫入作業過程中的圖2位元組_可擦拭式EEPROM，· 圖5係彳祭拭作業過程中圖2位元組-可擦拭式eepr〇m，•以 及 圖6係一如圖2之位元組-可擦拭式eEPr〇m局部的剖視 圖。 實施方式 圖1顯示一已知半導體裝置之相關部分電路圖，該裝置 各有一利用2-電晶體快閃胞體之快閃EEPR〇M。其内係藉 略圖顯示兩個位元組各者被劃分成兩個區段，而按圖繪 兒月這種δ己憶體陣列是如何地組成。本圖中每位元組僅 顯示兩個位元。該EEPR〇M記憶體丨裡含有一記憶體胞體 矩陣Mlj，亦即Ml1、、...、M44，按橫列縱行方式排置 ’、中i A知、列數’而j為縱行數。各個記憶體胞體含有一 圮憶體電晶體τι，此者具有一浮動閘極5與一控制閘極4 ，亚與此者_接，以及一選擇電晶體丁2，而此者具有選 擇閘極6。該等複數個記憶體電晶體τ丨的控制閘極*會逐 也、歹丨地與控制閘極線路CGi，亦即— d，互接，而 。亥等逛擇電晶體T2的選擇閘極6則會逐橫列地與字元線 (9) (9)1269303

路WLl，亦即WL「WL4，互接。複數個選擇電晶體丁2會 與一共用來源線路互接。這些共用來源線路S'，亦即s〇i -S04 ’可逐橫列地、逐縱行地、逐區段地或對整個記憶 體而予以重新組織。然應瞭解在本具體實施例裡並未繪 出所有的來源線路互接點。 整個記憶體1位於單一大型獨立P型井3内（i-pWell)，其下 埋覆有η型井2内（BNW)。該記憶體}係藉將整個位元線路 BL」，亦即BL! - BL4 ,分割成為局部位元線路BL_，即如 BLU - BL42，這會由區段選擇閘極線路SSGm所定址，而按 區段Sm，亦即Si - S2，所組織。由於SSGfjj必須切換經相 萬低的電壓（通常為5伏特），因此並不需要高電壓（hv)電晶 體。從而，這可為與該等記憶體胞體相同之氧化物上處 理的nMOS裝置。該區段管理的功能係為壓制於非選定區段 内的程式擾動，並降低在讀出過程中的位元線路電容值負 載。後者可令記憶體運作更加快速。 圖2顯示一根據本發明，含有利用2-電晶體快閃胞體之位 兀組-可擦拭式EEPROM的半導體裝置相關部分電路圖。其 内圖示以說明是如何組織該位元組_可擦拭式EEPR〇M記憶 體1 〇矩陣。在一矩陣内之各記憶體胞體的一般排置方式 ’這包括記憶體胞體Μυ·本身以及其内所用之電晶體τ 1、T2 ’將會與如圖1所示之電路相同。 比較於如圖1之快閃EEPROM矩陣，該位元組縱行現位於 個別卜pWell 31、32内，其間以η型井20區隔，且最好是高 (10) 1269303

電壓nWell (HNW)為佳。其内利用HV-pM〇s電晶體丁〕作為 切換元件，以將整個控制極線路叫劃分為行跨於整個位 元組（或字組）上的各局部控制閘極線路CGin，即如CGii 一 CG42。 位元組選擇閘極線路BSGn，亦即BSGi_ BSG2,平行跨於 該位元線路BLj會定址該HV_PM0S裝置T3。雖然非屬嚴格 必須’區段sm ’亦即Sl- S2 ’確可利用區段選擇閘極線路 SSG„ ’亦即SSGi _ SSG2，來定義，即如對於快閃記憶體般 ，在讀出作業過程中可降低其位元線路電容值。 -為寫入、讀出及擦拭僅如圖⑷所示之該贿〇M記憶 體胞體％内的資料，可施以如下表所列之電壓於前述各條 線路： 17示之快閃記憶體的業表

WL

SSG

BNW BL 、

V

-5 V 10 V 非選定 擦拭 —--------- —- ---- 選定 浮動 5 V -10V 5 V 浮動 5 V ^ \ 7 非選定 浮動 一^ 5 V -10 V 5 V —- 5 V 一 讀出 ---— 選定 0.5 V Vdd IV Vdd ον Vdd _一 非選定 〇 V 0V IV ον — ον 1269303 發明類繽頁. 表2對如圖2所不之位元組-可擦拭式EEpR〇M的範例作業 表 BL WL CG SSG SO BSG i-pWell BNW 寫入 '-- 選定 -5/0 ν -5 V 10 ν IV 浮動 ον -5 V 10 V 非選定 〇 V -5 V ον -5 V 10 V ον 擦拭 選定 浮動 浮動 -5 V 浮動 浮動 -8 V 10 ν 10 V 非選定 浮動 浮動 6 V 浮動 6 V 6 V 讀出 選定 0.5 V Vdd IV Vdd ον ον ον Vdd 非選定 〇 V 0V ον ον IV ον

k兩個表格的比較結果顯示出兩種記憶體的運作法則實 極為相似。因此，這種特定快閃及位元組-可擦拭式EEPR0M 、组合會具有吸引力’其原因不僅是由於彼等可於單一技術 下合併，同時從運作與應用的觀點亦如是。 現將參照於圖3 - 5來進一步說明根據本發明之位元組_ 可tT、拭式EEPROM運异法則。圖3顯示是如何將電壓施加於 各條線路。讀出作業與讀取相對應之快閃記憶體極為相似 。可藉由施加一 0.5伏特低電壓於竭極端，並施加一丨伏特 ;CG且同日寸5玄WL·上的選擇閘極為開啟的方式來偵測出 胞體狀恶。根據該胞體是否經程式規劃而定（門檻值電壓> ^ 伏特）或經檫拭（門檻值電壓<〇伏特），電流會從源極流至位 元、、泉路。该B S G會藉接地其閘極來切換經該c g電壓。在此 (12) (12)1269303 發明說嘯頁 記憶體内的讀出擾動會極細肖’因為是將低電壓施加於該 堆疊電晶體的龍與閘極。而將非敎縱行的咖與非選 疋區段的SSG關閉甚可進一步減少此擾動。 圖4則以略圖說明寫入作業。以與快閃胞體同樣方式來 程式化該胞體。將正電壓（，伏特）施加於該選定胞體的 CG’而一则負性偏壓㈠伏特）。該選定位元組縱行的位 元線路會為-5伏特偏壓（寫入〇)或接地（寫入υ。在這些情 況下，該選定胞體的通道會被反置。因此，通道電位會等 於竭極電位。在「寫入〇」的情況下，CG與通道間的;5V 電壓差會造成電子隧穿至該胞體的浮動閘極，從而增加該 胞體的門檻值電壓。對於「寫入^的情況，會成為少於 5V的電壓差，而這會在一或更多程式脈衝的過程中足以 壓制電子電子隧穿效應(程式禁制）。典型的程式時間會是 毫秒的數量級。 在此，會藉由接地該電晶體之閘極，將1〇伏特的cg電壓 切換經該BSG。可藉接地該等位元組的^而丨並將咖關 閉，來避免對非選定位元組之胞體上的程式擾動（亦即與該 選定位元組相同的橫列）。這可按對此電晶體之閘極施以和 该BNW相同的電壓，亦即本例中的1〇伏特，來達到。按此 方式，非選定縱行内的BSG會為關閉，且在這些位元組内 的局部CG會是浮動（由Π所表示）。彼等電位會電容耦接於其 環境下。主要分布是來自於i-pWeU電位。因此，該局部 電位會接近於i-pWell電位，且會僅有非常微小的擾動情況 。該局部CG電位會進一步因為來自於該NHW的接點溢漏\ -17- 1269303 屮） 1發明說嚷續y 以及因透過該bsg通道之次門檻值溢漏而增加。為避免這 種情形’ B S G應足夠地長且接點應具有高阻斷值。雲於相 同原因，應將正程式規劃電壓（10伏特）應被保持為儘可能地 低。然而，即如後文詳述，令此值過低確會造成選定縱行 内的擾動。 而也很重要的是，在多個程式動作間該等局部CG會被重 置為零值，以避免累積性程式擾動。 在一選定縱行裡，非選定橫列的局部CG，會對整個cg 施以一零伏特而關閉。按照局部CG電位而定，這些bsG可 為開啟（正電位）或關閉（負電位）。如因某些原因，即如電容 耦接或來自於HNW的接點溢漏，局部CG電位會變成正值， 該電位絕不會增加高於該BSG之門檻值電壓的數值（具後偏 壓）。因此，電晶體會總是關閉，並且該局部CG會藉i_pWell 電位，以及為〇伏特或_5伏特之位元線路竭極電位而電容耦 接至一負值。按照記憶體胞體狀態（0或丨）以及位元線路上之 資料而定，該等局部CG電位會變會充電至一通常為―丨伏特 與-4伏特之間的電壓。對於在竭極上具_5伏特之胞體，這會 產生極微的閘極擾動。而對於在竭極上具〇伏特之胞體，這 確會產生閘極擾動。特別是對於在程式規劃狀態下的胞體 (亦即浮動閘極上為負電荷），該竭極相較於浮動閘極會屬正 性偏壓。這或會造成從浮動閘極到該竭極的電子漏失，或 是因電子孔洞構成效果所致生之孔洞注入，此效果是肇因 於閘極反向偏壓竭極接點（GIDL :閘極引入竭極溢漏）所生 之基板電流。可採許多方式來壓制這種竭極擾動： 1269303 (14) 發興說8纖聚: — 儘可能地減少禁制電壓。但是，會有因程式禁制擾 動（寫入1)所設定之最小值。 ''令竭極接點盡量柔軟。這可在本特定2_電晶體胞體 中達到’原因是竭極接點只是用來將胞體通道連接至該位 70線路接觸點。對於許多其他快閃胞體，此竭極接點會對 從閑極到竭極之熱電子注入或電子隧穿效應而經最佳化。 在兩者^況下’接點會極為堅硬，造成當竭極被反向偏壓 時將會產生極大的基板電流。 減少一區段内的橫列數。藉由利用SSG將記憶體劃 分成各區段’當“(}為關閉時可令各局部位元線路為浮動 。在此情況下，即使是為禁致電壓的位元線路，各局部位 元線路仍會依隨該井電位，從而避免竭極擾動。 圖5中說明一擦拭作業。會藉由施加一負電壓於其( 即如-5伏特），而井為正向偏壓（即如+ 1〇伏特）來擦拭胞體。 如此，這會使彳寸從浮動閘極到Well之FN隧穿效應的電子 庄入將該門檻值電壓降低至一負值。對於快閃應用，典型 的榛拭時間（每區段或每區塊）會為〇丨到1〇秒的數量級。因 此，可將擦拭電壓保持相當地低。不過，對於位元組_可擦 拭式EEPROM應用，擦拭時間必須要為數毫秒的數量級（類 似於程式規劃時間）。這可藉增加擦拭電壓來達到。然而， 這從擾動的觀點並不具吸引力，並且對於處理這些電壓之 HV電晶體的要求更嚴苛。這會耗佔晶片空間，因為會需要 較大的電晶體，以及較大的電幫浦俾於晶片上產生更高的 電壓。 -19- (15) (15)1269303 :種二，方式是將CG增加至經電容輕接於胞體之浮動 =使：CG電位會更有效地耗接於該浮動問極。這可藉 洋動間極的寬度，從而增加浮動間極與⑽的面積 來達到這項目的’然其代價是較大的胞體大小。不過，此 胞體排置確仍與該2-電晶體快閃胞體幾乎等同。 S藉由施加足夠南的負電壓（即如…犬特）至該 =V-pMOS電晶體的閘極，而將所需用以擦栻作業的_電 壓切換經一選定縱行的BSG。 —會審慎地選定擦拭作業過程中的其他電位，以便在-選 < Ιτ 〇頁上㈣察到的擾動，和非選定縱行 之_經驗到的偏壓情況之間尋得一最佳值。為避免後 者電晶體必須要處理會令彼等極為龐大的完整擦拭電壓 (即如15伏特），因此會接受_些在選定縱行裡非選定分頁上 的擾動。 在此，可藉由允許於選定縱行裡非選定分頁上的4伏特問 極擾動’以及在非選定縱行裡選定分頁之咖電晶體上的 -11伏特電壓來發現-最佳值。這兩個電壓值的和會等於擦 拭作業所需的總電壓擺幅（15伏特）。然亦可按照能夠製作該 HV-pMOS的強度而定’選定其他的電壓組合（即如3伏特擾 動及-12伏特HV-pMOS張力）。 同時，可將總擦拭電壓劃分為正及負電壓的方式予以 最佳化，以便能夠獲得最佳整體電路效能。在如表2及圖 5的粑例裡，在擦拭過程中電壓既已被選定，以令彼等可 似於如程式規劃過程中者。這有助於保持解碼器相當地 -20- 1269303 、’ [«說嘯 1： 簡易’並減少待加產生且周邊電路需予控制之不同電壓 的數目。 在乂疋；^列内之非選定分頁上的控制閘極會被偏壓制 + 6伏特’使得在該等位元組内的各胞體會體驗到_4伏特的 閘極擾動，這是因為選定縱行的”则會被偏壓為+ι〇伏特 。這可獲#程式化胞體的軟體冑拭結$。可内含地顯示出 各胞體不會被大幅地擦拭’即使是當在多個擦拭週期的過 程中施加這項擾動亦然。而為避免某些（外含地）胞體或會失 效，因此可考量到將錯誤校正功能增附至記憶體。 可藉將該卜!)……偏壓至奸伏特，同時也將該等BSG閘極 偏壓至+6伏特，來壓制非選定縱行内的擾動。NHW，現為 + 10伏特，以及現為+6伏特，會將在非選定縱行 内的該等局部CG電容充電至一略高於+6伏特的值。整體cG 會要不-5伏特（選定分頁）或是+6伏特（非選定分頁），使得 BSG會在所有情況下皆為關閉，而各局部（：(}為浮動。由於 轉接於該等胞體的最大電容會來自於該i-pWell，胞體會被 充電至一略高於此井電位的數值。因此，各胞體所體驗的 擾動會極輕微。 圖6顯示一單一記憶體胞體及n型井區域之局部的截面圖 。該矽質半導體本體含有一 p型基材60。在此會於該基材6〇 内供置一深度埋覆η型井BNW，並供置一較淺之隔離p型井 i-pWell，而其内則供置有記憶體電晶體τι及選擇電晶體Τ2 。該η型井BNW可絕緣該i-pwell離於該ρ型基材60，使得能 夠對該i-pWell施加與施加於該基材60上之電壓不同的電壓 -21- 1269303

(17) 。该選擇電晶體T2是由一 η型源極4 1、n型竭極42以及一選 擇閘極SG所組成，該SG係經一隧穿氧化物4〇而隔離於該源 極與該竭極之間的通道。該閘極3〇會被連接到一字組線路 WLi ’而該源極41會被連接到一來源線路s〇。該記憶體電 曰曰體丁 1包含一源極，此者是由區帶42和一連接至局部位元 線路BLjm2n型竭極43所構成。浮動閘極fg會被供置於該通 道上’並與後者相絕緣。該控制閘極CG會被供置於該浮動 問極FG上，並與其相絕緣，且連接到一局部控制閘極線路 CGin。 藉由場域氧化物範圍F〇x而隔離於位在該i-pWeli區域上 之電晶體T1及T2,在此會於該基材60内構成一η型井，且最 好是高電壓nWell HNW為宜，並由高電壓氧化物50所覆蓋 。並且’會由一連接至該局部控制閘極線路CGin之源極5 1 ’以及一連接至該整個控制閘極線路CGi之竭極52，構成該 切換電晶體T3。而會在該氧化物5〇的頂部，構成出一個與 、j者*互相笔性纟巴緣’且連接至一位元組選擇閘極線路之位 元組選擇閘極BSG。 圖式代表符號說明 1 EEPR0M記憶體 2 η型井 3 ρ型井 4 控制閘極 5 浮動閘極 6 選擇閘極 -22- 1269303

發明說15績頁 10 20 3 1 32 40 41 42 43 50 51 52 位元組-可擦拭式EEPROM記憶體 η型井 i-p井 i-p井 隧穿氧化物 η型源極 η型竭極 η型竭極 高電壓氧化物 源極 竭極 -23-

Claims (1)

1269303 拾、申請專利範圍 1. 一種半導體裝置，其具有由各記憶體胞體橫列與縱行之 矩陣所組成的位元組_可擦拭式EEPR〇M記憶體，其中各 者含有一選擇電晶體，其具有選擇閘極及按與其串接方 式，具一浮動閘極及一控制閘極之記憶體電晶體，該選 擇閘極會進一步被連接到位元組·可擦拭式EEPR〇M記 體的來源線路，此來源線路係由複數個記憶體胞體所 共用，而該記憶體電晶體會進一步被連接到該位元組_ 可擦拭式EEPROM記憶體的位元線路，其中記憶體胞體 縱行會位在由各η-型井所區隔之個別严型井内。 2如申請專利範圍第1項之半導體裝置，其中在該η型井内 提供置有該等高電壓切換元件，以將整個控制閘極線路 劃分成各記憶體胞體之縱行的局部控制閘極線路，而該 等局部控制閘極線路係連接於該等記憶體電晶體的控 制閘極。 3. 如申請專利範圍第2項之半導體裝置，其中該等高電麼 切換元件各者含有一nM〇s電晶體、CM〇s切換器，或最 好是一pMOS電晶體。 4. 如申請專利範圍第2項之半導體裝置，其中該等切換元 件會被連接到用來定址該等記憶體胞體各縱行之位元 組選擇閘極線路。 5. 如中請專利範圍第旧之半導體裝置，其中該等記憶體 胞體各縱行會進-步藉將整個位元線路劃分為局部位 凡線路而被分成多個區段，各者是被連接於_區段之記 _請賴範_質 憶體電晶體，且由區段選擇閘極線路所定址。 如申請專利範圍第1項之半導體裝置，其中進一步包含 -快閃EEPROM記憶體，其含有一具多個橫列與縱行之 記憶體胞體的矩陣，而各橫列與縱行含有具選擇閘極之 選擇電晶體，經與之串接排置，及具一浮動閘極和一控 制閘極之記憶體電晶體，該選擇電晶體係進一步連接至 該快閃EEPRQM記憶體之來源線路，此來源線路係由複 數個記憶體胞體所共用，而該記憶體電晶體會進一步連 接到該快閃EEPROM記憶體的位元線路。 如申請專利範圍第_之半導體裝置，其中該㈣井是被 該η型井所覆蓋而隔離。 如申請專利範圍第2項之半導體裝置，其中該記憶體胞 體係透過該記憶體胞體通道，經F。如随穿效 應而藉如下方式所程式規劃： 施加一正電壓於一選定橫列之控制閘極線路； 施加一負電壓於一選定縱行之該P型井，並將非選 疋縱行之p型井予以接地； %加一負電壓以供對一選定縱行的位元線路寫入 一位元0或接地以供寫入一位元1 ; - 令來源線路為浮動； —將選定縱行之切換元件的閘極接地，並施加-正 電壓於非選定縱行之切換元件的閘極；及 _施加一正電壓於該n型井。 如申請專利範㈣2項之半導體裝置，其中該記憶體胞 1269303 申議翻範_賈 體係按如下方式所讀出： -施加一正電壓於一選定橫列之控制問極線路； 一 將p型井予以接地； 也力正電壓於一選定縱行之位元線路； 一將來源線路予以接地； —將選定縱行之切換元件的閘極接地，並施加一正 電壓於非選定縱行之切換元件的閘極；及 - 施加一正電壓於該η型井。 10. 如申請專利範圍第2項之半導體裝置，其中該記憶體胞 係透過肩屺憶體胞體通道，經F〇wier N〇r(jheim随穿效 應而藉如下方式所擦拭·· 一施加一負電壓於一選定橫列之控制閘極線路，以 及一正電壓於非選定橫列之控制閘極線路； -施加一正電壓於該p型井，其中被施於該選定縱行 之p型井的正電壓，會比被施於非選定縱行之0型井的正 電壓為高； - 令位元線路為浮動； - 令來源線路為浮動； -施加一負電壓於選定縱行之切換元件的閘極，並 施加一正電壓於非選定縱行之切換元件的閘極；及 - 施加一正電壓於該η翌井。